特許 7276047 乱数発生装置および乱数発生方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-10

(45)【発行日】2023-05-18

(54)【発明の名称】乱数発生装置および乱数発生方法

(51)【国際特許分類】

   G06F 7/58 20060101AFI20230511BHJP

【ＦＩ】

G06F7/58 620

【請求項の数】 7

(21)【出願番号】P 2019175609

(22)【出願日】2019-09-26

(65)【公開番号】P2021051676

(43)【公開日】2021-04-01

【審査請求日】2022-06-09

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】片山 健太朗

【審査官】豊田 真弓

(56)【参考文献】

【文献】特開平１１－０８５４７４（ＪＰ，Ａ）

【文献】特開２００５－０３８２２９（ＪＰ，Ａ）

【文献】特開２００１－１４２６８２（ＪＰ，Ａ）

【文献】特開２０１８－０４５５０１（ＪＰ，Ａ）

【文献】特開２０１０－００２９５９（ＪＰ，Ａ）

【文献】特開２０１３－０４５００８（ＪＰ，Ａ）

【文献】特開２００１－０６７２０７（ＪＰ，Ａ）

【文献】特開２００７－８７０６４（ＪＰ，Ａ）

【文献】特開平１０－１９７６１０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／００７４７９１（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ ７／５８

(57)【特許請求の範囲】

【請求項1】

複数の第１の一様乱数をそれぞれ生成する複数の第１の一様乱数生成器と、
前記複数の第１の一様乱数に基づいて複数の第１の正規乱数をそれぞれ生成する複数の第１の正規乱数生成器と、
前記複数の第１の一様乱数のうち、２以上の前記第１の一様乱数のビット値を論理演算することで複数の第２の一様乱数をそれぞれ生成する複数の第２の一様乱数生成器と、
前記複数の第２の一様乱数に基づいて第２の正規乱数を生成する第２の正規乱数生成器と、を有する乱数発生装置。

【請求項2】

前記複数の第２の一様乱数生成器の各々は、前記２以上の前記第１の一様乱数の複数のビットの各々をビット演算することで前記第２の一様乱数を生成する論理演算部を有する請求項１に記載の乱数発生装置。

【請求項3】

前記論理演算部は、前記２以上の前記第１の一様乱数の複数のビットの各々の排他的論理和をとることで前記第２の一様乱数を生成する第１の排他的論理和回路を有する、請求項２に記載の乱数発生装置。

【請求項4】

前記論理演算部は、さらに、前記第１の一様乱数のビットを循環シフトし、ビットをシフトした前記第１の一様乱数を、前記第１の排他的論理和回路に出力する第１のシフタを有する、請求項３に記載の乱数発生装置。

【請求項5】

前記論理演算部は、さらに、複数の前記第２の一様乱数の複数のビットの各々の排他的論理和をとることで第３の一様乱数を生成する第２の排他的論理和回路を有し、
前記第２の正規乱数生成器は、前記第２の一様乱数と前記第３の一様乱数とに基づいて、前記第２の正規乱数を生成する、前記請求項３または請求項４に記載の乱数発生装置。

【請求項6】

前記論理演算部は、さらに、前記第２の一様乱数のビットを循環シフトし、ビットをシフトした前記第２の一様乱数を、前記第２の排他的論理和回路に出力する第２のシフタを有する、請求項５に記載の乱数発生装置。

【請求項7】

複数の第１の一様乱数生成器と、複数の第１の正規乱数生成器と、複数の第２の一様乱数生成器と、第２の正規乱数生成器とを含む集積回路の乱数発生方法であって、
前記複数の第１の一様乱数生成器が、複数の第１の一様乱数をそれぞれ生成し、
前記複数の第１の正規乱数生成器が、前記複数の第１の一様乱数に基づいて複数の第１の正規乱数をそれぞれ生成し、
前記複数の第２の一様乱数生成器が、前記複数の第１の一様乱数のうち、２以上の前記第１の一様乱数のビット値を論理演算することで複数の第２の一様乱数をそれぞれ生成し、
前記第２の正規乱数生成器が、前記複数の第２の一様乱数に基づいて第２の正規乱数を生成する、乱数発生方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、乱数発生装置および乱数発生方法に関する。

【背景技術】

【0002】

乱数を発生する乱数発生装置において、Ｍ系列巡回符号生成器によりシード値を生成して、複数のＭ系列巡回符号生成器に順次供給することで、シードレジスタの数を減らしてハードウェア規模の増加を抑える手法が知られている（例えば、特許文献１参照）。また、複数の一様乱数生成器で生成した一様乱数のビットを並べ替えて複数の一様乱数を生成した後、一様乱数の同一項を総和演算することで、系列間の相関を回避した正規分布乱数を生成する手法が知られている（例えば、特許文献２参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００７－８７０６４号公報

【文献】特開２００５－３８２２９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

近時、モンテカルロ法等による各種シミュレーションや数値解析の計算の精度を向上するため、計算に使用する正規乱数の数が増加する傾向にあり、計算に使用する乱数発生装置の数は増加する傾向にある。これにより、シミュレーション等の計算を実行する情報処理装置に搭載される乱数発生装置のハードウェアの規模は大きくなり、乱数を発生させるためのコストは上昇する。

【0005】

１つの側面では、本発明は、回路規模の増加を抑えつつ、より多くの正規乱数を生成することを目的とする。

【課題を解決するための手段】

【0006】

一つの観点によれば、乱数発生装置は、複数の第１の一様乱数をそれぞれ生成する複数の第１の一様乱数生成器と、前記複数の第１の一様乱数に基づいて複数の第１の正規乱数をそれぞれ生成する複数の第１の正規乱数生成器と、前記複数の第１の一様乱数のうち、２以上の前記第１の一様乱数のビット値を論理演算することで複数の第２の一様乱数をそれぞれ生成する複数の第２の一様乱数生成器と、前記複数の第２の一様乱数に基づいて第２の正規乱数を生成する第２の正規乱数生成器と、を有する。

【発明の効果】

【0007】

１つの側面では、本発明は、回路規模の増加を抑えつつ、より多くの正規乱数を生成することができる。

【図面の簡単な説明】

【0008】

【図1】一実施形態における乱数発生装置の一例を示すブロック図である。

【図2】図１の乱数発生装置が搭載されるシステムの一例を示すブロック図である。

【図3】図１の乱数発生装置が搭載されるシステムの別の例を示すブロック図である。

【図4】別の実施形態における乱数発生装置の一例を示すブロック図である。

【図5】別の実施形態における乱数発生装置の一例を示すブロック図である。

【図6】図５の乱数発生装置において、正規乱数の生成に使用される回路の規模の一例を示すブロック図である。

【図7】別の実施形態における乱数発生装置の一例を示すブロック図である。

【図8】別の実施形態における乱数発生装置の一例を示すブロック図である。

【図9】別の実施形態における乱数発生装置の一例を示すブロック図である。

【発明を実施するための形態】

【0009】

以下、図面を用いて実施形態が説明される。

【0010】

図１は、一実施形態における乱数発生装置の一例を示す。図１に示す乱数発生装置１００は、正規乱数生成部ＮＧＥＮ（ＮＧＥＮ１、ＮＧＥＮ２、ＮＧＥＮ３）を有する。正規乱数生成部ＮＧＥＮ１は、複数の一様乱数生成器１０および正規乱数生成器１１を有する。正規乱数生成部ＮＧＥＮ２は、複数の一様乱数生成器２０および正規乱数生成器２１を有する。正規乱数生成部ＮＧＥＮ３は、複数の一様乱数生成器３０および正規乱数生成器３１を有する。

【0011】

一様乱数生成器１０の各々は、一様乱数ＵＲＮ１を生成し、正規乱数生成器１１は、一様乱数生成器１０の各々が生成する一様乱数ＵＲＮ１に基づいて正規乱数ＮＲＮ１を生成する。一様乱数生成器２０の各々は、一様乱数ＵＲＮ２を生成し、正規乱数生成器２１は、一様乱数生成器２０の各々が生成する一様乱数ＵＲＮ２に基づいて正規乱数ＮＲＮ２を生成する。

【0012】

一様乱数ＵＲＮ１、ＵＲＮ２は、第１の一様乱数の一例であり、正規乱数ＮＲＮ１、ＮＲＮ２は、第１の正規乱数の一例である。一様乱数ＵＲＮ３は、第２の一様乱数の一例であり、正規乱数ＮＲＮ３は、第２の正規乱数の一例である。一様乱数生成器１０、２０は、第１の一様乱数生成器の一例であり、正規乱数生成器１１、２１は、第１の正規乱数生成器の一例である。一様乱数生成器３０は、第２の一様乱数生成器の一例であり、正規乱数生成器３１は、第２の正規乱数生成器の一例である。

【0013】

一様乱数生成器３０の各々は、一様乱数生成器１０、２０が生成する複数の一様乱数ＵＲＮ１、ＵＲＮ２のうち、２つの一様乱数ＵＲＮ１、ＵＲＮ２に基づいて一様乱数ＵＲＮ３を生成する。なお、図１では、一様乱数生成器３０は、一様乱数ＵＲＮ１と一様乱数ＵＲＮ２とを１つずつ受けるが、２つの一様乱数ＵＲＮ１を受けてもよく、２つの一様乱数ＵＲＮ２を受けてもよい。

【0014】

例えば、一様乱数生成器３０は、一様乱数ＵＲＮ１、ＵＲＮ２の複数のビットの各々をビット演算する論理演算回路（論理演算部）を有する。正規乱数生成器３１は、一様乱数生成器３０の各々が生成する一様乱数ＵＲＮ３に基づいて正規乱数ＮＲＮ３を生成する。

【0015】

例えば、乱数発生装置１００は、１２個の一様乱数生成器１０と、１２個の一様乱数生成器２０と、１２個の一様乱数生成器３０とを有する。このため、各正規乱数生成部ＮＧＥＮ１、ＮＧＥＮ２、ＮＧＥＮ３は、中心極限定理により複数の一様乱数ＵＲＮ１、ＵＲＮ２、ＵＲＮ３から正規乱数ＮＲＮ（ＮＲＮ１、ＮＲＮ２、ＮＲＮ３）をそれぞれ生成することができる。

【0016】

図１に示す乱数発生装置１００では、一様乱数生成器３０は、一様乱数生成器１０、２０が生成した一様乱数ＵＲＮ１、ＵＲＮ２のうちの２つに基づいて一様乱数ＵＲＮ３を生成する。しかしながら、一様乱数生成器３０は、３以上の一様乱数ＵＲＮ（ＵＲＮ１、ＵＲＮ２、またはＵＲＮ１とＵＲＮ２）に基づいて一様乱数ＵＲＮ３を生成してもよい。

【0017】

この実施形態では、正規乱数ＮＲＮ３の生成に使用する一様乱数ＵＲＮ３を、一様乱数生成器１０、２０が生成する一様乱数ＵＲＮ１、ＵＲＮ２を利用して生成するため、一様乱数生成器３０を一様乱数生成器１０、２０に比べて簡易な回路とすることができる。このため、乱数発生装置１００の回路規模を、同じ数の正規乱数ＮＲＮを生成する他の正規乱数発生装置の回路規模に比べて小さくすることができる。換言すれば、乱数発生装置１００の回路規模を抑えつつ、より多くの正規乱数ＮＲＮを生成することができる。例えば、乱数発生装置１００に使用できる回路サイズ（論理ゲートの数など）が決まっている場合、他の正規乱数発生装置に比べて多くの正規乱数ＮＲＮを生成することができる。

【0018】

図２は、図１の乱数発生装置１００が搭載されるシステムの一例を示す。図２に示すシステム２１０は、例えば、クラウドコンピュータとして機能するサーバシステム３００を有する。サーバシステム３００は、複数の計算サーバ３１０と、計算サーバ３１０の動作を管理する管理サーバ３２０とを有する。サーバシステム３００は、インターネット等のネットワークＮＷを介して複数のユーザ端末５００からアクセス可能である。

【0019】

これにより、例えば、ユーザは、ユーザ端末５００を介してサーバシステム３００に各種情報処理を実行させることができる。例えば、サーバシステム３００で実行可能な情報処理として、数値解析、画像処理、金融シミュレーション、ＬＳＩ（Large-Scale Integration）設計の各種シミュレーションまたはディープラーニング等の機械学習がある。また、サーバシステム３００は、ｗｅｂ検索システムやクラウドサービスに使用されてもよい。

【0020】

例えば、各計算サーバ３１０は、ＣＰＵ（Central Processing Unit）、複数のＧＰＵ（Graphics Processing Unit）および複数のＦＰＧＡ（Field-Programmable Gate Array）を有する。各計算サーバ３１０に搭載されるＣＰＵの数は、２以上でもよい。例えば、ＧＰＵおよびＦＰＧＡは、ＣＰＵからの指示に基づいてアクセラレータとして動作する。なお、各計算サーバ３１０は、ＦＰＧＡのみを有してもよく、ＦＰＧＡとＤＳＰ（Digital Signal Processor）とを有してもよい。

【0021】

図１に示した乱数発生装置１００は、１つまたは複数のＦＰＧＡに乱数発生装置１００の回路情報を転送することで、ＦＰＧＡ内に複数個設けられる。そして、乱数発生装置１００が生成する正規乱数ＮＲＮ１、ＮＲＮ２、ＮＲＮ３は、例えば、数値解析、画像処理または各種シミュレーションに使用される。

【0022】

この実施形態では、正規乱数を発生する乱数発生装置１００の回路規模を他の乱数発生装置の回路規模に比べて削減できる。このため、例えば、ＦＰＧＡに割り当てられる乱数発生装置１００用の領域に、より多くの乱数発生装置１００を搭載することができる。したがって、数値計算等の精度を上げるために、計算で使用する正規乱数の数が増える場合にも、生成する正規乱数の数が不足する不具合の発生を抑制することができる。なお、乱数発生装置１００は、計算サーバ３１０に搭載されるＡＳＩＣ（Application Specific Integrated Circuit）等に搭載されてもよい。

【0023】

例えば、金融シミュレーションでは、銘柄数を増やすことで、使用する正規乱数の数が指数関数的に増加する。ＬＳＩ設計のシミュレーションでは、パラメータ数を増やすことで、使用する正規乱数の数が指数関数的に増加する。また、ＦＰＧＡを搭載したクラウドサービスにおいて、例えば、多数のユーザ（ユーザ端末５００）により、モンテカルロシミュレーションが並列に実行される場合にも、大量の正規乱数が使用される。

【0024】

図３は、図１の乱数発生装置１００が搭載されるシステムの別の例を示す。図３に示すシステム２２０は、例えば、複数の計算サーバ４１０と管理サーバ４２０とを有するサーバシステム４００である。計算サーバ４１０は、システムバスを介して相互に接続され、管理バスを介して管理サーバ４２０に接続される。

【0025】

計算サーバ４１０は、図１に示す計算サーバ３１０と同様に、ＣＰＵと、アクセラレータとして機能する複数のＧＰＵおよび複数のＦＰＧＡとを有する。計算サーバ４１０は、ＤＳＰを有してもよい。そして、図１に示した乱数発生装置１００は、少なくとも１つのＦＰＧＡに乱数発生装置１００の回路情報を転送することで、ＦＰＧＡ内に複数個設けられる。乱数発生装置１００が生成する正規乱数ＮＲＮは、図２に示すサーバシステム３００と同様に、数値解析、画像処理、金融シミュレーション、ＬＳＩ設計の各種シミュレーションまたはディープラーニング等の機械学習に使用される。

【0026】

以上、図１から図３に示す実施形態では、一様乱数生成器３０を一様乱数生成器１０、２０に比べて簡易な回路とすることができるため、乱数発生装置１００の回路規模を他の正規乱数発生装置の回路規模に比べて小さくすることができる。換言すれば、乱数発生装置１００の回路規模を抑えつつ、より多くの正規乱数ＮＲＮを生成することができる。正規乱数生成部ＮＧＥＮ３は、１２個の一様乱数生成器３０を有するため、中心極限定理により複数の一様乱数ＵＲＮ１、ＵＲＮ２から正規乱数ＮＲＮ３を生成することができる。

【0027】

図４は、別の実施形態における乱数発生装置の一例を示す。図１と同じ要素については、詳細な説明は省略する。例えば、図４に示す乱数発生装置１０２は、図２に示す計算サーバ３１０のＦＰＧＡ内または図示しないＡＳＩＣ内に設けられ、あるいは、図３に示す計算サーバ４１０のＦＰＧＡ内または図示しないＡＳＩＣ内に設けられる。

【0028】

乱数発生装置１０２は、３つの正規乱数生成部ＮＧＥＮ（ＮＧＥＮ１、ＮＧＥＮ２、ＮＧＥＮ３）を有する。例えば、正規乱数生成部ＮＧＥＮ１は、１２個の一様乱数生成器１０（＃１－＃１２）と加算器１２とを有する。例えば、正規乱数生成部ＮＧＥＮ２は、１２個の一様乱数生成器２０（＃１－＃１２）と加算器２２とを有する。加算器１２、２２は、第１の正規乱数生成器の一例である。

【0029】

なお、図４は、説明を分かりやすくするために、乱数発生装置１０２が３つの正規乱数生成部ＮＧＥＮ１－ＮＧＥＮ３を有する例を示す。しかし実際には、乱数発生装置１０２は、ＦＰＧＡに割り当てられた回路領域に応じて、３つの正規乱数生成部ＮＧＥＮ１－ＮＧＥＮ３を複数組有する。これにより、乱数発生装置１０２は、大量の正規乱数ＮＲＮ（ＮＲＮ１、ＮＲＮ２、ＮＲＮ３）を生成することができる。

【0030】

正規乱数生成部ＮＧＥＮ１において、一様乱数生成器１０（＃１－＃１２）は、図示しないシード値に基づいて互いに異なる１２個の一様乱数ＵＲＮ１（＃１－＃１２）を生成する。シード値は、一様乱数生成器１０（＃１－＃１２）毎に相違するため、１２個の一様乱数ＵＲＮ１（＃１－＃１２）は互いに相関がない。

【0031】

加算器１２は、複数の一様乱数ＵＲＮ１を加算することで、正規乱数ＮＲＮ１を生成する。例えば、加算器１２は、互いに相関がない１２個の一様乱数ＵＲＮ１（＃１－＃１２）を加算することで、中心極限定理によって正規乱数ＮＲＮ１を生成することができる。

【0032】

正規乱数生成部ＮＧＥＮ２において、一様乱数生成器２０（＃１－＃１２）は、図示しないシード値に基づいて互いに異なる１２個の一様乱数ＵＲＮ２（＃１－＃１２）を生成する。シード値は、一様乱数生成器２０（＃１－＃１２）毎に相違するため、１２個の一様乱数ＵＲＮ２（＃１－＃１２）は互いに相関がない。

【0033】

加算器２２は、複数の一様乱数ＵＲＮ２を加算することで、正規乱数ＮＲＮ２を生成する。例えば、加算器２２は、互いに相関がない１２個の一様乱数ＵＲＮ２（＃１－＃１２）を加算することで、中心極限定理によって正規乱数ＮＲＮ２を生成することができる。

【0034】

正規乱数生成部ＮＧＥＮ３は、１２個の排他的論理和回路ＸＯＲ１（＃１－＃１２）と加算器３２とを有する。排他的論理和回路ＸＯＲ１は、論理演算部の一例であり、第１の排他的論理和回路の一例である。加算器３２は、第２の正規乱数生成器の一例である。以下では、排他的論理和回路ＸＯＲ１は、単に、ＸＯＲ１とも称する。

【0035】

ＸＯＲ１（＃１－＃１２）の各々は、２つの一様乱数生成器１０が生成する２つの一様乱数ＵＲＮ１、または、２つの一様乱数生成器２０が生成する２つの一様乱数ＵＲＮ２の論理演算を実行し、一様乱数ＵＲＮ３を生成する。例えば、各ＸＯＲ１は、２つの一様乱数ＵＲＮ１（またはＵＲＮ２）の複数ビットの各々について排他的論理和のビット演算をすることで一様乱数ＵＲＮ３を生成する。すなわち、各ＸＯＲ１は、２つの一様乱数ＵＲＮ１（またはＵＲＮ２）において、ビット番号が互いに同じビット値の排他的論理和をとり、一様乱数ＵＲＮ３のビット値を生成する。

【0036】

例えば、図４では、ＸＯＲ１（＃１）は、一様乱数ＵＲＮ１（＃１、＃２）に基づいて一様乱数ＵＲＮ３（＃１）を生成し、ＸＯＲ１（＃２）は、一様乱数ＵＲＮ１（＃３、＃４）に基づいて一様乱数ＵＲＮ３（＃２）を生成する。ＸＯＲ１（＃６）は、一様乱数ＵＲＮ１（＃１１、＃１２）に基づいて一様乱数ＵＲＮ３（＃６）を生成する。変数ｎを１から６のいずれかとする場合、ＸＯＲ１（＃ｎ）は、一様乱数ＵＲＮ１（＃２ｎ－１）、ＵＲＮ１（＃２ｎ）に基づいて一様乱数ＵＲＮ３（＃ｎ）が生成される。

【0037】

ＸＯＲ１（＃７）は、一様乱数ＵＲＮ２（＃１、＃２）に基づいて一様乱数ＵＲＮ３（＃７）を生成し、ＸＯＲ１（＃８）は、一様乱数ＵＲＮ２（＃３、＃４）に基づいて一様乱数ＵＲＮ３（＃８）を生成する。ＸＯＲ１（＃１２）は、一様乱数ＵＲＮ２（＃１１、＃１２）に基づいて一様乱数ＵＲＮ３（＃１２）を生成する。変数ｎを７から１２のいずれかとする場合、ＸＯＲ１（＃ｎ）は、一様乱数ＵＲＮ２（＃２（ｎ－６）－１）、ＵＲＮ２（＃２（ｎ－６））に基づいて一様乱数ＵＲＮ３（＃ｎ）が生成される。

【0038】

各ＸＯＲ１（＃１－＃１２）に供給される２つの一様乱数（ＵＲＮ１またはＵＲＮ２）は、異なるシード値に基づいて生成されるため、互いに相関がない。各ＸＯＲ１（＃１－＃１２）は、入力する２つの一様乱数に相関がない場合、これら２つの一様乱数と相関がない一様乱数ＵＲＮ３を生成することは、本発明者により確認されている。

【0039】

加算器３２は、複数の一様乱数ＵＲＮ３を加算することで、正規乱数ＮＲＮ３を生成する。例えば、加算器３２は、互いに相関がない１２個の一様乱数ＵＲＮ３（＃１－＃１２）を加算することで、中心極限定理によって正規乱数ＮＲＮ３を生成することができる。

【0040】

例えば、一様乱数生成器１０、２０は、疑似乱数列生成法の１つであるXorshift128を利用して設けられる。Xorshift128による一様乱数生成器１０、２０は、一例として直列に接続された４つの排他的論理和回路（ＸＯＲ）を有する。ＸＯＲを４つのＮＡＮＤゲートで構成する場合、Xorshift128による各一様乱数生成器１０、２０は、１６個のＮＡＮＤゲートを有する。したがって、正規乱数生成部ＮＧＥＮ１の論理規模は、加算器１２の論理を除くと、１９２個のＮＡＮＤゲートの論理規模に相当する。同様に、正規乱数生成部ＮＧＥＮ２の論理規模は、加算器２２の論理を除くと、１９２個のＮＡＮＤゲートの論理規模に相当する。

【0041】

一方、正規乱数生成部ＮＧＥＮ３は、加算器３２の論理を除くと、１２個のＸＯＲ１を有しており、４８個のＮＡＮＤゲートの論理規模に相当する。このため、乱数発生装置１０２の一様乱数生成器１０、２０とＸＯＲ１の論理規模は、ＮＡＮＤゲート換算で４３２個（１９２＋１９２＋４８）である。

【0042】

これに対して、正規乱数生成部ＮＧＥＮ３を、正規乱数生成部ＮＧＥＮ１と同様に、１２個の一様乱数生成器１０で構成する場合、正規乱数生成部ＮＧＥＮ３の論理規模は、加算器３２を除くと、１９２個のＮＡＮＤゲートの論理規模に相当する。この場合、互いに同じ論理構成の３つの正規乱数生成部ＮＧＥＮ１、ＮＧＥＮ２、ＮＧＥＮ３を含む正規乱数発生装置の論理規模は、ＮＡＮＤゲート換算で５７６個（１９２＋１９２＋１９２）になる。したがって、加算器１２、２２、３２を除く乱数発生装置１０２の論理規模は、互いに同じ３つの正規乱数生成器を含む正規乱数発生装置の論理規模に比べて２５％削減することができる（（５７６－４３２）／５７６））。

【0043】

以上、図４に示す実施形態においても、図１に示す実施形態と同様に、一様乱数生成器１０、２０が生成する一様乱数ＵＲＮ１、ＵＲＮ２を利用して、論理演算部の一種であるＸＯＲ１により一様乱数ＵＲＮ３を生成する。このため、加算器３２に供給する１２個の一様乱数ＵＲＮ３を生成する一様乱数生成器（ＸＯＲ１）の回路規模を、１２個の一様乱数生成器１０（または、２０）の回路規模に比べて小さくすることができる。この結果、乱数発生装置１０２の回路規模を抑えつつ、より多くの正規乱数ＮＲＮ１、ＮＲＮ２、ＮＲＮ３を生成することができる。

【0044】

さらに、この実施形態では、一様乱数生成器１０、２０により生成される一様乱数ＵＲＮ１、ＵＲＮ２を使用してＸＯＲ１により一様乱数ＵＲＮ３を生成し、一様乱数ＵＲＮ１、ＵＲＮ２、ＵＲＮ３を加算することで正規乱数ＮＲＮ３を生成する。これにより、中心極限定理によって、高品質の正規分布にしたがう正規乱数ＮＲＮ３を生成することができる。

【0045】

図５は、別の実施形態における乱数発生装置の一例を示す。図４と同様の要素については、同じ符号を付し、詳細な説明は省略する。例えば、図５に示す乱数発生装置１０４は、図２に示す計算サーバ３１０のＦＰＧＡ内または図示しないＡＳＩＣ内に設けられ、あるいは、図３に示す計算サーバ４１０のＦＰＧＡ内または図示しないＡＳＩＣ内に設けられる。乱数発生装置１０４は、３つの正規乱数生成部ＮＧＥＮ１、ＮＧＥＮ２、ＮＧＥＮ３を有する。正規乱数生成部ＮＧＥＮ１、ＮＧＥＮ２は、図４に示した正規乱数生成部ＮＧＥＮ１、ＮＧＥＮ２と同じ構成であるため、図示を省略する。

【0046】

例えば、正規乱数生成部ＮＧＥＮ３は、８個のＸＯＲ１、４個のＸＯＲ２および加算器３２を有する。ＸＯＲ１は、第１の排他的論理和回路の一例であり、ＸＯＲ２は、第２の排他的論理和回路の一例である。例えば、各ＸＯＲ１は、２つの一様乱数生成器１０（図４）が生成する２つの一様乱数ＵＲＮ１、または、２つの一様乱数生成器２０（図４）が生成する２つの一様乱数ＵＲＮ２に基づいて、一様乱数ＵＲＮ３を生成する。

【0047】

各ＸＯＲ２は、２つのＸＯＲ１が生成する２つの一様乱数ＵＲＮ３に基づいて、一様乱数ＵＲＮ４を生成する。例えば、各ＸＯＲ２は、２つの一様乱数ＵＲＮ３の複数ビットの各々について排他的論理和のビット演算をすることで一様乱数ＵＲＮ４を生成する。すなわち、各ＸＯＲ２は、２つの一様乱数ＵＲＮ３において、ビット番号が互いに同じビット値の排他的論理和をとり、一様乱数ＵＲＮ４のビット値を生成する。

【0048】

加算器３２は、複数の一様乱数ＵＲＮ３、ＵＲＮ４を加算することで、正規乱数ＮＲＮ３を生成する。例えば、加算器２２は、互いに相関がない１２個の一様乱数ＵＲＮ３、ＵＲＮ４を加算することで、中心極限定理によって正規乱数ＮＲＮ３を生成することができる。なお、例えば、各一様乱数生成器１０、２０（図４）に様々なシード値を与え、ＸＯＲ２が生成する一様乱数ＵＲＮ４と、ＸＯＲ１が生成するＵＲＮ３および他のＵＲＮ４との相関がないことが予め確認される。

【0049】

図６は、図５の乱数発生装置１０４において、正規乱数ＮＲＮ３の生成に使用される回路の規模の一例を示す。図６は、２つの正規乱数ＮＲＮ１と、２つの正規乱数ＮＲＮ２と、３つの正規乱数ＮＲＮ３とを生成する回路構成を示す。この場合、乱数発生装置１０４に含まれる２４個の一様乱数生成器１０と、２４個の一様乱数生成器２０と、３６個のＸＯＲ１、ＸＯＲ２とは、ＮＡＮＤゲート換算で９１２個である。

【0050】

これに対して、３６個のＸＯＲ１、ＸＯＲ２の代わりに３６個の一様乱数生成器１０を設ける場合の乱数発生装置の回路規模は、ＮＡＮＤゲート換算で１３４４個である。したがって、加算器１２、２２、３２を除く乱数発生装置１０４の論理規模は、互いに同じ７個の正規乱数生成器を含む正規乱数発生装置の論理規模に比べて３２％削減することができる（（１３４４－９１２）／１３４４））。

【0051】

以上、図５および図６に示す実施形態では、乱数発生装置１０４の回路規模を、図１および図４に示す実施形態よりもさらに抑えつつ、より多くの正規乱数ＮＲＮを生成することができる。また、正規乱数ＮＲＮ３の生成に使用する一様乱数ＵＲＮ３、ＵＲＮ４をＸＯＲ１、ＸＯＲ２を使用して生成することで、中心極限定理によって、高品質の正規分布にしたがう正規乱数ＮＲＮ３を生成することができる。

【0052】

図７は、別の実施形態における乱数発生装置の一例を示す。図４と同様の要素については、同じ符号を付し、詳細な説明は省略する。例えば、図７に示す乱数発生装置１０６は、図２に示す計算サーバ３１０のＦＰＧＡ内または図示しないＡＳＩＣ内に設けられ、あるいは、図３に示す計算サーバ４１０のＦＰＧＡ内または図示しないＡＳＩＣ内に設けられる。乱数発生装置１０６は、３つの正規乱数生成部ＮＧＥＮ１、ＮＧＥＮ２、ＮＧＥＮ３を有する。正規乱数生成部ＮＧＥＮ１、ＮＧＥＮ２は、図４に示した正規乱数生成部ＮＧＥＮ１、ＮＧＥＮ２の構成と同じである。

【0053】

正規乱数生成部ＮＧＥＮ３は、図４に示した正規乱数生成部ＮＧＥＮ３の各ＸＯＲ１の入力に巡回型のシフタＣＳＦＴ１が接続される。シフタＣＳＦＴ１は、第１のシフタの一例である。乱数発生装置１０６は、シフタＣＳＦＴ１が追加されることを除き、図４に示した乱数発生装置１０２と同様の構成である。

【0054】

各シフタＣＳＦＴ１は、一様乱数生成器１０（または２０）から出力される一様乱数ＵＲＮ１（またはＵＲＮ２）のビットを巡回的にシフトし、シフトした一様乱数ＵＲＮ１（またはＵＲＮ２）をＸＯＲ１に出力する。１つの加算器３２に対応する２４個のシフタＣＳＦＴにおいてシフトするビット数は、互いに同じでもよく、相違してもよい。

【0055】

この実施形態では、一様乱数ＵＲＮ１（またはＵＲＮ２）は、巡回型のシフタＣＳＦＴを介してＸＯＲ１に入力される。これにより、例えば、一様乱数生成器１０（または２０）が同じシード値に基づいて一様乱数ＵＲＮ１（またはＵＲＮ２）を生成する場合にも、相関を廃した１２個の一様乱数ＵＲＮ３を生成することができる。なお、シフタＣＳＦＴでのビットのシフト数は、複数のＸＯＲ１でそれぞれ生成される一様乱数ＵＲＮ３の相関が発生しないように、予め決められる。これにより、中心極限定理によって、高品質の正規分布にしたがう正規乱数ＮＲＮ３を生成することができる。

【0056】

なお、シフタＣＳＦＴ１を設けることで、乱数発生装置１０６の回路規模は、図４に示す乱数発生装置１０２の回路規模よりも大きくなる。しかしながら、シフタＣＳＦＴ１を設けることで、例えば、一様乱数生成器１０（または２０）のシード値を共通にする場合にも、正規乱数ＮＲＮ３の生成に使用する一様乱数ＵＲＮ１、ＵＲＮ２の相関を低くすることができる。これにより、例えば、複数のシード値を生成する生成回路を省略することができ、乱数発生装置１０６の全体で見た場合、回路規模の増加を抑制しつつ、高品質の正規分布に従う正規乱数ＮＲＮ３をより多く生成することができる。

【0057】

以上、図７に示す実施形態では、ＸＯＲ１の入力に巡回型のシフタＣＳＦＴを接続することで、例えば、一様乱数ＵＲＮ１、ＵＲＮ２が同じシード値に基づいて生成される場合にも、相関を廃した１２個の一様乱数ＵＲＮ３を生成することができる。この結果、回路規模の増加を抑制しつつ、高品質の正規分布に従う正規乱数ＮＲＮ３をより多く生成することができる。

【0058】

図８は、別の実施形態における乱数発生装置の一例を示す。上述した実施形態と同様の要素については、同じ符号を付し、詳細な説明は省略する。例えば、図８に示す乱数発生装置１０８は、図２に示す計算サーバ３１０のＦＰＧＡ内または図示しないＡＳＩＣ内に設けられ、あるいは、図３に示す計算サーバ４１０のＦＰＧＡ内または図示しないＡＳＩＣ内に設けられる。

【0059】

正規乱数生成部ＮＧＥＮ３は、図５に示した正規乱数生成部ＮＧＥＮ３の各ＸＯＲ２の入力に巡回型のシフタＣＳＦＴ２が接続される。シフタＣＳＦＴ２は、第２のシフタの一例である。乱数発生装置１０８は、シフタＣＳＦＴ２が追加されることを除き、図５に示した乱数発生装置１０４と同様の構成である。

【0060】

各シフタＣＳＦＴ２は、ＸＯＲ１から出力される一様乱数ＵＲＮ３のビットを巡回的にシフトし、シフトした一様乱数ＵＲＮ３をＸＯＲ２に出力する。１つの加算器３２に対応する１６個のシフタＣＳＦＴ１と８個のシフタＣＳＦＴ２において、シフトするビット数は、互いに同じでもよく、相違してもよい。なお、シフタＣＳＦＴ１、ＣＳＦＴ２でのビットのシフト数は、複数のＸＯＲ１、ＸＯＲ２でそれぞれ生成される一様乱数ＵＲＮ３、ＵＲＮ４に相関が発生しないように、予め決められる。これにより、中心極限定理によって、高品質の正規分布にしたがう正規乱数ＮＲＮ３を生成することができる。

【0061】

この実施形態では、図７に示す乱数発生装置１０６と同様に、一様乱数生成器１０、２０が同じシード値に基づいて一様乱数ＵＲＮ１、ＵＲＮ２を生成する場合にも、互いに相関を廃した１２個の一様乱数ＵＲＮ３、ＵＲＮ４を生成することができる。

【0062】

また、図５に示す乱数発生装置１０４と同様に、ＸＯＲ１が生成する一様乱数ＵＲＮ３を使用して、ＸＯＲ２が別の一様乱数ＵＲＮ４を生成することで、少ない一様乱数生成器１０、２０により多くの一様乱数ＵＲＮ３、ＵＲＮ４を生成することができる。

【0063】

図９は、別の実施形態における乱数発生装置の一例を示す。上述した実施形態と同様の要素については、同じ符号を付し、詳細な説明は省略する。例えば、図９に示す乱数発生装置１１０は、図２に示す計算サーバ３１０のＦＰＧＡ内または図示しないＡＳＩＣ内に設けられ、あるいは、図３に示す計算サーバ４１０のＦＰＧＡ内または図示しないＡＳＩＣ内に設けられる。

【0064】

正規乱数生成部ＮＧＥＮ３は、図８に示した正規乱数生成部ＮＧＥＮ３の各ＸＯＲ１の入力に、図７と同様に巡回型のシフタＣＳＦＴ１を追加した構成を有する。この実施形態においても、図７および図８に示す実施形態と同様の効果を得ることができる。

【0065】

以上の図１から図１７に示す実施形態に関し、さらに以下の付記を開示する。
（付記１）
複数の第１の一様乱数をそれぞれ生成する複数の第１の一様乱数生成器と、
前記複数の第１の一様乱数に基づいて複数の第１の正規乱数をそれぞれ生成する複数の第１の正規乱数生成器と、
前記複数の第１の一様乱数のうち、２以上の前記第１の一様乱数のビット値を論理演算することで複数の第２の一様乱数をそれぞれ生成する複数の第２の一様乱数生成器と、
前記複数の第２の一様乱数に基づいて第２の正規乱数を生成する第２の正規乱数生成器と、を有する乱数発生装置。
（付記２）
前記複数の第２の一様乱数生成器の各々は、前記２以上の前記第１の一様乱数の複数のビットの各々をビット演算することで前記第２の一様乱数を生成する論理演算部を有する付記１に記載の乱数発生装置。
（付記３）
前記論理演算部は、前記２以上の前記第１の一様乱数の複数のビットの各々の排他的論理和をとることで前記第２の一様乱数を生成する第１の排他的論理和回路を有する、付記２に記載の乱数発生装置。
（付記４）
前記論理演算部は、さらに、前記第１の一様乱数のビットを循環シフトし、ビットをシフトした前記第１の一様乱数を、前記第１の排他的論理和回路に出力する第１のシフタを有する、付記３に記載の乱数発生装置。
（付記５）
前記論理演算部は、さらに、複数の前記第２の一様乱数の複数のビットの各々の排他的論理和をとることで第３の一様乱数を生成する第２の排他的論理和回路を有し、
前記第２の正規乱数生成器は、前記第２の一様乱数と前記第３の一様乱数とに基づいて、前記第２の正規乱数を生成する、前記付記３または付記４に記載の乱数発生装置。
（付記６）
前記論理演算部は、さらに、前記第２の一様乱数のビットを循環シフトし、ビットをシフトした前記第２の一様乱数を、前記第２の排他的論理和回路に出力する第２のシフタを有する、付記５に記載の乱数発生装置。
（付記７）
前記複数の第１の正規乱数生成器と前記第２の正規乱数生成器とは、互いに同じ構成を有する、付記１ないし付記６のいずれか１項に記載の乱数発生装置。
（付記８）
２つの前記第１の正規乱数生成器に対して、１つの前記第２の正規乱数生成器が設けられ、
２つの前記第１の正規乱数に対して、１つの前記第２の正規乱数が生成される、付記１ないし付記７のいずれか１項に記載の乱数発生装置。
（付記９）
複数の第１の一様乱数生成器と、複数の第１の正規乱数生成器と、複数の第２の一様乱数生成器と、第２の正規乱数生成器とを含む集積回路の乱数発生方法であって、
前記複数の第１の一様乱数生成器が、複数の第１の一様乱数をそれぞれ生成し、
前記複数の第１の正規乱数生成器が、前記複数の第１の一様乱数に基づいて複数の第１の正規乱数をそれぞれ生成し、
前記複数の第２の一様乱数生成器が、前記複数の第１の一様乱数のうち、２以上の前記第１の一様乱数のビット値を論理演算することで複数の第２の一様乱数をそれぞれ生成し、
前記第２の正規乱数生成器が、前記複数の第２の一様乱数に基づいて第２の正規乱数を生成する、乱数発生方法。
（付記１０）
前記複数の第２の一様乱数生成器の各々に含まれる論理演算部が、前記２以上の前記第１の一様乱数の複数のビットの各々をビット演算することで前記第２の一様乱数を生成する、付記９に記載の乱数発生方法。
（付記１１）
前記論理演算部に含まれる第１の排他的論理和回路が、前記２以上の前記第１の一様乱数の複数のビットの各々の排他的論理和をとることで前記第２の一様乱数を生成する、付記１０に記載の乱数発生方法。
（付記１２）
前記論理演算部に含まれる第１のシフタが、前記第１の一様乱数のビットを循環シフトし、ビットをシフトした前記第１の一様乱数を、前記第１の排他的論理和回路に出力する、付記１１に記載の乱数発生方法。
（付記１３）
前記論理演算部に含まれる第２の排他的論理和回路が、複数の前記第２の一様乱数の複数のビットの各々の排他的論理和をとることで第３の一様乱数を生成し、
前記第２の正規乱数生成器は、前記第２の一様乱数と前記第３の一様乱数とに基づいて、前記第２の正規乱数を生成する、前記付記１１または付記１２に記載の乱数発生方法。
（付記１４）
前記論理演算部に含まれる第２のシフタが、前記第２の一様乱数のビットを循環シフトし、ビットをシフトした前記第２の一様乱数を、前記第２の排他的論理和回路に出力する、付記１３に記載の乱数発生方法。

【0066】

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

【符号の説明】

【0067】

１０ 一様乱数生成器
１１ 正規乱数生成器
１２ 加算器
２０ 一様乱数生成器
２１ 正規乱数生成器
２２ 加算器
３０ 一様乱数生成器
３１ 正規乱数生成器
３２ 加算器
１００、１０２、１０４、１０４、１０６、１０８、１１０ 乱数発生装置
２１０、２２０ システム
３００ サーバシステム
３１０ 計算サーバ
３２０ 管理サーバ
４００ サーバシステム
４１０ 計算サーバ
４２０ 管理サーバ
５００ ユーザ端末
ＣＳＦＴ１、ＣＳＦＴ２ シフタ
ＮＧＥＮ１、ＮＧＥＮ２、ＮＧＥＮ３ 正規乱数生成部
ＮＲＮ１、ＮＲＮ２、ＮＲＮ３ 正規乱数
ＮＷ ネットワーク
ＵＲＮ１、ＵＲＮ２、ＵＲＮ３、ＵＲＮ４ 一様乱数
ＸＯＲ１、ＸＯＲ２ 排他的論理和回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】