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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-05-10
(45)【発行日】2023-05-19
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 29/78 20060101AFI20230511BHJP
   H01L 29/12 20060101ALI20230511BHJP
   H01L 21/336 20060101ALI20230511BHJP
   H01L 29/739 20060101ALI20230511BHJP
【FI】
H01L29/78 652H
H01L29/78 652T
H01L29/78 652Q
H01L29/78 652F
H01L29/78 653A
H01L29/78 658A
H01L29/78 658E
H01L29/78 655A
【請求項の数】 3
(21)【出願番号】P 2021187777
(22)【出願日】2021-11-18
(62)【分割の表示】P 2018012427の分割
【原出願日】2018-01-29
(65)【公開番号】P2022010387
(43)【公開日】2022-01-14
【審査請求日】2021-11-18
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】岡本 康宏
(72)【発明者】
【氏名】町田 信夫
(72)【発明者】
【氏名】新井 耕一
(72)【発明者】
【氏名】久田 賢一
(72)【発明者】
【氏名】山下 泰典
(72)【発明者】
【氏名】江口 聡司
(72)【発明者】
【氏名】宮本 広信
(72)【発明者】
【氏名】酒井 敦
(72)【発明者】
【氏名】永久 克己
【審査官】岩本 勉
(56)【参考文献】
【文献】特表2017-504213(JP,A)
【文献】国際公開第2016/002766(WO,A1)
【文献】国際公開第2015/106863(WO,A1)
【文献】特開2015-026726(JP,A)
【文献】特開2014-183274(JP,A)
【文献】米国特許出願公開第2015/0380485(US,A1)
【文献】特開2011-253837(JP,A)
【文献】米国特許出願公開第2011/0291110(US,A1)
【文献】米国特許出願公開第2017/0141186(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/78
H01L 29/12
H01L 21/336
H01L 29/739
(57)【特許請求の範囲】
【請求項1】
シリコンおよび炭素を含んで構成される半導体基板と、
前記半導体基板の上面上に形成された第1導電型の第1半導体層と、
前記第1半導体層上に形成された前記第1導電型の第3半導体層と、
前記第1半導体層と前記第3半導体層との間に形成された前記第1導電型の第2半導体層と、
前記第1半導体層と前記第3半導体層との間に形成され、前記第1導電型とは反対の導電型である第2導電型であり、且つ、平面視において、前記第2半導体層を挟むように形成された複数の第1不純物領域と、
前記第3半導体層内に形成された前記第2導電型の第2不純物領域と、
前記第2不純物領域内に形成された前記第1導電型の第3不純物領域と、
前記第2不純物領域および前記第3不純物領域を貫通して、前記第3半導体層に達する溝と、
前記溝内に形成されたゲート絶縁膜と、
前記溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
を有し、
前記第2半導体層の不純物濃度は、前記第1半導体層の不純物濃度、および、前記第3半導体層の不純物濃度よりも高く、
平面視において、前記溝および前記ゲート電極は、平面視における第1方向に延在し、
複数の前記ゲート電極が、平面視において前記第1方向と直交する第2方向で互いに隣接するように形成され、
前記第1方向に垂直な断面において、前記ゲート電極の中央から厚さ方向に中央線を引き、前記第2方向で隣接する2つの前記ゲート電極の各々の前記中央線を結ぶ距離をL6とした時、前記複数の第1不純物領域は、L6の整数分の1の周期で形成され
前記第2半導体層と、前記複数の第1不純物領域の各々との間には、前記第1半導体層の一部が形成され、
前記第2半導体層は、複数の箇所に分離され、
前記複数の箇所の各々の間の領域には、前記第1半導体層の一部が形成されている、半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記周期は、L6の2分の1である、半導体装置。
【請求項3】
請求項1に記載の半導体装置において、
平面視において、互いに隣接する前記第1不純物領域の間に位置している前記第2半導体層は、前記溝に埋め込まれた前記ゲート電極の少なくとも一部と重なる、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、炭化シリコン(SiC)基板を用いた半導体装置に好適に利用できるものである。
【背景技術】
【0002】
パワートランジスタを有する半導体装置において、SiC基板を用いた半導体装置が検討されている。SiC基板を用いた場合、SiCはシリコン(Si)に比べてバンドギャップが大きいため、絶縁破壊耐圧が大きくなる。また、SiC基板のパワートランジスタにおいて、Si基板のパワートランジスタでも用いられているトレンチゲート構造が適用されている。
【0003】
特許文献1には、SiC基板を用いたトレンチゲート構造のパワートランジスタが開示されており、電界緩和用のp型の不純物領域が設けられたn型の低濃度ドリフト層と、低濃度ドリフト層上に形成されたn型の高濃度ドリフト層とが開示されている。そして、トレンチゲートを高濃度ドリフト層内に設けることが開示されている。
【0004】
特許文献2には、SiC基板を用いたプレーナ型のパワートランジスタが開示されており、半導体基板上に、低濃度のエピタキシャル層、高濃度のエピタキシャル層および低濃度のエピタキシャル層を積層させた構造が開示されている。
【0005】
特許文献3には、SiC基板を用いたトレンチゲート構造のパワートランジスタが開示されており、電界緩和用のp型の不純物領域が設けられたn型の第1低濃度ドリフト層と、第1低濃度ドリフト層上に形成されたn型の第2低濃度ドリフト層とが開示されている。そして、複数のp型の不純物領域の間に、n型の高濃度不純物領域を設けることが開示されている。
【先行技術文献】
【特許文献】
【0006】
【文献】特開2014-175518号公報
【文献】特開2001-274395号公報
【文献】特開2015-26726号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
SiC基板を用いたトレンチゲート構造のパワートランジスタでは、パワートランジスタのオン抵抗を低減し、トレンチゲートの下部周辺の耐圧向上を図ることが望まれる。
【0008】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
一実施の形態によれば、半導体装置は、シリコンおよび炭素を含んで構成される半導体基板と、前記半導体基板の上面上に形成された第1導電型の第1半導体層と、前記第1半導体層上に形成された前記第1導電型の第3半導体層と、前記第1半導体層と前記第3半導体層との間に形成された前記第1導電型の第2半導体層と、前記第1半導体層と前記第3半導体層との間に形成され、前記第1導電型とは反対の導電型である第2導電型であり、且つ、平面視において、前記第2半導体層を挟むように形成された複数の第1不純物領域と、前記第3半導体層内に形成された前記第2導電型の第2不純物領域と、前記第1不純物領域内に形成された前記第1導電型の第3不純物領域と、前記第2不純物領域および前記第3不純物領域を貫通して、前記第3半導体層に達する溝と、前記溝内に形成されたゲート絶縁膜と、前記溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、を有する。ここで、前記第2半導体層の不純物濃度は、前記第1半導体層の不純物濃度、および、前記第3半導体層の不純物濃度よりも高く、平面視において、前記溝および前記ゲート電極は、第1方向に延在し、複数の前記ゲート電極が、前記第2方向で互いに隣接するように形成され、前記第1方向に垂直な断面において、前記ゲート電極の中央から厚さ方向に中央線を引き、前記第2方向で隣接する2つの前記ゲート電極の各々の前記中央線を結ぶ距離をL6とした時、前記複数の第1不純物領域は、L6の整数分の1の周期で形成されている。
【発明の効果】
【0011】
本願において開示される、一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【0012】
図1】実施の形態1の半導体装置である半導体チップのレイアウトを示す平面図である。
図2】実施の形態1の半導体装置の要部平面図である。
図3】実施の形態1の半導体装置の断面図である。
図4】実施の形態1の半導体装置の製造工程を示す断面図である。
図5図4に続く半導体装置の製造工程を示す断面図である。
図6図5に続く半導体装置の製造工程を示す断面図である。
図7図6に続く半導体装置の製造工程を示す断面図である。
図8図7に続く半導体装置の製造工程を示す断面図である。
図9図8に続く半導体装置の製造工程を示す断面図である。
図10図9に続く半導体装置の製造工程を示す断面図である。
図11図10に続く半導体装置の製造工程を示す断面図である。
図12図11に続く半導体装置の製造工程を示す断面図である。
図13図12に続く半導体装置の製造工程を示す断面図である。
図14図13に続く半導体装置の製造工程を示す断面図である。
図15】本願発明者によるシミュレーションの結果を示す図である。
図16】本願発明者によるシミュレーションの結果を示す図である。
図17】本願発明者によるシミュレーションの結果を示す図である。
図18】本願発明者によるシミュレーションの結果を示す図である。
図19】本願発明者によるシミュレーションの結果を示す図である。
図20】本願発明者によるシミュレーションの結果を示す図である。
図21】本願発明者によるシミュレーションの結果を示す図である。
図22】実施の形態1の変形例の半導体装置の断面図である。
図23】本願発明者によるシミュレーションの結果を示す図である。
図24】実施の形態2の半導体装置の要部平面図である。
図25】実施の形態2の半導体装置の断面図である。
図26】実施の形態2の変形例の半導体装置の断面図である。
図27】実施の形態3の半導体装置の断面図である。
図28】実施の形態3の半導体装置の製造工程を示す断面図である。
図29図28に続く半導体装置の製造工程を示す断面図である。
図30図29に続く半導体装置の製造工程を示す断面図である。
図31】実施の形態3の変形例の半導体装置の断面図である。
図32】実施の形態4の半導体装置の要部平面図である。
図33】実施の形態4の半導体装置の断面図である。
図34】実施の形態4の変形例の半導体装置の要部平面図である。
図35】実施の形態4の変形例の半導体装置の断面図である。
図36】検討例の半導体装置を示す断面図である。
【発明を実施するための形態】
【0013】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップなども含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
【0014】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0015】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図が平面図と対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【0016】
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
【0017】
(実施の形態1)
以下に、本実施の形態の半導体装置の構造、半導体装置の製造方法、検討例の説明、および、本実施の形態の主な特徴を、順番に説明する。
【0018】
<半導体装置の構造>
図1は、本実施の形態の半導体装置である半導体チップCの平面図である。図1では、理解を簡単にするために、絶縁膜IF5(図3参照)を透過した状態を示し、平面図であるが、ゲート電位電極GEおよびソース電位電極SEにハッチングを付している。半導体チップCは、複数のトレンチゲート構造のパワートランジスタを有する。このようなパワートランジスタを、パワーMOSFET(Metal Oxyde Semiconductor Field Effect Transistor)と称することもある。
【0019】
図1に示すように、半導体チップCの表面は、主に、ソース電位電極SEおよびゲート電位電極GEで覆われている。半導体チップCの中央部付近の領域であるパッド領域PA内のソース電位電極SEの外周には、ゲート電位電極GEの一部が形成されており、更にその外周には、ソース電位電極SEの一部が形成されている。パッド領域PA内では、絶縁膜IF5の一部が除去されており、ソース電位電極SEの一部、および、ゲート電位電極GEの一部が露出している。これらの露出したソース電位電極SE上およびゲート電位電極GE上に、それぞれ、ワイヤボンディングまたはクリップ(銅板)などの外部接続端子が接続されることで、半導体チップCが、他チップまたは配線基板などと電気的に接続される。
【0020】
図2は、半導体チップCの要部平面図であり、図1に示されるパッド領域PA内のソース電位電極SE下の一部の平面図に対応している。図3は、図2のA-A線に沿った断面図である。
【0021】
図2では、本実施の形態の主な特徴に密接に関係する構成である、溝TR内に形成されたゲート電極G、n型半導体層NE2およびp型不純物領域PTのみを示しており、他の構成については、図示を省略している。また、溝TR内に形成されたゲート電極Gは破線で示されており、図2は平面図であるが、図面を見易くするため、溝TR内に形成されたゲート電極Gにハッチングを付している。
【0022】
図2に示されるように、溝TR、ゲート電極G、n型半導体層NE2およびp型不純物領域PTは、それぞれY方向に延在している。すなわち、溝TR、ゲート電極G、n型半導体層NE2およびp型不純物領域PTの各々の平面形状は、Y方向に長辺を有する矩形状であり、これらのY方向における長さは、それぞれ、これらのX方向における長さより大きい。また、溝TR、ゲート電極G、n型半導体層NE2およびp型不純物領域PTは、X方向において、繰り返し配置されている。また、本実施の形態では、Y方向に垂直な断面において、ゲート電極Gの中央から厚さ方向(Z方向)に中央線を引いた時、X方向で互いに隣接する2つp型不純物領域PTは、上記中央線に対して、対称となるように配置されている。
【0023】
後で詳細に説明するが、本実施の形態の特徴の一つとして、平面視において、溝TR内に形成されたゲート電極Gの少なくとも一部は、n型半導体層NE2と重なる位置に配置されている。
【0024】
次に、図3を用いて、本実施の形態におけるトレンチゲート構造のパワートランジスタの断面構造を説明する。
【0025】
本実施の形態で使用される半導体基板SBは、シリコンおよび炭素を含んで構成された基板であり、具体的には、n型の不純物が導入された炭化シリコン(SiC)基板である。半導体基板SBの上面(第1面)上には、ドリフト層DRが形成されており、半導体基板SBの裏面(第2面)には、金属膜からなるドレイン電位電極DEが形成されている。半導体基板SBおよびドリフト層DRは、それぞれ、パワートランジスタのドレイン領域の一部を構成し、ドレイン電位電極DEと電気的に接続され、ドレイン電位電極DEを介して、パワートランジスタの動作時にドレイン電位が印加される。
【0026】
ドリフト層DRは、n型半導体層NE1~NE3、および、p型不純物領域PTを有する。n型半導体層NE1は、半導体基板SB上に形成されており、n型半導体層NE3は、n型半導体層NE1上に形成されており、n型半導体層NE2は、n型半導体層NE1とn型半導体層NE3との間に形成されている。これらのn型半導体層NE1~NE3は、それぞれ、SiC基板である半導体基板SB上に、エピタキシャル法によって形成された半導体層である。このため、n型半導体層NE1~NE3は、それぞれ、SiCによって構成されている。また、n型半導体層NE2の不純物濃度は、n型半導体層NE1の不純物濃度、および、n型半導体層NE3の不純物濃度よりも高い。また、n型半導体層NE1の不純物濃度は、n型半導体層NE3の不純物濃度と同程度である。
【0027】
p型不純物領域PTは、n型半導体層NE3とn型半導体層NE1との間に、複数形成されている。互いに隣接するp型不純物領域PTの間には、n型半導体層NE2が形成されている。すなわち、平面視において、互いに隣接するp型不純物領域PTは、n型半導体層NE2を挟むように形成されている。後で詳細に説明するが、p型不純物領域PTの厚さは、n型半導体層NE2の厚さと同じでもよいし、n型半導体層NE2の厚さよりも厚くても薄くてもよい。本実施の形態では、p型不純物領域PTの厚さは、n型半導体層NE2の厚さよりも薄く、p型不純物領域PTが、n型半導体層NE2内に形成されている場合を例示している。このため、図3では、p型不純物領域PTとn型半導体層NE1との間に、n型半導体層NE2が形成されている。
【0028】
ドリフト層DRの上層であるn型半導体層NE3の表面側には、p型のチャネル領域(不純物領域)PCが形成されており、チャネル領域PCの表面側には、n型のソース領域(不純物領域)NS、および、p型のボディ領域(不純物領域)PBが形成されている。ソース領域NSおよびボディ領域PBは、それぞれ、ソース電位電極SEと電気的に接続され、ソース電位電極SEを介して、パワートランジスタの動作時にソース電位が印加される。ボディ領域PBは、ソース電位電極SEがチャネル領域PCと接続する際に、接触抵抗を低減させる目的で設けられた領域である。このため、ボディ領域PBの不純物濃度は、チャネル領域PCの不純物濃度よりも高い。
【0029】
また、ソース領域NSおよびボディ領域PBの表面に、ソース電位電極SEとの接触抵抗を更に低減させる目的で、シリサイド層を形成してもよい。シリサイド層は、例えばチタンシリサイド(TiSi)、コバルトシリサイド(CoSi)またはニッケルシリサイド(NiSi)からなる。本実施の形態では、このシリサイド層の図示を省略している。
【0030】
半導体基板SBの表面側には、溝TRが形成されている。溝TRは、ソース領域NSおよびチャネル領域PCを貫通し、n型半導体層NE3に達するように形成されている。すなわち、溝TRの底部は、n型半導体層NE3内に位置している。また、溝TRは、2つのソース領域NSの間に位置するように形成されている。
【0031】
溝TRの内部には、ゲート絶縁膜GIを介して、ゲート電極Gが埋め込まれている。ゲート電極Gは、ゲート電位電極GEと電気的に接続し、パワートランジスタの動作時にゲート電位が印加される。ゲート絶縁膜GIは、例えば酸化シリコン膜であり、ゲート電極Gは、例えばn型の不純物が導入された多結晶シリコン膜である。また、ゲート絶縁膜GIとしては、酸化シリコン膜に代えて、酸化アルミニウム膜または酸化ハフニウム膜などのように、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。
【0032】
ここで、p型不純物領域PTと、溝TR内のゲート電極Gとの関係について説明する。溝TR内のゲート電極Gの底部(溝TRの底部)付近、特に溝TRの角部付近は、パワートランジスタの動作時に、強い電界が発生する領域であり、ゲート絶縁膜GIの破壊が起こり易い領域である。p型不純物領域PTは、主に、この電界を緩和するために設けられている。溝TRの下部のドリフト層DR内にp型不純物領域PTを設けることで、電界が緩和されるので、ゲート絶縁膜GIの破壊を抑制でき、ドリフト層DR全体の耐圧を向上させることができる。
【0033】
また、本実施の形態では、Y方向に垂直な断面において、ゲート電極Gの中央から厚さ方向に中央線を引いた時、X方向で互いに隣接する2つp型不純物領域PTは、上記中央線に対して、対称となるように配置されている。
【0034】
また、上述のように、平面視において、溝TR内に形成されたゲート電極Gの少なくとも一部は、n型半導体層NE2と重なる位置に配置されている。言い換えれば、断面視において、溝TR内に形成されたゲート電極Gの少なくとも一部の直下には、n型半導体層NE2が形成されている。本実施の形態においては、溝TR内に形成されたゲート電極Gの2つの角部を結ぶ底部全体の直下に、n型半導体層NE2が形成されている。
【0035】
なお、本実施の形態で表現する「直下」とは、一方の対象物の下方を意味し、一方の対象物と、他方の対象物とが物理的に直接接していない状態も含まれる。言い換えれば、「直下」とは、平面視において、一方の対象物と、他方の対象物とが重なっている状態を意味する。例えば、図3において、n型半導体層NE2は、溝TRおよびゲート電極Gの下方に形成されており、溝TRおよびゲート電極Gと物理的に接していない。
【0036】
ソース領域NS上には、ゲート絶縁膜GIの一部が形成され、このゲート絶縁膜GIの一部およびゲート電極Gの各々の上面には、例えば酸化シリコンからなる層間絶縁膜ILが形成されている。そして、層間絶縁膜IL内には、コンタクトホールCHが形成されている。コンタクトホールCHは、層間絶縁膜ILおよびゲート絶縁膜GIを貫通し、ソース領域NSおよびボディ領域PBに達するように形成されている。
【0037】
層間絶縁膜IL上には、ソース電位電極SEが形成され、コンタクトホールCH内にはソース電位電極SEが埋め込まれている。すなわち、ソース電位電極SEは、ソース領域NSおよびボディ領域PBと電気的に接続されている。ソース電位電極SEは、例えばアルミニウムを主体とする導電性膜からなる。また、ソース電位電極SEは、例えば窒化チタンからなるバリアメタル膜と、アルミニウムを主体とする導電性膜との積層膜としてもよい。なお、図3では図示していないが、図1で示したゲート電位電極GEも、ソース電位電極SEと同じように形成されており、ゲート電位電極GEは、ゲート電極Gと電気的に接続されている。
【0038】
ソース電位電極SE上には、例えばポリイミドなどの樹脂からなる絶縁膜IF5が形成されている。図3では図示していないが、図1で示したパッド領域PAにおいて、絶縁膜IF5には、ソース電位電極SEの一部、および、ゲート電位電極GEの一部を露出するように、開口部が設けられている。
【0039】
また、図3において、破線で囲まれた領域は、単位セルUCを示している。本実施の形態において、単位セルUCは、1つのゲート電極Gと、1つのゲート電極Gの両側に各々形成された、ソース領域NS、ボディ領域PBおよびチャネル領域PCと、ドリフト層DRと、半導体基板SBとを含む。本実施の形態では、単位セルUCを、ゲート電極Gの一方の側面側に形成されたボディ領域PBの中心から、ゲート電極Gの他方の側面側に形成されたボディ領域PBの中心までの領域として、定義している。半導体チップCには、複数の単位セルUCが繰り返し配置されている。
【0040】
また、図3では、単位セルUCの幅を、距離L6として示している。距離L1~L5については、後で本実施の形態の主な特徴を説明する際に使用する。
【0041】
なお、本実施の形態では、単位セルUCの幅である距離L6は、上記の2つのボディ領域PBの各々の中心を結ぶ距離として表しているが、例えば、Y方向に垂直な断面において、ゲート電極Gの中央から厚さ方向に中央線を引いた時、X方向に隣接する2つのゲート電極の各々の中央線を結ぶ距離を、距離L6として表すこともできる。
【0042】
<半導体装置の製造方法>
以下に、図4図14を用いて、本実施の形態の半導体装置の製造方法を説明する。図4図14では、説明の簡略化のため、図3の単位セルUCに対応する領域のみを示している。
【0043】
まず、図4に示されるように、エピタキシャル層が形成されたSiCからなる半導体基板SBを用意する。エピタキシャル層は、SiCからなる半導体層であり、n型の不純物が導入されたn型半導体層NE1の単層構造、または、n型半導体層NE1と、n型の不純物が導入されたn型半導体層NE2との積層構造からなる。ここで、n型半導体層NE2の不純物濃度は、n型半導体層NE1の不純物濃度よりも高い。n型半導体層NE1は、例えば、1×1016/cm程度の不純物濃度を有し、8.6μm程度の厚さを有する。n型半導体層NE2は、例えば、4×1016/cm程度の不純物濃度を有し、0.4μm程度の厚さを有する。
【0044】
n型半導体層NE1は、半導体基板SBの上面上に、n型の不純物を導入しながらエピタキシャル成長をさせることで形成される。n型半導体層NE2は、n型半導体層NE1上に、n型の不純物を導入しながらエピタキシャル成長をさせる、または、n型半導体層NE1の表面に、n型の不純物をイオン注入することで形成される。
【0045】
図5は、p型不純物領域PTの形成工程を示している。
【0046】
まず、n型半導体層NE2上に、例えばCVD(Chemical Vapor Deposition)法によって、例えば酸化シリコンからなる絶縁膜IF1を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜IF1をパターニングする。次に、パターニングされた絶縁膜IF1をマスクとしてイオン注入を行うことで、n型半導体層NE2内に、p型不純物領域PTを形成する。このイオン注入は、アルミニウム(Al)イオンが用いられ、例えば、注入エネルギーを150KeV程度とし、ドーズ量を5×1013/cm程度とした条件で行われる。
【0047】
また、p型不純物領域PTの厚さは、n型半導体層NE2の厚さと同じでもよいし、n型半導体層NE2の厚さよりも厚くても薄くてもよい。本実施の形態では、p型不純物領域PTの厚さは、n型半導体層NE2の厚さよりも薄く、p型不純物領域PTが、n型半導体層NE2内に形成されている場合を例示している。
【0048】
その後、絶縁膜IF1を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。
【0049】
図6は、n型半導体層NE3の形成工程を示している。
【0050】
n型半導体層NE3は、n型半導体層NE2上およびp型不純物領域PT上に、n型の不純物を導入しながらエピタキシャル成長をさせることで形成される。n型半導体層NE3の不純物濃度は、n型半導体層NE2の不純物濃度よりも低く、n型半導体層NE1の不純物濃度と同程度である。n型半導体層NE3は、例えば、1×1016/cm程度の不純物濃度を有し、3.0μm程度の厚さを有する。
【0051】
図7は、p型のチャネル領域PCの形成工程を示している。
【0052】
p型のチャネル領域PCは、例えば、アルミニウム(Al)イオンを用いたイオン注入によって、n型半導体層NE3内に形成される。
【0053】
図8は、n型のソース領域NSの形成工程を示している。
【0054】
まず、p型不純物領域PT上に、例えばCVD法によって、例えば酸化シリコンからなる絶縁膜IF2を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜IF2をパターニングする。次に、パターニングされた絶縁膜IF2をマスクとして、窒素(N)イオンを用いたイオン注入を行うことで、p型不純物領域PT内に、選択的にn型のソース領域NSを形成する。
【0055】
その後、絶縁膜IF2を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。
【0056】
図9は、p型のボディ領域PBの形成工程を示している。
【0057】
まず、ソース領域NS上に、例えばCVD法によって、例えば酸化シリコンからなる絶縁膜IF3を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜IF3をパターニングする。次に、パターニングされた絶縁膜IF3をマスクとして、アルミニウム(Al)イオンを用いたイオン注入を行うことで、ソース領域NSに隣接し、チャネル領域PCに達するp型のボディ領域PBを形成する。
【0058】
その後、絶縁膜IF3を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。
【0059】
図10は、溝TRの形成工程を示している。
【0060】
まず、ソース領域NS上およびボディ領域PB上に、例えばCVD法によって、例えば酸化シリコンからなる絶縁膜IF4を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜IF4をパターニングする。次に、パターニングされた絶縁膜IF4をマスクとして、ドライエッチング処理を行うことで、ソース領域NSおよびチャネル領域PCを貫通し、n型半導体層NE3に達する溝TRを形成する。溝TRの幅は0.8μm程度であり、溝TRの深さは1.2μm程度である。なお、このドライエッチング処理は、CFまたはSFなどのフッ素を含む分子からなるガスを用いて行われる。
【0061】
その後、絶縁膜IF4を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。
【0062】
図11は、ゲート絶縁膜GIおよびゲート電極Gの形成工程を示している。
【0063】
まず、溝TR内、ソース領域NS上およびボディ領域PB上に、例えばCVD法によって、例えば酸化シリコンからなるゲート絶縁膜GIを形成する。ゲート絶縁膜GIとしては、酸化シリコン膜に代えて、酸化アルミニウムまたは酸化ハフニウム膜などのように、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。
【0064】
次に、溝TR内を埋め込むように、ゲート絶縁膜GI上に、例えばCVD法によって、例えば多結晶シリコンからなる導電性膜を形成する。次に、上記導電性膜上に、上記導電性膜の一部を覆うレジストパターンRP1を形成する。次に、このレジストパターンRP1をマスクとして、ドライエッチング処理を行うことで、レジストパターンRP1から露出している上記導電性膜を除去する。これにより、残された上記導電性膜からなるゲート電極Gが形成される。
【0065】
その後、レジストパターンRP1をアッシング処理などによって除去する。
【0066】
図12は、層間絶縁膜ILの形成工程を示している。
【0067】
溝TRの外部に形成されているゲート電極Gの側面および上面を覆うように、ゲート絶縁膜GI上に、例えばCVD法によって、例えば酸化シリコンからなる層間絶縁膜ILを形成する。層間絶縁膜ILは、酸化シリコン膜に限られず、窒化シリコン膜または酸窒化シリコン膜などの他の絶縁膜で形成してもよい。
【0068】
図13は、コンタクトホールCHの形成工程を示している。
【0069】
まず、層間絶縁膜IL上に、層間絶縁膜ILの一部を覆い、且つ、溝TRの外部のゲート電極Gの幅よりも広い幅を有するレジストパターンRP2を形成する。次に、このレジストパターンRP2をマスクとして、ドライエッチング処理を行うことで、層間絶縁膜ILおよびゲート絶縁膜GIが除去される。これにより、層間絶縁膜IL中およびゲート絶縁膜GI中に、ソース領域NSの一部、および、ボディ領域PBに達するコンタクトホールCHが形成される。
【0070】
その後、レジストパターンRP2をアッシング処理などによって除去する。
【0071】
また、本実施の形態では図示していないが、コンタクトホールCHの形成工程後に、ソース領域NSの一部、および、ボディ領域PBの各々の上面に、シリサイド層を形成してもよい。その場合、シリサイド層は、具体的には次のようにして形成することができる。まず、ソース領域NSの一部、および、ボディ領域PBの各々の上面に、例えばチタン(Ti)、コバルト(Co)またはニッケル(Ni)からなるシリサイド層形成用の金属膜を形成する。次に、この金属膜に熱処理を施すことによって、ソース領域NSの一部、および、ボディ領域PBを構成する材料と、金属膜とを反応させることで、例えばチタンシリサイド(TiSi)、コバルトシリサイド(CoSi)またはニッケルシリサイド(NiSi)からなるシリサイド層が形成される。その後、未反応の金属膜を除去する。
【0072】
図14は、ソース電位電極SE、絶縁膜IF5およびドレイン電位電極DEの形成工程を示している。
【0073】
まず、コンタクトホールCH内を埋め込むように、層間絶縁膜IL上に、例えばスパッタリング法によって、例えばアルミニウムを主体とする導電性膜を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、この導電性膜をパターニングすることで、ソース領域NSおよびボディ領域PBと電気的に接続するソース電位電極SEが形成される。また、上記導電性膜の形成前に、例えば窒化チタンからなるバリアメタル膜を形成し、ソース電位電極SEを、バリアメタル膜と、上記導電性膜との積層膜としてもよい。なお、ここでは図示していないが、図1で示したゲート電位電極GEも、ソース電位電極SEと同じように形成されており、ゲート電位電極GEは、ゲート電極Gと電気的に接続されている。
【0074】
次に、ソース電位電極SE上に、例えば塗布法を用いて、例えばポリイミドなどの樹脂からなる絶縁膜IF5を形成する。その後、ここでは図示していないが、図1で示したパッド領域PAにおいて、絶縁膜IF5に、ソース電位電極SEの一部、および、ゲート電位電極GEの一部を露出するように、開口部を形成する。
【0075】
次に、半導体基板SBの裏面に対して研磨処理を実施し、半導体基板SBを、所望の厚さまで薄くする。次に、半導体基板SBの裏面に、例えばスパッタリング法またはCVD法によって、例えば窒化チタン膜などの金属膜からなるドレイン電位電極DEを形成する。
【0076】
以上により、図3に示される半導体装置が製造される。
【0077】
<検討例の説明>
図36を用いて、本願発明者が検討した検討例の半導体装置を説明する。
【0078】
検討例の半導体装置は、本実施の形態と同様に、SiCからなる半導体基板SBを用いたトレンチゲート構造のパワートランジスタである。図36は、本実施の形態の単位セルUCに対応する断面図である。図36に示されるように、検討例では、本実施の形態と同様に、ドリフト層DRとなる領域には、n型半導体層NE1、n型半導体層NE3およびp型不純物領域PTが形成されているが、本実施の形態と異なり、n型半導体層NE2が形成されていない。
【0079】
以下に、検討例の課題について説明する。
【0080】
上述のように、p型不純物領域PTは、溝TR内のゲート電極Gの底部(溝TRの底部)付近、特に溝TRの角部付近で発生する電界を緩和するために設けられている。p型不純物領域PTの幅を広げると、電界緩和効果が更に強くなり、ドリフト層DR全体の耐圧を向上させることができる。しかし、互いに隣接するp型不純物領域PTの間の距離が狭くなると、電流経路が狭まることになるので、結果的に、オン抵抗が増加するという課題がある。
【0081】
オン抵抗の増加を抑制するためには、例えば、n型半導体層NE3の不純物濃度を増加させればよいが、これは、電界の集中が最も強くなる溝TRの角部において、耐圧が劣化する原因となる。同様に、n型半導体層NE1の不純物濃度を増加させることでも、オン抵抗を低くできるが、ドリフト層DR全体の耐圧が低下する。特に、ドリフト層DR内での厚さが最も厚い層であるn型半導体層NE1を高濃度にすると、耐圧低下の影響が大きくなる。このように、パワートランジスタの耐圧向上と、オン抵抗の低減とは、トレードオフの関係にあり、これら両方の性能を同時に向上させることが難しいという問題がある。
【0082】
<本実施の形態の半導体装置の主な特徴について>
以下に、図15図21を用いて、本実施の形態の半導体装置の主な特徴および効果を説明する。図15図21は、本願発明者が実施したシミュレーションの結果を示す図である。図15には、本実施の形態の結果だけでなく、比較対象として、上述の検討例の結果、および、後述の実施の形態2の結果も示されている。
【0083】
図15に示される距離L1は、図3に示される距離L1に対応しており、互いに隣接するp型不純物領域PTの間の距離である。すなわち、距離L1は、平面視において、X方向における各p型不純物領域PTの間の距離である。
【0084】
図15の縦軸は、パワートランジスタのオン抵抗を相対値で示し、距離L1が広くなる程に、オン抵抗が低くなり、オン抵抗が改善されることを表している。図15の横軸は、パワートランジスタの耐圧を相対値で示し、距離L1が狭くなる程に、耐圧が高くなり、耐圧が改善させることを表している。
【0085】
図15に示されるように、本実施の形態の半導体装置は、パワートランジスタのオン抵抗および耐圧の両方において、検討例の半導体装置と比較して、優れていることが判る。
【0086】
ここで、距離L1が広くなるということは、p型不純物領域PT自体の幅を狭くする、または、互いに隣接するp型不純物領域PTの間に形成されているn型半導体層NE2の幅を広くすることを意味する。逆に、距離L1が狭くなるということは、p型不純物領域PT自体の幅を広くする、または、n型半導体層NE2の幅を狭くすることを意味する。
【0087】
本実施の形態では、検討例と異なり、互いに隣接するp型不純物領域PTの間に、高濃度の不純物領域であるn型半導体層NE2が形成されている。すなわち、電流経路となる領域に、低抵抗となるn型半導体層NE2が形成されているので、パワートランジスタのオン抵抗を低減することができる。また、溝TRの底部は、n型半導体層NE2よりも低濃度のn型半導体層NE3内に位置している。このため、溝TRの底部付近における耐圧を向上させることができている。
【0088】
更に、溝TR内に形成されたゲート電極Gの少なくとも一部の直下には、n型半導体層NE2が形成されている。このため、ドレイン電位電極DE、溝TRの側面(ゲート電極Gの側面)のチャネル領域PC、および、ソース電位電極SEを経由する電流経路の最短経路に、低抵抗のn型半導体層NE2が形成されていることになる。言い換えれば、電流密度の高い領域に、低抵抗のn型半導体層NE2が形成されている。このため、効率的にパワートランジスタのオン抵抗を低下させることができる。
【0089】
図15に示されるように、n型半導体層NE2の幅は、距離L1の値によって変化するが、溝TR内に形成されたゲート電極Gの少なくとも一部の直下には、n型半導体層NE2が形成されていることが重要である。言い換えれば、平面視において、溝TR内に形成されたゲート電極Gの少なくとも一部は、n型半導体層NE2と重なっている。特に、溝TR内に形成されたゲート電極Gの2つの角部のうち、少なくとも一方の直下に、n型半導体層NE2が形成されていることが好ましい。
【0090】
以上のように、本実施の形態では、パワートランジスタのオン抵抗を低減させることができ、耐圧も向上させることができる。従って、半導体装置の性能を向上させることができ、半導体装置の信頼性を向上させることができる。
【0091】
図16図21は、本実施の形態の半導体装置における各構成の関係について、本願発明者が検討を重ねた結果である。
【0092】
図16は、n型半導体層NE1の不純物濃度に対するn型半導体層NE2の不純物濃度の比と、オン抵抗との関係を示している。なお、ここでは各測定点において、耐圧が1500Vで一定となるように、距離L1を調整している。また、最左点(横軸の値が1の点)は、検討例に相当する点である。
【0093】
図16に示されるように、n型半導体層NE2の濃度を高くすると、オン抵抗は低下するが、n型半導体層NE2の濃度を高めすぎると、逆にオン抵抗が増加する結果となる。すなわち、n型半導体層NE2の濃度を高めすぎると、耐圧が低下するので、上述のように耐圧を1500Vに保持するためには、距離L1を狭くする必要がある。従って、互いに隣接するp型不純物領域PTの間の領域である電流経路が狭くなりすぎることになるので、結果的にオン抵抗が増加してしまう。
【0094】
本実施の形態では、横軸の値が、2~10である範囲を適切な範囲として使用できる。また、横軸の値は、3~7である範囲がより好ましい。例えば、n型半導体層NE1の不純物濃度が、1×1016/cm程度である場合、n型半導体層NE2の不純物濃度は、2×1016/cm~1×1016/cmの範囲とすることが好ましく、3×1016/cm~7×1016/cmの範囲とすることが最も好ましい。
【0095】
図17は、n型半導体層NE3の不純物濃度に対するn型半導体層NE2の不純物濃度の比と、耐圧との関係を示している。なお、ここでは各測定点において、オン抵抗が一定となるように、距離L1を調整しており、n型半導体層NE1の不純物濃度と、n型半導体層NE3の不純物濃度とが同程度となる条件で測定している。
【0096】
図17に示されるように、横軸の値が2.0~5.0である範囲において、1500V前後の十分な耐圧を確保できることが判る。
【0097】
図18は、n型半導体層NE1の不純物濃度に対するn型半導体層NE3の不純物濃度の比と、耐圧との関係を示している。なお、ここでは各測定点において、オン抵抗が一定となるように、距離L1を調整しており、n型半導体層NE1の不純物濃度に対するn型半導体層NE2の不純物濃度の比が、4となる条件で測定している。
【0098】
図18に示されるように、横軸の値が0.8~2.0である範囲において、1500V前後の十分な耐圧を確保できることが判る。
【0099】
図19は、溝TRの底部から、n型半導体層NE2の上面までの距離L2と、オン抵抗との関係を示している。また、図19に示される距離L2は、図3に示される距離L2に対応している。なお、ここでは各測定点において、耐圧が1500Vで一定となるように、距離L1を調整している。
【0100】
図19に示されるように、距離L2が4μm以上では、オン抵抗はほぼ一定であるが、距離L2が4μm以下では、オン抵抗が低下する。距離L2が0.5μm以下になると、溝TRと、p型不純物領域PTとが接近しすぎることになり、電流経路が狭くなりすぎることになるため、結果的にオン抵抗が増加してしまう。
【0101】
本実施の形態では、距離L2が0.3μm~4.0μmの範囲を、適切な範囲として使用できる。特に、距離L2は、0.3μm~2.0μmの範囲が好ましく、0.5μm~1.0μmの範囲が最も好ましい。
【0102】
図20は、ドリフト層DRの厚さ(距離L3)に対するn型半導体層NE2の厚さ(距離L4)の比と、オン抵抗との関係を示している。ここで、ドリフト層DRの厚さ(距離L3)は、n型半導体層NE1~NE3の各厚さの和である。また、図20に示される距離L3および距離L4は、図3に示される距離L3および距離L4に対応している。なお、ここでは各測定点において、耐圧が1500Vで一定となるように、距離L1を調整している。また、最左点(横軸の値が0.00の点)は、検討例に相当する点である。
【0103】
図20に示されるように、距離L4/距離L3の値が、0.02~0.13の範囲で、オン抵抗が低減している。従って、例えば、ドリフト層DRの厚さ(距離L3)が12μmである場合、n型半導体層NE2の厚さ(距離L4)は、0.24μm~1.56μmとすることが好ましい。
【0104】
図21は、p型不純物領域PTの厚さ(距離L5)に対するn型半導体層NE2の厚さ(距離L4)の比と、オン抵抗との関係を示している。また、図21に示される距離L4および距離L5は、図3に示される距離L4および距離L5に対応している。なお、ここでは各測定点において、耐圧が1500Vで一定となるように、距離L1を調整している。また、最左点(横軸の値が0.0の点)は、検討例に相当する点である。
【0105】
図21に示されるように、距離L4/距離L5の値が、0.5~2.2の範囲で、オン抵抗が低減している。そして、距離L4/距離L5の値が、1.0~2.0の範囲で、高い効果が得られ、1.4~1.9の範囲で、更に高い効果が得られる。例えば、p型不純物領域PTの厚さ(距離L5)が、0.4μmである場合、n型半導体層NE2の厚さ(距離L4)は、0.2μm~0.88μmであることが好ましく、0.4μm~0.8μmであることが更に好ましく、0.56μm~0.76μmであることが更に好ましい。
【0106】
以上のように、本実施の形態では、溝TRの直下に、n型半導体層NE2を形成するだけでなく、上記の各構成の関係を適切な範囲とすることで、半導体装置の性能を更に向上させることができ、半導体装置の信頼性を更に向上させることができる。
【0107】
(実施の形態1の変形例)
図22は、実施の形態1の変形例の半導体装置を示している。なお、以下の説明では、実施の形態1との相違点を主に説明する。
【0108】
実施の形態1では、Y方向に垂直な断面において、ゲート電極Gの中央から厚さ方向に中央線を引いた時、互いに隣接する2つp型不純物領域PTは、上記中央線に対して、対称となるように配置されていた。
【0109】
これに対して、本変形例では、互いに隣接する2つp型不純物領域PTは、上記中央線に対して、非対称となるように配置されている。
【0110】
図22では、上記中央線と、互いに隣接する2つp型不純物領域PT間の中点とがずれた距離を、距離L7として示している。言い換えれば、上記中央線と、n型半導体層NE2の中心とは、距離L7の範囲で離れている。
【0111】
また、本変形例における単位セルUCの幅は、実施の形態1における単位セルUCの幅と同じである。このため、単位セルUC内において、p型不純物領域PTの平面積および体積、並びに、n型半導体層NE2の平面積および体積は、実施の形態1と本変形例とで同じである。
【0112】
図23は、本願発明者が実施したシミュレーションの結果を示す図であり、比較対象として、本変形例だけでなく、後述の実施の形態2の変形例の結果も記載している。
【0113】
図23は、単位セルUCの幅(距離L6)に対する上記距離L7の比と、オン抵抗との関係を、実線で示している。また、横軸の値が0.0の点は、実施の形態1に相当する点であり、上記中央線と、互いに隣接する2つp型不純物領域PT間の中点とが一致している点である。
【0114】
図23に示されるように、距離L7/距離L6の絶対値が大きくなる程に、オン抵抗が増加している。本願発明者の検討では、距離L7/距離L6の絶対値が1/8(0.125)以内であれば、市場で要求されるオン抵抗の値を保持できる。すなわち、理想的には、上述の実施の形態1のように、互いに隣接する2つp型不純物領域PTは、上記中央線に対して、対称となるように配置されていることが最も好ましいが、本変形例のように、距離L7/距離L6の絶対値が1/8(0.125)以内であっても、半導体装置の性能を維持できる。
【0115】
なお、図23では各測定点において、耐圧が1500Vで一定となるように、距離L1を調整している。図23の破線は、単位セルUCの幅(距離L6)に対する上記距離L7の比と、単位セルUCの幅(距離L6)に対するp型不純物領域PTの間の距離(距離L1)の比との関係を示している。図23に示されるように、距離L7/距離L6の絶対値を大きくする時には、距離L1/距離L6の値を、若干小さくする。すなわち、p型不純物領域PT自体の幅を、若干大きくする。これにより、上記中心線と、互いに隣接する2つp型不純物領域PT間の中点とがずれている場合でも、耐圧を一定に保つことができる。
【0116】
(実施の形態2)
以下に、実施の形態2の半導体装置を、図24および図25を用いて説明する。図24は、実施の形態1の図2と同様の箇所を示す要部平面図であり、図25は、図24のA-A線に沿った断面図である。なお、以下の説明では、実施の形態1との相違点を主に説明する。
【0117】
実施の形態1では、p型不純物領域PTの配置の周期は、単位セルUCの幅(距離L6)と同じであった。
【0118】
これに対して、実施の形態2では、p型不純物領域PTの配置の周期が、単位セルUCの幅(距離L6)の整数分の1である。図24および図25では、上記周期の一例として、上記周期が、距離L6の2分の1である場合を例示している。従って、単位セルUC内には、2つ分のp型不純物領域PTが配置されている。
【0119】
図24では、溝TR内に形成されたゲート電極Gと平面視で重なる位置に、p型不純物領域PTが配置されている半導体装置を例示している。言い換えれば、図25に示されるように、溝TR内に形成されたゲート電極Gの一部の直下に、p型不純物領域PTが形成されている。また、複数のp型不純物領域PTは、それぞれ、互いに離間するように配置されている。従って、実施の形態2では、実施の形態1よりも更にパワートランジスタの耐圧を向上させることができる。
【0120】
また、実施の形態2でも、実施の形態1と同様に、溝TR内に形成されたゲート電極Gの少なくとも一部の直下には、n型半導体層NE2が形成されていてもよい。特に、溝TR内に形成されたゲート電極Gの2つの角部のうち、少なくとも一方の直下に、n型半導体層NE2が形成されていてもよい。しかしながら、実施の形態2では、これらの特徴は必須ではなく、例えば、溝TR内に形成されたゲート電極G全体の直下に、p型不純物領域PTが形成されていてもよい。
【0121】
また、上述のように、溝TR内に形成されたゲート電極Gの直下に、p型不純物領域PTを形成するだけでは、パワートランジスタの耐圧は向上するが、オン抵抗が増加してしまう。そこで、実施の形態2では、実施の形態1と比較して、各p型不純物領域PT自体の幅を小さくし、単位セルUCに占めるn型半導体層NE2の面積および体積を増やしている。
【0122】
また、実施の形態1と同様に、Y方向に垂直な断面において、ゲート電極Gの中央から厚さ方向に中央線を引いた時、これらのp型不純物領域PTは、上記中央線に対して、対称となるように配置されていることが、最も好ましい。
【0123】
図15は、互いに隣接するp型不純物領域PTの間の距離L1を変化させた時の、パワートランジスタのオン抵抗と耐圧の関係を示すグラフである。図15に示されるように、実施の形態2の半導体装置は、検討例の半導体装置だけでなく、実施の形態1の半導体装置と比較しても、パワートランジスタのオン抵抗および耐圧の両方において、優れていることが判る。
【0124】
なお、実施の形態2の製造方法は、図5で説明したp型不純物領域PT形成用のマスクである、絶縁膜IF1のパターンが異なるが、それ以外は、実施の形態1と同様である。
【0125】
また、実施の形態2では、p型不純物領域PTの配置の周期が、単位セルUCの幅(距離L6)の2分の1である場合を例示したが、p型不純物領域PTの配置の周期は、距離L6の3分の1など、他の値としてもよい。
【0126】
(実施の形態2の変形例)
図26は、実施の形態2の変形例の半導体装置を示している。なお、以下の説明では、実施の形態2との相違点を主に説明する。
【0127】
本変形例では、実施の形態1の変形例と同様に、Y方向に垂直な断面において、ゲート電極Gの中央から厚さ方向に中央線を引いた時、各p型不純物領域PTは、上記中央線に対して、非対称となるように配置されている。また、本変形例では、上記中央線と、溝TRの直下に位置するp型不純物領域PTの中心とがずれた距離を、距離L7として示している。言い換えれば、上記中央線と、溝TRの直下に位置するp型不純物領域PTの中心とは、距離L7の範囲で離れている。
【0128】
図23では、本変形例における、単位セルUCの幅(距離L6)に対する上記距離L7の比と、オン抵抗との関係を、実線で示している。また、横軸の値が0.0の点は、実施の形態2に相当する点であり、上記中央線と、溝TRの直下に位置するp型不純物領域PTの中心とが一致している点である。
【0129】
図23に実線で示されるように、距離L7/距離L6の絶対値が大きくなる程に、オン抵抗が増加しているが、実施の形態1と比較すると、実施の形態2では、オン抵抗の増加が抑制されている。
【0130】
また、実施の形態2および本変形例では、p型不純物領域PTの配置の周期は、単位セルUCの幅(距離L6)の2分の1である場合を例示している。このため、図23の破線は、単位セルUCの幅(距離L6)に対する上記距離L7の比と、単位セルUCの幅(距離L6)に対するp型不純物領域PTの間の距離(距離L1)の2倍の値の比との関係を示している。距離L7/距離L6の絶対値を大きくする時には、p型不純物領域PT自体の幅を、実施の形態1よりも、小さくする必要がある。これにより、上記中央線と、溝TRの直下に位置するp型不純物領域PTの中心とがずれている場合でも、耐圧を一定に保つことができる。
【0131】
(実施の形態3)
以下に、実施の形態3の半導体装置を、図27図30を用いて説明する。なお、以下の説明では、実施の形態1との相違点を主に説明する。図27図30では、単位セルUCのみを示している。
【0132】
実施の形態1では、エピタキシャル成長法によって、n型半導体層NE1の上面全体にn型半導体層NE2を形成し、イオン注入法によって、p型不純物領域PTをn型半導体層NE2中に選択的に形成していた。このため、n型半導体層NE2は、p型不純物領域PTと接していた。
【0133】
実施の形態3では、図27に示されるように、n型半導体層NE2aは、p型不純物領域PTと必ず接している必要はなく、p型不純物領域PTと分離して配置されていてもよい。両者を分離する場合、p型不純物領域PTとn型半導体層NE2aとの間には、n型半導体層NE1の一部が存在することになる。すなわち、n型半導体層NE2aは、互いに隣接するp型不純物領域PTの間の領域の一部に、選択的に形成されている。
【0134】
実施の形態3においても、実施の形態1と同様に、溝TR内に形成されたゲート電極Gの少なくとも一部の直下には、高濃度のn型の不純物領域として、n型半導体層NE2aが形成されている。特に、溝TRの2つの角部のうち少なくとも1つの直下には、n型半導体層NE2aが形成されている。このため、パワートランジスタのオン抵抗を低下させることができる。しかし、ゲート電極Gの直下から離れた領域には、n型半導体層NE2aよりも不純物濃度の低いn型半導体層NE1が存在する。すなわち、電流密度が高く、電流経路の主経路となる領域のみに、選択的にn型半導体層NE2aが形成され、電流密度の低い領域には、n型半導体層NE1が存在している。このため、オン抵抗を効果的に低下させながら、耐圧の向上を図ることができる。
【0135】
図28図30は、実施の形態3の半導体装置の製造方法を示している。
【0136】
まず、図28に示されるように、n型半導体層NE1上に、例えばCVD法によって、例えば酸化シリコンからなる絶縁膜IF6を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、この絶縁膜IF6をパターニングする。次に、パターニングされた絶縁膜IF6をマスクとしてイオン注入を行うことで、n型半導体層NE1内に、高濃度のn型の不純物領域として、n型半導体層NE2aを形成する。このイオン注入は、1回だけでなく、複数回に分けて行ってもよい。また、複数回のイオン注入の場合、各注入エネルギーを変更し、各不純物濃度のピーク位置を調整してもよい。その後、フッ酸を含む溶液を用いたウェットエッチング処理などによって、絶縁膜IF6を除去する。
【0137】
次に、図29に示されるように、n型半導体層NE1上およびn型半導体層NE2a上に、例えばCVD法によって、例えば酸化シリコンからなる絶縁膜IF7を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、この絶縁膜IF7をパターニングする。次に、パターニングされた絶縁膜IF7をマスクとしてイオン注入を行うことで、n型半導体層NE1内に、p型不純物領域PTを形成する。その後、フッ酸を含む溶液を用いたウェットエッチング処理などによって、絶縁膜IF7を除去する。
【0138】
なお、実施の形態3では、n型半導体層NE2aを先に形成し、p型不純物領域PTを後から形成する例を示したが、これらの順番は逆であってもよい。
【0139】
次に、図30に示されるように、エピタキシャル成長法によって、n型半導体層NE1上、n型半導体層NE2a上およびp型不純物領域PT上に、n型半導体層NE3を形成する。これにより、n型半導体層NE1、n型半導体層NE2a、n型半導体層NE3およびp型不純物領域PTを有するドリフト層DRが形成される。
【0140】
その後、実施の形態1と同様の製造工程を経ることで、図27の半導体装置が製造される。
【0141】
以上のように、実施の形態3では、イオン注入を行うことで、n型半導体層NE2aおよびp型不純物領域PTを形成しているが、n型半導体層NE2aの不純物濃度、および、p型不純物領域PTの不純物濃度は、それぞれ、実施の形態1のn型半導体層NE2の不純物濃度、および、p型不純物領域PTの不純物濃度と同様である。
【0142】
また、実施の形態3では、エピタキシャル成長法ではなく、イオン注入を用いることで、n型半導体層NE2aの厚さ(距離L4)を調整しやすくなるという効果、および、n型半導体層NE2a内の不純物プロファイルを調整しやすくなるという効果を有する。すなわち、n型半導体層NE2aは、n型半導体層NE1およびn型半導体層NE3よりも高い不純物濃度を有する層であるが、例えば、エピタキシャル成長法を用いた場合には、n型半導体層NE2aとn型半導体層NE3との界面において、不純物濃度の勾配が急峻になる。このため、この界面付近における電界が急激に変化し、耐圧の低下を引き起こす恐れがある。n型半導体層NE2aとn型半導体層NE1との界面でも、同様の問題がある。実施の形態3では、これらの界面付近の不純物濃度の勾配が緩やかになるように、上記のイオン注入を用いて調整することができる。従って、半導体装置の信頼性を更に高めることができる。
【0143】
また、上述の実施の形態1の変形例、実施の形態2、および、実施の形態2の変形例に、実施の形態3で説明した技術を適用してもよい。
【0144】
(実施の形態3の変形例)
図31は、実施の形態3の変形例の半導体装置を示している。なお、以下の説明では、実施の形態3との相違点を主に説明する。
【0145】
本変形例でも、実施の形態3と同様に、イオン注入によって、n型半導体層NE2bを形成している。
【0146】
実施の形態3において、互いに隣接するp型不純物領域PTの間に形成されていたn型半導体層NE2aは、2つの箇所に分離されている。従って、本変形例では、図31に示されるように、分離された2つの箇所として、2つのn型半導体層NE2bが形成されている。このため、2つのn型半導体層NE2bの間の領域には、低濃度のn型半導体層NE1が存在している。
【0147】
また、2つのn型半導体層NE2bは、それぞれ、溝TR内に形成されたゲート電極Gの2つ角部の直下に形成されている。すなわち、電流密度が最も高い領域に、2つのn型半導体層NE2bが配置されている。これにより、実施の形態3と比較して、オン抵抗は若干高いものの、耐圧を更に向上させることができる。
【0148】
また、本変形例では、2つのn型半導体層NE2bを例示したが、3つ以上のn型半導体層NE2bを配置してもよい。すなわち、互いに隣接するp型半導体層PTの間の領域に、n型半導体層NE2aが複数の箇所に分離された構造として、複数のn型半導体層NE2bが形成されていてもよい。
【0149】
なお、n型半導体層NE2bの製造方法は、図28で説明した絶縁膜IF6のパターンが異なるが、それ以外は、実施の形態3と同様である。
【0150】
(実施の形態4)
以下に、実施の形態4の半導体装置を、図32および図33を用いて説明する。図32は、実施の形態1の図2と同様の箇所を示す要部平面図であり、図33は、図32のB-B線に沿った断面図である。なお、図32のA-A線に沿った断面図は、図3と同様である。以下の説明では、実施の形態1との相違点を主に説明する。
【0151】
実施の形態1では、平面視において、p型不純物領域PTは、溝TRおよびゲート電極Gと同様に、Y方向に延在するように連続的に形成されていた。すなわち、平面視において、p型不純物領域PTは、ストライプ状に形成されていた。
【0152】
実施の形態4では、図32に示されるように、平面視において、p型不純物領域PTは、Y方向で分断されており、複数のp型不純物領域PTが、互いに離間するように形成されている。すなわち、平面視において、複数のp型不純物領域PTが、Y方向およびX方向において、それぞれ分離されており、複数の島状として形成されている。
【0153】
また、図33に示されるように、B-B断面においては、n型半導体層NE2内に、p型不純物領域PTが形成されていない。言い換えれば、Y方向において互いに隣接するp型不純物領域PTの間には、n型半導体層NE2が形成されている。
【0154】
以上のように、p型不純物領域PTは、Y方向において不連続に形成されていてもよいが、実施の形態1と比較して、耐圧が若干低下し易い構造になる。
【0155】
しかし、上述の実施の形態1および2において、図15を用いて説明したように、パワートランジスタのオン抵抗および耐圧は、X方向における各p型不純物領域PTの間の距離L1によって調整することができる。このため、例えば、X方向における各p型不純物領域PTの間の距離L1を狭くして、耐圧を向上させた状態で、Y方向において、p型不純物領域PTを不連続に形成することで、所望の耐圧に調整することも可能となる。このように、実施の形態4に開示した技術を用いることで、耐圧調整のための設計の自由度を高めることができる。
【0156】
なお、実施の形態4の製造方法は、図5で説明したp型不純物領域PT形成用のマスクである、絶縁膜IF1のパターンが異なるが、それ以外は、実施の形態1と同様である。
【0157】
(実施の形態4の変形例)
以下に、実施の形態4の半導体装置を、図34および図35を用いて説明する。図34は、実施の形態4の図32と同様の箇所を示す要部平面図であり、図35は、図34のB-B線に沿った断面図である。なお、図34のA-A線に沿った断面図は、図3と同様である。以下の説明では、実施の形態4との相違点を主に説明する。
【0158】
図34に示されるように、本変形例でも、実施の形態4と同様に、p型不純物領域PTは、Y方向において不連続に形成されている。
【0159】
しかし、図33に示されるように、B-B断面においては、溝TR内に形成されたゲート電極Gの一部の直下にも、p型不純物領域PTが形成されている。従って、本変形例では、Y方向において、図3のA-A断面の構造と、図35のB-B断面の構造とが、交互に形成される。このため、図34に示されるように、平面視において、複数のp型不純物領域PTは、千鳥状に配置される。言い換えれば、溝TRの一部の直下に位置する複数のp型不純物領域PTは、X方向において他のp型不純物領域PTと隣接しない領域に、互いに離間するように形成されている。
【0160】
このように、溝TR内に形成されたゲート電極Gの一部の直下にも、p型不純物領域PTが配置されている構造とすることで、実施の形態4と比較して、耐圧を向上させ易い構造とすることができる。
【0161】
以上、本願発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0162】
例えば、上記実施の形態1~4においては、トレンチゲート型のパワートランジスタをn型のMOSFETとして説明したが、上記実施の形態1~4の技術を、p型のMOSFETに適用することもできる。具体的には、上記実施の形態1~4において記載した各構成の導電型を逆にすることで、p型のMOSFETを製造できる。
【0163】
また、上記実施の形態1~4においては、トレンチゲート型のパワートランジスタをMOSFETとして説明したが、このトレンチゲート型のパワートランジスタをIGBT(Insulated Gate Bipolar Transistor)に適用することもできる。
【0164】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【0165】
[付記1]
シリコンおよび炭素を含んで構成される半導体基板と、
前記半導体基板の上面上に形成された第1導電型の第1半導体層と、
前記第1半導体層上に形成された前記第1導電型の第3半導体層と、
前記第1半導体層と前記第3半導体層との間に形成された前記第1導電型の第2半導体層と、
前記第1半導体層と前記第3半導体層との間に形成され、前記第1導電型とは反対の導電型である第2導電型であり、且つ、平面視において、前記第2半導体層を挟むように形成された複数の第1不純物領域と、
前記第3半導体層内に形成された前記第2導電型の第2不純物領域と、
前記第1不純物領域内に形成された前記第1導電型の第3不純物領域と、
前記第2不純物領域および前記第3不純物領域を貫通して、前記第3半導体層に達する溝と、
前記溝内に形成されたゲート絶縁膜と、
前記溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
を有し、
前記第2半導体層の不純物濃度は、前記第1半導体層の不純物濃度、および、前記第3半導体層の不純物濃度よりも高く、
平面視において、前記溝および前記ゲート電極は、第1方向に延在し、
複数の前記ゲート電極が、前記第2方向で互いに隣接するように形成され、
前記第1方向に垂直な断面において、前記ゲート電極の中央から厚さ方向に中央線を引き、前記第2方向で隣接する2つの前記ゲート電極の各々の前記中央線を結ぶ距離をL6とした時、前記複数の第1不純物領域は、L6の整数分の1の周期で形成されている、半導体装置。
【0166】
[付記2]
付記1に記載の半導体装置において、
前記周期は、L6の2分の1である、半導体装置。
【0167】
[付記3]
付記1に記載の半導体装置において、
平面視において、互いに隣接する前記第1不純物領域の間に位置している前記第2半導体層は、前記溝に埋め込まれた前記ゲート電極の少なくとも一部と重なる、半導体装置。
【0168】
[付記4]
付記1に記載の半導体装置において、
前記溝に埋め込まれた前記ゲート電極全体の直下には、前記複数の第1不純物領域のうち1つが形成されている、半導体装置。
【符号の説明】
【0169】
C 半導体チップ
CH コンタクトホール
DE ドレイン電位電極
DR ドリフト層
G ゲート電極
GE ゲート電位電極
GI ゲート絶縁膜
IF1~IF7 絶縁膜
IL 層間絶縁膜
L1~L7 距離
NE1、NE2、NE2a、NE2b、NE3 n型半導体層
NS ソース領域(不純物領域)
PB ボディ領域(不純物領域)
PC チャネル領域(不純物領域)
PT p型不純物領域
RP1、RP2 レジストパターン
SB 半導体基板
SE ソース電位電極
TR 溝
UC 単位セル
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
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