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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-05-12
(45)【発行日】2023-05-22
(54)【発明の名称】半導体記憶装置及び電子機器
(51)【国際特許分類】
G11C 11/16 20060101AFI20230515BHJP
G11C 29/00 20060101ALI20230515BHJP
【ＦＩ】
G11C11/16 280
G11C29/00 412
【請求項の数】
14
(21)【出願番号】P 2020501678
(86)(22)【出願日】2019-02-08
(86)【国際出願番号】 JP2019004646
(87)【国際公開番号】W WO2019163567
(87)【国際公開日】2019-08-29
【審査請求日】2022-01-06
(31)【優先権主張番号】P 2018031713
(32)【優先日】2018-02-26
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】佐藤 正啓
【審査官】後藤 彰
(56)【参考文献】
【文献】特表２００６－５１２７７９（ＪＰ，Ａ）
【文献】特開２０１３－２５１０３５（ＪＰ，Ａ）
【文献】特開２０１２－８９１８７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０２５９６７６（ＵＳ，Ａ１）
【文献】特開２０１６－１８１３１４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １１／１６
Ｇ１１Ｃ ２９／００
(57)【特許請求の範囲】
【請求項1】
それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の記憶素子と、前記複数の記憶素子に含まれる少なくとも２以上の記憶素子を１のビットとして割り当て、前記ビットごとに、当該ビットに対応する前記２以上の記憶素子それぞれへの電圧の印加を制御する制御部と、
前記ビットとして割り当てられた前記２以上の記憶素子のうち一部の記憶素子の状態が他の記憶素子の状態と異なる場合に当該ビットが正常であると判定し、当該２以上の記憶素子それぞれの状態が同じ場合に当該ビットが異常であると判定する判定部と、
を備え、
前記制御部は、異常と判定された前記ビットに対して、当該ビットに割り当てられていた前記２以上の記憶素子とは異なる他の２以上の記憶素子を割り当てる、半導体記憶装置。
【請求項2】
前記制御部は、前記ビットごとに設定されたソフトウェア上のアドレスに対して、前記２以上の記憶素子それぞれのハードウェア上のアドレスを関連付けることで、当該ビットに対して当該２以上の記憶素子を割り当てる、請求項１に記載の半導体記憶装置。
【請求項3】
前記制御部は、前記ビットへのデータの書き込み時に、当該ビットに対応する前記２以上の記憶素子のうちの一部の記憶素子の状態が、他の記憶素子とは異なる状態となるように制御する、請求項１または２に記載の半導体記憶装置。
【請求項4】
前記記憶素子は、電圧が印可される方向に応じて互いに異なる状態に遷移する記憶素子であり、前記制御部は、前記ビットへのデータの書き込み時に、当該ビットに対応する前記２以上の記憶素子のうちの少なくとも２つの記憶素子それぞれに対して互いに異なる方向に電圧が印可されるように制御する、
請求項１から３のいずれか一項に記載の半導体記憶装置。
【請求項5】
前記制御部は、前記ビットへのデータの書き込み時には、当該ビットに対応する前記２以上の記憶素子のうちの前記少なくとも２つの記憶素子が並列に接続されるように制御し、
前記ビットからのデータの読み出し時には、当該ビットに対応する前記２以上の記憶素子のうちの前記少なくとも２つの記憶素子が直列に接続されるように制御する、
請求項４に記載の半導体記憶装置。
【請求項6】
前記制御部は、前記複数の記憶素子に含まれる２つの記憶素子を前記ビットとして割り当て、
前記ビットへのデータの書き込み時には、当該ビットに対応する前記２つの記憶素子が並列に接続されるように制御し、
前記ビットからのデータの読み出し時には、当該ビットに対応する前記２つの記憶素子が直列に接続されるように制御する、
請求項５に記載の半導体記憶装置。
【請求項7】
前記記憶素子は、閾値よりも高い電圧が印可された場合に状態が遷移する記憶素子であり、前記２つの記憶素子に共通に接続される第１の信号線と、
前記２つの記憶素子それぞれに個別に接続される２つの第２の信号線と、
を備え、
前記制御部は、
前記ビットへのデータの書き込み時には、前記２つの記憶素子それぞれに対して前記閾値よりも高い第１の電圧が印可されるように、前記第１の信号線と、２つの前記第２の信号線それぞれと、の間の電位差を制御し、
前記ビットからのデータの読み出し時には、前記２つの記憶素子それぞれに対して前記閾値よりも低い第２の電圧が印可されるように、２つの前記第２の信号線の間の電位差を制御し、
前記ビットからのデータの読み出し時には、前記第１の信号線の電位に応じた前記データが読み出される、
請求項６に記載の半導体記憶装置。
【請求項8】
前記２つの記憶素子それぞれに個別に接続された２つの選択トランジスタを備え、前記選択トランジスタは、接続された前記記憶素子を介した、前記第１の信号線と前記第２の信号線との間の電気的な接続の有無を選択的に切り替える、
請求項７に記載の半導体記憶装置。
【請求項9】
前記制御部は、前記ビットに書き込むデータに応じて、前記第１の信号線と、２つの前記第２の信号線のそれぞれと、のうちの一方の電位が他方の電位よりも高くなるように制御し、前記ビットからのデータの読み出し時には、前記第１の信号線の電位が、２つの前記第２の信号線それぞれの電位の間の中間の電位よりも高い場合と低い場合とで異なる前記データが読み出される、
請求項７または８に記載の半導体記憶装置。
【請求項10】
前記制御部は、前記ビットへの第１のデータの書き込み時には、２つの前記第２の信号線のそれぞれの電位が基準電位となるように制御し、前記第１の信号線の電位が前記基準電位よりも高い電位となるように制御し、
前記ビットへの第２のデータの書き込み時には、前記第１の信号線の電位が前記基準電位となるように制御し、２つの前記第２の信号線のそれぞれの電位が前記基準電位よりも高い電位となるように制御し、
前記ビットからのデータの読み出し時には、
前記第１の信号線の電位が前記中間の電位よりも高い場合に前記第１のデータが読み出され、
前記第１の信号線の電位が前記中間の電位よりも低い場合に前記第２のデータが読み出される、
請求項９に記載の半導体記憶装置。
【請求項11】
前記制御部は、前記ビットへの第１のデータの書き込み時には、前記第１の信号線の電位が基準電位となるように制御し、２つの前記第２の信号線のそれぞれの電位が前記基準電位よりも高い電位となるように制御し、
前記ビットへの第２のデータの書き込み時には、２つの前記第２の信号線のそれぞれの電位が前記基準電位となるように制御し、前記第１の信号線の電位が前記基準電位よりも高い電位となるように制御し、
前記ビットからのデータの読み出し時には、
前記第１の信号線の電位が前記中間の電位よりも低い場合に前記第１のデータが読み出され、
前記第１の信号線の電位が前記中間の電位よりも高い場合に前記第２のデータが読み出される、
請求項９に記載の半導体記憶装置。
【請求項12】
前記判定部は、前記第１の信号線の電位が前記中間の電位と略等しい場合には、当該第１の信号線が接続された前記２つの記憶素子が割り当てられた前記ビットが異常であると判定する、請求項９から１１のいずれか一項に記載の半導体記憶装置。
【請求項13】
前記記憶素子は磁気トンネル結合素子である、請求項１から１２のいずれか一項に記載の半導体記憶装置。
【請求項14】
半導体記憶装置を備え、当該半導体記憶装置は、
それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の記憶素子と、
前記複数の記憶素子に含まれる少なくとも２以上の記憶素子を１のビットとして割り当て、前記ビットごとに、当該ビットに対応する前記２以上の記憶素子それぞれへの電圧の印加を制御する制御部と、
前記ビットとして割り当てられた前記２以上の記憶素子のうち一部の記憶素子の状態が他の記憶素子の状態と異なる場合に当該ビットが正常であると判定し、当該２以上の記憶素子それぞれの状態が同じ場合に当該ビットが異常であると判定する判定部と、
を備え、
前記制御部は、異常と判定された前記ビットに対して、当該ビットに割り当てられていた前記２以上の記憶素子とは異なる他の２以上の記憶素子を割り当てる、
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体記憶装置及び電子機器に関する。
【背景技術】
【0002】
書き換え可能に構成された不揮発性メモリとして、例えば、記憶素子として磁気抵抗効果素子を採用した磁気抵抗メモリ（ＭＲＡＭ：Magnetic Random Access Memory）が知られている。ＭＲＡＭでは、磁気抵抗効果素子を構成する磁性体の磁化方向によりデータが記憶される。
【0003】
ＭＲＡＭを構成する磁気抵抗効果素子の一例として、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子が挙げられる。ＭＴＪ素子は、２つの強磁性層がトンネル絶縁膜を介して積層されて構成されており、２つの強磁性層の磁化方向の関係に応じてトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化する特性（換言すると、磁気トンネル接合の抵抗が変化する特性）を利用したものである。具体的には、ＭＴＪ素子は、２つの強磁性層の磁化方向が平行の場合に低い素子抵抗を有し、反平行の場合には高い素子抵抗を有する。このような互いに異なる２つの状態のそれぞれを、データ「０」または「１」に関連付けることで、記憶素子として利用することが可能である。例えば、特許文献１には、記憶素子としてＭＴＪ素子を利用可能な記憶装置（メモリ回路）の一例が開示されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１３－１７１５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
一方で、ＭＲＡＭ等の記憶装置は、外部からの強力な磁界等のような外的要因の影響により、記憶素子に保持された情報が意図せずまたは不正に書き換えられる場合が想定され得る。特に、ＭＲＡＭ等の記憶装置が利用される電子機器の中には、認証等に利用される機器のように、より高いセキュリティレベルが求められるものもある。このような機器においては、記憶装置に保持された情報が不正に書き換えられた場合においても、当該情報の書き換えを検出可能とする技術の導入が求められる。
【0006】
そこで、本開示では、外的要因の影響による記憶素子に保持された情報の書き換えをより好適な態様で検出可能とする技術を提案する。
【課題を解決するための手段】
【0007】
本開示によれば、それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の記憶素子と、前記複数の記憶素子に含まれる少なくとも２以上の記憶素子を１のビットとして割り当て、前記ビットごとに、当該ビットに対応する前記２以上の記憶素子それぞれへの電圧の印加を制御する制御部と、前記ビットとして割り当てられた前記２以上の記憶素子のうち一部の記憶素子の状態が他の記憶素子の状態と異なる場合に当該ビットが正常であると判定し、当該２以上の記憶素子それぞれの状態が同じ場合に当該ビットが異常であると判定する判定部と、を備える、半導体記憶装置が提供される。
【0008】
また、本開示によれば、半導体記憶装置を備え、当該半導体記憶装置は、それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の記憶素子と、前記複数の記憶素子に含まれる少なくとも２以上の記憶素子を１のビットとして割り当て、前記ビットごとに、当該ビットに対応する前記２以上の記憶素子それぞれへの電圧の印加を制御する制御部と、前記ビットとして割り当てられた前記２以上の記憶素子のうち一部の記憶素子の状態が他の記憶素子の状態と異なる場合に当該ビットが正常であると判定し、当該２以上の記憶素子それぞれの状態が同じ場合に当該ビットが異常であると判定する判定部と、を備える、電子機器が提供される。
【発明の効果】
【0009】
以上説明したように本開示によれば、外的要因の影響による記憶素子に保持された情報の書き換えをより好適な態様で検出可能とする技術が提供される。
【0010】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【0011】
【図1】本開示の一実施形態に係る半導体記憶装置の概略的な機能構成の一例を示したブロック図である。
【図2】ＭＴＪ素子の概要について説明するための説明図である。
【図3】比較例１に係る半導体記憶装置の概略的な構成の一例について説明するための説明図である。
【図4】比較例１に係る半導体記憶装置の構成の一例を示した概略的な回路図である。
【図5】比較例２に係る半導体記憶装置におけるメモリセルの概略的な構成の一例について説明するための説明図である。
【図6】比較例２に係る半導体記憶装置の構成の一例を示した概略的な回路図である。
【図7】比較例２に係る半導体記憶装置の概略的な構成の一例について説明するための説明図である。
【図8】比較例２に係る半導体記憶装置の制御の一例について説明するための説明図である。
【図9】比較例２に係る半導体記憶装置の制御の一例について説明するための説明図である。
【図10】比較例２に係る半導体記憶装置の制御の一例について説明するための説明図である。
【図11】同実施形態に係る半導体記憶装置の概略的な構成の一例について説明するための説明図である。
【図12】同実施形態に係る半導体記憶装置の制御の一例について説明するための説明図である。
【図13】同実施形態に係る半導体記憶装置の制御の一例について説明するための説明図である。
【図14】同実施形態に係る半導体記憶装置の制御の一例について説明するための説明図である。
【図15】同実施形態に係る半導体記憶装置において、外的要因によりデータが書き換えられたことを検出するための仕組みの一例について説明するための説明図である。
【図16】同実施形態に係る半導体記憶装置において、外的要因によりデータが書き換えられたことを検出するための仕組みの一例について説明するための説明図である。
【図17】同実施形態に係る半導体記憶装置において、外的要因によりデータが書き換えられたことが検出された場合の制御の一例について説明するための説明図である。
【図18】変形例に係る半導体記憶装置の概略的な構成の一例について説明するための説明図である。
【図19】変形例に係る半導体記憶装置の制御の一例について説明するための説明図である。
【図20】変形例に係る半導体記憶装置の制御の一例について説明するための説明図である。
【図21】変形例に係る半導体記憶装置の制御の一例について説明するための説明図である。
【図22】本開示の一実施形態に係る半導体記憶装置の応用例について説明するための説明図である。
【発明を実施するための形態】
【0012】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【0013】
なお、説明は以下の順序で行うものとする。
１．概略構成
２．磁気トンネル接合素子の概要
３．比較例
３．１．比較例１
３．２．比較例２
４．技術的課題
５．技術的特長
５．１．構成
５．２．制御
５．３．データ異常の検出
５．４．変形例
５．５．補足
６．応用例
７．むすび
１．概略構成
２．磁気トンネル接合素子の概要
３．比較例
３．１．比較例１
３．２．比較例２
４．技術的課題
５．技術的特長
５．１．構成
５．２．制御
５．３．データ異常の検出
５．４．変形例
５．５．補足
６．応用例
７．むすび
【0014】
＜＜１．概略構成＞＞
まず、図１を参照して、本開示の一実施形態に係る半導体記憶装置の概略的な機能構成の一例について説明する。図１は、本実施形態に係る半導体記憶装置の概略的な機能構成の一例を示したブロック図である。
まず、図１を参照して、本開示の一実施形態に係る半導体記憶装置の概略的な機能構成の一例について説明する。図１は、本実施形態に係る半導体記憶装置の概略的な機能構成の一例を示したブロック図である。
【0015】
図１に示すように、本実施形態に係る半導体記憶装置１００は、複数の記憶素子１０１が２次元アレイ状に配列された素子アレイ１０３と、制御回路１０５と、読出回路１０７とを含む。
【0016】
記憶素子１０１は、印可される電圧に応じて複数の状態のうちのいずれかに遷移するように構成されている。具体的な一例として、記憶素子１０１は、印可される電圧の方向に応じて、複数の状態のうちのいずれかに遷移するように（例えば、互いに異なる状態に遷移するように）構成されていてもよい。また、記憶素子１０１は、印可された電圧が一定の電圧以上（即ち、閾値以上）の場合に、状態が遷移するように構成されていてもよい。換言すると、記憶素子１０１は、当該記憶素子１０１に対してある一定以上の電流が流れた場合に、状態が遷移するように構成されていてもよい。このような構成の基で、記憶素子１０１の取り得る上記複数の状態のうち少なくとも２以上の状態それぞれに対して互いに異なるデータ（例えば、「０」、「１」等）が関連付けられる。このような構成により、例えば、書き込みの対象となるデータを、１の記憶素子１０１の状態、または複数の記憶素子１０１それぞれの状態の組み合わせとして保持することが可能となる。
【0017】
記憶素子１０１としては、例えば、磁気トンネル接合素子（以下、「ＭＴＪ素子」とも称する）等の磁気抵抗効果素子が適用され得る。また、記憶素子１０１としては、上述した特性を有するものであれば、磁気抵抗効果素子とは異なる他の素子を適用することも可能である。なお、図１に示す例では、各記憶素子１０１に対して電圧を印可するための各種配線や他の素子等のような詳細な回路構成について図示を省略している。記憶素子１０１の周辺の回路構成の一例については別途後述する。
【0018】
制御回路１０５は、素子アレイ１０３を形成する複数の記憶素子１０１のうち少なくとも一部の記憶素子１０１に対するデータの書き込みや、少なくとも一部の記憶素子１０１からのデータの読み出しに係る各種動作を制御する。
【0019】
具体的な一例として、制御回路１０５は、書き込みの対象となるデータ（Write Data）に応じて、少なくとも一部の記憶素子１０１を選択し、当該記憶素子１０１に対して所定の電圧が印可されるように、当該記憶素子１０１と電源電圧（図１では図示を省略する）との間の電気的な接続関係を制御する。これにより、対象となる記憶素子１０１に対して所定の電圧が印可され、当該記憶素子１０１の状態が印可された電圧に応じて遷移する。
【0020】
また、制御回路１０５は、少なくとも一部の記憶素子１０１の状態に応じたデータが、読み出しデータ（Read Data）として後述する読出回路１０７により読み出されるように、当該記憶素子１０１と読出回路１０７との間の電気的な接続関係を制御する。これにより、対象となる記憶素子１０１の状態に応じたレベルの信号が素子アレイ１０３から読出回路１０７に出力され、当該読出回路１０７は、素子アレイ１０３からの当該信号のレベルに応じた読み出しデータを所定の出力先に出力することが可能となる。
【0021】
なお、本実施形態に係る半導体記憶装置１００においては、制御回路１０５は、少なくとも２以上の記憶素子１０１を１のビットとして割り当てる。即ち、１のビットに対応するデータを保持する１のメモリセルが２以上の記憶素子１０１により構成されていてもよい。なお、この場合には、制御回路１０５は、データの書き込み時やデータの読み出し時における記憶素子１０１の選択をビット単位（即ち、１のメモリセルを構成する２以上の記憶素子１０１単位）で制御してもよい。
【0022】
また、制御回路１０５は、各ビットに関連付けられたアドレス（ソフトウェア上のアドレス）と、２以上の記憶素子１０１（即ち、メモリセル）に関連付けられたアドレス（ハードウェア上のアドレス）と、を対応付けることで、当該ビットに対して当該２以上の記憶素子１０１を割り当てる。このような構成により、あるビットに対して割り当てられた少なくとも一部の記憶素子１０１に異常が生じた場合（例えば、保持された情報が不正に書き換えられた場合）においても、当該ビットに対して他の記憶素子１０１（異常の生じていない記憶素子１０１）を割り当て直すことで、異常の生じた記憶素子１０１が使用されないように制御することが可能となる。なお、制御回路１０５が、「制御部」の一例に相当する。
【0023】
読出回路１０７は、制御回路１０５による制御に基づき選択された記憶素子１０１の状態に応じて素子アレイ１０３から出力される信号のレベルに基づくデータを所定の出力先に出力する。
【0024】
また、読出回路１０７は、素子アレイ１０３から出力される信号のレベルに基づき対象となる記憶素子１０１の状態を認識し、当該認識の結果に応じて、当該記憶素子１０１の状態に応じたデータ（例えば、上記ビット）が異常か否か（即ち、外的要因よりデータが書き換えられているか否か）を判定してもよい。このとき読出回路１０７は、データが異常であると判定したビット（換言すると、記憶素子１０１）に関する情報を、制御回路１０５に通知してもよい。これにより、例えば、制御回路１０５は、データの異常が検出されたビットに対して、そのとき割り当てられている記憶素子１０１（即ち、データに異常が生じている記憶素子１０１）に替えて、他の記憶素子１０１（即ち、データに異常が生じていない予備の記憶素子１０１）を割り当てることも可能となる。なお、読出回路１０７のうち、上記判定を行う部分が「判定部」の一例に相当する。
【0025】
なお、上述した半導体記憶装置１００の各構成のうち一部の構成が当該半導体記憶装置１００の外部に設けられていてもよい。具体的な一例として、読出回路１０７のうち少なくとも一部の構成（例えば、判定部に相当する構成）が半導体記憶装置１００の外部に設けられていてもよい。同様に、制御回路１０５のうち、少なくとも一部の構成が半導体記憶装置１００の外部に設けられていてもよい。
【0026】
以上、図１を参照して、本開示の一実施形態に係る半導体記憶装置の概略的な機能構成の一例について説明した。
【0027】
＜＜２．磁気トンネル接合素子の概要＞＞
続いて、本開示の一実施形態に係る半導体記憶装置に記憶素子として適用可能なＭＴＪ素子について概要を説明する。例えば、図２は、ＭＴＪ素子の概要について説明するための説明図である。
続いて、本開示の一実施形態に係る半導体記憶装置に記憶素子として適用可能なＭＴＪ素子について概要を説明する。例えば、図２は、ＭＴＪ素子の概要について説明するための説明図である。
【0028】
ＭＴＪ素子は、ＳＴＴ－ＭＲＡＭ（Spin Transfer Torque－Magnetic Random Access Memory）と称される半導体記憶装置に記憶素子として適用される。ＳＴＴ－ＭＲＡＭは、スビントランスファートルクによって磁化を反転させるスピン注入書き込み方式を採用した半導体記憶装置であり、磁性体の磁化方向によりデータが記憶される。
【0029】
具体的には、図２に示すように、ＭＴＪ素子は、磁化が固定された磁性層（以下、「固定層」とも称する）と、磁化が固定されない磁性層（以下、「可動層」とも称する）との間に、トンネル絶縁層が積層された磁気トンネル接合により構成される。このような構成の基で、ＭＴＪ素子に対してスピン電子が注入されると、磁性体（可動層）内部のスピン方向が制御される。図２において、固定層及び可動層に提示された矢印は、各磁性体の磁化方向を模式的に示している。
【0030】
具体的には、図２の左側に示す図では、ＭＴＪ素子に対して、固定層側から可動層側に向けてある一定以上の電流が流れるように制御された場合の一例を示している。この場合には、ＭＴＪ素子に対して可動層側から固定層側に向けて電子が注入され、固定層に保持された電子とはスピンが逆向きの電子が可動層中に保持されることとなる。これにより可動層の磁化方向が固定層とは逆向きとなる。即ち、固定層及び可動層の磁化方向が反平行状態（Antiparallel）となる。
【0031】
また、図２の右側に示す図では、ＭＴＪ素子に対して、可動層側から固定層側に向けてある一定以上の電流が流れるように制御された場合の一例を示している。この場合には、ＭＴＪ素子に対して固定層側から可動層側に向けて電子が注入され、固定層に保持された電子とスピンが同じ方向の電子が固定層側から可動層側に向けてより多く透過する。これにより、固定層に保持された電子とスピンが同じ向きの電子が可動層中に保持され、可動層の磁化方向が固定層と同じ向きとなる。即ち、固定層及び可動層の磁化方向が平行状態（Parallel）となる。
【0032】
このように、ＭＴＪ素子は、ある一定以上の電流が流された場合に、当該電流が流される方向に応じて平行状態と反平行状態とのうちのいずれかの状態に遷移する。そのため、例えば、平行状態及び反平行状態のそれぞれを互いに異なるデータ（例えば、「０」及び「１」等）に関連付けることにより、ＭＴＪ素子を書き換え可能な記憶素子として利用することが可能となる。なお、ＭＴＪ素子は、反平行状態に遷移した場合に、平行状態に遷移した場合に比べてより高い抵抗値を示すこととなる。そのため、例えば、ＭＴＪ素子の素子抵抗を検出することで、当該ＭＴＪ素子が平行状態と反平行状態とのいずれの状態に遷移しているかを認識することが可能である。
【0033】
以上、図２を参照して、本開示の一実施形態に係る半導体記憶装置に記憶素子として適用可能なＭＴＪ素子について概要を説明した。
【0034】
＜＜３．比較例＞＞
続いて、本実施形態に係る半導体記憶装置の特徴をよりわかりやすくするために、記憶素子としてＭＴＪ素子のような磁気抵抗効果素子を適用した半導体記憶装置の一例について比較例として説明する。
続いて、本実施形態に係る半導体記憶装置の特徴をよりわかりやすくするために、記憶素子としてＭＴＪ素子のような磁気抵抗効果素子を適用した半導体記憶装置の一例について比較例として説明する。
【0035】
＜３．１．比較例１＞
まず、比較例１に係る半導体記憶装置について概要を説明する。例えば、図３は、比較例１に係る半導体記憶装置の概略的な構成の一例について説明するための説明図であり、１のビットに相当するデータが記憶されるメモリセル近傍の電気的な接続関係の一例について概略的に示している。図３に示した比較例１に係る半導体記憶装置１１０は、１つのＭＯＳトンランジスタと１つのＭＴＪ素子とにより１つのメモリセルが構成されたもの（即ち、１Ｔ－１ＭＴＪ構成の半導体記憶装置）である。図３において、参照符号Ｍ１１１、Ｍ１１３、及びＭ１１５のそれぞれはＭＴＪ素子を示している。また、参照符号Ｔ１１１、Ｔ１１３、及びＴ１１５のそれぞれは選択トランジスタを示している。なお、以降の説明では、ＭＴＪ素子Ｍ１１１、Ｍ１１３、及びＭ１１５を特に区別しない場合には、「ＭＴＪ素子Ｍ１１０」と称する場合がある。また、選択トランジスタＴ１１１、Ｔ１１３、及びＴ１１５を特に区別しない場合には、「選択トランジスタＴ１１０」と称する場合がある。
まず、比較例１に係る半導体記憶装置について概要を説明する。例えば、図３は、比較例１に係る半導体記憶装置の概略的な構成の一例について説明するための説明図であり、１のビットに相当するデータが記憶されるメモリセル近傍の電気的な接続関係の一例について概略的に示している。図３に示した比較例１に係る半導体記憶装置１１０は、１つのＭＯＳトンランジスタと１つのＭＴＪ素子とにより１つのメモリセルが構成されたもの（即ち、１Ｔ－１ＭＴＪ構成の半導体記憶装置）である。図３において、参照符号Ｍ１１１、Ｍ１１３、及びＭ１１５のそれぞれはＭＴＪ素子を示している。また、参照符号Ｔ１１１、Ｔ１１３、及びＴ１１５のそれぞれは選択トランジスタを示している。なお、以降の説明では、ＭＴＪ素子Ｍ１１１、Ｍ１１３、及びＭ１１５を特に区別しない場合には、「ＭＴＪ素子Ｍ１１０」と称する場合がある。また、選択トランジスタＴ１１１、Ｔ１１３、及びＴ１１５を特に区別しない場合には、「選択トランジスタＴ１１０」と称する場合がある。
【0036】
ＭＴＪ素子Ｍ１１０及び選択トンランジスタＴ１１０は、直列に接続されて１つのメモリセルを構成しており、信号線Ｌ１１５及びＬ１１６間を架設するように配設される。即ち、ＭＴＪ素子Ｍ１１１及び選択トンランジスタＴ１１１と、ＭＴＪ素子Ｍ１１３及び選択トンランジスタＴ１１３と、ＭＴＪ素子Ｍ１１５及び選択トンランジスタＴ１１５と、のそれぞれが１つのメモリセルを構成している。なお、このとき、ＭＴＪ素子Ｍ１１１、Ｍ１１３、及びＭ１１５のそれぞれは、信号線Ｌ１１５及びＬ１１６それぞれとの間の電気的な接続関係が同様となるように配設される。例えば、図３に示す例では、ＭＴＪ素子Ｍ１１１、Ｍ１１３、及びＭ１１５のそれぞれは、固定層及び可動層のうち一方（例えば、可動層）が対応する選択トランジスタＴ１１０を介して信号線Ｌ１１５側に接続され、他方（例えば、固定層）が信号線Ｌ１１６側に接続されている。
【0037】
また、選択トランジスタＴ１１１、Ｔ１１３、及びＴ１１５のゲート端子（以下、「制御端子」とも称する）には、それぞれ制御線Ｌ１１１、Ｌ１１２、及びＬ１１３が接続されている。このような構成に基づき、選択トランジスタＴ１１１は、制御線Ｌ１１１を介してゲート端子に供給される制御信号に基づき導通状態（以下、「オン状態」とも称する）となる。同様に、選択トランジスタＴ１１３は、制御線Ｌ１１２を介してゲート端子に供給される制御信号に基づきオン状態となる。また、選択トランジスタＴ１１５は、制御線Ｌ１１３を介してゲート端子に供給される制御信号に基づきオン状態となる。
【0038】
信号線Ｌ１１５及びＬ１１６のそれぞれは、データの書き込み時に互いに異なる電位に接続される。このような構成の基で、選択トランジスタＴ１１０がオン状態に制御されると、当該選択トランジスタＴ１１０に接続されたＭＴＪ素子Ｍ１１０に対して、信号線Ｌ１１５及びＬ１１６間の電位差に応じた電圧が印可される。このとき、信号線Ｌ１１５及びＬ１１６間の電位差に応じた当該電圧が所定の電圧以上（即ち、閾値以上）の場合には、当該ＭＴＪ素子Ｍ１１０に対してある一定以上の電流が流れ、当該ＭＴＪ素子Ｍ１１０の状態が平行状態または反平行状態に遷移する。なお、このときＭＴＪ素子Ｍ１１０の状態が平行状態及び反平行状態のいずれに遷移するかについては、当該ＭＴＪ素子Ｍ１１０に流れる電流の方向（換言すると、印加される電圧の方向）に応じて決定される。即ち、ＭＴＪ素子Ｍ１１０の状態が平行状態及び反平行状態のいずれに遷移するかについては、信号線Ｌ１１５及びＬ１１６のうちのいずれの電位が高いかに応じて決定される。
【0039】
より具体的な一例として、データの書き込み時には、信号線Ｌ１１５及びＬ１１６のうち一方は、電源電圧ＶＡ（または所定の電位ＶＡ）に接続され、他方がグランドＧＮＤに接続される。なお、この場合には、電源電圧ＶＡの電位は、グランドＧＮＤの電位よりも高いものとする（即ち、ＶＡ＞ＧＮＤとする）。これにより、対応する選択トランジスタＴ１１０がオン状態に制御されることで選択されたＭＴＪ素子Ｍ１１０に対して電圧ＶＡが印可される。なお、図３に示す例では、信号線Ｌ１１５が電源電圧ＶＡに接続され、信号線Ｌ１１６がグランドＧＮＤに接続された場合には、ＭＴＪ素子Ｍ１１０が平行状態となり、当該ＭＴＪ素子Ｍ１１０の抵抗値がより低くなる。これに対して、信号線Ｌ１１５がグランドＧＮＤに接続され、信号線Ｌ１１６が電源電圧ＶＡに接続された場合には、ＭＴＪ素子Ｍ１１０が反平行状態となり、当該ＭＴＪ素子Ｍ１１０の抵抗値がより高くなる。なお、以降の説明では、便宜上、図３に示す例においては、ＭＴＪ素子Ｍ１１０が平行状態となる場合が「Ｈデータ」に関連付けられており、ＭＴＪ素子Ｍ１１０が反平行状態となる場合が「Ｌデータ」に関連付けられているものとする。
【0040】
また、信号線Ｌ１１５は、データの読み出しに各メモリセルからのデータ（換言すると、各ＭＴＪ素子Ｍ１１０の状態に応じたデータ）の読み出し線として機能する。即ち、データの読み出し時には、信号線Ｌ１１５が、読出回路に接続されたノードＮ１１１に接続され、対応する選択トランジスタＴ１１０がオン状態に制御されることで選択されたＭＴＪ素子Ｍ１１０の状態に応じた信号が当該読出回路に読み出される。
【0041】
また、データの読み出し時には、選択されたＭＴＪ素子Ｍ１１０の状態に応じて読出回路に出力される信号のレベルに基づき、当該信号に応じたデータ（即ち、読み出しデータ）が「Ｈデータ」及び「Ｌデータ」いずれに相当するかが判定される。例えば、図４は、比較例１に係る半導体記憶装置の構成の一例を示した概略的な回路図であり、ＭＴＪ素子からのデータの読み出しに着目した構成の一例について示している。なお、図４では、ＳＭＪ素子Ｍ１１１の状態に応じたデータが読み出される場合に着目して、各素子間の接続関係を模式的に示している。図４において、参照符号ＳＷ１１、ＳＷ１２、ＳＷ２１、及びＳＷ２２は、データの書き込み時やデータの読み出し時に対象となるＭＴＪ素子Ｍ１１０（換言すると、メモリセル）を選択するためのスイッチを模式的に示している。
【0042】
即ち、図４に示す例では、スイッチＳＷ１１、ＳＷ１２、ＳＷ２１、及びＳＷ２２が制御されることで、データの読み出しの対象となるＭＴＪ素子Ｍ１１１が選択される。このとき、当該ＭＴＪ素子Ｍ１１１の状態に応じた信号が、参照符号Ｌ１１で示した経路を介してセンスアンプＳＡに入力され、当該センスアンプＳＡにより増幅されて読み出し信号とされる。即ち、読み出し信号のレベルに応じて、読み出しデータがＨデータ及びＬデータのいずれに相当するかが判定されることとなる。
【0043】
なお、図４に示すような１Ｔ－１ＭＴＪ構成の半導体記憶装置においては、上記読み出し信号のレベルがＨデータ及びＬデータのいずれに相当するかについては、例えば、所定のリファレンス信号との間のレベルの比較に応じて判定される。例えば、図４に示す例では、参照符号Ｌ１３で示した経路で入力される信号をリファレンス信号として利用される。なお、当該リファレンス信号のレベルについては、抵抗ＲＨ及びＲＬに基づき決定される。具体的には、図４に示す例では、リファレンス信号のレベルは、（ＲＨ＋ＲＬ）／２に応じたレベルとなる。
【0044】
一方で、図３及び図４を参照して説明した１Ｔ－１ＭＴＪ構成の半導体記憶装置においては、データの読み出し時に参照される素子間のばらつき（例えば、ＭＴＪ素子Ｍ１１０の素子ばらつき）に応じて、読み出し信号のレベルがばらつく場合がある。このような読み出し信号のばらつきがより大きくなると、例えば、信号のレベルの制御に係るマージンが不足する場合もある。また、図４に示すように、１Ｔ－１ＭＴＪ構成の半導体記憶装置においては、リファンレンス信号を出力するための構成が別途必要となる。このように付加的な回路が必要となることで、半導体記憶装置の製造に係る歩留まりが低下する可能性もある。そこで、このような問題を解消するための構成の一例について、比較例２として別途後述する。
【0045】
＜３．２．比較例２＞
続いて、比較例２に係る半導体記憶装置について概要を説明する。例えば、図５は、比較例２に係る半導体記憶装置におけるメモリセルの概略的な構成の一例について説明するための説明図である。
続いて、比較例２に係る半導体記憶装置について概要を説明する。例えば、図５は、比較例２に係る半導体記憶装置におけるメモリセルの概略的な構成の一例について説明するための説明図である。
【0046】
図５に示すように、比較例２に係る半導体記憶装置では、２つのＭＴＪ素子Ｍ１３１及びＭ１３２により１つのメモリセルが構成されている。即ち、１つのビットに対して２つの２つのＭＴＪ素子Ｍ１３１及びＭ１３２が割り当てられていることとなる。具体的には、図５に示す例では、ＭＴＪ素子Ｍ１３１及びＭ１３２のそれぞれには、固定層及び可動層のうちの一方に対して信号線Ｌ１３５が共通に接続されている。また、ＭＴＪ素子Ｍ１３１及びＭ１３２のそれぞれには、固定層及び可動層のうちの他方に対して別途信号線が個別に接続されている。具体的には、ＭＴＪ素子Ｍ１３１には、固定層及び可動層のうちの他方に対して信号線Ｌ１３７が接続されている。また、ＭＴＪ素子Ｍ１３２には、固定層及び可動層のうちの他方に対して信号線Ｌ１３６が接続されている。このような構成に基づき、例えば、信号線Ｌ１３７とＬ１３６との間に電流が流れると、ＭＴＪ素子Ｍ１３１及びＭ１３２は、互いに異なる状態に遷移する。
【0047】
例えば、図５の左側に示す図では、信号線Ｌ１３７が電源電圧ＶＤＤに接続され、信号線Ｌ１３６がグランドＧＮＤに接続されており、信号線Ｌ１３７から信号線Ｌ１３６に向けて、ＭＴＪ素子Ｍ１３１及びＭ１３２を介して電流が流れる。この場合には、ＭＴＪ素子Ｍ１３１が低い抵抗値を示し、ＭＴＪ素子Ｍ１３２が高い抵抗値を示すこととなり、信号線Ｌ１３５の電位は０．５ＶＤＤ以上となる。
【0048】
これに対して、図５の右側に示す図では、信号線Ｌ１３７がグランドＧＮＤに接続され、信号線Ｌ１３６が電源電圧ＶＤＤに接続されており、信号線Ｌ１３６から信号線Ｌ１３７に向けて、ＭＴＪ素子Ｍ１３２及びＭ１３１を介して電流が流れる。この場合には、ＭＴＪ素子Ｍ１３１が高い抵抗値を示し、ＭＴＪ素子Ｍ１３１が低い抵抗値を示すこととなり、信号線Ｌ１３５の電位は０．５ＶＤＤ以下となる。
【0049】
即ち、図５に示す例では、ＭＴＪ素子Ｍ１３１及びＭ１３２それぞれの状態に応じて、信号線Ｌ１３５の電位（換言すると、読み出し信号のレベル）が相対的に決定されることとなる。これにより、ＭＴＪ素子Ｍ１３１及びＭ１３２それぞれの素子ばらつきに起因する成分が打ち消され、図３及び図４を参照して説明した比較例１に係る半導体記憶装置に比べて、当該素子間のばらつきの影響をより低減することが可能となる。
【0050】
また、図６は、比較例２に係る半導体記憶装置の構成の一例を示した概略的な回路図であり、ＭＴＪ素子からのデータの読み出しに着目した構成の一例について示している。図６において、図４と同様の符号が付された構成は、図４に示す例と同様の構成を示すものとする。図６に示す例では、ＭＴＪ素子Ｍ１３１及びＭ１３２の状態に応じた信号が、参照符号Ｌ１５で示した経路を介してセンスアンプＳＡに入力され、当該センスアンプＳＡにより増幅されて読み出し信号とされる。
【0051】
なお、上述の通り、比較例２に係る半導体記憶装置においては、ＭＴＪ素子Ｍ１３１及びＭ１３２それぞれの状態に応じて、読み出し信号のレベルが相対的に決定され、ＭＴＪ素子Ｍ１３１及びＭ１３２それぞれの素子ばらつきに起因する成分が打ち消される。このような特性から、比較例２に係る半導体記憶装置においては、図４を参照して説明した比較例２に係る半導体記憶装置においてリファレンス信号を生成するための構成（即ち、図６において破線で示した部分の構成）を設ける必要がなくなる。即ち、比較例２に係る半導体記憶装置は、比較例１に比べて、半導体記憶装置の製造に係る歩留まりをより向上させる効果を期待することも可能となる。
【0052】
【0053】
例えば、図７は、比較例２に係る半導体記憶装置の概略的な構成の一例について説明するための説明図であり、１のビットに相当するデータが記憶されるメモリセル近傍の電気的な接続関係の一例について概略的に示している。図７に示した比較例２に係る半導体記憶装置１３０は、２つのＭＯＳトランジスタと２つのＭＴＪ素子とにより１つのメモリセルが構成されたもの（即ち、２Ｔ－２ＭＴＪ構成の半導体記憶装置）である。図７において、参照符号Ｍ１３１～Ｍ１１６のそれぞれはＭＴＪ素子を示している。また、参照符号Ｔ１３１～Ｔ１３６のそれぞれは選択トランジスタを示している。なお、以降の説明では、ＭＴＪ素子Ｍ１３１～Ｍ１３６を特に区別しない場合には、「ＭＴＪ素子Ｍ１３０」と称する場合がある。また、選択トランジスタＴ１３１～Ｔ１３６を特に区別しない場合には、「選択トランジスタＴ１３０」と称する場合がある。
【0054】
また、図７において、信号線Ｌ１３５～Ｌ１３７は、図５に示す例における信号線Ｌ１３５～Ｌ１３７に対応している。即ち、図７におけるＭＴＪ素子Ｍ１３１、Ｍ１３３、及びＭ１３５が、図５に示す例におけるＭＴＪ素子Ｍ１３１にそれぞれ相当する。同様に、図７におけるＭＴＪ素子Ｍ１３２、Ｍ１３４、及びＭ１３６が、図５に示す例におけるＭＴＪ素子Ｍ１３２にそれぞれ相当する。
【0055】
図７に示す半導体記憶装置１３０では、１つのメモリセルを構成する２つのＭＴＪ素子Ｍ１３０それぞれに対して選択トランジスタＴ１３０が個別に接続される。このとき、互いに接続される１つのＭＴＪ素子Ｍ１３０と１つの選択トランジスタＴ１３０とは直列に接続される。具体的な一例として、ＭＴＪ素子Ｍ１３１に対して選択トランジスタＴ１３１が直列に接続され、当該ＭＴＪ素子Ｍ１３１及び当該選択トランジスタＴ１３１が、信号線Ｌ１３５及びＬ１３７間を架設するように配設される。また、ＭＴＪ素子Ｍ１３２に対して選択トランジスタＴ１３２が直列に接続され、当該ＭＴＪ素子Ｍ１３２及び当該選択トランジスタＴ１３２が、信号線Ｌ１３５及びＬ１３６間を架設するように配設される。このような構成の基で、当該ＭＴＪ素子Ｍ１３１及びＭ１３２と当該選択トランジスタＴ１３１及びＴ１３２とにより、１つのメモリセルが構成される。
【0056】
同様に、ＭＴＪ素子Ｍ１３３及びＭ１３４と選択トランジスタＴ１３３及びＴ１３４との組み合わせと、ＭＴＪ素子Ｍ１３５及びＭ１３６と選択トランジスタＴ１３５及びＴ１３６との組み合わせと、のそれぞれが１つのメモリセルを構成する。なお、このとき、ＭＴＪ素子Ｍ１３１、Ｍ１３３、及びＭ１３５のそれぞれは、信号線Ｌ１３５及びＬ１３７それぞれとの間の電気的な接続関係が同様となるように配設される。例えば、図７に示す例では、ＭＴＪ素子Ｍ１３１、Ｍ１３３、及びＭ１３５のそれぞれは、固定層及び可動層のうち一方（例えば、固定層）が信号線Ｌ１３５側に接続され、他方（例えば、可動層）が対応する選択トランジスタＴ１３０を介して信号線Ｌ１３７側に接続されている。また、ＭＴＪ素子Ｍ１３２、Ｍ１３４、及びＭ１３６のそれぞれは、固定層及び可動層のうち一方（例えば、固定層）が信号線Ｌ１３５側に接続され、他方（例えば、可動層）が対応する選択トランジスタＴ１３０を介して信号線Ｌ１３６側に接続されている。
【0057】
また、選択トランジスタＴ１３１及びＴ１３２それぞれのゲート端子（即ち、制御端子）には制御線Ｌ１３１が接続されている。このような構成の基で、選択トランジスタＴ１３１及びＴ１３２のそれぞれは、制御線Ｌ１３１を介してゲート端子に供給される制御信号に基づきオン状態となる。同様に、選択トランジスタＴ１３３及びＴ１３４それぞれのゲート端子には制御線Ｌ１３２が接続されている。即ち、選択トランジスタＴ１３３及びＴ１３４のそれぞれは、制御線Ｌ１３２を介してゲート端子に供給される制御信号に基づきオン状態となる。また、選択トランジスタＴ１３５及びＴ１３６それぞれのゲート端子には制御線Ｌ１３２が接続されている。即ち、選択トランジスタＴ１３５及びＴ１３６のそれぞれは、制御線Ｌ１３３を介してゲート端子に供給される制御信号に基づきオン状態となる。
【0058】
信号線Ｌ１３６及びＬ１３７のそれぞれは、データの書き込み時に互いに異なる電位に接続される。また、信号線Ｌ１３５は、データの読み出し時に各メモリセルから各ＭＴＪ素子Ｍ１３０の状態に応じたデータ（換言すると、各ＭＴＪ素子Ｍ１３０の状態に応じた信号）を読み出すための読み出し線として機能する。そのため、信号線Ｌ１３５は、例えば、読出回路に接続されたノードＮ１３１に接続されている。このような構成により、信号線Ｌ１３６及びＬ１３７間に電圧が印可されると、信号線Ｌ１３５の電位に応じたレベルの信号が読出回路に出力される。
【0059】
ここで、図８及び図９を参照して、比較例２に係る半導体記憶装置１３０における、データの書き込みに係る制御の一例について説明する。図８及び図９は、比較例２に係る半導体記憶装置１３０の制御の一例について説明するための説明図であり、データの書き込み時におけるＭＴＪ素子Ｍ１３０への電圧の印加に係る制御の一例を示している。なお、以降の説明では、便宜上、図８がメモリセルに対してＨデータを書き込む場合の一例を示しており、図９がメモリセルに対してＬデータを書き込む場合の一例を示しているものとする。
【0060】
まず、図８を参照して、メモリセルに対してＨデータを書き込む場合の制御の一例について説明する。この場合には、信号線Ｌ１３７が電源電圧ＶＡに接続され、信号線Ｌ１３６がグランドＧＮＤに接続される。なお、ＶＡ＞ＧＮＤとする。次いで、選択トランジスタＴ１３１及びＴ１３２がオン状態に制御されることでＭＴＪ素子Ｍ１３１及びＭ１３２が選択されると、当該ＭＴＪ素子Ｍ１３１及びＭ１３２に対して、信号線Ｌ１３７及びＬ１３６間の電位差に応じた電圧が印可される。即ち、信号線Ｌ１３７から信号線Ｌ１３６に向けて、ＭＴＪ素子Ｍ１３１、信号線Ｌ１３５、及びＭＴＪ素子Ｍ１３２を介して電流が流れることとなる。このとき、ＭＴＪ素子Ｍ１３１及びＭ１３２のそれぞれに印加された電圧が所定の電圧以上（即ち、閾値以上）の場合には、当該ＭＴＪ素子Ｍ１３１及びＭ１３２に対してある一定以上の電流が流れる。これにより、ＭＴＪ素子Ｍ１３１及びＭ１３２のそれぞれの状態が、電流が流れた方向（即ち、電圧が印可された方向）に応じて平行状態または反平行状態に遷移する。具体的には、図８に示す例の場合には、ＭＴＪ素子Ｍ１３１が反平行状態に遷移して抵抗値がより低くなり、ＭＴＪ素子Ｍ１３２が平行状態に遷移して抵抗値がより高くなる。
【0061】
次いで、図９を参照して、メモリセルに対してＬデータを書き込む場合の制御の一例について説明する。この場合には、信号線Ｌ１３７がグランドＧＮＤに接続され、信号線Ｌ１３６が電源電圧ＶＡに接続される。次いで、選択トランジスタＴ１３１及びＴ１３２がオン状態に制御されることでＭＴＪ素子Ｍ１３１及びＭ１３２が選択されると、当該ＭＴＪ素子Ｍ１３１及びＭ１３２に対して、信号線Ｌ１３７及びＬ１３６間の電位差に応じた電圧が印可される。即ち、信号線Ｌ１３６から信号線Ｌ１３７に向けて、ＭＴＪ素子Ｍ１３２、信号線Ｌ１３５、及びＭＴＪ素子Ｍ１３１を介して電流が流れることとなる。このとき、ＭＴＪ素子Ｍ１３１及びＭ１３２のそれぞれに印加された電圧が所定の電圧以上（即ち、閾値以上）の場合には、当該ＭＴＪ素子Ｍ１３１及びＭ１３２に対してある一定以上の電流が流れる。これにより、ＭＴＪ素子Ｍ１３１及びＭ１３２のそれぞれの状態が、電流が流れた方向（即ち、電圧が印可された方向）に応じて平行状態または反平行状態に遷移する。具体的には、図９に示す例の場合には、ＭＴＪ素子Ｍ１３１が平行状態に遷移して抵抗値がより高くなり、ＭＴＪ素子Ｍ１３２が反平行状態に遷移して抵抗値がより低くなる。
【0062】
次いで、図１０を参照して、比較例２に係る半導体記憶装置１３０における、データの読み出しに係る制御の一例について説明する。図１０は、比較例２に係る半導体記憶装置１３０の制御の一例について説明するための説明図であり、ＭＴＪ素子Ｍ１３０の状態に応じたデータの読み出しに係る制御の一例について示している。
【0063】
データの読み出し時には、信号線Ｌ１３７が電源電圧ＶＢに接続され、信号線Ｌ１３６がグランドＧＮＤに接続される。なお、ＶＡ＞ＶＢ＞ＧＮＤとする。次いで、選択トランジスタＴ１３１及びＴ１３２がオン状態に制御されることでＭＴＪ素子Ｍ１３１及びＭ１３２が選択されると、当該ＭＴＪ素子Ｍ１３１及びＭ１３２に対して、信号線Ｌ１３７及びＬ１３６間の電位差に応じた電圧が印可される。即ち、信号線Ｌ１３７から信号線Ｌ１３６に向けて、ＭＴＪ素子Ｍ１３１、信号線Ｌ１３５、及びＭＴＪ素子Ｍ１３２を介して電流が流れることとなる。なお、電圧ＶＢについては、ＭＴＪ素子Ｍ１３１及びＭ１３２それぞれに対して、当該ＭＴＪ素子Ｍ１３１及びＭ１３２それぞれの状態が遷移しない程度の電流が流れるように設定される。また、信号線Ｌ１３５は、読出回路に接続されたノード（図７に示すノードＮ１３１）に接続される。これにより、信号線Ｌ１３５の電位に応じた信号がセンスアンプ（例えば、図６に示すセンスアンプＳＡ）により増幅されて、読み出し信号として読出回路に出力される。なお、図５を参照して前述したように、読み出し信号のレベル（換言すると、信号線Ｌ１３５の電位）は、ＭＴＪ素子Ｍ１３１及びＭ１３２それぞれの状態に応じて相対的に決定される。即ち、読出回路は、当該読み出し信号のレベルに応じて、読み出しデータがＨデータ及びＬデータのいずれに相当するかが判定することが可能となる。
【0064】
【0065】
＜＜４．技術的課題＞＞
続いて、本開示の一実施形態に係る半導体記憶装置の技術的課題について説明する。
続いて、本開示の一実施形態に係る半導体記憶装置の技術的課題について説明する。
【0066】
ＭＴＪ素子のような磁気抵抗効果素子を記憶素子として利用した記憶装置（例えば、ＭＲＡＭ等）は、外部からの強力な磁界等のような外的要因の影響により、記憶素子に保持された情報が意図せずまたは不正に書き換えられる場合がある。このように、外部からの強力な磁界等の外的要因の影響により記憶素子に保持された情報が書き換えられた場合に、記憶装置の構成によっては、当該情報が書き換えられたことを検出することが困難な場合がある。具体的な一例として、前述した比較例１に係る半導体記憶装置においては、外的要因の影響により記憶素子に保持された情報が書き換えられた場合には、当該情報が書き換えられたことを検出することが困難である。
【0067】
特に、近年では、ＭＲＡＭ等の記憶装置が、認証等に利用される機器のように、より高いセキュリティレベルが求められる電子機器に利用される場合もある。このような機器において、記憶装置に保持された情報が不正に書き換えられたことを検出できないと、書き換えられた情報が不正に利用される事態（例えば、なりすましや個人情報へのアクセス等）を防止することが困難となり得る。そのため、このような機器においては、記憶装置に保持された情報が不正に書き換えられた場合においても、当該情報が書き換えられたことを検出可能とする技術の導入が求められる。
【0068】
このような状況を鑑み、本開示では、外部からの強力な磁界等のような外的要因の影響により、記憶素子に保持された情報が意図せずまたは不正に書き換えられる場合においても、当該情報が書き換えられたことを検出可能とする技術を提案する。
【0069】
＜＜５．技術的特長＞＞
以下に、本開示の一実施形態に係る半導体記憶装置の技術的特徴について説明する。
以下に、本開示の一実施形態に係る半導体記憶装置の技術的特徴について説明する。
【0070】
＜５．１．構成＞
まず、図１１を参照して、本開示の一実施形態に係る半導体記憶装置の構成の一例について、特に、１のビットに相当するデータが記憶されるメモリセルの構成に着目して説明する。図１１は、本実施形態に係る半導体記憶装置の概略的な構成の一例について説明するための説明図であり、メモリセル近傍の電気的な接続関係の一例について概略的に示している。
まず、図１１を参照して、本開示の一実施形態に係る半導体記憶装置の構成の一例について、特に、１のビットに相当するデータが記憶されるメモリセルの構成に着目して説明する。図１１は、本実施形態に係る半導体記憶装置の概略的な構成の一例について説明するための説明図であり、メモリセル近傍の電気的な接続関係の一例について概略的に示している。
【0071】
本実施形態に係る半導体記憶装置は、１のビットに対して複数の記憶素子を割り当て、書き込みデータに応じて当該複数の記憶素子それぞれの状態を制御する。また、記憶素子としては、例えば、ＭＴＪ素子のような磁気抵抗効果素子が適用され得る。なお、以降の説明では、記憶素子としてＭＴＪ素子が適用されるものとして説明する。
【0072】
図１１に示す半導体記憶装置２１０は、２つのＭＯＳトランジスタと２つのＭＴＪ素子とにより１つのメモリセルが構成された、２Ｔ－２ＭＴＪ構成の半導体記憶装置である。図１１において、参照符号Ｍ２１１～Ｍ２１６のそれぞれはＭＴＪ素子を示している。また、参照符号Ｔ２１１～Ｔ２１６のそれぞれは選択トランジスタを示している。なお、以降の説明では、ＭＴＪ素子Ｍ２１１～Ｍ２１６を特に区別しない場合には、「ＭＴＪ素子Ｍ２１０」と称する場合がある。また、選択トランジスタＴ２１１～Ｔ２１６を特に区別しない場合には、「選択トランジスタＴ２１０」と称する場合がある。
【0073】
また、図１１に示す半導体記憶装置２１０では、１つのメモリセルを構成する２つのＭＴＪ素子Ｍ２１０それぞれに対して選択トランジスタＴ２１０が個別に接続される。このとき、互いに接続される１つのＭＴＪ素子Ｍ２１０と１つの選択トランジスタＴ２１０とは直列に接続される。具体的な一例として、ＭＴＪ素子Ｍ２１１に対して選択トランジスタＴ２１１が直列に接続され、当該ＭＴＪ素子Ｍ２１１及び当該選択トランジスタＴ２１１が、信号線Ｌ２１５及びＬ２１７間を架設するように配設される。また、ＭＴＪ素子Ｍ２１２に対して選択トランジスタＴ２１２が直列に接続され、当該ＭＴＪ素子Ｍ２１２及び当該選択トランジスタＴ２１２が、信号線Ｌ２１５及びＬ２１６間を架設するように配設される。即ち、ＭＴＪ素子Ｍ２１１及びＭ２１３のそれぞれには信号線Ｌ２１５が共通に接続される。また、ＭＴＪ素子Ｍ２１１及びＭ２１３のそれぞれには、信号線Ｌ２１５とは逆側に別途信号線（即ち、信号線Ｌ２１７及びＬ２１６）が個別に接続される。このような構成の基で、当該ＭＴＪ素子Ｍ２１１及びＭ２１２と当該選択トランジスタＴ２１１及びＴ２１２とにより、１つのメモリセルが構成される。
【0074】
同様に、ＭＴＪ素子Ｍ２１３及びＭ２１４と選択トランジスタＴ２１３及びＴ２１４との組み合わせと、ＭＴＪ素子Ｍ２１５及びＭ２１６と選択トランジスタＴ２１５及びＴ２１６との組み合わせと、のそれぞれが１つのメモリセルを構成する。なお、このとき、ＭＴＪ素子Ｍ２１１、Ｍ２１３、及びＭ２１５のそれぞれは、信号線Ｌ２１５及びＬ２１７それぞれとの間の電気的な接続関係が同様となるように配設される。例えば、図１１に示す例では、ＭＴＪ素子Ｍ２１１、Ｍ２１３、及びＭ２１５のそれぞれは、固定層及び可動層のうち一方（例えば、可動層）が信号線Ｌ２１５側に接続され、他方（例えば、固定層）が対応する選択トランジスタＴ２１０（即ち、選択トランジスタＴ２１１、Ｔ２１３、またはＴ２１５）を介して信号線Ｌ２１７側に接続されている。また、ＭＴＪ素子Ｍ２１２、Ｍ２１４、及びＭ２１６のそれぞれは、固定層及び可動層のうち一方（例えば、固定層）が信号線Ｌ２１５側に接続され、他方（例えば、可動層）が対応する選択トランジスタＴ２１０（即ち、選択トランジスタＴ２１２、Ｔ２１４、またはＴ２１６）を介して信号線Ｌ２１６側に接続されている。
【0075】
なお、上述の通り、本実施形態に係る半導体記憶装置２１０においては、１つのメモリセルを構成する２つのＭＴＪ素子Ｍ２１０のそれぞれは、信号線Ｌ２１５に対する接続関係が異なる。具体的な一例として、ＭＴＪ素子Ｍ２１１は、可動層側が信号線Ｌ２１５に接続される。これに対して、ＭＴＪ素子Ｍ２１２は、固定層側が信号線Ｌ２１５に接続される。
【0076】
また、選択トランジスタＴ２１１及びＴ２１２それぞれのゲート端子（即ち、制御端子）には制御線Ｌ２１１が接続されている。このような構成の基で、選択トランジスタＴ２１１及びＴ２１２のそれぞれは、制御線Ｌ２１１を介してゲート端子に供給される制御信号に基づきオン状態となる。同様に、選択トランジスタＴ２１３及びＴ２１４それぞれのゲート端子には制御線Ｌ２１２が接続されている。即ち、選択トランジスタＴ２１３及びＴ２１４のそれぞれは、制御線Ｌ２１２を介してゲート端子に供給される制御信号に基づきオン状態となる。また、選択トランジスタＴ２１５及びＴ２１６それぞれのゲート端子には制御線Ｌ２１２が接続されている。即ち、選択トランジスタＴ２１５及びＴ２１６のそれぞれは、制御線Ｌ２１３を介してゲート端子に供給される制御信号に基づきオン状態となる。
【0077】
信号線Ｌ２１５と、信号線Ｌ２１６及びＬ２１７のそれぞれとは、データの書き込み時に互いに異なる電位に接続される。例えば、信号線Ｌ２１５が電源電圧ＶＡに接続される場合には、信号線Ｌ２１６及びＬ２１７のそれぞれがグランドＧＮＤに接続される。また、信号線Ｌ２１５がグランドＧＮＤに接続される場合には、信号線Ｌ２１６及びＬ２１７のそれぞれが電源電圧ＶＡに接続される。このように、本実施形態に係る半導体記憶装置２１０においては、データの書き込み時には、１つのメモリセルを構成する２つのＭＴＪ素子Ｍ２１０（例えば、ＭＴＪ素子Ｍ２１１及びＭ２１２）が並列に接続されることとなる。また、信号線Ｌ２１５と、信号線Ｌ２１６及びＬ２１７のそれぞれとのいずれの電位が高いかに応じて、各ＭＴＪ素子Ｍ２１０に対して流れる電流の方向（即ち、印可される電圧の方向）が変化する。
【0078】
また、信号線Ｌ２１５は、データの読み出し時に各メモリセルから各ＭＴＪ素子Ｍ１１０の状態に応じたデータ（換言すると、各ＭＴＪ素子Ｍ２１０の状態に応じた信号）を読み出すための読み出し線として機能する。そのため、信号線Ｌ２１５は、データの読み出し時には、読出回路に接続されたノードＮ２１１に接続される。このような構成により、信号線Ｌ２１６及びＬ２１７間に電圧が印可されると、信号線Ｌ２１５の電位に応じたレベルの信号が読出回路に出力される。
【0079】
なお、本実施形態に係る半導体記憶装置２１０において、各メモリセル（即ち、各ＭＴＪ素子Ｍ２１０）に対するデータの書き込みに係る制御や、各メモリセルからのデータの読み出しに係る制御については、詳細を別途後述する。また、図１１に示す例では、信号線Ｌ２１５が「第１の信号線」の一例に相当し、信号線Ｌ２１６及びＬ２１７のそれぞれが「第２の信号線」の一例に相当する。
【0080】
以上、図１１を参照して、本開示の一実施形態に係る半導体記憶装置の構成の一例について、特に、１のビットに相当するデータが記憶されるメモリセルの構成に着目して説明した。
【0081】
＜５．２．制御＞
続いて、本実施形態に係る半導体記憶装置の制御の一例について、特に、データの書き込み及びデータの読み出しそれぞれに係る制御に着目して説明する。
続いて、本実施形態に係る半導体記憶装置の制御の一例について、特に、データの書き込み及びデータの読み出しそれぞれに係る制御に着目して説明する。
【0082】
（データの書き込みに係る制御）
まず、図１２及び図１３を参照して、本実施形態に係る半導体記憶装置２１０における、データの書き込みに係る制御の一例について説明する。図１２及び図１３は、本実施形態に係る半導体記憶装置２１０の制御の一例について説明するための説明図であり、データの書き込み時におけるＭＴＪ素子Ｍ２１０への電圧の印加に係る制御の一例を示している。なお、以降の説明では、便宜上、図１２がメモリセルに対してＨデータを書き込む場合の一例を示しており、図１３がメモリセルに対してＬデータを書き込む場合の一例を示しているものとする。また、図１２及び図１３では、図１１に示す半導体記憶装置２１０のメモリセルを、所謂積層構造により実現する場合における概略的な構成の一例についてもあわせて示している。
まず、図１２及び図１３を参照して、本実施形態に係る半導体記憶装置２１０における、データの書き込みに係る制御の一例について説明する。図１２及び図１３は、本実施形態に係る半導体記憶装置２１０の制御の一例について説明するための説明図であり、データの書き込み時におけるＭＴＪ素子Ｍ２１０への電圧の印加に係る制御の一例を示している。なお、以降の説明では、便宜上、図１２がメモリセルに対してＨデータを書き込む場合の一例を示しており、図１３がメモリセルに対してＬデータを書き込む場合の一例を示しているものとする。また、図１２及び図１３では、図１１に示す半導体記憶装置２１０のメモリセルを、所謂積層構造により実現する場合における概略的な構成の一例についてもあわせて示している。
【0083】
まず、図１２を参照して、メモリセルに対してＨデータを書き込む場合の制御の一例について説明する。この場合には、例えば、信号線Ｌ２１５が電源電圧ＶＡに接続され、信号線Ｌ２１６及びＬ２１７のそれぞれがグランドＧＮＤに接続される。なお、ＶＡ＞ＧＮＤとする。次いで、選択トランジスタＴ２１１及びＴ２１２がオン状態に制御されることでＭＴＪ素子Ｍ２１１及びＭ２１２が選択されると、当該ＭＴＪ素子Ｍ２１１及びＭ２１２のそれぞれに対して、信号線Ｌ２１５と信号線Ｌ２１７及びＬ２１６のそれぞれとの間の電位差に応じた電圧が印可される。このとき、ＭＴＪ素子Ｍ２１１及びＭ２１２は並列に接続されており、信号線Ｌ２１５から、信号線Ｌ２１７及びＬ２１６のそれぞれに向けて、対応するＭＴＪ素子Ｍ２１０及び選択トランジスタＴ２１０を介して電流が流れる。具体的には、信号線Ｌ２１５から信号線Ｌ２１７に向けて、ＭＴＪ素子Ｍ２１１及び選択トランジスタＴ２１１を介して、当該信号線Ｌ２１５と当該信号線Ｌ２１７との間の電位差に応じた電流が流れる。同様に、信号線Ｌ２１５から信号線Ｌ２１６に向けて、ＭＴＪ素子Ｍ２１２及び選択トランジスタＴ２１２を介して、当該信号線Ｌ２１５と当該信号線Ｌ２１６との間の電位差に応じた電流が流れる。このとき、ＭＴＪ素子Ｍ２１１及びＭ２１２のそれぞれに印加された電圧が所定の電圧以上（即ち、閾値以上）の場合には、当該ＭＴＪ素子Ｍ２１１及びＭ２１２に対してある一定以上の電流が流れる。これにより、ＭＴＪ素子Ｍ２１１及びＭ２１２のそれぞれの状態が、電流が流れた方向（即ち、電圧が印可された方向）に応じて平行状態または反平行状態に遷移する。具体的には、図１２に示す例での場合には、ＭＴＪ素子Ｍ２１１が反平行状態に遷移して抵抗値がより低くなり、ＭＴＪ素子Ｍ２１２が平行状態に遷移して抵抗値がより高くなる。
【0084】
次いで、図１３を参照して、メモリセルに対してＬデータを書き込む場合の制御の一例について説明する。この場合には、例えば、信号線Ｌ２１５がグランドＧＮＤに接続され、信号線Ｌ２１６及びＬ２１７のそれぞれが電源電圧ＶＡに接続される。次いで、選択トランジスタＴ２１１及びＴ２１２がオン状態に制御されることでＭＴＪ素子Ｍ２１１及びＭ２１２が選択されると、当該ＭＴＪ素子Ｍ２１１及びＭ２１２のそれぞれに対して、信号線Ｌ２１７及びＬ２１６のそれぞれと信号線Ｌ２１５との間の電位差に応じた電圧が印可される。このとき、ＭＴＪ素子Ｍ２１１及びＭ２１２は並列に接続されており、信号線Ｌ２１７及びＬ２１６のそれぞれから、信号線Ｌ２１５に向けて、対応するＭＴＪ素子Ｍ２１０及び選択トランジスタＴ２１０を介して電流が流れる。具体的には、信号線Ｌ２１７から信号線Ｌ２１５に向けて、選択トランジスタＴ２１１及びＭＴＪ素子Ｍ２１１を介して、当該信号線Ｌ２１７と当該信号線Ｌ２１５との間の電位差に応じた電流が流れる。同様に、信号線Ｌ２１６から信号線Ｌ２１５に向けて、選択トランジスタＴ２１２及びＭＴＪ素子Ｍ２１２を介して、当該信号線Ｌ２１６と当該信号線Ｌ２１５との間の電位差に応じた電流が流れる。このとき、ＭＴＪ素子Ｍ２１１及びＭ２１２のそれぞれに印加された電圧が所定の電圧以上（即ち、閾値以上）の場合には、当該ＭＴＪ素子Ｍ２１１及びＭ２１２に対してある一定以上の電流が流れる。これにより、ＭＴＪ素子Ｍ２１１及びＭ２１２のそれぞれの状態が、電流が流れた方向（即ち、電圧が印可された方向）に応じて平行状態または反平行状態に遷移する。具体的には、図１３に示す例での場合には、ＭＴＪ素子Ｍ２１１が平行状態に遷移して抵抗値がより高くなり、ＭＴＪ素子Ｍ２１２が反平行状態に遷移して抵抗値がより低くなる。
【0085】
以上のように、図１１に示す半導体記憶装置２１０においては、データの書き込み時に、１つのメモリセルを構成する２つのＭＴＪ素子Ｍ２１０が互いに異なる状態となるように制御される。即ち、本実施形態に係る半導体記憶装置は、データの書き込み時に、１つのメモリセルを構成する複数の記憶素子のうち少なくとも一部の記憶素子の状態が、他の記憶素子と異なる状態に遷移するように制御する。このような構成により、本実施形態に係る半導体記憶装置は、外部からの強力な磁界等の外的要因により、ＭＴＪ素子Ｍ２１０に保持されたデータが意図せずまたは不正に書き換えられた場合においても、データが書き換えられたことを検出することが可能となる。なお、外的要因によりデータが書き換えられたことを検出するための仕組み（即ち、データの異常を検出するための仕組み）については別途後述する。
【0086】
また、図１１に示す半導体記憶装置２１０においては、データの書き込み時に、１つのメモリセルを構成する２つのＭＴＪ素子Ｍ２１０が並列となるように、当該メモリセルを構成する素子間の電気的な接続関係を制御する。そのため、本実施形態に係る半導体記憶装置２１０は、前述した比較例２に係る半導体記憶装置１３０（図７～図１０参照）に比べて、データの書き込み時に各ＭＴＪ素子Ｍ２１０に対して印可する電圧をより低く抑えることが可能である。具体的な一例として、比較例２に係る半導体記憶装置１３０のようにＭＴＪ素子を直列に接続して電圧を印可する場合に、各選択トランジスタも含めて２．０Ｖ程度の電圧の印加が必要となるものとする。これに対して、当該半導体記憶装置１３０で使用されているＭＴＪ素子と同様のものを適用して、本実施形態に係る半導体記憶装置２１０を構成した場合には、印加電圧を１．０Ｖ程度まで低減させることが可能である。即ち、本実施形態に係る半導体記憶装置２１０は、比較例２に係る半導体記憶装置１３０に比べて、消費電力をより低減することが可能となる。また、より低電圧の微細化半導体プロセスの適用も可能となり半導体記憶装置のサイズ縮小も可能となる。
【0087】
なお、上記では、信号線Ｌ２１５と信号線Ｌ２１６及びＬ２１７のそれぞれとのうち、一方をグランドＧＮＤに接続することで、各ＭＴＪ素子Ｍ２１０に対して所定の電圧以上の電圧が印可されるように制御している。即ち、上述した例では、グランドＧＮＤを基準電位として、各ＭＴＪ素子Ｍ２１０に対して所定の電圧以上の電圧が印可されるように各信号線の接続先を制御している。一方で、各ＭＴＪ素子Ｍ２１０に対して所定の電圧以上の電圧が印可されるように、信号線Ｌ２１５と信号線Ｌ２１６及びＬ２１７のそれぞれとの電位を制御することが可能であれば、各信号線の接続先は必ずしも上述した例には限定されない。また、データの書き込み時等にＭＴＪ素子Ｍ２１０の状態を遷移させるために、当該ＭＴＪ素子Ｍ２１０に対して印可される電圧（即ち、上述した所定の電圧以上の電圧）が、「第１の電圧」の一例に相当する。一方で、データの読み出し時等にＭＴＪ素子Ｍ２１０に対して印可される、当該ＭＴＪ素子Ｍ２１０の状態が遷移しない程度の電圧が、「第２の電圧」の一例に相当する。
【0088】
（データの読み出しに係る制御）
続いて、図１４を参照して、本実施形態に係る半導体記憶装置２１０における、データの読み出しに係る制御の一例について説明する。図１４は、本実施形態に係る半導体記憶装置２１０の制御の一例について説明するための説明図であり、ＭＴＪ素子Ｍ２１０の状態に応じたデータの読み出しに係る制御の一例について示している。また、図１４では、図１１に示す半導体記憶装置２１０のメモリセルを、所謂積層構造により実現する場合における概略的な構成の一例についてもあわせて示している。
続いて、図１４を参照して、本実施形態に係る半導体記憶装置２１０における、データの読み出しに係る制御の一例について説明する。図１４は、本実施形態に係る半導体記憶装置２１０の制御の一例について説明するための説明図であり、ＭＴＪ素子Ｍ２１０の状態に応じたデータの読み出しに係る制御の一例について示している。また、図１４では、図１１に示す半導体記憶装置２１０のメモリセルを、所謂積層構造により実現する場合における概略的な構成の一例についてもあわせて示している。
【0089】
データの読み出し時には、例えば、信号線Ｌ２１７が電源電圧ＶＢに接続され、信号線Ｌ２１６がグランドＧＮＤに接続される。なお、ＶＡ＞ＶＢ＞ＧＮＤとする。次いで、選択トランジスタＴ２１１及びＴ２１２がオン状態に制御されることでＭＴＪ素子Ｍ２１１及びＭ２１２が選択されると、当該ＭＴＪ素子Ｍ２１１及びＭ２１２に対して、信号線Ｌ２１７及びＬ２１６間の電位差に応じた電圧が印可される。即ち、信号線Ｌ２１７から信号線Ｌ２１６に向けて、ＭＴＪ素子Ｍ２１１、信号線Ｌ２１５、及びＭＴＪ素子Ｍ２１２を介して電流が流れることとなる。なお、電圧ＶＢについては、ＭＴＪ素子Ｍ２１１及びＭ２１２それぞれに対して、当該ＭＴＪ素子Ｍ２１１及びＭ２１２それぞれの状態が遷移しない程度の電流が流れるように設定される。また、信号線Ｌ２１５は、読出回路に接続されたノード（図１１に示すノードＮ２１１）に接続される。これにより、信号線Ｌ２１５の電位に応じた信号がセンスアンプにより増幅されて、読み出し信号として読出回路に出力される。
【0090】
なお、読み出し信号のレベル（換言すると、信号線Ｌ２１５の電位）は、ＭＴＪ素子Ｍ２１１及びＭ２１２それぞれの状態に応じて相対的に決定される。即ち、読出回路は、当該読み出し信号のレベルに応じて、読み出しデータがＨデータ及びＬデータのいずれに相当するかが判定することが可能となる。
【0091】
また、上記では、信号線Ｌ２１６と信号線Ｌ２１７とのうち、一方をグランドＧＮＤに接続することで、各ＭＴＪ素子Ｍ２１０に対して、当該ＭＴＪ素子Ｍ２１０の状態が遷移しない程度の電圧が印可されるように制御している。一方で、各ＭＴＪ素子Ｍ２１０に対して当該ＭＴＪ素子Ｍ２１０の状態が遷移しない程度の電圧が印可されるように、信号線Ｌ２１６と信号線Ｌ２１７との電位を制御することが可能であれば、各信号線の接続先は必ずしも上述した例には限定されない。また、上記では、図１２に示す制御に応じたメモリセルの状態がＨデータに関連付けられ、図１３に示す制御に応じたメモリセルの状態がＬデータに関連付けられるものとして説明した。一方で、図１２及び図１３に示す制御に応じた状態それぞれと、各データ（例えば、Ｈデータ及びＬデータ）との間の関連付けは必ずしも上述した例のみには限定されない。即ち、図１２に示す制御に応じたメモリセルの状態がＬデータに関連付けられ、図１３に示す制御に応じたメモリセルの状態がＨデータに関連付けられていてもよい。
【0092】
【0093】
＜５．３．データ異常の検出＞
本実施形態に係る半導体記憶装置は、外部からの強力な磁界等の外的要因の影響により、メモリセルに保持されたデータ（換言すると、ＭＴＪ素子等の記憶素子に保持されたデータ）が意図せずまたは不正に書き換えられた場合に、読み出し信号のレベルに応じてデータの書き換えられたことを検出することが可能である。そこで、図１５及び図１６を参照して、外的要因によりデータが書き換えられた場合に、当該データが書き換えられたことを検出するための仕組みについて以下に説明する。図１５及び図１６は、本実施形態に係る半導体記憶装置において、外的要因によりデータが書き換えられたことを検出するための仕組みの一例について説明するための説明図である。
本実施形態に係る半導体記憶装置は、外部からの強力な磁界等の外的要因の影響により、メモリセルに保持されたデータ（換言すると、ＭＴＪ素子等の記憶素子に保持されたデータ）が意図せずまたは不正に書き換えられた場合に、読み出し信号のレベルに応じてデータの書き換えられたことを検出することが可能である。そこで、図１５及び図１６を参照して、外的要因によりデータが書き換えられた場合に、当該データが書き換えられたことを検出するための仕組みについて以下に説明する。図１５及び図１６は、本実施形態に係る半導体記憶装置において、外的要因によりデータが書き換えられたことを検出するための仕組みの一例について説明するための説明図である。
【0094】
例えば、図１５は、外部からの強力な磁界の影響により、メモリセルを構成するＭＴＪ素子の状態が遷移した場合の一例について示している。前述したように、本実施形態に記憶装置においては、データの書き込み時に、１つのメモリセルを構成する複数の記憶素子のうち少なくとも一部の記憶素子の状態が、他の記憶素子と異なる状態に遷移するように制御される。即ち、図１１に示す半導体記憶装置２１０の場合には、例えば、１つのメモリセルを構成するＭＴＪ素子Ｍ２１１及びＭ２１２のうち、一方が平行状態となるように制御され、他方が反平行状態となるように制御される。換言すると、図１１に示す半導体記憶装置２１０のように、２つのＭＴＪ素子Ｍ２１０により１つのメモリセルが構成されている場合には、正常にデータが書き込まれている場合には、当該２つのＭＴＪ素子Ｍ２１０それぞれの状態が相補的な関係となる。
【0095】
一方で、図１５に示すように、１つのメモリセルを構成する複数のＭＴＪ素子のそれぞれが外部からの強力な磁界にさらされると、当該複数のＭＴＪ素子それぞれに対して同様に磁界がかかることとなる。そのため、この場合には、１つのメモリセルを構成する複数のＭＴＪ素子それぞれが同じ状態に遷移することとなる。
【0096】
例えば、図１５の左側に示した図は、外部からの強力な磁界の影響により、１つのメモリセルを構成するＭＴＪ素子Ｍ２１１及びＭ２１２それぞれの状態が、反平行状態となった場合の一例を示している。この場合には、ＭＴＪ素子Ｍ２１１及びＭ２１２の双方がより高い抵抗値を示すこととなる。即ち、ＭＴＪ素子Ｍ２１１及びＭ２１２は、互いに略等しい抵抗値を示すこととなるため、信号線Ｌ２１５の電位は、信号線Ｌ２１７の電位と信号線Ｌ２１６の電位との間の中間近傍の電位となる。
【0097】
また、図１５の右側に示した図は、外部からの強力な磁界の影響により、１つのメモリセルを構成するＭＴＪ素子Ｍ２１１及びＭ２１２それぞれの状態が、平行状態となった場合の一例を示している。この場合には、ＭＴＪ素子Ｍ２１１及びＭ２１２の双方がより低い抵抗値を示すこととなる。即ち、この場合においても、ＭＴＪ素子Ｍ２１１及びＭ２１２は、互いに略等しい抵抗値を示すこととなるため、信号線Ｌ２１５の電位は、信号線Ｌ２１７の電位と信号線Ｌ２１６の電位との間の中間近傍の電位となる。
【0098】
続いて、図１６を参照して、信号線Ｌ２１５を介して出力される読み出し信号のレベルに応じて、外部からの強力な磁界等のような外的要因によりデータが書き換えられたことを検出するための仕組みの一例について説明する。
【0099】
図１６の左側の図は、図１１を参照して説明した半導体記憶装置２１０において、１つのメモリセルを構成する２つのＭＴＪ素子Ｍ２１０（例えば、ＭＴＪ素子Ｍ２１１及びＭ２１２）を抵抗とみなした場合の、当該メモリセルの概略的な等価回路を示している。具体的には、図１６の左側の図において、抵抗Ｒ１及びＲ２が、メモリセルを構成する２つのＭＴＪ素子Ｍ２１０を模式的に示している。即ち、抵抗Ｒ１及びＲ２のそれぞれは、対応するＭＴＪ素子Ｍ２１０の状態が平行状態及び反平行状態のいずれかに応じて、より高い抵抗値とより低い抵抗値とのうちのいずれかを示すこととなる。なお、読み出し信号は、参照符号Ｎ１１で示された、抵抗Ｒ１と抵抗Ｒ２との間のノードから読み出されることとなる。また、ノードＮ１１の電位は、抵抗Ｒ１及びＲ２それぞれの抵抗値に応じて決定される。
【0100】
このような構成の基で、メモリセルに対して正常にデータが書き込まれた場合には、抵抗Ｒ１及びＲ２それぞれに相当する各ＭＴＪ素子Ｍ２１０が互いに異なる状態に遷移するため、当該抵抗Ｒ１及びＲ２は互いに異なる抵抗値を示すこととなる。そのため、例えば、抵抗Ｒ１がより高い抵抗値を示し、抵抗Ｒ２がより低い抵抗値を示す場合には、ノードＮ１１の電位は、電源電圧ＶＤＤとグランドＧＮＤとの間の中間の電位よりも高い電位となる。なお、ノードＮ１１は、例えば、図１１に示す例における信号線Ｌ２１５に相当する。より具体的な一例として、図１１に示す例の場合には、信号線Ｌ２１５の電位が、信号線Ｌ２１６及びＬ２１７間の中間の電位よりも高い電位となる。この場合には、読み出し信号のレベルは、電源電圧ＶＤＤとグランドＧＮＤとの間に印加される電圧の１／２の電圧に相当するレベルよりも高い値を示す。例えば、図１６に示す例では、この場合における読み出し信号のレベルが、「Ｈデータ」に関連付けられている。
【0101】
これに対して、抵抗Ｒ１がより低い抵抗値を示し、抵抗Ｒ２がより高い抵抗値を示す場合には、ノードＮ１１の電位は、電源電圧ＶＤＤとグランドＧＮＤとの間の中間の電位よりも低い電位となる。より具体的な一例として、図１１に示す例の場合には、信号線Ｌ２１５の電位が、信号線Ｌ２１６及びＬ２１７間の中間の電位よりも低い電位となる。この場合には、読み出し信号のレベルは、電源電圧ＶＤＤとグランドＧＮＤとの間に印加される電圧の１／２の電圧に相当するレベルよりも低い値を示す。例えば、図１６に示す例では、この場合における読み出し信号のレベルが、「Ｌデータ」に関連付けられている。
【0102】
一方で、図１５に示すように、外的要因によりＭＴＪ素子Ｍ２１０の状態が遷移した場合には、抵抗Ｒ１及びＲ２それぞれに相当する各ＭＴＪ素子Ｍ２１０が互いに同じ状態に遷移するため、当該抵抗Ｒ１及びＲ２は互いに同じ抵抗値を示すこととなる。なお、抵抗Ｒ１及びＲ２の双方がより高い抵抗値を示す場合と、より低い抵抗値を示す場合とのいずれにおいても、ノードＮ１１の電位は、電源電圧ＶＤＤとグランドＧＮＤとの間の中間近傍の電位となる。より具体的な一例として、図１１に示す例の場合には、信号線Ｌ２１５の電位が、信号線Ｌ２１６及びＬ２１７間の中間の電位と略等しくなる。この場合には、読み出し信号のレベルは、電源電圧ＶＤＤとグランドＧＮＤとの間に印加される電圧の１／２の電圧に相当するレベルと略等しい値を示すこととなる。
【0103】
以上のように、本実施形態に係る半導体記憶装置においては、外部からの強力な磁界等のような外的要因によりデータが書き換えられた場合においても、読み出し信号のレベルに応じて、データが書き換えられたことを検出することが可能となる。また、この場合における読み出し信号のレベルは、抵抗Ｒ１及びＲ２それぞれに対応するＭＴＪ素子Ｍ２１０それぞれの状態に応じて相対的に決定される。そのため、当該読み出し信号のレベルは、読み出し時に参照される素子間のばらつき（例えば、ＭＴＪ素子Ｍ２１０の素子ばらつき）の影響がより低減されている（理想的には、当該ばらつきの影響が排除されている）。なお、ノードＮ１１の電位が、電源電圧ＶＤＤとグランドＧＮＤとの間の中間の電位よりも高い場合と低い場合については、読み出し信号のレベルと各データ（即ち、Ｈデータ及びＬデータ）との間の関連付けが、上述した例と逆となっていてもよい。即ち、ノードＮ１１の電位が、電源電圧ＶＤＤとグランドＧＮＤとの間の中間の電位よりも高い電位の場合がＬデータに相当し、当該中間の電位よりも低い電位の場合がＨデータに相当してもよい。
【0104】
続いて、図１７を参照して、一部のメモリセルのデータが外的要因により書き換えられていることが検出された場合における、本実施形態に係る半導体記憶装置の制御の一例について説明する。図１７は、本実施形態に係る半導体記憶装置において、外的要因によりデータが書き換えられたことが検出された場合の制御の一例について説明するための説明図である。なお、図１７に示す例では、２つのＭＴＪ素子により１つのメモリセルが構成されているものとする。
【0105】
本実施形態に係る半導体記憶装置は、データの最小単位であるビットそれぞれに対してメモリセル（即ち、当該メモリセルを構成する複数の記憶素子）を割り当てる。具体的には、ビットに関連付けられたアドレス（ソフトウェア上のアドレス）と、各メモリセル（換言すると、当該メモリセルを構成する複数の記憶素子）に関連付けられたアドレス（ハードウェア上のアドレス）と、が対応付けられることで、当該ビットに対して当該メモリセルが割り当てられる。このような構成の基で、本実施形態に係る半導体記憶装置は、一部のビットに割り当てられたメモリセルのデータが外的要因により書き換えられていることを検出した場合には、当該ビットに対して他のメモリセル（例えば、予備のメモリセル）を割り当て直してもよい。
【0106】
例えば、図１７の左側に示す例では、各ビットに関連付けられたソフトウェアアドレスと、各メモリセルに関連付けられたハードウェアアドレスと、の間の対応付けの一例を示している。また、図１７に示す例では、「抵抗状態」として、各ハードウェアアドレスが関連付けられたメモリセルの状態、即ち、当該メモリセルのデータが書き換えられているか否かを示す状態が示されている。なお、「相補的」として示した状態は、メモリセルを構成する２つのＭＴＪ素子が互いに異なる状態を示している場合に相当し、即ち、データが正常に書き込まれた状態を示している。また、「同状態」として示した状態は、メモリセルを構成する２つのＭＴＪ素子が互いに同じ状態を示している場合に相当し、即ち、外的要因によりデータが書き換えられた状態を示している。
【0107】
より具体的には、図１７の左側に示す図では、ソフトウェアアドレス「０００１」～「０００４」に対して、ハードウェアアドレス「０００１」～「０００４」がそれぞれ対応付けられている。このような構成の基で、図１７の左側に示す図では、ハードウェアアドレス「０００２」に関連付けられたメモリセルの抵抗状態が「同状態」となっている。即ち、図１７に示す例では、ハードウェアアドレス「０００２」に関連付けられたメモリセルのデータが外的要因に書き換えられている。
【0108】
この場合には、半導体記憶装置（読出回路１０７）は、ハードウェアアドレス「０００２」に関連付けられたメモリセルからの読み出し信号に応じて、当該メモリセルのデータが外的要因により書き換えられたことを検出することとなる。そのため、図１７に示す例では、右側の図に示すように、半導体記憶装置（制御回路１０５）は、ソフトウェアアドレス「０００２」に対して、上記ハードウェアアドレス「０００２」に替えて、正常なメモリセル（例えば、予備のメモリセル）に関連付けられた他のハードウェアアドレス「１００１」を改めて対応付けている。
【0109】
以上のような制御により、外的要因によりデータが書き換えられたメモリセル（換言すると、記憶素子）が参照される事態、即ち、書き換えられたデータが使用される事態の発生を防止することが可能となる。
【0110】
以上、図１５～図１７を参照して、外的要因の影響によりメモリセルに保持されたデータが書き換えられたことを検出するための仕組みと、データが書き換えられたメモリセルが参照されないように制御するための仕組みと、についてそれぞれ説明した。
【0111】
＜５．４．変形例＞
続いて、本実施形態に係る半導体記憶装置の変形例について説明する。
続いて、本実施形態に係る半導体記憶装置の変形例について説明する。
【0112】
前述したように、本実施形態に係る半導体記憶装置は、データの書き込み時に、１つのメモリセルを構成する複数の記憶素子のうち少なくとも一部の記憶素子の状態が、他の記憶素子と異なる状態に遷移するように制御する。また、このとき本実施形態に係る半導体記憶装置は、１つのメモリセルを構成する複数の記憶素子のうち少なくとも２以上の記憶素子が並列に接続されるように制御したうえで、当該２以上の記憶素子それぞれに対して一定以上の電圧が印可されるように制御する（即ち、一定以上の電流が流れるように制御する）。このような構成の基で、本実施形態に係る半導体記憶装置は、データの読み出し時に、各メモリセルからの読み出し信号のレベルに応じて、当該メモリセルに保持されたデータが外的要因により書き換えられているか否かを判定する。
【0113】
一方で、上述したような構成を実現することが可能であれば、本実施形態に係る半導体記憶装置の構成（特に、メモリセル近傍の構成）は特に限定されない。そこで、本実施形態に係る半導体記憶装置の変形例として、当該半導体記憶装置の構成の他の一例について以下に説明する。
【0114】
例えば、図１８は、変形例に係る半導体記憶装置の概略的な構成の一例について説明するための説明図であり、メモリセル近傍の電気的な接続関係の一例について概略的に示している。
【0115】
図１８に示す半導体記憶装置２３０は、図１１を参照して前述した半導体記憶装置２１０と同様に、２つのＭＯＳトランジスタと２つのＭＴＪ素子とにより１つのメモリセルが構成された、２Ｔ－２ＭＴＪ構成の半導体記憶装置である。図１８において、参照符号Ｍ２３１～Ｍ２３６のそれぞれはＭＴＪ素子を示している。また、参照符号Ｔ２３１～Ｔ２３６のそれぞれは選択トランジスタを示している。なお、以降の説明では、ＭＴＪ素子Ｍ２３１～Ｍ２３６を特に区別しない場合には、「ＭＴＪ素子Ｍ２３０」と称する場合がある。また、選択トランジスタＴ２３１～Ｔ２３６を特に区別しない場合には、「選択トランジスタＴ２３０」と称する場合がある。
【0116】
図１８に示すように、半導体記憶装置２３０は、１つメモリセルを構成する素子のうちの一部の素子間の接続関係が、図１１を参照して説明した半導体記憶装置２１０と異なる。具体的には、ＭＴＪ素子Ｍ２３１～Ｍ２３６は、図１１に示す例におけるＭＴＪ素子Ｍ２１１～Ｍ２１６に相当する。また、選択トランジスタＴ２３１～Ｔ２３６は、図１１に示す例における選択トランジスタＴ２１１～Ｔ２１６に相当する。また、信号線Ｌ２３１～Ｌ２３７は、図１１に示す例における信号線Ｌ２１１～Ｌ２１７に相当する。
【0117】
即ち、図１８に示す半導体記憶装置２３０は、ＭＴＪ素子Ｍ２３１、Ｍ２３３、及びＭ２３５のそれぞれと、選択トランジスタＴ２３１、Ｔ２３３、及びＴ２３５のそれぞれと、の間の位置関係が、図１１に示す半導体記憶装置２１０とは異なる。具体的な一例として、ＭＴＪ素子Ｍ２３１及び選択トランジスタＴ２３１の関係に着目すると、半導体記憶装置２３０では、選択トランジスタＴ２３１が、ＭＴＪ素子Ｍ２３１と信号線Ｌ２３５との間に介在するように配設されている。これに対して、図１１に示す半導体記憶装置２１０では、選択トランジスタＴ２１１が、ＭＴＪ素子Ｍ２１１と信号線Ｌ２１７との間に介在するように配設されている。これは、ＭＴＪ素子Ｍ２３３及び選択トランジスタＴ２３３の関係や、ＭＴＪ素子Ｍ２３５及び選択トランジスタＴ２３５の関係についても同様である。また、図１８に示す例では、信号線Ｌ２３５が「第１の信号線」の一例に相当し、信号線Ｌ２３６及びＬ２３７のそれぞれが「第２の信号線」の一例に相当する。
【0118】
続いて、変形例に係る半導体記憶装置の制御の一例について、特に、データの書き込み及びデータの読み出しそれぞれに係る制御に着目して説明する。
【0119】
まず、図１９及び図２０を参照して、変形例に係る半導体記憶装置２３０における、データの書き込みに係る制御の一例について説明する。図１９及び図２０は、変形例に係る半導体記憶装置２３０の制御の一例について説明するための説明図であり、データの書き込み時におけるＭＴＪ素子Ｍ２３０への電圧の印加に係る制御の一例を示している。なお、以降の説明では、便宜上、図１９がメモリセルに対してＨデータを書き込む場合の一例を示しており、図１３がメモリセルに対してＬデータを書き込む場合の一例を示しているものとする。また、図１２及び図１３では、図１１に示す半導体記憶装置２３０のメモリセルを、所謂積層構造により実現する場合における概略的な構成の一例についてもあわせて示している。
【0120】
まず、図１９を参照して、メモリセルに対してＨデータを書き込む場合の制御の一例について説明する。この場合には、例えば、信号線Ｌ２３５が電源電圧ＶＡに接続され、信号線Ｌ２３６及びＬ２３７のそれぞれがグランドＧＮＤに接続される。なお、ＶＡ＞ＧＮＤとする。次いで、選択トランジスタＴ２３１及びＴ２３２がオン状態に制御されることでＭＴＪ素子Ｍ２３１及びＭ２３２が選択されると、当該ＭＴＪ素子Ｍ２３１及びＭ２３２のそれぞれに対して、信号線Ｌ２３５と信号線Ｌ２３７及びＬ２３６のそれぞれとの間の電位差に応じた電圧が印可される。このとき、ＭＴＪ素子Ｍ２３１及びＭ２３２は並列に接続されており、信号線Ｌ２３５から、信号線Ｌ２３７及びＬ２３６のそれぞれに向けて、対応するＭＴＪ素子Ｍ２３０及び選択トランジスタＴ２３０を介して電流が流れる。具体的には、信号線Ｌ２３５から信号線Ｌ２３７に向けて、選択トランジスタＴ２３１及びＭＴＪ素子Ｍ２３１を介して、当該信号線Ｌ２３５と当該信号線Ｌ２３７との間の電位差に応じた電流が流れる。また、信号線Ｌ２３５から信号線Ｌ２３６に向けて、ＭＴＪ素子Ｍ２３２及び選択トランジスタＴ２３２を介して、当該信号線Ｌ２３５と当該信号線Ｌ２３６との間の電位差に応じた電流が流れる。このとき、ＭＴＪ素子Ｍ２３１及びＭ２３２のそれぞれに印加された電圧が所定の電圧以上の場合には、当該ＭＴＪ素子Ｍ２３１及びＭ２３２に対してある一定以上の電流が流れる。これにより、ＭＴＪ素子Ｍ２３１及びＭ２３２のそれぞれの状態が、電流が流れた方向（即ち、電圧が印可された方向）に応じて平行状態または反平行状態に遷移する。具体的には、図１９に示す例での場合には、ＭＴＪ素子Ｍ２３１が反平行状態に遷移して抵抗値がより低くなり、ＭＴＪ素子Ｍ２３２が平行状態に遷移して抵抗値がより高くなる。
【0121】
次いで、図２０を参照して、メモリセルに対してＬデータを書き込む場合の制御の一例について説明する。この場合には、例えば、信号線Ｌ２３５がグランドＧＮＤに接続され、信号線Ｌ２３６及びＬ２３７のそれぞれが電源電圧ＶＡに接続される。次いで、選択トランジスタＴ２３１及びＴ２３２がオン状態に制御されることでＭＴＪ素子Ｍ２３１及びＭ２３２が選択されると、当該ＭＴＪ素子Ｍ２３１及びＭ２３２のそれぞれに対して、信号線Ｌ２３７及びＬ２３６のそれぞれと信号線Ｌ２３５との間の電位差に応じた電圧が印可される。このとき、ＭＴＪ素子Ｍ２３１及びＭ２３２は並列に接続されており、信号線Ｌ２３７及びＬ２３６のそれぞれから、信号線Ｌ２３５に向けて、対応するＭＴＪ素子Ｍ２３０及び選択トランジスタＴ２３０を介して電流が流れる。具体的には、信号線Ｌ２３７から信号線Ｌ２３５に向けて、ＭＴＪ素子Ｍ２３１及び選択トランジスタＴ２３１を介して、当該信号線Ｌ２３７と当該信号線Ｌ２３５との間の電位差に応じた電流が流れる。同様に、信号線Ｌ２３６から信号線Ｌ２３５に向けて、選択トランジスタＴ２３２及びＭＴＪ素子Ｍ２３２を介して、当該信号線Ｌ２３６と当該信号線Ｌ２３５との間の電位差に応じた電流が流れる。このとき、ＭＴＪ素子Ｍ２３１及びＭ２３２のそれぞれに印加された電圧が所定の電圧以上の場合には、当該ＭＴＪ素子Ｍ２３１及びＭ２３２に対してある一定以上の電流が流れる。これにより、ＭＴＪ素子Ｍ２３１及びＭ２３２のそれぞれの状態が、電流が流れた方向（即ち、電圧が印可された方向）に応じて平行状態または反平行状態に遷移する。具体的には、図２０に示す例での場合には、ＭＴＪ素子Ｍ２３１が平行状態に遷移して抵抗値がより高くなり、ＭＴＪ素子Ｍ２３２が反平行状態に遷移して抵抗値がより低くなる。
【0122】
以上のように、図１８に示す半導体記憶装置２３０においては、データの書き込み時に、１つのメモリセルを構成する２つのＭＴＪ素子Ｍ２３０が互いに異なる状態となるように制御される。即ち、変形例に係る半導体記憶装置は、前述した実施形態に係る半導体記憶装置と同様に、データの書き込み時に、１つのメモリセルを構成する複数の記憶素子のうち少なくとも一部の記憶素子の状態が、他の記憶素子と異なる状態に遷移するように制御する。また、このような構成により、変形例に係る半導体記憶装置は、前述した実施形態に係る半導体記憶装置と同様に、外部からの強力な磁界等の外的要因により、ＭＴＪ素子Ｍ２３０に保持されたデータが意図せずまたは不正に書き換えられた場合においても、データが書き換えられたことを検出することが可能となる。
【0123】
また、図１８に示す半導体記憶装置２３０においても、図１１に示す半導体記憶装置２１０と同様に、データの書き込み時に、１つのメモリセルを構成する２つのＭＴＪ素子Ｍ２３０が並列となるように、当該メモリセルを構成する素子間の電気的な接続関係を制御する。そのため、変形例に係る半導体記憶装置２３０は、前述した比較例２に係る半導体記憶装置１３０（図７～図１０参照）に比べて、データの書き込み時に各ＭＴＪ素子Ｍ２３０に対して印可する電圧をより低く抑えることが可能である。即ち、変形例に係る半導体記憶装置２３０は、比較例２に係る半導体記憶装置１３０に比べて、消費電力をより低減することが可能となる。
【0124】
続いて、図２１を参照して、変形例に係る半導体記憶装置２３０における、データの読み出しに係る制御の一例について説明する。図２１は、変形例に係る半導体記憶装置２３０の制御の一例について説明するための説明図であり、ＭＴＪ素子Ｍ２３０の状態に応じたデータの読み出しに係る制御の一例について示している。また、図２１では、図１８に示す半導体記憶装置２３０のメモリセルを、所謂積層構造により実現する場合における概略的な構成の一例についてもあわせて示している。
【0125】
データの読み出し時には、信号線Ｌ２３７が電源電圧ＶＢに接続され、信号線Ｌ２３６がグランドＧＮＤに接続される。なお、ＶＡ＞ＶＢ＞ＧＮＤとする。次いで、選択トランジスタＴ２３１及びＴ２３２がオン状態に制御されることでＭＴＪ素子Ｍ２３１及びＭ２３２が選択されると、当該ＭＴＪ素子Ｍ２３１及びＭ２３２に対して、信号線Ｌ２３７及びＬ２３６間の電位差に応じた電圧が印可される。即ち、信号線Ｌ２３７から信号線Ｌ２３６に向けて、ＭＴＪ素子Ｍ２３１、信号線Ｌ２３５、及びＭＴＪ素子Ｍ２３２を介して電流が流れることとなる。なお、電圧ＶＢについては、ＭＴＪ素子Ｍ２３１及びＭ２３２それぞれに対して、当該ＭＴＪ素子Ｍ２３１及びＭ２３２それぞれの状態が遷移しない程度の電流が流れるように設定される。また、信号線Ｌ２３５は、読出回路に接続されたノード（図１８に示すノードＮ２３１）に接続される。これにより、信号線Ｌ２３５の電位に応じた信号がセンスアンプにより増幅されて、読み出し信号として読出回路に出力される。
【0126】
なお、読み出し信号のレベルについては、図１１に示す半導体記憶装置２１０と同様に、ＭＴＪ素子Ｍ２３１及びＭ２３２それぞれの状態に応じて相対的に決定される。即ち、読出回路は、当該読み出し信号のレベルに応じて、読み出しデータがＨデータ及びＬデータのいずれに相当するかが判定することが可能となる。
【0127】
また、変形例に係る半導体記憶装置２３０においても、図１５を参照して説明したように、１つのメモリセルを構成する複数のＭＴＪ素子のそれぞれが外部からの強力な磁界にさらされると、当該複数のＭＴＪ素子それぞれに対して同様に磁界がかかることとなる。そのため、変形例に係る半導体記憶装置２３０は、メモリセルに保持されたデータが外的要因により書き換えられた場合においても、前述した実施形態に係る半導体記憶装置２１０と同様に、読み出し信号のレベルに応じて、当該データが書き換えられたことを検出することが可能である。
【0128】
【0129】
＜５．５．補足＞
なお、上記では、本開示の一実施形態に係る半導体記憶装置の構成について、メモリセルの構成が２Ｔ－２ＭＴＪ構成の場合に着目して説明したが、必ずしも、当該半導体記憶装置の構成を限定するものではない。具体的な一例として、当該半導体記憶装置は、１つのメモリセルが３以上の記憶素子により構成されていてもよい。換言すると、当該半導体記憶装置が、ｎＴ－ｎＭＴＪ構成（ｎ≧２）のものであってもよい。なお、この場合には、当該半導体記憶装置は、各メモリセルへのデータの書き込み時に、当該メモリセルを構成する３以上の記憶素子のうち一部の記憶素子の状態が、他の記憶素子と異なる状態となるように制御することとなる。また、当該半導体記憶装置は、データの読み出し時においては、上記メモリセルを構成する３以上の記憶素子それぞれが同じ状態の場合には、当該メモリセルに保持されたデータが外的要因の影響により書き換えられたものと認識すればよい。また、上述した２Ｔ－２ＭＴＪ構成を有する回路群を複数関連付けることで１つのメモリセルを構成することも可能である。具体的な一例として、２Ｔ－２ＭＴＪ構成を有する２つの回路群を組み合わせることで、４Ｔ－４ＭＴＪ構成のメモリセルが実現されていてもよい。
なお、上記では、本開示の一実施形態に係る半導体記憶装置の構成について、メモリセルの構成が２Ｔ－２ＭＴＪ構成の場合に着目して説明したが、必ずしも、当該半導体記憶装置の構成を限定するものではない。具体的な一例として、当該半導体記憶装置は、１つのメモリセルが３以上の記憶素子により構成されていてもよい。換言すると、当該半導体記憶装置が、ｎＴ－ｎＭＴＪ構成（ｎ≧２）のものであってもよい。なお、この場合には、当該半導体記憶装置は、各メモリセルへのデータの書き込み時に、当該メモリセルを構成する３以上の記憶素子のうち一部の記憶素子の状態が、他の記憶素子と異なる状態となるように制御することとなる。また、当該半導体記憶装置は、データの読み出し時においては、上記メモリセルを構成する３以上の記憶素子それぞれが同じ状態の場合には、当該メモリセルに保持されたデータが外的要因の影響により書き換えられたものと認識すればよい。また、上述した２Ｔ－２ＭＴＪ構成を有する回路群を複数関連付けることで１つのメモリセルを構成することも可能である。具体的な一例として、２Ｔ－２ＭＴＪ構成を有する２つの回路群を組み合わせることで、４Ｔ－４ＭＴＪ構成のメモリセルが実現されていてもよい。
【0130】
また、上述した例では、記憶素子として、ＭＴＪ素子のような磁気抵抗効果素子を適用する場合の一例について説明したが、当該記憶素子１０１として適用可能な素子を限定するものではない。具体的な一例として、印加電圧に応じて複数の状態のうちのいずれかに遷移する素子であれば、ＭＴＪ素子のような２つの状態を取り得る素子に限らず、３以上の状態を取り得る素子を記憶素子１０１として適用することも可能である。この場合においても、半導体記憶装置は、１つのメモリセルを構成する複数の記憶素子のうち一部の記憶素子の状態が、他の記憶素子と異なる状態となるように制御すればよい。また、外的要因の影響によりデータが書き換えられた場合には、１つのメモリセルを構成する複数の記憶素子すべてが同じ状態に遷移するものと推測される。そのため、当該半導体記憶装置は、データの読み出し時においては、上記メモリセルを構成する複数の記憶素子それぞれが同じ状態の場合には、当該メモリセルに保持されたデータが外的要因の影響により書き換えられたものと認識すればよい。
【0131】
＜＜６．応用例＞＞
続いて、本開示の一実施形態に係る半導体記憶装置の応用例として、当該半導体記憶装置を適用した電子機器の一例について説明する。
続いて、本開示の一実施形態に係る半導体記憶装置の応用例として、当該半導体記憶装置を適用した電子機器の一例について説明する。
【0132】
例えば、図２２は、本開示の一実施形態に係る半導体記憶装置の応用例について説明するための説明図であり、当該半導体記憶装置をデータの記憶領域として利用した電子機器の機能構成の一例を示している。具体的には、図２２は、虹彩認証に利用される撮像装置の機能構成の一例を示したブロック図である。
【0133】
図２２に示すように、撮像装置５００は、撮像素子５０１と、判別部５０３と、認証処理部５０５と、暗号化処理部５０７と、記憶部５０９とを含む。
【0134】
撮像素子５０１は、撮像範囲内の被写体の画像を撮像し、当該画像（以下、「撮像画像」とも称する）を後段に位置する判別部５０３に出力する。なお、撮像素子５０１の撮像範囲内に所望のユーザの眼球が位置する場合には、当該眼球（ひいては、眼球中の虹彩）が被写体として撮像画像中に撮像されることとなる。
【0135】
判別部５０３は、撮像画像中の被写体の構成要素に基づき、当該被写体が生体か否かを判別する。より具体的な一例として、判別部５０３は、撮像画像に対して画像解析を施すことで、当該撮像画像中の被写体の特徴を抽出し、当該特徴の抽出結果に基づき、当該撮像画像に被写体として虹彩が撮像されているか否かを判別してもよい。そして、判別部５０３により撮像画像中に生体（虹彩）が撮像されていると判別された場合には、後段に位置する認証処理部５０５により、当該撮像画像に基づく認証処理が実行される。
【0136】
認証処理部５０５は、撮像画像中に被写体として撮像された虹彩を、あらかじめ登録された虹彩パターンの情報と比較することで認証を行う。なお、当該虹彩パターンについては、例えば、記憶部５０９に保持されている。また、認証処理部５０５は、上記比較の結果、虹彩パターンが登録されていないことを認識した場合には、撮像画像中に被写体として撮像された虹彩に基づき虹彩パターンを生成し、当該虹彩パターンを記憶部５０９に登録してもよい。また、認証処理部５０５は、認証結果を所定の出力先に出力してもよい。例えば、図２２に示す例では、認証処理部５０５は、暗号化処理部５０７に認証結果を出力している。
【0137】
暗号化処理部５０７は、各種情報の暗号化や、当該暗号化のための各種情報（例えば、鍵情報や署名情報等）の生成を行う。図２２に示す例では、暗号化処理部５０７は、例えば、認証処理部５０５による認証結果に基づき、各種情報の暗号化や、当該暗号化のための各種情報の生成を行ってもよい。
【0138】
記憶部５０９は、撮像装置５００内の各構成が各種処理を実行するための各種情報を一時的または恒久的に保持する。また、記憶部５０９には、上述した認証処理に利用される虹彩パターンの情報が保持されてもよい。記憶部５０９は、例えば、電源を供給しなくても記憶内容を保持することが可能な不揮発性の記録媒体（例えば、ＭＲＡＭ等）により構成され得る。具体的な一例として、記憶部５０９として、例えば、上述した本開示の一実施形態に係る半導体記憶装置が適用されてもよい。これにより、記憶部５０９に保持された情報が、外部からの強力な磁界等のような外的要因により書き換えられた場合においても、当該情報が書き換えられたことを検出し、書き換えられた情報（例えば、虹彩パターンの情報）が利用されないように制御することも可能となる。
【0139】
なお、上述した例はあくまで一例であり、必ずしも本開示の一実施形態に係る半導体記憶装置の応用先を限定するものではない。即ち、各種情報を一時的または恒久的に保持するような電子機器であれば、当該情報の保持のための記憶装置として、本開示の一実施形態に係る半導体記憶装置を応用することが可能である。このような電子機器の一例としては、情報処理装置、移動体、及びロボット等が挙げられる。より具体的には、情報処理装置としては、例えば、ＰＣ、タブレット、及びスマートフォン等が挙げられる。また、移動体としては、例えば、車両及びドローン等が挙げられる。また、ロボットとしては、例えば、自律型のロボット及び工業用ロボット等が挙げられる。特に、情報の記録に対してより高いセキュリティ性が要求される電子機器については、本開示の一実施形態に係る半導体記憶装置との親和性が高い。即ち、このような電子機器に対して本開示の一実施形態に係る半導体記憶装置が適用されることで、例えば、外的要因の影響により不正に改ざんされた情報やデータが使用される事態の発生を防止し、ひいては不正アクセス等を防止することも可能となる。
【0140】
以上、本開示の一実施形態に係る半導体記憶装置の応用例として、当該半導体記憶装置を適用した電子機器の一例について説明した。
【0141】
＜＜７．むすび＞＞
以上説明したように、本開示の一実施形態に係る半導体記憶装置は、それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の素子と、制御部と、判定部とを備える。制御部は、上記複数の素子に含まれる少なくとも２以上の素子を１のビットとして割り当て、上記ビットごとに、当該ビットに対応する上記２以上の素子それぞれへの電圧の印加を制御する。また、判定部は、上記ビットとして割り当てられた上記２以上の素子のうち一部の素子の状態が他の素子の状態と異なる場合に当該ビットが正常であると判定し、当該２以上の素子それぞれの状態が同じ場合に当該ビットが異常であると判定する。また、制御部は、上記ビットへのデータの書き込み時に、当該ビットに対応する上記２以上の素子のうちの一部の素子の状態が、他の素子とは異なる状態となるように制御してもよい。また、制御部は、異常と判定された前記ビットに対して、当該ビットに割り当てられていた前記２以上の素子とは異なる他の２以上の素子を割り当ててもよい。
以上説明したように、本開示の一実施形態に係る半導体記憶装置は、それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の素子と、制御部と、判定部とを備える。制御部は、上記複数の素子に含まれる少なくとも２以上の素子を１のビットとして割り当て、上記ビットごとに、当該ビットに対応する上記２以上の素子それぞれへの電圧の印加を制御する。また、判定部は、上記ビットとして割り当てられた上記２以上の素子のうち一部の素子の状態が他の素子の状態と異なる場合に当該ビットが正常であると判定し、当該２以上の素子それぞれの状態が同じ場合に当該ビットが異常であると判定する。また、制御部は、上記ビットへのデータの書き込み時に、当該ビットに対応する上記２以上の素子のうちの一部の素子の状態が、他の素子とは異なる状態となるように制御してもよい。また、制御部は、異常と判定された前記ビットに対して、当該ビットに割り当てられていた前記２以上の素子とは異なる他の２以上の素子を割り当ててもよい。
【0142】
以上のような構成により、本開示の一実施形態に係る半導体記憶装置は、外的要因の影響により記憶素子に保持された情報が意図せずまたは不正に書き換えられる場合においても、当該情報が書き換えられたことを検出することが可能となる。また、当該半導体記憶装置は、当該検出の結果に基づき、情報が書き換えられた記憶素子が割り当てられたビットに対して他の記憶素子を割り当て直すことで、情報が書き換えられた記憶素子が利用される事態（即ち、書き換えられた情報が利用される事態）の発生を防止することも可能となる。
【0143】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【0144】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【0145】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の記憶素子と、
前記複数の記憶素子に含まれる少なくとも２以上の記憶素子を１のビットとして割り当て、前記ビットごとに、当該ビットに対応する前記２以上の記憶素子それぞれへの電圧の印加を制御する制御部と、
前記ビットとして割り当てられた前記２以上の記憶素子のうち一部の記憶素子の状態が他の記憶素子の状態と異なる場合に当該ビットが正常であると判定し、当該２以上の記憶素子それぞれの状態が同じ場合に当該ビットが異常であると判定する判定部と、
を備える、半導体記憶装置。
（２）
前記制御部は、異常と判定された前記ビットに対して、当該ビットに割り当てられていた前記２以上の記憶素子とは異なる他の２以上の記憶素子を割り当てる、前記（１）に記載の半導体記憶装置。
（３）
前記制御部は、前記ビットごとに設定されたソフトウェア上のアドレスに対して、前記２以上の記憶素子それぞれのハードウェア上のアドレスを関連付けることで、当該ビットに対して当該２以上の記憶素子を割り当てる、前記（２）に記載の半導体記憶装置。
（４）
前記制御部は、前記ビットへのデータの書き込み時に、当該ビットに対応する前記２以上の記憶素子のうちの一部の記憶素子の状態が、他の記憶素子とは異なる状態となるように制御する、前記（１）～（３）のいずれか一項に記載の半導体記憶装置。
（５）
前記記憶素子は、電圧が印可される方向に応じて互いに異なる状態に遷移する記憶素子であり、
前記制御部は、前記ビットへのデータの書き込み時に、当該ビットに対応する前記２以上の記憶素子のうちの少なくとも２つの記憶素子それぞれに対して互いに異なる方向に電圧が印可されるように制御する、
前記（１）～（４）のいずれか一項に記載の半導体記憶装置。
（６）
前記制御部は、
前記ビットへのデータの書き込み時には、当該ビットに対応する前記２以上の記憶素子のうちの前記少なくとも２つの記憶素子が並列に接続されるように制御し、
前記ビットからのデータの読み出し時には、当該ビットに対応する前記２以上の記憶素子のうちの前記少なくとも２つの記憶素子が直列に接続されるように制御する、
前記（５）に記載の半導体記憶装置。
（７）
前記制御部は、
前記複数の記憶素子に含まれる２つの記憶素子を前記ビットとして割り当て、
前記ビットへのデータの書き込み時には、当該ビットに対応する前記２つの記憶素子が並列に接続されるように制御し、
前記ビットからのデータの読み出し時には、当該ビットに対応する前記２つの記憶素子が直列に接続されるように制御する、
前記（６）に記載の半導体記憶装置。
（８）
前記記憶素子は、閾値よりも高い電圧が印可された場合に状態が遷移する記憶素子であり、
前記２つの記憶素子に共通に接続される第１の信号線と、
前記２つの記憶素子それぞれに個別に接続される２つの第２の信号線と、
を備え、
前記制御部は、
前記ビットへのデータの書き込み時には、前記２つの記憶素子それぞれに対して前記閾値よりも高い第１の電圧が印可されるように、前記第１の信号線と、２つの前記第２の信号線それぞれと、の間の電位差を制御し、
前記ビットからのデータの読み出し時には、前記２つの記憶素子それぞれに対して前記閾値よりも低い第２の電圧が印可されるように、２つの前記第２の信号線の間の電位差を制御し、
前記ビットからのデータの読み出し時には、前記第１の信号線の電位に応じた前記データが読み出される、
前記（７）に記載の半導体記憶装置。
（９）
前記２つの記憶素子それぞれに個別に接続された２つの選択トランジスタを備え、
前記選択トランジスタは、接続された前記記憶素子を介した、前記第１の信号線と前記第２の信号線との間の電気的な接続の有無を選択的に切り替える、
前記（８）に記載の半導体記憶装置。
（１０）
前記制御部は、前記ビットに書き込むデータに応じて、前記第１の信号線と、２つの前記第２の信号線のそれぞれと、のうちの一方の電位が他方の電位よりも高くなるように制御し、
前記ビットからのデータの読み出し時には、前記第１の信号線の電位が、２つの前記第２の信号線それぞれの電位の間の中間の電位よりも高い場合と低い場合とで異なる前記データが読み出される、
前記（８）または（９）に記載の半導体記憶装置。
（１１）
前記制御部は、
前記ビットへの第１のデータの書き込み時には、２つの前記第２の信号線のそれぞれの電位が基準電位となるように制御し、前記第１の信号線の電位が前記基準電位よりも高い電位となるように制御し、
前記ビットへの第２のデータの書き込み時には、前記第１の信号線の電位が前記基準電位となるように制御し、２つの前記第２の信号線のそれぞれの電位が前記基準電位よりも高い電位となるように制御し、
前記ビットからのデータの読み出し時には、
前記第１の信号線の電位が前記中間の電位よりも高い場合に前記第１のデータが読み出され、
前記第１の信号線の電位が前記中間の電位よりも低い場合に前記第２のデータが読み出される、
前記（１０）に記載の半導体記憶装置。
（１２）
前記制御部は、
前記ビットへの第１のデータの書き込み時には、前記第１の信号線の電位が基準電位となるように制御し、２つの前記第２の信号線のそれぞれの電位が前記基準電位よりも高い電位となるように制御し、
前記ビットへの第２のデータの書き込み時には、２つの前記第２の信号線のそれぞれの電位が前記基準電位となるように制御し、前記第１の信号線の電位が前記基準電位よりも高い電位となるように制御し、
前記ビットからのデータの読み出し時には、
前記第１の信号線の電位が前記中間の電位よりも低い場合に前記第１のデータが読み出され、
前記第１の信号線の電位が前記中間の電位よりも高い場合に前記第２のデータが読み出される、
前記（１０）に記載の半導体記憶装置。
（１３）
前記判定部は、前記第１の信号線の電位が前記中間の電位と略等しい場合には、当該第１の信号線が接続された前記２つの記憶素子が割り当てられた前記ビットが異常であると判定する、前記（１０）～（１２）のいずれか一項に記載の半導体記憶装置。
（１４）
前記記憶素子は磁気トンネル結合素子である、前記（１）～（１３）のいずれか一項に記載の半導体記憶装置。
（１５）
半導体記憶装置を備え、
当該半導体記憶装置は、
それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の記憶素子と、
前記複数の記憶素子に含まれる少なくとも２以上の記憶素子を１のビットとして割り当て、前記ビットごとに、当該ビットに対応する前記２以上の記憶素子それぞれへの電圧の印加を制御する制御部と、
前記ビットとして割り当てられた前記２以上の記憶素子のうち一部の記憶素子の状態が他の記憶素子の状態と異なる場合に当該ビットが正常であると判定し、当該２以上の記憶素子それぞれの状態が同じ場合に当該ビットが異常であると判定する判定部と、
を備える、
電子機器。
（１）
それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の記憶素子と、
前記複数の記憶素子に含まれる少なくとも２以上の記憶素子を１のビットとして割り当て、前記ビットごとに、当該ビットに対応する前記２以上の記憶素子それぞれへの電圧の印加を制御する制御部と、
前記ビットとして割り当てられた前記２以上の記憶素子のうち一部の記憶素子の状態が他の記憶素子の状態と異なる場合に当該ビットが正常であると判定し、当該２以上の記憶素子それぞれの状態が同じ場合に当該ビットが異常であると判定する判定部と、
を備える、半導体記憶装置。
（２）
前記制御部は、異常と判定された前記ビットに対して、当該ビットに割り当てられていた前記２以上の記憶素子とは異なる他の２以上の記憶素子を割り当てる、前記（１）に記載の半導体記憶装置。
（３）
前記制御部は、前記ビットごとに設定されたソフトウェア上のアドレスに対して、前記２以上の記憶素子それぞれのハードウェア上のアドレスを関連付けることで、当該ビットに対して当該２以上の記憶素子を割り当てる、前記（２）に記載の半導体記憶装置。
（４）
前記制御部は、前記ビットへのデータの書き込み時に、当該ビットに対応する前記２以上の記憶素子のうちの一部の記憶素子の状態が、他の記憶素子とは異なる状態となるように制御する、前記（１）～（３）のいずれか一項に記載の半導体記憶装置。
（５）
前記記憶素子は、電圧が印可される方向に応じて互いに異なる状態に遷移する記憶素子であり、
前記制御部は、前記ビットへのデータの書き込み時に、当該ビットに対応する前記２以上の記憶素子のうちの少なくとも２つの記憶素子それぞれに対して互いに異なる方向に電圧が印可されるように制御する、
前記（１）～（４）のいずれか一項に記載の半導体記憶装置。
（６）
前記制御部は、
前記ビットへのデータの書き込み時には、当該ビットに対応する前記２以上の記憶素子のうちの前記少なくとも２つの記憶素子が並列に接続されるように制御し、
前記ビットからのデータの読み出し時には、当該ビットに対応する前記２以上の記憶素子のうちの前記少なくとも２つの記憶素子が直列に接続されるように制御する、
前記（５）に記載の半導体記憶装置。
（７）
前記制御部は、
前記複数の記憶素子に含まれる２つの記憶素子を前記ビットとして割り当て、
前記ビットへのデータの書き込み時には、当該ビットに対応する前記２つの記憶素子が並列に接続されるように制御し、
前記ビットからのデータの読み出し時には、当該ビットに対応する前記２つの記憶素子が直列に接続されるように制御する、
前記（６）に記載の半導体記憶装置。
（８）
前記記憶素子は、閾値よりも高い電圧が印可された場合に状態が遷移する記憶素子であり、
前記２つの記憶素子に共通に接続される第１の信号線と、
前記２つの記憶素子それぞれに個別に接続される２つの第２の信号線と、
を備え、
前記制御部は、
前記ビットへのデータの書き込み時には、前記２つの記憶素子それぞれに対して前記閾値よりも高い第１の電圧が印可されるように、前記第１の信号線と、２つの前記第２の信号線それぞれと、の間の電位差を制御し、
前記ビットからのデータの読み出し時には、前記２つの記憶素子それぞれに対して前記閾値よりも低い第２の電圧が印可されるように、２つの前記第２の信号線の間の電位差を制御し、
前記ビットからのデータの読み出し時には、前記第１の信号線の電位に応じた前記データが読み出される、
前記（７）に記載の半導体記憶装置。
（９）
前記２つの記憶素子それぞれに個別に接続された２つの選択トランジスタを備え、
前記選択トランジスタは、接続された前記記憶素子を介した、前記第１の信号線と前記第２の信号線との間の電気的な接続の有無を選択的に切り替える、
前記（８）に記載の半導体記憶装置。
（１０）
前記制御部は、前記ビットに書き込むデータに応じて、前記第１の信号線と、２つの前記第２の信号線のそれぞれと、のうちの一方の電位が他方の電位よりも高くなるように制御し、
前記ビットからのデータの読み出し時には、前記第１の信号線の電位が、２つの前記第２の信号線それぞれの電位の間の中間の電位よりも高い場合と低い場合とで異なる前記データが読み出される、
前記（８）または（９）に記載の半導体記憶装置。
（１１）
前記制御部は、
前記ビットへの第１のデータの書き込み時には、２つの前記第２の信号線のそれぞれの電位が基準電位となるように制御し、前記第１の信号線の電位が前記基準電位よりも高い電位となるように制御し、
前記ビットへの第２のデータの書き込み時には、前記第１の信号線の電位が前記基準電位となるように制御し、２つの前記第２の信号線のそれぞれの電位が前記基準電位よりも高い電位となるように制御し、
前記ビットからのデータの読み出し時には、
前記第１の信号線の電位が前記中間の電位よりも高い場合に前記第１のデータが読み出され、
前記第１の信号線の電位が前記中間の電位よりも低い場合に前記第２のデータが読み出される、
前記（１０）に記載の半導体記憶装置。
（１２）
前記制御部は、
前記ビットへの第１のデータの書き込み時には、前記第１の信号線の電位が基準電位となるように制御し、２つの前記第２の信号線のそれぞれの電位が前記基準電位よりも高い電位となるように制御し、
前記ビットへの第２のデータの書き込み時には、２つの前記第２の信号線のそれぞれの電位が前記基準電位となるように制御し、前記第１の信号線の電位が前記基準電位よりも高い電位となるように制御し、
前記ビットからのデータの読み出し時には、
前記第１の信号線の電位が前記中間の電位よりも低い場合に前記第１のデータが読み出され、
前記第１の信号線の電位が前記中間の電位よりも高い場合に前記第２のデータが読み出される、
前記（１０）に記載の半導体記憶装置。
（１３）
前記判定部は、前記第１の信号線の電位が前記中間の電位と略等しい場合には、当該第１の信号線が接続された前記２つの記憶素子が割り当てられた前記ビットが異常であると判定する、前記（１０）～（１２）のいずれか一項に記載の半導体記憶装置。
（１４）
前記記憶素子は磁気トンネル結合素子である、前記（１）～（１３）のいずれか一項に記載の半導体記憶装置。
（１５）
半導体記憶装置を備え、
当該半導体記憶装置は、
それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の記憶素子と、
前記複数の記憶素子に含まれる少なくとも２以上の記憶素子を１のビットとして割り当て、前記ビットごとに、当該ビットに対応する前記２以上の記憶素子それぞれへの電圧の印加を制御する制御部と、
前記ビットとして割り当てられた前記２以上の記憶素子のうち一部の記憶素子の状態が他の記憶素子の状態と異なる場合に当該ビットが正常であると判定し、当該２以上の記憶素子それぞれの状態が同じ場合に当該ビットが異常であると判定する判定部と、
を備える、
電子機器。
【符号の説明】
【0146】
１００ 半導体記憶装置
１０１ 記憶素子
１０３ 素子アレイ
１０５ 制御回路
１０７ 読出回路
２１０ 半導体記憶装置
Ｍ２１１～Ｍ２１６ ＭＴＪ素子
Ｔ２１１～Ｔ２１６ 選択トランジスタ
Ｌ２１１～Ｌ２１７ 信号線
１０１ 記憶素子
１０３ 素子アレイ
１０５ 制御回路
１０７ 読出回路
２１０ 半導体記憶装置
Ｍ２１１～Ｍ２１６ ＭＴＪ素子
Ｔ２１１～Ｔ２１６ 選択トランジスタ
Ｌ２１１～Ｌ２１７ 信号線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】