特許 7279464 電子基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-15

(45)【発行日】2023-05-23

(54)【発明の名称】電子基板

(51)【国際特許分類】

   H05K 1/02 20060101AFI20230516BHJP

   H05K 3/46 20060101ALI20230516BHJP

【ＦＩ】

H05K1/02 J

H05K3/46 Q

【請求項の数】 7

(21)【出願番号】P 2019062292

(22)【出願日】2019-03-28

(65)【公開番号】P2020161756

(43)【公開日】2020-10-01

【審査請求日】2021-11-18

(73)【特許権者】

【識別番号】000000011

【氏名又は名称】株式会社アイシン

(74)【代理人】

【識別番号】110000660

【氏名又は名称】Ｋｎｏｗｌｅｄｇｅ Ｐａｒｔｎｅｒｓ弁理士法人

(72)【発明者】

【氏名】成瀬 峰信

(72)【発明者】

【氏名】佐々 恭大

【審査官】鹿野 博司

(56)【参考文献】

【文献】特開２０１１－１０３４０５（ＪＰ，Ａ）

【文献】国際公開第２０１６／２０８０８１（ＷＯ，Ａ１）

【文献】特開２００５－０３９２１７（ＪＰ，Ａ）

【文献】米国特許第０６４５９０３９（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０５Ｋ １／０２

Ｈ０５Ｋ ３／４６

(57)【特許請求の範囲】

【請求項1】

表面においてアレイ状に配置された複数の表面端子を介して半導体部品と接続し、裏面においてアレイ状に配置された複数の裏面端子を介して主基板と接続する電子基板であって、
前記電子基板内において前記表面端子と前記裏面端子とを電気的に接続し、かつ、前記裏面端子を介して前記主基板から電源が供給される第１配線と、
前記電子基板内において前記表面端子と前記裏面端子とを電気的に接続し、前記裏面端子を介して前記主基板から前記第１配線と同一電位の電源が供給され、かつ、前記電子基板内において前記第１配線と電気的に接続しない第２配線と、を備え、
前記第１配線に接続する前記表面端子同士の間の距離、および、前記第２配線に接続する前記表面端子同士の間の距離は、前記第１配線に接続する前記表面端子と前記第２配線に接続する前記表面端子との間の距離よりも短い、
電子基板。

【請求項2】

前記電子基板の面方向において、前記第１配線に接続する前記裏面端子は、前記第１配線に接続する前記表面端子が分布する第１領域の内側に存在する、
請求項１に記載の電子基板。

【請求項3】

前記電子基板の面方向において、前記第１配線に接続する前記裏面端子は、前記第１配線に接続する前記表面端子が分布する第１領域の外側に存在する、
請求項１に記載の電子基板。

【請求項4】

表面においてアレイ状に配置された複数の表面端子を介して半導体部品と接続し、裏面においてアレイ状に配置された複数の裏面端子を介して主基板と接続する電子基板であって、
前記電子基板内において前記表面端子と前記裏面端子とを電気的に接続し、かつ、前記裏面端子を介して前記主基板から電源が供給される第１配線と、
前記電子基板内において前記表面端子と前記裏面端子とを電気的に接続し、前記裏面端子を介して前記主基板から前記第１配線と同一電位の電源が供給され、かつ、前記電子基板内において前記第１配線と電気的に接続しない第２配線と、を備え、
前記電子基板の面方向において、前記第１配線に接続する前記裏面端子は、前記第１配線に接続する前記表面端子が分布する第１領域の内側に存在する、
電子基板。

【請求項5】

前記電子基板の面方向において、前記第１配線に接続する前記表面端子が分布する第１領域と、前記第２配線に接続する前記表面端子が分布する第２領域とを分断する１本の直線が定義可能である、
請求項１～４のいずれか一項に記載の電子基板。

【請求項6】

前記第１配線に接続する前記表面端子同士の間の距離、および、前記第２配線に接続する前記表面端子同士の間の距離は、前記第１配線に接続する前記表面端子と前記第２配線に接続する前記表面端子との間の距離よりも短い、
請求項４または５に記載の電子基板。

【請求項7】

第１の前記半導体部品と第２の前記半導体部品とが前記電子基板に実装され、前記第１配線は、第１の前記半導体部品と接続する前記表面端子と第２の前記半導体部品と接続する前記表面端子の双方に接続している、
請求項１～６のいずれか一項に記載の電子基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子基板に関する。

【背景技術】

【0002】

複数の半導体部品（ＭＣＵ－ＣＨＩＰ、ＤＤＲ２－ＳＤＲＡＭ）が実装されたマルチチップモジュール基板が知られている（特許文献１、参照）。特許文献１において、マルチチップモジュール基板に電源プレーンが設けられている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１１－９６２６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一般的に、電源プレーンは、半導体部品のすべての電源供給用のボール電極と接続するため、導体層において広い範囲を占有することとなる。このような電源プレーンは、信号線等の他の配線パターンの妨げとなるため、電源プレーンのための専用の導体層を設けなければならない。従って、基板の層数が多くなるという問題があった。特に、特許文献１においては、複数の半導体部品のボール電極にまたがって電源プレーンが設けられているため、導体層において電源プレーンがより広い範囲を占有することとなる。
本発明は、前記課題にかんがみてなされたもので、電子基板の層数を低減できる技術を提供することを目的とする。

【課題を解決するための手段】

【0005】

前記の目的を達成するため、本発明の電子基板は、表面においてアレイ状に配置された複数の表面端子を介して半導体部品と接続し、裏面においてアレイ状に配置された複数の裏面端子を介して主基板と接続する電子基板であって、電子基板内において表面端子と裏面端子とを電気的に接続し、かつ、裏面端子を介して主基板から電源が供給される第１配線と、電子基板内において表面端子と裏面端子とを電気的に接続し、裏面端子を介して主基板から第１配線と同一電位の電源が供給され、かつ、電子基板内において第１配線と電気的に接続しない第２配線と、を備え、前記第１配線に接続する前記表面端子同士の間の距離、および、前記第２配線に接続する前記表面端子同士の間の距離は、前記第１配線に接続する前記表面端子と前記第２配線に接続する前記表面端子との間の距離よりも短い。
また、本発明の電子基板は、表面においてアレイ状に配置された複数の表面端子を介して半導体部品と接続し、裏面においてアレイ状に配置された複数の裏面端子を介して主基板と接続する電子基板であって、前記電子基板内において前記表面端子と前記裏面端子とを電気的に接続し、かつ、前記裏面端子を介して前記主基板から電源が供給される第１配線と、前記電子基板内において前記表面端子と前記裏面端子とを電気的に接続し、前記裏面端子を介して前記主基板から前記第１配線と同一電位の電源が供給され、かつ、前記電子基板内において前記第１配線と電気的に接続しない第２配線と、を備え、前記電子基板の面方向において、前記第１配線に接続する前記裏面端子は、前記第１配線に接続する前記表面端子が分布する第１領域の内側に存在する。

【0006】

前記のように構成した本発明において、第１配線と接続する表面端子と、第２配線と接続する表面端子の双方によって半導体部品に同一電位の電源を供給できる。ここで、第１配線と第２配線は電子基板内において電気的に接続しないため、第１配線と接続する表面端子と第２配線と接続する表面端子を電子基板内において電気的に接続する配線パターンを形成しなくても済む。つまり、電源の配線パターンを電子基板内において低減することでき、信号線等の他の配線パターンの自由度を向上させることができる。その結果、電源の配線パターンのための専用の導体層を省略することができ、電子基板の層数を低減できる。

【図面の簡単な説明】

【0007】

【図1】電子基板の断面模式図である。

【図2】図２Ａは電子基板の表面透視図、図２Ｂは電子基板の裏面透視図である。

【図3】図３Ａは電子基板の表面透視図、図３Ｂは電子基板の裏面透視図である。

【図4】電子基板の断面模式図である。

【発明を実施するための形態】

【0008】

ここでは、下記の順序に従って本発明の実施の形態について説明する。
（１）第１実施形態：
（２）第２実施形態：
（３）第３実施形態：
（４）他の実施形態：

【0009】

（１）第１実施形態：
図１は、本発明の一実施形態にかかる電子基板１０の断面模式図である。電子基板１０は、矩形板状の他層基板であり、厚み方向Ｚにおいて複数の層が積層されている。電子基板１０の厚み方向Ｚの一方（紙面上方）を表面と定義し、厚み方向Ｚの他方（紙面下方）を表面と定義する。電子基板１０は、６層の導体層ＰＦ１，ＰＦ２，ＰＦ３，ＰＢ１，ＰＢ２，ＰＢ３と７層の絶縁層ＣＣ，ＩＦ１，ＩＦ２，ＳＲＦ，ＩＢ１，ＩＢ２，ＳＲＢとを備えている。本実施形態の電子基板１０は、コア基板である絶縁層ＣＣ上に各層が積層された両面ビルドアップ基板である。ただし、電子基板１０は、片面基板であってもよく、コア基板を有さない基板であってもよい。電子基板１０の層数は図１に例示したものに限られない。

【0010】

導体層ＰＦ１，ＰＦ２，ＰＦ３，ＰＢ１，ＰＢ２，ＰＢ３には面方向ＸＹ（厚さ方向Ｚの直交方向）の配線パターンが形成されている。配線パターンの形成手法は特に限定されず、例えばアディティブ法やセミアディティブ法やサブトラクティブ法によって形成されてもよい。絶縁層ＣＣにはスルーホールが形成されており、スルーホールに形成されたスルーホール導体を介して導体層ＰＦ１，ＰＢ１が電気的に接続している。スルーホール導体は、スルーホールの壁面を被覆してもよいし、スルーホールの内部を充填してもよい。

【0011】

絶縁層ＩＦ１にはビアが形成されており、絶縁層ＩＦ１のビアを介して導体層ＰＦ１，ＰＦ２が電気的に接続している。同様に、絶縁層ＩＦ２のビアを介して導体層ＰＦ２，ＰＦ３が電気的に接続し、絶縁層ＩＢ１のビアを介して導体層ＰＢ１，ＰＢ２が電気的に接続し、絶縁層ＩＢ２のビアを介して導体層ＰＢ２，ＰＢ３が電気的に接続している。ビアの形成手法は特に限定されず、例えばビアはフォトビアであってもよいし、レーザビアであってもよい。

【0012】

表面側の絶縁層ＳＲＦはソルダーレジストであり、最も表面側の導体層ＰＦ３上に形成されている。絶縁層ＳＲＦには複数の開口部が形成されており、複数の開口部のそれぞれに表面端子ＴＦが形成されている。表面端子ＴＦは半田等によって形成されたバンプであり、半導体部品１００を電子基板１０上にフリップチップ実装するために使用される。

【0013】

裏面側の絶縁層ＳＲＢもソルダーレジストであり、最も裏面側の導体層ＰＢ３上に形成されている。絶縁層ＳＲＢには複数の開口部が形成されており、複数の開口部のそれぞれに裏面端子ＴＢが形成されている。裏面端子ＴＢは半田等によって形成されたボールであり、電子基板１０を主基板２００に対して表面実装するために使用される。なお、半導体部品１００が実装された状態で電子基板１０が主基板２００に実装される。

【0014】

図２Ａは、電子基板１０の表面を示す。図２Ａにおいて、表面端子ＴＦを白丸または黒丸で示している。図２Ａに示すように、複数の表面端子ＴＦは電子基板１０の表面においてアレイ状に配置されている。表面端子ＴＦは、面方向ＸＹのそれぞれにおいて一定のバンプピッチｄを隔てるように配置されている。

【0015】

図２Ｂは、電子基板１０の裏面を示す。図２Ｂは、図２Ａの状態から電子基板１０をＹ軸まわりに裏返した状態を示す。図２Ｂにおいて、裏面端子ＴＢを白丸または黒丸で示している。図２Ｂに示すように、複数の裏面端子ＴＢは電子基板１０の裏面においてアレイ状に配置されている。なお、図１は、図２Ａ，図２Ｂの矢視線Ａ－Ａ，Ｂ－Ｂ（一点鎖線）における矢視断面図である。

【0016】

以上説明したように、電子基板１０は、表面においてアレイ状に配置された複数の表面端子ＴＦを介して半導体部品１００と接続している。また、電子基板１０は、裏面においてアレイ状に配置された複数の裏面端子ＴＢを介して主基板２００と接続している。

【0017】

主基板２００には、半導体部品１００に供給する電源Ｖを生成する電源回路（不図示）が形成されている。図１においては、電源Ｖを電子基板１０に供給するための回路の回路図を仮想的に示している。電源Ｖは、図１，図２Ｂにおいて黒色で示す４個の裏面端子ＴＢのそれぞれに供給されている。

【0018】

電子基板１０は、電源Ｖと接続する配線として第１配線Ｃ１と第２配線Ｃ２と第３配線Ｃ３と第４配線Ｃ４とを備えている。第１～４配線Ｃ１～Ｃ４は、それぞれ電子基板１０内において表面端子ＴＦと裏面端子ＴＢとを電気的に接続し、かつ、裏面端子ＴＢを介して主基板２００から電源が供給される一体の導体である。第１～４配線Ｃ１～Ｃ４は、電子基板１０内において互いに電気的に接続していない。

【0019】

なお、第１～４配線Ｃ１～Ｃ４は、面方向ＸＹにおいて中心点Ｇに関して回転対称の構造を有しており、矢視線Ａ－Ａ，Ｂ－Ｂにおける断面を共通の断面図（図１）で図示できる。図１において第１～４配線Ｃ１～Ｃ４をグレーと黒色で示している。図１に示すように、第１～４配線Ｃ１～Ｃ４は、それぞれ導体層ＰＦ１，ＰＦ２，ＰＦ３，ＰＢ１，ＰＢ２，ＰＢ３において面方向ＸＹに形成された配線パターンと、絶縁層ＩＦ１，ＩＦ２，ＩＢ１，ＩＢ２に形成されたビアと、絶縁層ＣＣに形成されたスルーホール導体と、表面端子ＴＦと、裏面端子ＴＢとによって構成される。なお、図１において第１～４配線Ｃ１～Ｃ４以外の配線の図示を省略している。

【0020】

図２Ａ，図２Ｂにおいて、最も表面側の導体層ＰＦ３において第１～４配線Ｃ１～Ｃ４を構成する配線パターンが形成された領域である第１～４領域Ｒ１～Ｒ４（透視像）をグレーで図示している。導体層ＰＦ３の配線パターンのうち表面側の絶縁層ＳＲＦ（ソルダーレジスト）の開口部にバンプを形成したものが表面端子ＴＦとなる。第１～４配線Ｃ１～Ｃ４はそれぞれ黒色で示す５個の表面端子ＴＦと電気的に接続している。半導体部品１００に電源Ｖを供給するための表面端子ＴＦは全部で２０個存在する。

【0021】

ここで、電子基板１０の面方向ＸＹにおいて、第１配線Ｃ１に接続する表面端子ＴＦが分布する第１領域Ｒ１と、第２，４配線Ｃ２，Ｃ４に接続する表面端子ＴＦが分布する第２，４領域Ｒ２，Ｒ４とを分断する１本の直線Ｌ１が定義可能である。また、第１配線Ｃ１に接続する表面端子ＴＦが分布する第１領域Ｒ１と、第３，４配線Ｃ３，Ｃ４に接続する表面端子ＴＦが分布する第３，４領域Ｒ３，Ｒ４とを分断する１本の直線Ｌ２が定義可能である。

【0022】

このように、第１領域Ｒ１と第２領域Ｒ２とが１本の直線Ｌ１によって分断可能となるようにすることにより、第１配線Ｃ１に接続する表面端子ＴＦと、第２配線Ｃ２に接続する表面端子ＴＦとが、電子基板１０の表面において入り組んで存在しないようにすることができる。これにより、導体層における第１配線Ｃ１の配線パターンと、第２配線Ｃ２の配線パターンとを複雑な形状としなくても済み、信号線等の他の配線パターンの自由度を向上させることができる。

【0023】

第１配線Ｃ１に接続する表面端子ＴＦ同士の距離のうちの最大値はｄ²＋（２ｄ）²の平方根であり、約２．２４ｄとなる。第２～４配線Ｃ２～Ｃ４のそれぞれに接続する表面端子ＴＦ同士の距離のうちの最大値も約２．２４ｄとなる。

【0024】

一方、第１配線Ｃ１に接続する表面端子ＴＦと第２配線Ｃ２に接続する表面端子ＴＦとの間の距離のうちの最小値は７ｄとなる。同様に、第１配線Ｃ１に接続する表面端子ＴＦと第３配線Ｃ３に接続する表面端子ＴＦとの間の距離のうちの最小値も７ｄとなり、第２配線Ｃ２に接続する表面端子ＴＦと第４配線Ｃ４に接続する表面端子ＴＦとの間の距離のうちの最小値も７ｄとなり、第３配線Ｃ３に接続する表面端子ＴＦと第４配線Ｃ４に接続する表面端子ＴＦとの間の距離のうちの最小値も７ｄとなる。また、第１配線Ｃ１に接続する表面端子ＴＦと第４配線Ｃ４に接続する表面端子ＴＦとの間の距離のうちの最小値は（７ｄ）²＋（７ｄ）²の平方根であり、約９．９０ｄとなる。同様に、第２配線Ｃ２に接続する表面端子ＴＦと第３配線Ｃ３に接続する表面端子ＴＦとの間の距離のうちの最小値も約９．９０ｄとなる。

【0025】

以上のように、第１配線Ｃ１に接続する表面端子ＴＦ同士の間の距離、および、第２配線Ｃ２に接続する表面端子ＴＦ同士の間の距離は、第１配線Ｃ１に接続する表面端子ＴＦと第２配線Ｃ２に接続する表面端子ＴＦとの間の距離よりも短くなっている。同様に、第１配線Ｃ１に接続する表面端子ＴＦ同士の間の距離、および、第３配線Ｃ３に接続する表面端子ＴＦ同士の間の距離は、第１配線Ｃ１に接続する表面端子ＴＦと第３配線Ｃ３に接続する表面端子ＴＦとの間の距離よりも短くなっている。第１配線Ｃ１に接続する表面端子ＴＦ同士の間の距離、および、第４配線Ｃ４に接続する表面端子ＴＦ同士の間の距離は、第１配線Ｃ１に接続する表面端子ＴＦと第４配線Ｃ４に接続する表面端子ＴＦとの間の距離よりも短くなっている。

【0026】

さらに、第２配線Ｃ２に接続する表面端子ＴＦ同士の間の距離、および、第３配線Ｃ３に接続する表面端子ＴＦ同士の間の距離は、第２配線Ｃ２に接続する表面端子ＴＦと第３配線Ｃ３に接続する表面端子ＴＦとの間の距離よりも短くなっている。第２配線Ｃ２に接続する表面端子ＴＦ同士の間の距離、および、第４配線Ｃ４に接続する表面端子ＴＦ同士の間の距離は、第２配線Ｃ２に接続する表面端子ＴＦと第４配線Ｃ４に接続する表面端子ＴＦとの間の距離よりも短くなっている。第３配線Ｃ３に接続する表面端子ＴＦ同士の間の距離、および、第４配線Ｃ４に接続する表面端子ＴＦ同士の間の距離は、第３配線Ｃ３に接続する表面端子ＴＦと第４配線Ｃ４に接続する表面端子ＴＦとの間の距離よりも短くなっている。

【0027】

このように、互いに近い表面端子ＴＦ同士を第１配線Ｃ１に接続するようにすることにより、第１配線Ｃ１のための配線パターン（第１領域Ｒ１）の面積を低減することができ、信号線等の他の配線パターンの自由度を向上させることができる。同様に、互いに近い表面端子ＴＦ同士を第２～４配線Ｃ２～Ｃ４のそれぞれに接続するようにすることにより、第２～４配線Ｃ２～Ｃ４のための配線パターン（第２～４領域Ｒ２～Ｒ４）の面積を低減することができる。

【0028】

さらに、電子基板１０の面方向ＸＹにおいて、第１配線Ｃ１に接続する裏面端子ＴＢは、第１配線Ｃ１に接続する表面端子ＴＦが分布する第１領域Ｒ１の内側に存在する。図１，図２Ｂに示すように、最も表面側の導体層ＰＦ３において第１配線Ｃ１を構成する配線パターンが形成された第１領域Ｒ１の直下に、第１配線Ｃ１と接続する裏面端子ＴＢが存在する。第１配線Ｃ１は、最も表面側の導体層ＰＦ３以外の層においては、ほぼ厚み方向Ｚにおいてのみ導体を接続する配線となっているからである。同様に、電子基板１０の面方向ＸＹにおいて、第２～４配線Ｃ２～Ｃ４に接続する裏面端子ＴＢは、最も表面側の導体層ＰＦ３において第２～４配線Ｃ２～Ｃ４に接続する表面端子ＴＦが分布する第２～４領域Ｒ２～Ｒ４のそれぞれの内側に存在している。

【0029】

これにより、第１～４配線Ｃ１～Ｃ４に接続する表面端子ＴＦが分布する第１～４領域Ｒ１～Ｒ４の直下に、第１～４配線Ｃ１～Ｃ４に接続する裏面端子ＴＢを配置することができる。その結果、第１～４配線Ｃ１～Ｃ４の配線長を短くすることができ、第１～４配線Ｃ１～Ｃ４の抵抗を低減できる。

【0030】

以上説明した本実施形態において、第１配線Ｃ１と接続する表面端子ＴＦと、第２配線Ｃ２と接続する表面端子ＴＦの双方によって半導体部品１００に同一電位の電源Ｖを供給できる。ここで、第１配線Ｃ１と第２配線Ｃ２は電子基板１０内において電気的に接続しないため、第１配線Ｃ１と接続する表面端子ＴＦと第２配線Ｃ２と接続する表面端子ＴＦを電子基板１０内において電気的に接続する配線パターンを形成しなくても済む。つまり、電源Ｖの配線パターンを電子基板１０内において低減することでき、信号線等の他の配線パターンの自由度を向上させることができる。その結果、電源の配線パターンのための専用の導体層を省略することができ、電子基板１０の層数を低減できる。

【0031】

なお、電子基板１０内においては、信号線等の第１～４配線Ｃ１～Ｃ４以外の配線パターン（不図示）が設けられている。最も表面側の導体層ＰＦ３においては、これらの信号線等の他の配線パターンが第１～４領域Ｒ１～Ｒ４を避けるように形成しなければならない。信号線等の他の配線パターンの多くは中心点Ｇからの放射方向に引き回されるが、第１～４領域Ｒ１～Ｒ４は放射方向に細長い形状（放射方向の長さが放射方向の直交方向の長さよりも長い形状）となっているため、第１～４領域Ｒ１～Ｒ４が信号線等の他の配線パターンの妨げとなる可能性を低減できる。また、上述したように、第１～４配線Ｃ１～Ｃ４は、最も表面側の導体層ＰＦ３以外の層においては、ほぼ厚み方向Ｚにおいてのみ導体を接続する配線となっているため、導体層ＰＦ３以外の導体層ＰＦ２，ＰＦ１，ＰＢ１，ＰＢ２，ＰＢ３において信号線等の他の配線パターンを自由に引き回すことができる。

【0032】

また、第１～４配線Ｃ１～Ｃ４は、面方向ＸＹにおいて中心点Ｇに関して回転対称の構造を有しているため、第１～４配線Ｃ１～Ｃ４の電気的な特性（抵抗等）をほぼ一致させることができ、半導体部品１００に対して均一に電源を供給することができる。

【0033】

（２）第２実施形態：
図３Ａ，図３Ｂは、第２実施形態にかかる電子基板１０１０の表面と裏面とを示す。本実施形態においても、最も表面側の導体層ＰＦ３において第１～２配線Ｃ１～Ｃ２を構成する配線パターンが形成されている。導体層ＰＦ３の配線パターンのうち、電源Ｖが供給される表面端子ＴＦ（黒丸）が存在する部位に形成された部分を第１～２基本領域Ｒ１～Ｒ２と表し、当該第１～２基本領域Ｒ１～Ｒ２（透視像）を濃いグレーで図示している。また、導体層ＰＦ３の配線パターンのうち、電源Ｖが供給される表面端子ＴＦが存在しない部位に形成された部分を第１～２拡張領域Ｋ１～Ｋ２と表し、当該第１～２拡張領域Ｋ１～Ｋ２（透視像）を薄いグレーで図示している。

【0034】

第１基本領域Ｒ１と第１拡張領域Ｋ１は一体の配線パターンを構成し、第２基本領域Ｒ２と第２拡張領域Ｋ２も一体の配線パターンを構成する。第１～２拡張領域Ｋ１～Ｋ２のうち、第１～２拡張領域Ｋ１～Ｋ２と接続しない側の端部と裏面端子ＴＢ（黒丸）とが、ビアやスルーホール導体を介して厚み方向Ｚに接続している。

【0035】

本実施形態では、電子基板１０１０の面方向ＸＹにおいて、第１配線Ｃ１に接続する裏面端子ＴＢは、第１配線Ｃ１に接続する表面端子ＴＦが分布する第１基本領域Ｒ１の外側に存在する。同様に、第２配線Ｃ２に接続する裏面端子ＴＢも、第２配線Ｃ２に接続する表面端子ＴＦが分布する第２基本領域Ｒ２の外側に存在する。これにより、電子基板１０１０の外縁付近に第１～２配線Ｃ１～Ｃ２に接続する裏面端子ＴＢを配置できる。その代わりに、信号線等に接続する裏面端子ＴＢを電子基板１０１０の中央付近に配置できる。なお、第１～２拡張領域Ｋ１～Ｋ２は、第１～２基本領域Ｒ１～Ｒ２と同一の導体層ＰＦ３に形成されなくてもよく、第１～２基本領域Ｒ１～Ｒ２とは別の導体層ＰＦ２，ＰＦ１，ＰＢ１，ＰＢ２，ＰＢ３に形成されてもよい。

【0036】

（３）第３実施形態：
図４は、第３実施形態にかかる電子基板２０１０の断面模式図である。電子基板２０１０は、ＭＣＭ（Multi-Chip Module）基板であり、表面において第１の半導体部品１００Ａと第２の半導体部品１００Ｂとが電子基板２０１０に実装されている。そして、第１配線Ｃ１は、第１の半導体部品１００Ａと接続する表面端子ＴＦと第２の半導体部品１００Ｂと接続する表面端子ＴＦの双方に接続している。これにより、第１配線Ｃ１を介して第１の半導体部品１００Ａと第２の半導体部品１００Ｂの双方に電源Ｖを供給できる。

【0037】

（４）他の実施形態：
以上においては、電源Ｖに接続する配線の個数が４個と２個の電子基板１０，１０１０，２０１０を例示したが、電源Ｖを供給する配線の個数は２個以上であればよい。また、電源Ｖを供給する配線の形状は互いに対称な形状でなくてもよい。また、電源Ｖを供給する配線に接続する表面端子ＴＦの個数は必ずしも等しくなくてもよい。さらに、電源Ｖを供給する配線に接続する裏面端子ＴＢの個数は２個以上であってもよい。

【0038】

本発明の電子基板は、厚み方向の一方側に表面を有し、厚み方向の他方側に裏面を有する基板であり、表面において半導体部品がフリップチップ実装される基板である。表面端子は面方向においてアレイ状に配置されればよく、半導体部品とバンプを介して接続されてもよい。バンプは導電性を有していればよく、材料は限定されない。一方、裏面端子も面方向においてアレイ状に配置されればよく、ボール（ＢＧＡ）が形成されてもよいし、ピン（ＰＧＡ）が形成されてもよいし、ランド（ＬＧＡ）であってもよい。

【0039】

電子基板は、導体層と絶縁層とを備えた基板であればよく、導体層と絶縁層の形成手法は特に限定されない。第１配線と第２配線は、それぞれ電子基板内において表面端子と裏面端子とを電気的に接続する一体の導体であり、導体層における面内配線と、絶縁層における層間配線とによって構成される。面内配線は面方向の配線パターンであり、層間配線は厚み方向の配線（ビア、スルーホール等）である。

【0040】

第１配線と第２配線は、主基板から同一電位の電源が供給さればよく、第１配線と第２配線と接続する裏面端子のそれぞれに対して、主基板が同一電位の電源が供給するように構成されていればよい。第１配線と第２配線とは、電子基板内において電気的に接続しなければよく、当然、半導体部品内の配線や主基板内の配線を介して電気的に接続してもよい。また、第１配線と第２配線とがそれぞれ接続する表面端子の個数は特に限定されない。同様に、第１配線と第２配線とがそれぞれ接続する裏面端子の個数は特に限定されない。

【0041】

第１配線と第２配線以外に、第１配線と第２配線と同様の構成を有する第Ｎ配線（Ｎは３以上の整数）が設けられてもよい。そして、第Ｎ配線は、電子基板内において表面端子と裏面端子とを電気的に接続し、裏面端子を介して主基板から第１配線と同一電位の電源が供給され、かつ、電子基板内において第１～（Ｎ－１）配線のいずれとも電気的に接続しないように構成されてもよい。

【0042】

また、電子基板の面方向において、第１配線に接続する表面端子が分布する第１領域と、第２配線に接続する表面端子が分布する第２領域とを分断する１本の直線が定義可能であってもよい。このように、第１領域と第２領域とが１本の直線によって分断可能となるようにすることにより、第１配線に接続する表面端子と、第２配線に接続する表面端子とが、電子基板の表面において入り組んで存在しないようにすることができる。これにより、導体層における第１配線の配線パターンと、第２配線の配線パターンとを複雑な形状としなくても済み、信号線等の他の配線パターンの自由度を向上させることができる。

【0043】

さらに、第１配線に接続する表面端子同士の間の距離、および、第２配線に接続する表面端子同士の間の距離は、第１配線に接続する表面端子と第２配線に接続する表面端子との間の距離よりも短くてもよい。このように、互いに近い表面端子を第１配線に接続する表面端子とすることにより、第１配線のための配線パターンの面積を低減することができ、信号線等の他の配線パターンの自由度を向上させることができる。同様に、互いに近い表面端子を第２配線に接続する表面端子とすることにより、第２配線のための配線パターンの面積を低減することができる。

【0044】

また、第１の半導体部品と第２の半導体部品とが電子基板に実装され、第１配線は、第１の半導体部品と接続する表面端子と第２の半導体部品と接続する表面端子の双方に接続してもよい。これにより、第１配線を介して第１の半導体部品と第２の半導体部品の双方に電源を供給できる。むろん、第１配線だけでなく第２配線も、第１の半導体部品と接続する表面端子と第２の半導体部品と接続する表面端子の双方に接続してもよい。

【0045】

さらに、電子基板の面方向において、第１配線に接続する裏面端子は、第１配線に接続する表面端子が分布する第１領域の内側に存在してもよい。これにより、第１配線に接続する表面端子が分布する第１領域の直下に、第１配線に接続する裏面端子を配置することができる。その結果、第１配線の配線長を短くすることができ、第１配線の抵抗を低減できる。

【0046】

また、電子基板の面方向において、第１配線に接続する裏面端子は、第１配線に接続する表面端子が分布する第１領域の外側に存在してもよい。これにより、例えば電子基板の外縁付近に第１配線に接続する裏面端子を配置できる。その代わりに、信号線等に接続する裏面端子を電子基板の中央付近に配置できる。

【符号の説明】

【0047】

１０，１０１０，２０１０…電子基板、１００，１００Ａ，１００Ｂ…半導体部品、２００…主基板、Ｃ１～Ｃ４…第１～第４配線、Ｇ…中心点、ＳＲＢ，ＩＢ１～ＩＢ２，ＣＣ，ＩＦ１～ＩＦ２，ＳＲＦ…絶縁層、ＰＢ１～ＰＢ３，ＰＦ１～ＰＦ３…導体層、Ｒ１～Ｒ４…第１～４領域、ＴＢ…裏面端子、ＴＦ…表面端子、Ｖ…電源、ｄ…バンプピッチ

【図1】

【図2】

【図3】

【図4】