特許 7279587 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-15

(45)【発行日】2023-05-23

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/872 20060101AFI20230516BHJP

   H01L 21/329 20060101ALI20230516BHJP

   H01L 29/861 20060101ALI20230516BHJP

   H01L 29/868 20060101ALI20230516BHJP

   H01L 29/47 20060101ALI20230516BHJP

【ＦＩ】

H01L29/86 301F

H01L29/86 301D

H01L29/86 301E

H01L29/86 301M

H01L29/86 301P

H01L29/91 F

H01L29/91 K

H01L29/48 D

H01L29/48 F

【請求項の数】 3

(21)【出願番号】P 2019161880

(22)【出願日】2019-09-05

(65)【公開番号】P2020053681

(43)【公開日】2020-04-02

【審査請求日】2021-08-27

(31)【優先権主張番号】P 2018178966

(32)【優先日】2018-09-25

(33)【優先権主張国・地域又は機関】JP

【前置審査】

(73)【特許権者】

【識別番号】000241463

【氏名又は名称】豊田合成株式会社

(74)【代理人】

【識別番号】110000028

【氏名又は名称】弁理士法人明成国際特許事務所

(72)【発明者】

【氏名】安西 孝太

(72)【発明者】

【氏名】岡 徹

(72)【発明者】

【氏名】長谷川 一也

【審査官】恩田 和彦

(56)【参考文献】

【文献】米国特許出願公開第２０１４／００４８９０２（ＵＳ，Ａ１）

【文献】特開２０１３－１０２０８７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０２６１６７３（ＵＳ，Ａ１）

【文献】特表２００３－５２６９４９（ＪＰ，Ａ）

【文献】特開２００３－３１８３８９（ＪＰ，Ａ）

【文献】特開２０１０－１８２８８１（ＪＰ，Ａ）

【文献】特許第６３２７３７８（ＪＰ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／８７２

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／４７

Ｈ０１Ｌ ２９／８６８

(57)【特許請求の範囲】

【請求項1】

半導体装置の製造方法であって、
ｎ型不純物を含有する窒化ガリウム（ＧａＮ）系のｎ型半導体層を形成することと、
前記ｎ型半導体層の表面上に、ｐ型不純物を含有する窒化ガリウム（ＧａＮ）系のｐ型半導体層を形成することと、
前記ｐ型半導体層の表面の一部からｐ型不純物をイオン注入することと、
熱処理によって、イオン注入された不純物を活性化させた注入領域を形成するとともに、前記注入領域の下方に位置する前記ｎ型半導体層に対して前記ｐ型半導体層に含まれるｐ型不純物を拡散させることによってｐ型不純物拡散領域を形成することと、
前記ｐ型不純物拡散領域が形成された範囲とは異なる範囲の前記ｎ型半導体層が少なくとも露出するように前記ｐ型半導体層をエッチングすることと、
前記ｐ型半導体層がエッチングされて露出した前記ｎ型半導体層および前記ｐ型半導体層に接触する金属電極を形成することと、を備える、半導体装置の製造方法。

【請求項2】

半導体装置の製造方法であって、
ｎ型不純物を含有する窒化ガリウム（ＧａＮ）系のｎ型半導体層を形成することと、
前記ｎ型半導体層の表面上に、ｐ型不純物を含有する窒化ガリウム（ＧａＮ）系のｐ型半導体層を形成することと、
前記ｐ型半導体層の表面の一部から不純物をイオン注入することと、
熱処理によって、イオン注入された不純物を活性化させた注入領域を形成するとともに、前記注入領域の下方に位置する前記ｎ型半導体層に対して前記ｐ型半導体層に含まれるｐ型不純物を拡散させることによってｐ型不純物拡散領域を形成することと、
前記ｐ型不純物拡散領域が形成された範囲とは異なる範囲の前記ｎ型半導体層が少なくとも露出するように前記ｐ型半導体層をエッチングすることと、
前記ｐ型半導体層がエッチングされて露出した前記ｎ型半導体層および前記ｐ型半導体層に接触する金属電極を形成することと、を備え、
さらに、
前記熱処理と前記ｐ型半導体層のエッチングとの間において、前記ｐ型半導体層の表面から積層方向において少なくとも前記注入領域が形成されている部分を含んだ前記ｐ型半導体層をエッチングすることを備える、半導体装置の製造方法。

【請求項3】

請求項１に記載の半導体装置の製造方法であって、
前記ｐ型半導体層のエッチングは、前記ｐ型半導体層の表面のうち少なくとも一部にマスクを形成したのち、前記ｐ型半導体層をエッチングする、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置には、ｐｎ接合ダイオードとショットキーバリアダイオードとが並列に設けられたジャンクションバリアショットキーダイオード構造を備えるものがある。このような半導体装置の製造方法には、ｎ型不純物を含有するｎ型半導体層およびｐ型不純物を含有するｐ型半導体層を積層させたのちに、ｐ型半導体層の一部をエッチングによりｎ型半導体層とｐ型半導体層との界面まで除去してｎ型半導体層を露出させる工程を含むものがある（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００７－４８７８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１の製造方法において、ｎ型半導体層とｐ型半導体層との界面まで精度良くエッチングすることは技術的に難しいために、界面よりｎ型半導体層の側にエッチングされることによって、ｐ型半導体層が存在する位置より深い位置にｎ型半導体層の一部が窪んで角部が形成されることがある。このような場合、その角部に電界集中が発生して逆方向リーク電流を増加させる原因となる虞がある。このような課題を解決するために、ジャンクションバリアショットキーダイオード構造を備える半導体装置の製造方法において、ｐ型半導体層より深い位置にｎ型半導体層の一部が窪んで角部が形成されることを抑制できる技術が望まれていた。

【課題を解決するための手段】

【0005】

本発明は、以下の形態として実現することが可能である。
半導体装置の製造方法であって、
ｎ型不純物を含有する窒化ガリウム（ＧａＮ）系のｎ型半導体層を形成することと、
前記ｎ型半導体層の表面の一部に第１マスクを形成したのち前記第１マスクに覆われていない部分をエッチングして溝部を形成することと、
前記第１マスクを除去することと、
前記第１マスクを除去したのち、前記溝部を含む前記ｎ型半導体層の表面上に、ｐ型不純物を含有する窒化ガリウム（ＧａＮ）系のｐ型半導体層を形成することと、
前記溝部が形成された範囲とは異なる範囲の前記ｎ型半導体層が少なくとも露出するように前記ｐ型半導体層を少なくとも前記溝部の端までエッチングすることと、
前記ｐ型半導体層がエッチングされて露出した前記ｎ型半導体層および前記ｐ型半導体層に接触する金属電極を形成することと、を備える、半導体装置の製造方法。
半導体装置の製造方法であって、
ｎ型不純物を含有する窒化ガリウム（ＧａＮ）系のｎ型半導体層を形成することと、
前記ｎ型半導体層の表面上に、ｐ型不純物を含有する窒化ガリウム（ＧａＮ）系のｐ型半導体層を形成することと、
前記ｐ型半導体層の表面の一部からｐ型不純物をイオン注入することと、
熱処理によって、イオン注入された不純物を活性化させた注入領域を形成するとともに、前記注入領域の下方に位置する前記ｎ型半導体層に対して前記ｐ型半導体層に含まれるｐ型不純物を拡散させることによってｐ型不純物拡散領域を形成することと、
前記ｐ型不純物拡散領域が形成された範囲とは異なる範囲の前記ｎ型半導体層が少なくとも露出するように前記ｐ型半導体層をエッチングすることと、
前記ｐ型半導体層がエッチングされて露出した前記ｎ型半導体層および前記ｐ型半導体層に接触する金属電極を形成することと、を備える、半導体装置の製造方法。
半導体装置の製造方法であって、
ｎ型不純物を含有する窒化ガリウム（ＧａＮ）系のｎ型半導体層を形成することと、
前記ｎ型半導体層の表面の一部に第１マスクを形成したのち前記第１マスクに覆われていない部分をエッチングして溝部を形成することと、
前記第１マスクに覆われていない部分において、前記溝部から少なくとも前記ｎ型半導体層と前記第１マスクとの界面まで、ｐ型不純物を含有する窒化ガリウム（ＧａＮ）系のｐ型半導体層を形成することと、
前記第１マスクを除去することと、
前記第１マスクを除去したのち、前記ｎ型半導体層および前記ｐ型半導体層に接触する金属電極を形成することと、を備える、半導体装置の製造方法。

【0006】

（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、ｎ型不純物を含有する窒化ガリウム（ＧａＮ）系のｎ型半導体層を形成するｎ型半導体層形成工程と、前記ｎ型半導体層の表面の一部に第１マスクを形成したのち前記第１マスクに覆われていない部分をエッチングして溝部を形成する溝部形成工程と、前記第１マスクを除去する第１マスク除去工程と、前記第１マスクを除去したのち、前記溝部を含む前記ｎ型半導体層の表面上に、ｐ型不純物を含有する窒化ガリウム（ＧａＮ）系のｐ型半導体層を形成するｐ型半導体層形成工程と、前記溝部が形成された範囲とは異なる範囲の前記ｎ型半導体層が少なくとも露出するように前記ｐ型半導体層をエッチングするｎ型半導体層露出工程と、前記ｐ型半導体層がエッチングされて露出した前記ｎ型半導体層および前記ｐ型半導体層に接触する金属電極を形成する金属電極形成工程と、を備える。このような形態とすれば、溝部が形成された位置とは異なる位置のｎ型半導体層が露出する位置より深くエッチングが行われたとしても、ｐ型半導体層より深い位置にｎ型半導体層の一部が窪んで角部が形成されることを抑制できる。したがって、角部が形成されたことによる電界集中の発生を抑制できる。

【0007】

（２）本発明の他の形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、ｎ型不純物を含有する窒化ガリウム（ＧａＮ）系のｎ型半導体層を形成するｎ型半導体層形成工程と、前記ｎ型半導体層の表面上に、ｐ型不純物を含有する窒化ガリウム（ＧａＮ）系のｐ型半導体層を形成するｐ型半導体層形成工程と、前記ｐ型半導体層の表面の一部から不純物をイオン注入するイオン注入工程と、熱処理によって、イオン注入された不純物を活性化させた注入領域を形成するとともに、前記注入領域の下方に位置する前記ｎ型半導体層に対して前記ｐ型半導体層に含まれるｐ型不純物を拡散させることによってｐ型不純物拡散領域を形成する熱処理工程と、前記ｐ型不純物拡散領域が形成された範囲とは異なる範囲の前記ｎ型半導体層が少なくとも露出するように前記ｐ型半導体層をエッチングするｎ型半導体層露出工程と、前記ｐ型半導体層がエッチングされて露出した前記ｎ型半導体層および前記ｐ型半導体層に接触する金属電極を形成する金属電極形成工程と、を備える。このような形態とすれば、ｐ型不純物拡散領域が形成された範囲とは異なる範囲のｎ型半導体層が露出する位置より深くエッチングが行われたとしても、ｐ型半導体層より深い位置にｎ型半導体層の一部が窪んで角部が形成されることを抑制できる。したがって、角部が形成されたことによる電界集中の発生を抑制できる。

【0008】

（３）上記形態における半導体装置の製造方法において、さらに、前記熱処理工程と前記ｎ型半導体層露出工程との間において、前記ｐ型半導体層の表面から積層方向において少なくとも前記注入領域が形成されている部分を含んだ前記ｐ型半導体層をエッチングする表面除去工程を備えてもよい。このような形態で製造された半導体装置では、ｐ型半導体層のうちイオン注入によって注入領域の部分がダメージを受けていた場合、そのような部分を除去できることから、金属電極とｐ型半導体層との接触を良好にすることができる。

【0009】

（４）上記形態における半導体装置の製造方法において、イオン注入される前記不純物は、ｐ型不純物であってもよい。

【0010】

（５）上記形態における半導体装置の製造方法において、前記ｎ型半導体層露出工程は、前記ｐ型半導体層の表面のうち少なくとも一部にマスクを形成したのち、前記ｐ型半導体層をエッチングしてもよい。

【0011】

（６）本発明の他の形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、ｎ型不純物を含有する窒化ガリウム（ＧａＮ）系のｎ型半導体層を形成するｎ型半導体層形成工程と、前記ｎ型半導体層の表面の一部に第１マスクを形成したのち前記第１マスクに覆われていない部分をエッチングして溝部を形成する溝部形成工程と、前記溝部から少なくとも前記ｎ型半導体層と前記第１マスクとの界面まで、ｐ型不純物を含有する窒化ガリウム（ＧａＮ）系のｐ型半導体層を形成するｐ型半導体層形成工程と、前記第１マスクを除去する第１マスク除去工程と、前記第１マスクを除去したのち、前記ｎ型半導体層および前記ｐ型半導体層に接触する金属電極を形成する金属電極形成工程と、を備える。このような形態とすれば、ｐ型半導体層より深い位置にｎ型半導体層の一部が窪んで角部が形成されることを抑制できる。したがって、角部が形成されたことによる電界集中の発生を抑制できる。

【0012】

本発明の形態は、半導体装置の製造方法に限るものではなく、例えば、当該方法で製造された半導体装置や、その半導体装置を備える電力変換装置等の形態で実現することができる。また、本発明は、前述の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。

【発明の効果】

【0013】

本発明によれば、溝部が形成された位置とは異なる位置のｎ型半導体層が露出する位置より深くエッチングが行われたとしても、ｐ型半導体層より深い位置にｎ型半導体層の一部が窪んで角部が形成されることを抑制できる。したがって、角部が形成されたことによる電界集中の発生を抑制できる。

【図面の簡単な説明】

【0014】

【図1】第１実施形態の製造方法で製造される半導体装置を示す断面図である。

【図2】第１実施形態の製造方法を示す工程図である。

【図3】製造途中にある半導体装置の構成を示す断面図である。

【図4】製造途中にある半導体装置の構成を示す断面図である。

【図5】製造途中にある半導体装置の構成を示す断面図である。

【図6】製造途中にある半導体装置の構成を示す断面図である。

【図7】比較例の半導体装置の構成を示す断面図である。

【図8】第２実施形態の製造方法で製造される半導体装置を示す断面図である。

【図9】第２実施形態の製造方法を示す工程図である。

【図10】製造途中にある半導体装置の構成を示す断面図である。

【図11】製造途中にある半導体装置の構成を示す断面図である。

【図12】製造途中にある半導体装置の構成を示す断面図である。

【図13】第３実施形態の製造方法を示す工程図である。

【図14】製造途中にある半導体装置の構成を示す断面図である。

【図15】第４実施形態の製造方法で製造される半導体装置を示す断面図である。

【図16】製造途中にある半導体装置の構成を示す断面図である。

【図17】製造途中にある半導体装置の構成を示す断面図である。

【図18】第５実施形態の製造方法で製造される半導体装置を示す断面図である。

【図19】第６実施形態の製造方法で製造される半導体装置を示す断面図である。

【図20】製造途中にある半導体装置の構成を示す断面図である。

【図21】半導体装置のセル構造を示す模式図である。

【図22】半導体装置のセル構造を示す模式図である。

【図23】半導体装置のセル構造を示す模式図である。

【図24】半導体装置のセル構造を示す模式図である。

【図25】半導体装置のセル構造を示す模式図である。

【図26】半導体装置のセル構造を示す模式図である。

【図27】他の実施形態の製造方法で製造される半導体装置を示す断面図である。

【図28】他の実施形態の製造方法で製造される半導体装置を示す断面図である。

【発明を実施するための形態】

【0015】

Ａ．第１実施形態：
Ａ－１．半導体装置の構成
図１は、第１実施形態の製造方法で製造される半導体装置１０の構成を模式的に示す断面図である。図１には、半導体装置１０のうち－Ｘ軸方向側における終端部分が示されている。なお、図１以降に示された模式図は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。図１には、説明を容易にするために、相互に略直交するＸＹＺ軸が図示されている。Ｘ軸は、図１の紙面左から紙面右に向かう軸である。Ｙ軸は、図１の紙面の手前から奥に延びる軸である。Ｚ軸は、図１の紙面下から紙面上に向かう軸である。他の図のＸＹＺ軸は、図１のＸＹＺ軸に対応する。なお、本明細書において、Ｚ軸の＋方向を便宜的に「上」と呼ぶことがある。この「上」という呼称は、半導体装置１０の配置（向き）を限定するものではない。すなわち、半導体装置１０は、任意の向きに配置しうる。

【0016】

半導体装置１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０は、ジャンクションバリアショットキーダイオード構造を備える。図１には、ショットキー領域ＳＲと、ｐｎ領域ＰＮと、が示されている。本実施形態では、半導体装置１０は、電力制御に用いられ、パワーデバイスとも呼ばれる。半導体装置１０は、基板１１０と、ｎ型半導体層１２０と、溝部１２５と、ｐ型半導体層１３０と、金属電極１４０と、配線電極１５０と、表面保護膜１６０と、裏面電極１７０と、を備える。

【0017】

基板１１０およびｎ型半導体層１２０は、Ｘ軸及びＹ軸に沿って広がる板状の半導体である。本実施形態では、基板１１０およびｎ型半導体層１２０は、窒化ガリウム（ＧａＮ）系の半導体である。窒化ガリウム系の半導体（ＧａＮ）としては、窒化ガリウム（ＧａＮ）のほか、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）などが例示できる。なお、電力制御用の半導体装置に用いる観点から、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）が好ましい。本実施形態では、窒化ガリウム（ＧａＮ）を用いる。なお、本実施形態の効果を奏する範囲において、窒化ガリウム（ＧａＮ）の一部をアルミニウム（Ａｌ）やインジウム（Ｉｎ）などの他のIII族元素に置換してもよく、他の不純物を含んでいてもよい。

【0018】

基板１１０は、ｎ型不純物を含有する半導体である。基板１１０は、ｎ型の特性を有するｎ型半導体である。基板１１０は、ケイ素（Ｓｉ）をｎ型不純物として含有する。基板１１０に含まれるシリコン（Ｓｉ）濃度は、１Ｅ１８ｃｍ^－３である。なお、１Ｅ１８との記載は、１×１０^１８を示す。他の実施形態では、基板１１０に含まれるシリコン（Ｓｉ）濃度は、１Ｅ１８ｃｍ^－３から１Ｅ２０ｃｍ^－３までの範囲内の任意の値から選択されてもよい。また、他の実施形態では、基板１１０は、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などの他のｎ型不純物を含有してもよい。

【0019】

ｎ型半導体層１２０は、基板１１０の上に位置する。ｎ型半導体層１２０は、ｎ型不純物を含有する半導体である。ｎ型半導体層１２０は、ケイ素（Ｓｉ）をｎ型不純物として含有する。ｎ型半導体層１２０に含まれるシリコン（Ｓｉ）濃度は、１Ｅ１６ｃｍ^－３である。他の実施形態では、ｎ型半導体層１２０に含まれるシリコン（Ｓｉ）濃度は、１Ｅ１５ｃｍ^－３から１Ｅ１７ｃｍ^－３までの範囲内の任意の値から選択されてもよい。他の実施形態では、ｎ型半導体層１２０は、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などの他のｎ型不純物を含有してもよい。

【0020】

溝部１２５は、ｎ型半導体層１２０内に底部が位置する溝部である。溝部１２５は、ｎ型半導体層１２０に対するドライエッチングによって形成された構造である。溝部１２５の深さは、１．０μｍである。他の実施形態では、溝部１２５の深さは、０．１μｍ以上３．０μｍ以下の範囲内の任意の値から選択されてもよい。

【0021】

ｐ型半導体層１３０は、ｎ型半導体層１２０のうち溝部１２５の上に位置する。ｐ型半導体層１３０は、ｐ型不純物を含有する半導体である。ｐ型半導体層１３０は、マグネシウム（Ｍｇ）をｐ型不純物として含有する。ｐ型半導体層１３０に含まれるマグネシウム（Ｍｇ）濃度は、１Ｅ１９ｃｍ^－３である。他の実施形態では、ｐ型半導体層１３０に含まれるマグネシウム（Ｍｇ）濃度は、１Ｅ１７ｃｍ^－３から１Ｅ２２ｃｍ^－３までの範囲内の任意の値から選択されてもよい。他の実施形態では、ｐ型半導体層１３０は、亜鉛（Ｚｎ）、ベリリウム（Ｂｅ）、カルシウム（Ｃａ）のうちいずれかをｐ型不純物として含有してもよい。

【0022】

金属電極１４０は、ｎ型半導体層１２０およびｐ型半導体層１３０の上に配される。また、金属電極１４０は、半導体装置１０の＋Ｘ軸方向側および－Ｘ軸方向側における終端部分では、ｐ型半導体層１３０の一部の上に配される。金属電極１４０は、ｎ型半導体層１２０とショットキー接合する電極である。ここでいうショットキー接合する電極とは、ｎ型半導体層１２０における電子親和力と金属電極１４０として用いる金属の仕事関数との差が０．５ｅＶ以上の電極のことをいう。金属電極１４０は、－Ｚ軸方向側から順に、厚さ１００ｎｍのニッケル（Ｎｉ）、厚さ１００ｎｍのパラジウム（Ｐｄ）、を積層して構成される。ここでいう厚さは、Ｚ軸方向における長さのことである。他の実施形態では、金属電極１４０は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、イリジウム（Ｉｒ）のうち少なくとも１種の単層から構成されてもよいし、これら金属の中から選択された金属を積層して構成されてもよい。

【0023】

配線電極１５０は、金属電極１４０およびｐ型半導体層１３０の一部の上に配される。配線電極１５０は、－Ｚ軸方向側から順に、厚さ３５ｎｍの窒化チタン（ＴｉＮ）、厚さ２０００ｎｍのＡｌ－Ｓｉ系合金、を積層して構成される。他の実施形態では、配線電極１５０は、アルミニウム（Ａｌ）、Ａｌ－Ｃｕ系合金、Ａｌ－Ｓｉ－Ｃｕ系合金または、金（Ａｕ）、銅（Ｃｕ）のうち少なくとも一種を含んで構成されていてもよい。配線電極１５０は、金属電極１４０と電気的に接続されたアノード電極である。

【0024】

表面保護膜１６０は、半導体装置１０の＋Ｘ軸方向側および－Ｘ軸方向側における終端部分において、配線電極１５０の一部およびｐ型半導体層１３０の一部の上に配される。表面保護膜１６０は、電気絶縁性を有する膜である。表面保護膜１６０は、厚さ５００ｎｍの窒化シリコン（ＳｉＮ）で構成される。他の実施形態では、表面保護膜１６０は、酸化シリコン（ＳｉＯ₂）などとの積層で構成されてもよいし、シリコン（Ｓｉ）を含む酸窒化物やポリイミドから構成されてもよい。

【0025】

裏面電極１７０は、基板１１０の－Ｚ軸方向側にオーミック接合された電極である。裏面電極１７０は、＋Ｚ軸方向側から順に、厚さ３０ｎｍのチタン（Ｔｉ）、厚さ３００ｎｍのＡｌ－Ｓｉ系合金、を積層した後に熱処理によって合金化した電極である。熱処理温度は、４５０℃である。他の実施形態では、熱処理温度は、３５０℃以上５５０℃以下の任意の値から選択されてもよい。熱処理時間は、３０分である。他の実施形態では、熱処理時間は、５分以上６０分以下の任意の値から選択されてもよい。他の実施形態では、裏面電極１７０の－Ｚ軸方向側の表面は、銀（Ａｇ）で成膜してもよいし、窒化チタン（ＴｉＮ）で構成されるバリアメタル層が積層されてもよい。裏面電極１７０は、ジャンクションバリアショットキーダイオードとしての半導体装置１０のカソード電極となる。

【0026】

Ａ－２．半導体装置の製造方法
図２は、半導体装置１０の製造方法を示す工程図である。図３は、製造途中にある半導体装置１０ｐ１の構成を模式的に示す断面図である。図３は、図２の工程Ｐ１１０および工程Ｐ１２０を経てから、工程Ｐ１３０の途中において第１マスク５１０が形成された半導体装置１０ｐ１の構成を示している。まず、製造者は、基板１１０を準備する基板準備工程を行う（工程Ｐ１１０）。次に、製造者は、ｎ型半導体層形成工程を行う（工程Ｐ１２０）。ｎ型半導体層形成工程（工程Ｐ１２０）では、基板１１０の上に、ｎ型半導体層１２０を形成する。製造者は、有機金属気相成長法（ＭＯＣＶＤ）を用いて、ｎ型半導体層形成工程（工程Ｐ１２０）を行う。ｎ型半導体層形成工程（工程Ｐ１２０）の後、製造者は、溝部形成工程（工程Ｐ１３０）を行う。溝部形成工程（工程Ｐ１３０）において、製造者は、ｎ型半導体層１２０の表面の一部に第１マスク５１０を形成したのち第１マスク５１０に覆われていない部分をドライエッチングして溝部１２５を形成する。本実施形態では、ドライエッチングは、Ｃｌ系のエッチングガスを用いて実行される。

【0027】

図３に示された半導体装置１０ｐ１には、工程Ｐ１１０および工程Ｐ１２０を経たことによって、基板１１０の上にｎ型半導体層１２０が形成される。また、半導体装置１０ｐ１のうちｎ型半導体層１２０の＋Ｚ軸方向側の表面には、工程Ｐ１３０においてドライエッチングを行う前処理として、第１マスク５１０が間隔をあけて形成されている。この間隔をあけた部分のｎ型半導体層１２０の位置に溝部１２５が形成される。ドライエッチングの後には、水酸化テトラメチルアンモニウム（ＴＭＡＨ）などのアルカリ性溶液でウェットエッチングを行ってもよい。

【0028】

図４は、製造途中にある半導体装置１０ｐ２の構成を模式的に示す断面図である。図４は、工程Ｐ１４０を終えた後の半導体装置１０ｐ２の構成を示している。溝部１２５を形成した後（工程Ｐ１３０）、製造者は、第１マスク５１０を除去する第１マスク除去工程を行う（工程Ｐ１３５）。次に、製造者は、ｐ型半導体層形成工程を行う（工程Ｐ１４０）。ｐ型半導体層形成工程（工程Ｐ１４０）では、溝部１２５を含むｎ型半導体層１２０の表面上に、ｐ型半導体層１３０ｐを形成する。図４に示された半導体装置１０ｐ２において、ｎ型半導体層１２０の上には、工程Ｐ１４０を経て、ｐ型半導体層１３０ｐが形成されている。

【0029】

図５は、製造途中にある半導体装置１０ｐ３の構成を模式的に示す断面図である。図５は、工程Ｐ１５０を終えた後の半導体装置１０ｐ３の構成を示している。ｐ型半導体層１３０ｐを形成した後（工程Ｐ１４０）、製造者は、ｎ型半導体層露出工程を行う（工程Ｐ１５０）。ｎ型半導体層露出工程（工程Ｐ１５０）では、積層方向であるＺ軸方向において溝部１２５が存在する範囲Ｒ１内のｐ型半導体層１３０ｐの表面の全体に第２マスク５２０を形成したのち、範囲Ｒ１とは異なる範囲Ｒ２のｎ型半導体層１２０が露出するように第２マスク５２０に覆われていない部分のｐ型半導体層１３０ｐをドライエッチングする。他の実施形態では、範囲Ｒ１内のｐ型半導体層１３０ｐの一部に第２マスク５２０を形成したのち、ドライエッチングを行ってもよい。図５に示された半導体装置１０ｐ３では、工程Ｐ１５０を経て、範囲Ｒ２におけるｎ型半導体層１２０が＋Ｚ軸方向側に露出している。また、溝部１２５の上には、ｐ型半導体層１３０が形成されている。ｎ型半導体層露出工程（工程Ｐ１５０）では、溝部形成工程（工程Ｐ１３０）と同様に、ドライエッチングの後には、水酸化テトラメチルアンモニウム（ＴＭＡＨ）などのアルカリ性溶液でウェットエッチングを行ってもよい。

【0030】

図６は、製造途中にある半導体装置１０ｐ４の構成を模式的に示す断面図である。図６は、工程Ｐ１６０を終えた後の半導体装置１０ｐ４の構成を示している。ｎ型半導体層１２０を露出した後（工程Ｐ１５０）、製造者は、第２マスク５２０を除去する第２マスク除去工程を行う（工程Ｐ１５５）。次に、製造者は、金属電極形成工程を行う（工程Ｐ１６０）。金属電極形成工程（工程Ｐ１６０）では、露出したｎ型半導体層１２０およびｐ型半導体層１３０に接触する金属電極１４０が形成される。金属電極１４０は、レジストマスクを用いたリフトオフ法により形成される。他の実施形態では、金属電極１４０は、第２マスク除去工程（工程Ｐ１５５）を終えた半導体装置の＋Ｚ軸方向側の表面全体に対して金属電極を形成した後に、エッチングやイオンミリングなどで加工することによって形成されてもよい。図６に示された半導体装置１０ｐ４には、工程Ｐ１６０を経て、露出したｎ型半導体層１２０およびｐ型半導体層１３０の上に、金属電極１４０が形成されている。

【0031】

金属電極１４０を形成した後（工程Ｐ１６０）、製造者は、配線電極形成工程を行う（工程Ｐ１７０）。配線電極形成工程（工程Ｐ１７０）では、金属電極１４０およびｐ型半導体層１３０の一部の上に配線電極１５０が形成される。次に、製造者は、表面保護膜形成工程を行う（工程Ｐ１８０）。表面保護膜形成工程（工程Ｐ１８０）では、工程Ｐ１７０を経た製造途中の半導体装置の＋Ｘ軸方向側および－Ｘ軸方向側における終端部分において、配線電極１５０の一部およびｐ型半導体層１３０の一部の上に、表面保護膜１６０が形成される。次に、製造者は、裏面電極形成工程を行う（工程Ｐ１９０）。裏面電極形成工程（工程Ｐ１９０）では、基板１１０の－Ｚ軸方向側に、裏面電極１７０が形成される。図２に示された工程Ｐ１１０から工程Ｐ１９０を経て、図１の半導体装置１０が完成する。

【0032】

以上説明した第１実施形態の製造方法によれば、溝部１２５が形成された位置（範囲Ｒ１）とは異なる位置（範囲Ｒ２）のｎ型半導体層１２０が＋Ｚ軸方向側に露出する位置より深くエッチングが行われたとしても、ｐ型半導体層１３０より深い位置にｎ型半導体層１２０の一部が窪んで角部が形成されることを抑制できる。したがって、角部が形成されたことによる電界集中の発生を抑制できる。角部については、図７において説明する。

【0033】

図７は、比較例の半導体装置１０ｃｐの構成を示す断面図である。図７には、比較例の半導体装置１０ｃｐのうち－Ｘ軸方向側における終端部分が示されている。図７に示された半導体装置１０ｃｐは、理解を容易にするために、ｎ型半導体層１２０ｃｐと、ｐ型半導体層１３０と、のみに符号を付した。範囲ＲＤ内のｎ型半導体層１２０ｃｐは、ｐ型半導体層１３０より深い位置に窪んでいる。ここでいう深い位置とは、－Ｚ軸方向側の位置ということである。角部ＡＧは、ｐ型半導体層１３０より深い位置にｎ型半導体層１２０ｃｐの一部が窪んで形成された角部である。このような角部ＡＧには電界集中が発生しやすいため、逆方向リーク電流を増加させる原因となる虞がある。これに対して、第１実施形態の製造方法で製造された半導体装置１０では、角部ＡＧが形成されることを抑制できる。したがって、角部ＡＧが形成されたことによる電界集中の発生を抑制できる。

【0034】

Ｂ．第２実施形態：
Ｂ－１．半導体装置の構成
図８は、第２実施形態の製造方法で製造される半導体装置２０の構成を模式的に示す断面図である。半導体装置２０は、第１実施形態の製造方法で製造される半導体装置１０と比べて、ｐ型半導体層１３０ａの構造がｐ型半導体層１３０とは異なる点を除き、他の構造は半導体装置１０と同じである。なお、半導体装置１０と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。

【0035】

ｐ型半導体層１３０ａは、ｐ型半導体層１３０と同様に、マグネシウム（Ｍｇ）をｐ型不純物として含有する半導体である。ｐ型半導体層１３０ａは、下層１３２と、上層１３４とを有する。ｐ型不純物として上層１３４に含まれるマグネシウム（Ｍｇ）濃度は、下層１３２のマグネシウム（Ｍｇ）濃度より高い。

【0036】

Ｂ－２．半導体装置の製造方法
図９は、半導体装置２０の製造方法を示す工程図である。図１０は、製造途中にある半導体装置２０ｐ１の構成を模式的に示す断面図である。図１０は、工程Ｐ２１０、工程Ｐ２２０および工程Ｐ２３０を経て、工程Ｐ２３５を終えた後の半導体装置２０ｐ１の構成を示している。第２実施形態の製造方法を構成する基板準備工程（工程Ｐ２１０）およびｎ型半導体層形成工程（工程Ｐ２２０）は、第１実施形態の製造方法を構成する基板準備工程（工程Ｐ１１０）およびｎ型半導体層形成工程（工程Ｐ１２０）と同じである。

【0037】

ｎ型半導体層１２０が形成された後（工程Ｐ２２０）、製造者は、ｐ型半導体層形成工程を行う（工程Ｐ２３０）。ｐ型半導体層形成工程（工程Ｐ２３０）では、ｎ型半導体層１２０の上に、ｐ型半導体層１３２ｐを形成する。ｐ型半導体層１３２ｐが形成された後（工程Ｐ２３０）、製造者は、イオン注入工程を行う（工程Ｐ２３５）。イオン注入工程（工程Ｐ２３５）では、ｐ型半導体層１３２ｐの上からｐ型不純物がイオン注入される。イオン注入されるｐ型不純物は、マグネシウム（Ｍｇ）である。製造者は、工程Ｐ２３５を行う際に、ｐ型半導体層１３２ｐの上にマスク５３０を形成してから、ｐ型半導体層１３２ｐにｐ型不純物をイオン注入する。このとき、ｐ型半導体層１３２ｐの上に、スルー膜として酸化アルミニウム（Ａｌ₂Ｏ₃）や窒化アルミニウム（ＡｌＮ）などの膜を形成してから、そのスルー膜の上にマスク５３０を形成してもよい。図１０に示された半導体装置２０ｐ１には、工程Ｐ２３５を経て、マスク５３０に覆われていない部分のｐ型半導体層１３２ｐの表面からｐ型不純物がイオン注入されて、イオン注入領域１３４ｐが形成されている。イオン注入がされた後、マスク５３０は除去される。

【0038】

ｐ型半導体層１３２ｐのＺ軸方向における厚さのうち半分の位置（Ｚ軸方向における真ん中の位置）からｐ型半導体層１３２ｐの表面までの間に、イオン注入の注入プロファイルのピークが配されるようにする。このような位置にピークを配することで、イオン注入により注入された不純物が、ｎ型半導体層１２０に達することを抑制できる。また、イオン注入の注入プロファイルのピークが配される位置は、ｐ型半導体層１３２ｐのＺ軸方向における厚さのうち３分の１の位置からｐ型半導体層１３２ｐの表面までの間に配されることが望ましく、４分の１の位置からｐ型半導体層１３２ｐの表面までの間に配されることがさらに望ましい。

【0039】

本実施形態では、イオン注入時の注入エネルギーは、２５０ｋｅＶである。他の実施形態では、イオン注入時の注入エネルギーは、１０ｋｅＶ～５００ｋｅＶから任意に選択されてもよい。また、本実施形態では、イオン注入温度は、３００℃である。他の実施形態では、イオン注入温度は、２５℃以上６００℃以下の任意の値から選択されてもよい。また、本実施形態では、イオン注入時のドーズ量は、１．０×１０^１５ｃｍ^－２である。他の実施形態では、イオン注入時のドーズ量は、１．０×１０^１３ｃｍ^－２以上１．０×１０^１７ｃｍ^－２以下の任意の値から選択されてもよい。

【0040】

図１１は、製造途中にある半導体装置２０ｐ２の構成を模式的に示す断面図である。図１１は、工程Ｐ２４０を終えた後の半導体装置２０ｐ２の構成を示している。イオン注入された後（工程Ｐ２３５）、製造者は、熱処理工程を行う（工程Ｐ２４０）。熱処理工程（工程Ｐ２４０）では、熱処理によってイオン注入領域１３４ｐに含まれるｐ型不純物を活性化させるとともに、イオン注入領域１３４ｐの下方、すなわち－Ｚ軸方向側に位置するｎ型半導体層１２０に対してｐ型半導体層１３２ｐに含まれるｐ型不純物を拡散させることによってｐ型不純物拡散領域１３２ｓを形成する。熱処理温度は、１１００℃である。他の実施形態では、熱処理温度は、９００℃以上１３００℃以下の任意の値から選択されてもよい。また、熱処理時間は、６０分である。他の実施形態では、熱処理時間は、０．５分以上１２０分以下の任意の値から選択されてもよい。図１１に示された半導体装置２０ｐ２には、工程Ｐ２４０を経て、イオン注入領域１３４ｐの－Ｚ軸方向側にｐ型不純物拡散領域１３２ｓが形成されている。

【0041】

図１２は、製造途中にある半導体装置２０ｐ３の構成を模式的に示す断面図である。図１２は、工程Ｐ２５０を終えた後の半導体装置２０ｐ３の構成を示している。熱処理が行われた後（工程Ｐ２４０）、製造者は、ｎ型半導体層露出工程を行う（工程Ｐ２５０）。ｎ型半導体層露出工程（工程Ｐ２５０）では、イオン注入された範囲Ｒ３内のイオン注入領域１３４ｐのうち一部にマスク５４０を形成したのち、ｐ型不純物拡散領域１３２ｓが形成された範囲Ｒ３とは異なる範囲Ｒ４のｎ型半導体層１２０が露出するようにマスク５４０に覆われていない部分のイオン注入領域１３４ｐ、ｐ型半導体層１３２ｐおよびｎ型半導体層１２０の一部に形成されたｐ型不純物拡散領域１３２ｓをドライエッチングする。図１２に示された半導体装置２０ｐ３には、工程Ｐ２５０を経て、範囲Ｒ４におけるｎ型半導体層１２０は＋Ｚ軸方向側に露出している。また、工程Ｐ２５０を経て、半導体装置２０ｐ３には、図８に示された下層１３２および上層１３４が形成されている。ｎ型半導体層露出工程（工程Ｐ２５０）では、第１実施形態のｎ型半導体層露出工程（工程Ｐ１５０）と同様に、ドライエッチングの後には、水酸化テトラメチルアンモニウム（ＴＭＡＨ）などのアルカリ性溶液でウェットエッチングを行ってもよい。

【0042】

ｎ型半導体層１２０を露出した後（工程Ｐ２５０）、製造者は、マスク５４０を除去するマスク除去工程を行う（工程Ｐ２５５）。マスク除去工程（工程Ｐ２５５）以降の、金属電極形成工程（工程Ｐ２６０）から裏面電極形成工程（工程Ｐ２９０）までの工程は、図２に示された第１実施形態の製造方法における金属電極形成工程（工程Ｐ１６０）から裏面電極形成工程（工程Ｐ１９０）までの工程と同じである。図９に示された工程Ｐ２１０から工程Ｐ２９０を経て、図８の半導体装置２０が完成する。

【0043】

以上説明した第２実施形態の製造方法によれば、下層１３２が形成された範囲Ｒ３とは異なる範囲Ｒ４のｎ型半導体層１２０が露出する位置より深くエッチングが行われたとしても、ｐ型半導体層１３０ａより深い位置にｎ型半導体層１２０の一部が窪んで角部が形成されることを抑制できる。したがって、角部が形成されたことによる電界集中の発生を抑制できる。また、第２実施形態の製造方法により製造される半導体装置２０では、ｐ型半導体層１３０ａ全体が下層１３２のみから構成される半導体装置と比べて、金属電極１４０と上層１３４との界面における接触抵抗が低いことから、順方向（－Ｚ軸方向）に電圧を印加した際にｐｎ領域に電流を流れやすくできる。また、第２実施形態の製造方法により製造される半導体装置２０では、金属電極１４０の角部ＡＧＳ（図８）の－Ｚ軸方向側にｐ型半導体層１３０ａが配置されていることから、角部ＡＧＳ周辺での電界集中の発生を抑制することができる。

【0044】

Ｃ．第３実施形態：
Ｃ－１．半導体装置の構成
第３実施形態の製造方法で製造される半導体装置は、第１実施形態の製造方法で製造される半導体装置１０と比べて同じ構造である。

【0045】

Ｃ－２．半導体装置の製造方法
図１３は、第３実施形態の半導体装置の製造方法を示す工程図である。図１４は、製造途中にある半導体装置１０ｐ５の構成を模式的に示す断面図である。図１４は、工程Ｐ３１０、工程Ｐ３２０および工程Ｐ３３０を経て、工程Ｐ３４０を終えた後の半導体装置１０ｐ５の構成を示している。第３実施形態の製造方法を構成する基板準備工程（工程Ｐ３１０）、ｎ型半導体層形成工程（工程Ｐ３２０）および溝部形成工程（工程Ｐ３３０）は、第１実施形態の製造方法を構成する基板準備工程（工程Ｐ１１０）、ｎ型半導体層形成工程（工程Ｐ１２０）および溝部形成工程（工程Ｐ１３０）と同じである。

【0046】

図２に示された第１実施形態の製造方法では、溝部形成工程（工程Ｐ１３０）の後に、第１マスク除去工程（工程Ｐ１３５）を行ってから、ｐ型半導体層形成工程（工程Ｐ１４０）を行っていたが、第３実施形態の製造方法では、溝部形成工程（工程Ｐ３３０）の後に、第１マスク５１０を除去することなくｐ型半導体層形成工程を行う（工程Ｐ３４０）。ｐ型半導体層形成工程（工程Ｐ３４０）では、溝部１２５から第１マスク５１０とｎ型半導体層１２０との界面より＋Ｚ軸方向側までｐ型半導体層１３０を形成する。換言すれば、溝部１２５を埋めつつ、第１マスク５１０とｎ型半導体層１２０との界面より＋Ｚ軸方向側まで伸びるｐ型半導体層１３０を形成する。図１４に示された半導体装置１０ｐ５には、工程Ｐ３４０を経て、ｐ型半導体層１３０が形成されている。

【0047】

ｐ型半導体層１３０が形成された後（工程Ｐ３４０）、製造者は、第１マスク５１０を除去する第１マスク除去工程を行う（工程Ｐ３５０）。第１マスク除去工程（工程Ｐ３５０）以降の、金属電極形成工程（工程Ｐ３６０）から裏面電極形成工程（工程Ｐ３９０）までの工程は、図２に示された第１実施形態の製造方法における金属電極形成工程（工程Ｐ１６０）から裏面電極形成工程（工程Ｐ１９０）までの工程と同じである。図１３に示された工程Ｐ３１０から工程Ｐ３９０を経て、図１に示した半導体装置１０が完成する。

【0048】

以上説明した第３実施形態の製造方法によれば、ｐ型半導体層１３０より深い位置にｎ型半導体層１２０の一部が窪んで角部が形成されることを抑制できる。したがって、角部が形成されたことによる電界集中の発生を抑制できる。

【0049】

Ｄ．第４実施形態：
Ｄ－１．半導体装置の構成
図１５は、第４実施形態の製造方法で製造される半導体装置４０の構成を模式的に示す断面図である。半導体装置４０は、第１実施形態の製造方法で製造される半導体装置１０（図１）と比べて、ｐ型半導体層１３０ｂの構造がｐ型半導体層１３０とは異なる点を除き、他の構造は半導体装置１０と同じである。なお、半導体装置１０と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。

【0050】

Ｄ－２．半導体装置の製造方法
第４実施形態の製造方法は、図２に示された第１実施形態の製造方法と比べて、工程Ｐ１４０の内容および工程Ｐ１５０の内容が異なる点を除き、他の工程は第１実施形態の製造方法と同じである。ｐ型半導体層１３０ｂの形状は、図面が模式的であることから、第２実施形態の製造方法で製造される半導体装置２０（図８）が備えるｐ型半導体層１３０ａの形状と似ているように示されているが、ｐ型半導体層１３０ａが形成される過程と、ｐ型半導体層１３０ｂが形成される過程と、は異なる。

【0051】

ｐ型半導体層１３０ｂは、下層１３６と、上層１３８とを有する。ｐ型不純物として上層１３８に含まれるマグネシウム（Ｍｇ）濃度は、下層１３６のマグネシウム（Ｍｇ）濃度より高い。

【0052】

図１６は、製造途中にある半導体装置４０ｐ２の構成を模式的に示す断面図である。図１６は、第４実施形態の工程Ｐ１４０を終えた後の半導体装置４０ｐ２の構成を示している。第４実施形態のｐ型半導体層形成工程（工程Ｐ１４０）では、溝部１２５を含むｎ型半導体層１２０の表面上に、ｐ型半導体層１３６ｐを形成するとともに、ｐ型半導体層１３６ｐの表面上にｐ型半導体層１３８ｐを形成する。ｐ型不純物としてｐ型半導体層１３８ｐに含まれるマグネシウム（Ｍｇ）濃度は、ｐ型半導体層１３６ｐのマグネシウム（Ｍｇ）濃度より高い。

【0053】

図１７は、製造途中にある半導体装置４０ｐ３の構成を模式的に示す断面図である。図１７は、第４実施形態の工程Ｐ１５０を終えた後の半導体装置４０ｐ３の構成を示している。第４実施形態のｎ型半導体層露出工程（工程Ｐ１５０）では、積層方向であるＺ軸方向において溝部１２５が存在する範囲Ｒ５内のｐ型半導体層１３８ｐの表面のうち一部に第２マスク５５０を形成したのち、範囲Ｒ５とは異なる範囲Ｒ６のｎ型半導体層１２０が露出するように第２マスク５５０に覆われていない部分のｐ型半導体層１３６ｐおよびｐ型半導体層１３８ｐ、ｎ型半導体層１２０をドライエッチングする。図１７に示された半導体装置４０ｐ３には、第４実施形態の工程Ｐ１５０を経て、範囲Ｒ６におけるｎ型半導体層１２０が＋Ｚ軸方向側に露出している。また、溝部１２５の上には、ｐ型半導体層１３０ｂが形成されている。図２に示された工程Ｐ１１０から工程Ｐ１３０、上述した第４実施形態の工程Ｐ１４０および工程Ｐ１５０、図２に示された工程Ｐ１５５から工程Ｐ１９０を経て、図１５の半導体装置４０が完成する。

【0054】

以上説明した第４実施形態の製造方法によれば、溝部１２５が形成された位置（範囲Ｒ５）とは異なる位置（範囲Ｒ６）のｎ型半導体層１２０が露出する位置より深くエッチングが行われたとしても、ｐ型半導体層１３０ｂより深い位置にｎ型半導体層１２０の一部が窪んで角部が形成されることを抑制できる。したがって、角部が形成されたことによる電界集中の発生を抑制できる。また、第４実施形態の製造方法により製造される半導体装置４０では、ｐ型半導体層１３０ｂ全体が下層１３６のみから構成される半導体装置と比べて、金属電極１４０と上層１３８との界面における接触抵抗が低いことから、順方向（－Ｚ軸方向）に電圧を印加した際にｐｎ領域に電流を流れやすくできる。また、第４実施形態の製造方法により製造される半導体装置４０では、金属電極１４０の角部の－Ｚ軸方向側にｐ型半導体層１３０ｂが配置されていることから、角部周辺での電界集中の発生を抑制することができる。

【0055】

Ｅ．第５実施形態：
Ｅ－１．半導体装置の構成
図１８は、第５実施形態の製造方法で製造される半導体装置５０の構成を模式的に示す断面図である。半導体装置５０は、図１５に示された半導体装置４０と比べて、金属電極１４０ａの構造が金属電極１４０とは異なる点および絶縁膜１８０を備える点を除き、他の構造は半導体装置４０と同じである。なお、半導体装置４０と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。

【0056】

Ｅ－２．半導体装置の製造方法
第５実施形態の製造方法は、第４実施形態の製造方法と比べて、工程Ｐ１６０の内容が異なる点および絶縁膜１８０が形成される工程が追加される点を除き、他の工程は第４実施形態の製造方法と同じである。

【0057】

金属電極１４０ａは、ｎ型半導体層１２０およびｐ型半導体層１３０ｂの上に配される。また、金属電極１４０ａは、半導体装置５０の＋Ｘ軸方向側および－Ｘ軸方向側における終端部分では、ｐ型半導体層１３０ｂの一部および絶縁膜１８０の一部の上に配される。金属電極１４０ａは、第１層１４２と、第２層１４４と、を有する。

【0058】

第１層１４２は、金属電極１４０ａのうち上層１３８と接触する位置に設けられる。第１層１４２は、第１層１４２と接触する上層１３８の電子親和力より高い仕事関数を有する。第１層１４２の仕事関数は、上層１３８の電子親和力より大きい値であることが好ましい。そのような値を第１層１４２の仕事関数がとることによって、第１層１４２と上層１３８との界面における抵抗を小さくすることができるため、該界面において電流を流れやすくすることができる。

【0059】

第２層１４４の一部は、金属電極１４０ａのうちｎ型半導体層１２０と接触する位置に設けられる。第２層１４４は、ｎ型半導体層１２０の電子親和力より高い仕事関数を有する。第２層１４４の仕事関数は、ｎ型半導体層１２０の電子親和力より大きい値であることが好ましい。第２層１４４の仕事関数は、第１層１４２の仕事関数より低い値であることが好ましい。そのような値を第２層１４４の仕事関数がとることによって、ショットキー接合部分でのオン電圧を低くすることができ、順方向電流（－Ｚ軸方向に向けて流れる電流）が流れ始める時間を短くすることができる。なお、第１層１４２の仕事関数および第２層１４４の仕事関数は、いずれもｎ型半導体層１２０の電子親和力より０．５ｅＶ以上大きい。

【0060】

第１実施形態の製造方法で製造される半導体装置１０（図１）が有する金属電極１４０では、順方向（－Ｚ軸方向）に電圧を印加した際に、ｐｎ領域ＰＮでは電流が流れやすいが、ショットキー領域ＳＲでは電流が流れにくい。しかし、第５実施形態の製造方法で製造される半導体装置５０が有する金属電極１４０ａでは、ｐｎ領域での第１層１４２の仕事関数を高くするとともに、ショットキー領域での第２層１４４の仕事関数を低くする（かつ、第１層１４２の仕事関数および第２層１４４の仕事関数のいずれもｎ型半導体層１２０の電子親和力より大きい）ことによって、ｐｎ領域およびショットキー領域のいずれにおいても、電流を流れやすくできる。また、金属電極１４０ａのように、複数の層が積層された金属電極を設けることによって半導体装置の設計の幅を広げることができる。

【0061】

第５実施形態の金属電極形成工程（工程Ｐ１６０）では、第１層１４２および第２層１４４を有する金属電極１４０ａが、露出したｎ型半導体層１２０およびｐ型半導体層１３０ｂに対して形成される。金属電極１４０ａは、第１層１４２、第２層１４４の順に形成される。また、第１層１４２を形成した後であって第２層１４４を形成する前に、熱処理を行ってもよい。熱処理を行うことによって、第１層１４２と上層１３８との界面における接触抵抗を下げることができる。このときの熱処理温度は、４００℃以上７００℃以下の任意の値から選択される。また、熱処理時間は、３０秒以上１２０分以下の任意の値から選択される。第１実施形態の製造方法で製造される半導体装置１０（図１）では、金属電極１４０が形成された後に熱処理を行うと、ｐｎ領域ＰＮでは順方向電流が流れやすくなるが、ショットキー領域ＳＲでは逆方向リークが増加してしまう。しかし、第５実施形態の製造方法で製造される半導体装置５０が有する金属電極１４０ａでは、第１層１４２を形成してから熱処理をしたのち第２層１４４を形成できることから、ショットキー領域での逆方向リークを増加させることなく、ｐｎ領域での順方向電流を流れやすくできる。

【0062】

絶縁膜１８０は、半導体装置５０の＋Ｘ軸方向側および－Ｘ軸方向側における終端部分において、上層１３８と第２層１４４との間に挟まれる位置に配される。第５実施形態の製造方法では、第２マスク除去工程（工程Ｐ１５５）と金属電極形成工程（工程Ｐ１６０）との間において、絶縁膜が形成される工程が行われる。

【0063】

電界集中の緩和効果および順方向電流の流れやすさといった電気的特性やプロセスの制約上、半導体装置５０の寸法は、以下のようにすることが好ましい。すなわち、距離Ｗ１および距離Ｗ２は、距離Ｗ１が距離Ｗ２よりも大きく、且つ、共に１μｍ以上１０μｍ以下の任意の値から選択されることが好ましい。また、距離Ｗ３についても、１μｍ以上１０μｍ以下の任意の値から選択されることが好ましい。また、距離ｄ１および距離ｄ２は、距離ｄ１が距離ｄ２よりも大きい方が好ましい。また、距離ｄ１は、０．５μｍ以上１０μｍ以下の任意の値から選択されることが好ましく、距離ｄ２は、０．１μｍ以上５μｍ以下の任意の値から選択されることが好ましい。また、他の実施形態では、半導体装置５０は、用途に応じて、上層１３８および第１層１４２を省いて、その部分を下層１３６および第２層１４４で埋めた構造であってもよい。

【0064】

以上説明した第５実施形態の製造方法で製造された半導体装置５０においても、ｐ型半導体層１３０ｂより深い位置にｎ型半導体層１２０の一部が窪んで角部が形成されることを抑制できる。したがって、角部が形成されたことによる電界集中の発生を抑制できる。また、絶縁膜１８０が形成されていることにより、半導体装置５０の＋Ｘ軸方向側および－Ｘ軸方向側における終端部分での電界集中の発生をより緩和することができる。第５実施形態の製造方法で製造された半導体装置５０が備える第１層１４２および第２層１４４を有する金属電極１４０ａと絶縁膜１８０とは、本明細書に説明されている他の実施形態の製造方法で製造される半導体装置に備えられていてもよい。

【0065】

Ｆ．第６実施形態：
Ｆ－１．半導体装置の構成
図１９は、第６実施形態の製造方法で製造される半導体装置６０の構成を模式的に示す断面図である。半導体装置６０は、第２実施形態の製造方法で製造される半導体装置２０（図８）と比べて、ｐ型半導体層１３０ｃの構造がｐ型半導体層１３０ａとは異なる点を除き、他の構造は半導体装置２０と同じである。なお、半導体装置２０と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。

【0066】

Ｆ－２．半導体装置の製造方法
第６実施形態の製造方法は、図９に示された第２実施形態の製造方法と比べて、工程Ｐ２４０と工程Ｐ２５０との間において、表面除去工程を備える点を除き、他の工程は第２実施形態の製造方法と同じである。

【0067】

図２０は、製造途中にある半導体装置６０ｐ２の構成を模式的に示す断面図である。図２０は、第６実施形態の工程Ｐ２４０を経て表面除去工程を終えた後の半導体装置６０ｐ２の構成を示している。第６実施形態の表面除去工程では、工程Ｐ２４０を経た製造途中の半導体装置（図１１に示された半導体装置２０ｐ２）において、ｐ型半導体層１３２ｐの表面から積層方向であるＺ軸方向において、イオン注入領域１３４ｐが形成されている部分を含んだｐ型半導体層１３２ｐをエッチングする。このとき、ｐ型半導体層１３２ｐは、Ｘ軸及びＹ軸に沿って全体にエッチングされる。図２０に示された半導体装置６０ｐ２には、工程Ｐ２４０および表面除去工程を経て、イオン注入領域１３４ｐが含まれている部分が除去されたｐ型半導体層１３２ｐが示されている。表面除去工程以降の工程は、第２実施形態の製造方法における工程Ｐ２５０以降の工程と同じである。図９に示された工程Ｐ２１０から工程Ｐ２４０、表面除去工程、図９に示された工程Ｐ２５０から工程Ｐ２９０を経て、図１９の半導体装置６０が完成する。

【0068】

以上説明した第６実施形態の製造方法で製造された半導体装置６０では、ｐ型半導体層１３２ｐのうちイオン注入によってイオン注入領域１３４ｐがダメージを受けていた場合、そのような部分を除去できることから、金属電極１４０とｐ型半導体層１３０ｃとの接触を良好にすることができる。

【0069】

Ｇ．他の実施形態：
図２１は、第１実施形態の製造方法で製造された半導体装置１０を＋Ｚ軸方向から見た模式図である。図２１に示された半導体装置１０は、＋Ｚ軸方向から見て正六角形を成す複数のセルＣＬ１がＸ軸方向およびＹ軸方向へと規則的に並ぶ構造を有する。図２１には、ショットキー領域ＳＲと、ｐｎ領域ＰＮと、が示されている。上述の各実施形態の製造方法で製造される半導体装置のセルの形状は、図２１に示された形状に限られず、図２２および図２３に示された半導体装置１０ａおよび１０ｂが有するセルＣＬ２もしくはセルＣＬ３のような形状であってもよい。

【0070】

図２４から図２６は、図２１から図２３に図示された半導体装置の構造とは異なるセル構造を有する半導体装置の模式図である。図２４から図２６に示された半導体装置１０ｃ、１０ｄ、１０ｅは、それぞれ異なる形状のセルＣＬ４、セルＣＬ５およびセルＣＬ６を有する。図２４から図２６に示されたワイヤーＷＲは、セルＣＬ４、セルＣＬ５およびセルＣＬ６が備えるｐｎ領域ＰＮに接合している。図２４から図２６に示したように、半導体装置においてワイヤーＷＲが接合するｐｎ領域ＰＮは、用途や実装条件などにより形状を変更してもよい。このような形態にすることで、大きな順方向電流が流れた際に、ｐｎ領域がオンしやすくなるため、順方向サージ耐量を向上することができる。

【0071】

上述した第２実施形態の製造方法では、ｎ型半導体層露出工程（工程Ｐ２５０）において、イオン注入された範囲Ｒ３内のｐ型半導体層１３２ｐの表面のうち一部にマスク５４０を形成してからドライエッチングを行っていたが、本発明はこれに限られない。例えば、ｎ型半導体層露出工程（工程Ｐ２５０）において、イオン注入された範囲Ｒ３内のｐ型半導体層１３２ｐの表面のうち全体にマスク５４０を形成してからドライエッチングを行ってもよい。

【0072】

上述した第１実施形態の製造方法では、金属電極形成工程（工程Ｐ１６０）において、金属電極１４０は、レジストマスクを用いたリフトオフ法により形成されていたが、本発明はこれに限られない。例えば、金属電極１４０は、ＸＹ平面全体に金属電極を形成した後に、フォトレジストによるマスクパタンを形成し、不要な部分をドライエッチングやウェットエッチングやイオンミリングなどの方法を用いて除去する方法を用いてもよい。また、金属電極１４０は、ＥＢ蒸着法、抵抗加熱蒸着法およびスパッタ法により形成されてもよい。

【0073】

図２８は、他の実施形態の製造方法で製造される半導体装置７０の構成を模式的に示す断面図である。上述した第１実施形態の製造方法（図２）および第２実施形態の製造方法（図９）などでは、ｎ型半導体層露出工程（Ｐ１５０、Ｐ２５０）において、第２マスク５２０もしくはマスク５４０を形成したのち、ｐ型半導体層１３０ｐもしくはｐ型半導体層１３２ｐをドライエッチングしていたが、本発明はこれに限られない。例えば、ｎ型半導体層露出工程において、マスクを形成することなく範囲Ｒ２のｎ型半導体層１２０（図５に図示）もしくは範囲Ｒ４のｎ型半導体層１２０（図１２に図示）が露出するようにｐ型半導体層１３０ｐ全体もしくはｐ型半導体層１３２ｐ全体をドライエッチングしてもよい。たとえば、図２のｎ型半導体層露出工程Ｐ１５０に代えて、マスクを形成することなく範囲Ｒ２のｎ型半導体層１２０（図５に図示）が露出するようにｐ型半導体層１３０ｐ全体をドライエッチングすることにより、図２８に示す半導体装置７０が製造される。このような製造方法では、マスクを形成しないため、製造工程を簡略化できる。
また、このような製造方法で製造された半導体装置７０では、Ｚ軸方向においてｎ型半導体層１２０から突出していないｐ型半導体層１３０ｄが形成されることになる。このため、その後の工程で、ｐ型半導体層の段差のために微細加工が困難になることがない。また、加工形状のばらつきも低減される。その結果、たとえば、金属電極の被覆性不具合などが発生するリスクを回避できる。
第５実施形態において説明したように、電界集中を緩和するため、ｎ型半導体層１２０中のｐ型半導体層１３０ｂの下層１３６の幅Ｗ１は、ｐ型半導体層１３０ｂの上層１３８の幅Ｗ２より大きいことが好ましい（図１８に図示）。このため、ｐ型半導体層１３０ｂの幅Ｗ１の大きさは、ｐ型半導体層１３０ｂの上層１３８を形成する際の第２マスク５５０（図１７に図示）の幅Ｗ２の大きさの制約を受ける。すなわち、ｐ型半導体層１３０ｂの幅Ｗ１の大きさは、フォトリソグラフィ精度やエッチング精度の制約を受ける。しかし、図２８の実施形態においては、製造において第２マスク５５０を使用しない。このため、ｐ型半導体層１３０ｄの幅は、フォトリソグラフィ精度やエッチング精度の制約を受けずに、設定されることができる。その結果、たとえば、ｐ型半導体層１３０ｄの幅をより小さく設定し、半導体装置７０の構成をより微細にすることができる。

【0074】

上述した第２実施形態の製造方法（図９）では、イオン注入工程（工程Ｐ２３５）において、ｐ型不純物であるマグネシウム（Ｍｇ）がイオン注入されていたが、本発明はこれに限られない。例えば、イオン注入工程（工程Ｐ２３５）において、イオン注入される不純物は、窒素（Ｎ）、ケイ素（Ｓｉ）もしくは炭素（Ｃ）などであってもよい。また、これらの不純物がイオン注入された領域が含まれている部分は、第６実施形態で説明した表面除去工程によって除去されたのち、ｎ型半導体層露出工程（工程Ｐ２５０）が実行されてもよい。

【0075】

上述した第２実施形態の製造方法（図９）では、ｐ型半導体層形成工程（工程Ｐ２３０）において、ｐ型半導体層１３２ｐが形成されていたが、本発明はこれに限られない。例えば、ｐ型半導体層形成工程（工程Ｐ２３０）において形成されるｐ型半導体層は、下層および上層を有するｐ型半導体層であってもよい。ここでいう上層に含まれるｐ型不純物濃度は、下層のｐ型不純物濃度より高い。このような製造方法で製造された半導体装置では、第２実施形態の製造方法で製造された半導体装置と比べて、金属電極と上層（ｐ型半導体層）との界面における接触抵抗が低いことから、順方向（－Ｚ軸方向）に電圧を印加した際にｐｎ領域に電流を流れやすくできる。また、このとき、イオン注入工程（工程Ｐ２３５）において、イオン注入される不純物は、窒素（Ｎ）、ケイ素（Ｓｉ）もしくは炭素（Ｃ）などであってもよい。

【0076】

また、第２実施形態の製造方法（図９）において、ｐ型半導体層形成工程（工程Ｐ２３０）で上述した下層および上層を有するｐ型半導体層を形成してから、イオン注入工程（工程Ｐ２３５）を経て熱処理工程（工程Ｐ２４０）を行ったのち、ｎ型半導体層露出工程（工程Ｐ２５０）を行う前に、表面除去工程を行ってもよい。ここでいう表面除去工程では、ｐ型半導体層の表面から積層方向であるＺ軸方向において、イオン注入領域が形成されている部分を除去しつつ、上層が残るようｐ型半導体層をエッチングする。このような製造方法で製造された半導体装置では、金属電極と上層（ｐ型半導体層）との界面における接触抵抗が低いことから、順方向（－Ｚ軸方向）に電圧を印加した際にｐｎ領域に電流を流れやすくできる。また、ｐ型半導体層のうちイオン注入領域がダメージを受けていた場合、そのような部分を除去できることから、金属電極とｐ型半導体層との接触を良好にすることができる。

【0077】

上述した第３実施形態（図１３）では、ｐ型半導体層形成工程（工程Ｐ３４０）において、溝部１２５から第１マスク５１０とｎ型半導体層１２０との界面より＋Ｚ軸方向側までｐ型半導体層１３０を形成していたが、本発明はこれに限られない。例えば、ｐ型半導体層形成工程（工程Ｐ３４０）において形成されるｐ型半導体層は、下層および上層を有するｐ型半導体層であってもよい。ここでいう上層に含まれるｐ型不純物濃度は、下層のｐ型不純物濃度より高い。下層は、第１マスク５１０とｎ型半導体層１２０との界面より＋Ｚ軸方向側に形成されることが好ましい。このような製造方法で製造された半導体装置では、金属電極と上層（ｐ型半導体層）との界面における接触抵抗が低いことから、順方向（－Ｚ軸方向）に電圧を印加した際にｐｎ領域に電流を流れやすくできる。

【0078】

図２７は、他の実施形態の製造方法で製造される半導体装置５０ｂの構成を模式的に示す断面図である。上述した第５実施形態の製造方法で製造される半導体装置５０（図１８）と比べて、半導体装置５０ｂは、金属電極１４０ａの代わりに金属電極１４０ｂを備える。金属電極１４０ｂは、第１層１４２ｂと、第２層１４４ｂと、を有する。第１層１４２ｂおよび第２層１４４ｂは、第１層１４２および第２層１４４と形状が異なる点を除き、同じ構成である。このような半導体装置５０ｂでは、第５実施形態の製造方法で製造される半導体装置５０（図１８）と比べて、金属電極１４０ｂ（第１層１４２ｂ）とｐ型半導体層１３０ｂとの接触面積が大きくなることから、金属電極１４０ｂ（第１層１４２ｂ）とｐ型半導体層１３０ｂとの界面における接触抵抗が低くなる。その結果、順方向（－Ｚ軸方向）に電圧を印加した際にｐｎ領域に電流を流れやすくできる。

【0079】

本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

【符号の説明】

【0080】

１０，２０，４０，５０，６０…半導体装置、１１０…基板、１２０…ｎ型半導体層、１２５…溝部、１３０…ｐ型半導体層、１３２…下層、１３４…上層、１４０…金属電極、１４２…第１層、１４４…第２層、１５０…配線電極、１６０…表面保護膜、１７０…裏面電極、１８０…絶縁膜、５１０…第１マスク、５２０…第２マスク、５３０，５４０…マスク、５５０…第２マスク、ＰＮ…ｐｎ領域、ＳＲ…ショットキー領域、ＷＲ…ワイヤー

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】