特許 7279658 半導体光素子およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-15

(45)【発行日】2023-05-23

(54)【発明の名称】半導体光素子およびその製造方法

(51)【国際特許分類】

   H01S 5/026 20060101AFI20230516BHJP

   H01S 5/22 20060101ALI20230516BHJP

   H01S 5/343 20060101ALI20230516BHJP

【ＦＩ】

H01S5/026 618

H01S5/22

H01S5/343

【請求項の数】 10

(21)【出願番号】P 2020021506

(22)【出願日】2020-02-12

(65)【公開番号】P2021128981

(43)【公開日】2021-09-02

【審査請求日】2022-08-22

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】藤原 直樹

(72)【発明者】

【氏名】八木 英樹

(72)【発明者】

【氏名】平谷 拓生

(72)【発明者】

【氏名】菊地 健彦

(72)【発明者】

【氏名】新田 俊之

【審査官】村井 友和

(56)【参考文献】

【文献】米国特許出願公開第２０１７／０３１７４７１（ＵＳ，Ａ１）

【文献】国際公開第２０１６／１９５７０１（ＷＯ，Ａ１）

【文献】米国特許第０５５７４７４２（ＵＳ，Ａ）

【文献】特開２０１５－１７９７８３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０２７０６８４（ＵＳ，Ａ１）

【文献】特開２００３－１０１１３９（ＪＰ，Ａ）

【文献】中国特許出願公開第１４１１１１４（ＣＮ，Ａ）

【文献】特開２０１４－１７４３３５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０２２６９１８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００９／０２４５２９８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｓ ５／００－５／５０

(57)【特許請求の範囲】

【請求項1】

導波路を有するＳＯＩ基板の上に、ＩＩＩ－Ｖ族化合物半導体で形成され、順に積層された第１クラッド層、コア層および第２クラッド層を含み、光学利得を有する半導体チップを接合する工程と、
前記第２クラッド層の一部の上に第１絶縁膜を形成する工程と、
前記第２クラッド層のうち前記第１絶縁膜から露出する部分を厚さ方向の途中までエッチングする工程と、
前記第２クラッド層のうち前記第１絶縁膜に覆われた部分から、前記第２クラッド層のうち前記厚さ方向の途中までエッチングされた部分に残る、前記第２クラッド層の残存部分の一部までを覆う第２絶縁膜を形成する工程と、
前記第２クラッド層のうち前記第２絶縁膜から露出する部分および前記コア層をエッチングすることで、前記導波路の上に位置し前記導波路の延伸方向に沿って先細りの第１テーパ部を形成する工程と、を有する半導体光素子の製造方法。

【請求項2】

前記第２絶縁膜を形成する工程は、前記第２クラッド層のうち前記第１絶縁膜に覆われた部分の前記導波路の延伸方向の面、および前記第２クラッド層の前記残存部分のうち前記導波路の延伸方向に沿う部分の一部を連続的に覆い、かつ前記第２クラッド層のうち前記第１絶縁膜に覆われた部分の前記導波路の延伸方向に交差する方向の面を覆う前記第２絶縁膜を形成する工程である請求項１に記載の半導体光素子の製造方法。

【請求項3】

前記第２絶縁膜を形成する工程は、ドライエッチングにより前記第２絶縁膜をパターニングする工程を含む請求項１または請求項２に記載の半導体光素子の製造方法。

【請求項4】

前記第１テーパ部を形成する工程は、前記第２クラッド層のうち前記第２絶縁膜から露出する部分をウェットエッチングする工程と、前記ウェットエッチング後に前記コア層のうち前記第２絶縁膜から露出する部分をドライエッチングする工程とを含む請求項１から請求項３のいずれか一項に記載の半導体光素子の製造方法。

【請求項5】

前記第２クラッド層はインジウムリンを含み、
前記コア層はヒ素を含む請求項１から請求項４のいずれか一項に記載の半導体光素子の製造方法。

【請求項6】

前記第２クラッド層は前記コア層および前記第１クラッド層よりも厚い請求項１から請求項５のいずれか一項に記載の半導体光素子の製造方法。

【請求項7】

前記第２クラッド層の前記残存部分の厚さは、前記第２クラッド層の前記エッチング前の厚さの２０％以下である請求項１から請求項６のいずれか一項に記載の半導体光素子の製造方法。

【請求項8】

前記第２クラッド層を厚さ方向の途中までエッチングする工程は、前記第２クラッド層をドライエッチングする工程である請求項１から請求項７のいずれか一項に記載の半導体光素子の製造方法。

【請求項9】

前記第１クラッド層をエッチングすることで前記導波路の延伸方向に沿って先細りの第２テーパ部を形成する工程を有する請求項１から請求項８のいずれか一項に記載の半導体光素子の製造方法。

【請求項10】

導波路を有するＳＯＩ基板と、
前記ＳＯＩ基板の上に設けられ、ＩＩＩ－Ｖ族化合物半導体で形成され、順に積層された第１クラッド層、コア層および第２クラッド層を含み、光学利得を有する利得領域と、を具備し、
前記利得領域は、前記導波路の上に位置し、かつ前記導波路の延伸方向に沿って先細りのテーパ部を有し、
前記テーパ部は前記コア層および前記第２クラッド層で形成され、第１部分と第２部分とを有し、前記第２部分は前記テーパ部の先端に位置し、前記第２部分の厚さは前記第１部分の厚さより小さい半導体光素子。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は半導体光素子およびその製造方法に関するものである。

【背景技術】

【0002】

ＩＩＩ－Ｖ族化合物半導体で形成された利得領域を、導波路を形成したＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板（いわゆるシリコンフォトニクス）に接合する技術が知られている（例えば非特許文献１など）。ＳＯＩ基板にはシリコン（Ｓｉ）で形成される導波路、共振器などを設ける。ＩＩＩ－Ｖ族化合物半導体は直接遷移型であり、高い光学利得を有する。ＩＩＩ－Ｖ族化合物半導体の利得領域が出射する光は、ＳＯＩ基板の導波路を伝搬する。

【先行技術文献】

【非特許文献】

【0003】

【文献】Ｇｕａｎｇ－Ｈｕａ Ｄｕａｎ ｅｔ ａｌ． “Ｈｙｂｒｉｄ ＩＩＩ－Ｖ ｏｎ Ｓｉｌｉｃｏｎ Ｌａｓｅｒｓ ｆｏｒ Ｐｈｏｔｏｎｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｏｎ Ｓｉｌｉｃｏｎ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＥＬＥＣＴＥＤ ＴＯＰＩＣＳ ＩＮ ＱＵＡＮＴＵＭ ＥＬＥＣＴＲＯＮＩＣＳ， ＶＯＬ．２０， ＮＯ．４， ＪＵＬＹ／ＡＵＧＵＳＴ ２０１４

【発明の概要】

【発明が解決しようとする課題】

【0004】

スペクトル線幅などの光学特性、発振閾値電流、消費電力などといった半導体光素子の特性には、利得領域と導波路との結合効率が大きく影響する。利得領域の先端をテーパ形状とすることで、実効的な屈折率を緩やかに変化させ、光を利得領域から導波路へとスムーズに遷移させる。これにより高い結合効率を得ることができる。しかし所望の先端形状が得られない場合、結合効率が低下してしまう。そこで、結合効率を高めることが可能な半導体光素子およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

本開示に係る半導体光素子の製造方法は、導波路を有するＳＯＩ基板の上に、ＩＩＩ－Ｖ族化合物半導体で形成され、順に積層された第１クラッド層、コア層および第２クラッド層を含み、光学利得を有する半導体チップを接合する工程と、前記第２クラッド層の一部の上に第１絶縁膜を形成する工程と、前記第２クラッド層のうち前記第１絶縁膜から露出する部分を厚さ方向の途中までエッチングする工程と、前記第２クラッド層のうち前記第１絶縁膜に覆われた部分から、前記第２クラッド層のうち前記厚さ方向の途中までエッチングされた部分に残る、前記第２クラッド層の残存部分の一部までを覆う第２絶縁膜を形成する工程と、前記第２クラッド層のうち前記第２絶縁膜から露出する部分および前記コア層をエッチングすることで、前記導波路の上に位置し前記導波路の延伸方向に沿って先細りの第１テーパ部を形成する工程と、を有するものである。

【0006】

本開示に係る半導体光素子は、導波路を有するＳＯＩ基板と、前記ＳＯＩ基板の上に設けられ、ＩＩＩ－Ｖ族化合物半導体で形成され、順に積層された第１クラッド層、コア層および第２クラッド層を含み、光学利得を有する利得領域と、を具備し、前記利得領域は、前記導波路の上に位置し、かつ前記導波路の延伸方向に沿って先細りのテーパ部を有し、前記テーパ部は前記コア層および前記第２クラッド層で形成され、第１部分と第２部分とを有し、前記第２部分は前記テーパ部の先端に位置し、前記第２部分の厚さは前記第１部分の厚さより小さいものである。

【発明の効果】

【0007】

本開示によれば結合効率を高めることが可能である。

【図面の簡単な説明】

【0008】

【図1A】図１Ａは実施形態に係る半導体光素子を例示する平面図である。

【図1B】図１Ｂは図１Ａの線Ａ－Ａに沿った断面図である。

【図1C】図１Ｃは図１Ａの線Ｂ－Ｂに沿った断面図である。

【図2A】図２Ａは利得領域の先端を拡大した平面図である。

【図2B】図２Ｂは図２Ａの線Ｃ－Ｃに沿った断面図である。

【図3A】図３Ａは図２Ａの線Ｄ－Ｄに沿った断面図である。

【図3B】図３Ｂは線Ｅ－Ｅに沿った断面図である。

【図3C】図３Ｃは線Ｆ－Ｆに沿った断面図である。

【図3D】図３Ｄは線Ｇ－Ｇに沿った断面図である。

【図4A】図４Ａは半導体光素子の製造方法を例示する斜視図である。

【図4B】図４Ｂは半導体光素子の製造方法を例示する斜視図である。

【図5A】図５Ａは半導体光素子の製造方法を例示する平面図である。

【図5B】図５Ｂは半導体光素子の製造方法を例示する平面図である。

【図6A】図６Ａは半導体光素子の製造方法を例示する平面図である。

【図6B】図６Ｂは半導体光素子の製造方法を例示する平面図である。

【図7A】図７Ａは半導体光素子の製造方法を例示する平面図である。

【図7B】図７Ｂは半導体光素子の製造方法を例示する平面図である。

【図8A】図８Ａは半導体光素子の製造方法を例示する断面図である。

【図8B】図８Ｂは半導体光素子の製造方法を例示する断面図である。

【図8C】図８Ｃは半導体光素子の製造方法を例示する断面図である。

【図9A】図９Ａは半導体光素子の製造方法を例示する断面図である。

【図9B】図９Ｂは半導体光素子の製造方法を例示する断面図である。

【図9C】図９Ｃは半導体光素子の製造方法を例示する断面図である。

【図10】図１０は半導体光素子の製造方法を例示する断面図である。

【図11】図１１は半導体光素子の製造方法を例示する断面図である。

【図12A】図１２Ａは半導体光素子の製造方法を例示する断面図である。

【図12B】図１２Ｂは半導体光素子の製造方法を例示する断面図である。

【図12C】図１２Ｃは半導体光素子の製造方法を例示する断面図である。

【図13A】図１３Ａは半導体光素子の製造方法を例示する断面図である。

【図13B】図１３Ｂは半導体光素子の製造方法を例示する断面図である。

【図13C】図１３Ｃは半導体光素子の製造方法を例示する断面図である。

【図14A】図１４Ａは半導体光素子の製造方法を例示する断面図である。

【図14B】図１４Ｂは半導体光素子の製造方法を例示する断面図である。

【図14C】図１４Ｃは半導体光素子の製造方法を例示する断面図である。

【図15A】図１５Ａは半導体光素子の製造方法を例示する断面図である。

【図15B】図１５Ｂは半導体光素子の製造方法を例示する断面図である。

【図15C】図１５Ｃは半導体光素子の製造方法を例示する断面図である。

【図16A】図１６Ａは半導体光素子の製造方法を例示する断面図である。

【図16B】図１６Ｂは半導体光素子の製造方法を例示する断面図である。

【図16C】図１６Ｃは半導体光素子の製造方法を例示する断面図である。

【図17A】図１７Ａは比較例に係る半導体光素子の製造方法を例示する断面図である。

【図17B】図１７Ｂは比較例に係る半導体光素子の製造方法を例示する断面図である。

【図18A】図１８Ａは比較例に係る半導体光素子の製造方法を例示する断面図である。

【図18B】図１８Ｂは比較例に係る半導体光素子の製造方法を例示する断面図である。

【発明を実施するための形態】

【0009】

[本開示の実施形態の説明]
最初に本開示の実施形態の内容を列記して説明する。

【0010】

本開示の一形態は、（１）導波路を有するＳＯＩ基板の上に、ＩＩＩ－Ｖ族化合物半導体で形成され、順に積層された第１クラッド層、コア層および第２クラッド層を含み、光学利得を有する半導体チップを接合する工程と、前記第２クラッド層の一部の上に第１絶縁膜を形成する工程と、前記第２クラッド層のうち前記第１絶縁膜から露出する部分を厚さ方向の途中までエッチングする工程と、前記第２クラッド層のうち前記第１絶縁膜に覆われた部分から、前記第２クラッド層のうち前記厚さ方向の途中までエッチングされた部分に残る、前記第２クラッド層の残存部分の一部までを覆う第２絶縁膜を形成する工程と、前記第２クラッド層のうち前記第２絶縁膜から露出する部分および前記コア層をエッチングすることで、前記導波路の上に位置し前記導波路の延伸方向に沿って先細りの第１テーパ部を形成する工程と、を有する半導体光素子の製造方法である。第２クラッド層の残存部分をエッチングで除去し、その後にコア層をエッチングすることで、所望の形状の第１テーパ部を形成することができる。このため半導体チップから形成される利得領域と導波路との結合効率を高めることができる。
（２）前記第２絶縁膜を形成する工程は、前記第２クラッド層のうち前記第１絶縁膜に覆われた部分の前記導波路の延伸方向の面、および前記第２クラッド層の前記残存部分のうち前記導波路の延伸方向に沿う部分の一部を連続的に覆い、かつ前記第２クラッド層のうち前記第１絶縁膜に覆われた部分の前記導波路の延伸方向に交差する方向の面を覆う前記第２絶縁膜を形成する工程でもよい。エッチングの進行を抑制し、所望の形状の第１テーパ部を形成することができる。
（３）前記第２絶縁膜を形成する工程は、ドライエッチングにより前記第２絶縁膜をパターニングする工程を含んでもよい。ドライエッチングは厚さ方向に進み、第２絶縁膜のうち不要な部分を除去し、所望の部分は残すことができる。
（４）前記第１テーパ部を形成する工程は、前記第２クラッド層のうち前記第２絶縁膜から露出する部分をウェットエッチングする工程と、前記ウェットエッチング後に前記コア層のうち前記第２絶縁膜から露出する部分をドライエッチングする工程とを含んでもよい。ウェットエッチングは第２クラッド層に選択的に進むため、コア層に達すると停止する。コア層に対してはドライエッチングを行う。これにより所望の形状の第１テーパ部を形成することができる。
（５）前記第２クラッド層はインジウムリンを含み、前記コア層はヒ素を含んでもよい。第２クラッド層とコア層との間でウェットエッチングの選択性が高くなり、ウェットエッチングは第２クラッド層に選択的に進む。このため所望の形状の第１テーパ部を形成することができる。
（６）前記第２クラッド層は前記コア層および前記第１クラッド層よりも厚くてもよい。光がコア層から上側に漏洩しにくくなるため、光の損失を抑制することができる。第２クラッド層のエッチング後に残る残存部分を再びエッチングして除去するため、所望の形状の第１テーパ部を形成することができる。
（７）前記第２クラッド層の前記残存部分の厚さは、前記第２クラッド層の前記エッチング前の厚さの２０％以下でもよい。第２クラッド層のエッチング後に残る残存部分を再びエッチングして除去するため、所望の形状の第１テーパ部を形成することができる。
（８）前記第２クラッド層を厚さ方向の途中までエッチングする工程は、前記第２クラッド層をドライエッチングする工程でもよい。厚さ方向の途中で意図的にドライエッチングを停止することで、残存部分を残す。残存部分をエッチングで除去するため、所望の形状の第１テーパ部を形成することができる。
（９）前記第１クラッド層をエッチングすることで前記導波路の延伸方向に沿って先細りの第２テーパ部を形成する工程を有してもよい。利得領域と導波路との結合効率をより高めることができる。
（１０）導波路を有するＳＯＩ基板と、前記ＳＯＩ基板の上に設けられ、ＩＩＩ－Ｖ族化合物半導体で形成され、順に積層された第１クラッド層、コア層および第２クラッド層を含み、光学利得を有する利得領域と、を具備し、前記利得領域は、前記導波路の上に位置し、かつ前記導波路の延伸方向に沿って先細りのテーパ部を有し、前記テーパ部は前記コア層および前記第２クラッド層で形成され、第１部分と第２部分とを有し、前記第２部分は前記テーパ部の先端に位置し、前記第２部分の厚さは前記第１部分の厚さより小さい半導体光素子である。テーパ部を形成することで、利得領域と導波路との結合効率を高めることができる。

【0011】

［本開示の実施形態の詳細］
本開示の実施形態に係る半導体光素子およびその製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【0012】

（半導体光素子）
図１Ａは、実施形態に係る半導体光素子１００を例示する平面図である。図１Ｂは、図１Ａの線Ａ－Ａに沿った断面図である。図１Ｃは、図１Ａの線Ｂ－Ｂに沿った断面図である。

【0013】

図１Ａに示すように、半導体光素子１００は、基板１０および利得領域２０を備えるハイブリッド型の波長可変レーザ素子である。Ｘ軸方向、Ｙ軸方向およびＺ軸方向は互いに直交する。基板１０の上面はＸＹ平面に広がる。基板１０はＸ軸方向に延伸する辺、およびＹ軸方向に延伸する辺を有する。基板１０の上面には利得領域２０、２つのリング共振器１９、電極１７、３０および３２が設けられている。後述のように、利得領域２０は、基板１０に接合されるＩＩＩ－Ｖ族半導体チップから形成され、レーザダイオード（ＬＤ：Ｌａｓｅｒ Ｄｉｏｄｅ）として機能する。例えば基板１０上に複数の利得領域２０を設け、複数の利得領域２０のうち一部が例えば半導体光増幅器（ＳＯＡ：Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｐｔｉｃａｌ Ａｍｐｌｉｆｉｅｒ）として機能してもよい。半導体光素子１００の上面は、不図示の絶縁膜に覆われる。

【0014】

図１Ａおよび図１Ｂに示すように、基板１０は、順に積層された基板１２、酸化シリコン（ＳｉＯ_２）層１４、およびシリコン（Ｓｉ）層１６を含むＳＯＩ基板である。基板１２は、Ｓｉで形成される。ＳｉＯ_２層１４の厚さは、例えば２μｍである。Ｓｉ層１６の厚さは、例えば２２０ｎｍである。基板１０のうちＳｉ層１６には、図１Ａに示す導波路１１およびリング共振器１９が設けられている。

【0015】

図１Ｂに示すように、基板１０のＳｉ層１６の一部が導波路１１および溝１３を構成する。例えば、溝１３は、Ｓｉ層１６の上面に形成された凹部であって、Ｓｉ層１６を厚み方向に貫通するものではない。１つの導波路１１のＹ軸方向の両側に溝１３が位置する。基板１０に対する平面視において導波路１１のうち利得領域２０に重なる部分の側面は、空気に露出する。図１Ｃに示すように、導波路１１のうち利得領域２０と重ならない部分は絶縁膜３４に覆われ、両側は絶縁膜３４で埋め込まれる。Ｙ軸方向の導波路１１の幅は例えば１μｍである。溝１３の幅は例えば５μｍである。リング共振器１９の断面の図示は省略するが、Ｓｉ層１６に形成された導波路が屈曲することで、図１Ａのリング共振器１９が形成される。電極１７は、リング共振器１９の上に設けられ、例えばＴｉなどの金属で形成される。

【0016】

図１Ａに示すように、導波路１１は、Ｘ軸方向に延伸し、Ｘ軸方向の両側それぞれで２つに分岐し、リング共振器１９に光結合し、基板１０の端部に到達する。基板１０の端面には、光の反射を防止するコーティングを施す。半導体光素子１００のＸ軸方向の長さＬ１は例えば２０００μｍであり、Ｙ軸方向の長さＬ２は例えば６００μｍである。

【0017】

Ｓｉの屈折率は約３．５であり、ＳｉＯ_２の屈折率は約１．４である。これら２つの材料の屈折率差は大きい。したがって、Ｓｉで導波路１１を形成し、Ｓｉよりも屈折率の低い絶縁膜３４をクラッド層として用いることで、導波路１１への強い光閉じ込めが生じる。このため、導波路１１の曲げによる光損失が抑制され、例えば導波路１１の分岐、リング共振器１９などをＳｉ層１６に形成することができる。

【0018】

図１Ｂおよび図１Ｃに示すように、基板１０の上面に絶縁膜３４が設けられている。リング共振器１９も、図１Ｃと同様に絶縁膜３４に覆われる。図１Ｂに示すように、電極３０および３２と導波路１１との間に、ｎ型半導体層２２および絶縁膜３４が設けられている。電極３０および３２と導波路１１とは接触しない。絶縁膜３４は、例えば厚さ１．５μｍのＳｉＯ_２などの絶縁体で形成される。

【0019】

図１Ａに示すように、利得領域２０は、Ｘ軸方向に延伸し、導波路１１の上に位置し、導波路１１とエバネッセント光結合する。利得領域２０のＸ軸方向の長さＬ３は、例えば１０００μｍである。図１Ｂに示すように、利得領域２０は、基板１０の上面からＺ軸方向に突出するメサ形状を有し、基板１０側から順に積層されたｎ型半導体層２２（第１クラッド層）、コア層２４およびｐ型半導体層２６（第２クラッド層）を有する。ｎ型半導体層２２は、導波路１１および溝１３の上に位置し、コア層２４およびｐ型半導体層２６よりも広く基板１０の上に広がる。コア層２４およびｐ型半導体層２６は、導波路１１および溝１３の上に位置する。絶縁膜３４は、コア層２４およびｐ型半導体層２６の側面、および基板１０の上面を覆う。

【0020】

ｎ型半導体層２２は、例えば厚さ４００ｎｍのｎ型インジウムリン（ｎ－ＩｎＰ）で形成される。ｐ型半導体層２６は、例えば厚さ２μｍのｐ－ＩｎＰで形成される。ｎ型半導体層２２およびｐ型半導体層２６は、コア層２４に比べて低い屈折率を有し、クラッド層として機能する。

【0021】

コア層２４は、例えばノンドープのガリウムインジウム砒素リン（ｉ－ＧａＩｎＡｓＰ）などで形成され、交互に積層された複数の井戸層およびバリア層を含み、多重量子井戸構造（ＭＱＷ：Ｍｕｌｔｉ Ｑｕａｎｔｕｍ Ｗｅｌｌ）を有し、厚さは例えば３００ｎｍである。井戸層の数は、例えば８個である。コア層２４は、例えば波長１．５５μｍ付近に光学利得を有する。コア層２４中の井戸層および障壁層の数、厚さ、組成などによって、コア層２４の光学利得を調整することができる。

【0022】

電極３２は、ｎ型のオーミック電極であり、ｎ型半導体層２２の上面に設けられ、ｎ型半導体層２２に電気的に接続される。電極３０はｐ型のオーミック電極であり、ｐ型半導体層２６の上面から絶縁膜３４の上面にかけて設けられ、ｐ型半導体層２６に電気的に接続される。電極３０および３２には、プローブを接触させることができ、またボンディングワイヤを接続することもできる。

【0023】

電極３０は、例えば例えばチタン、白金および金の積層体（Ｔｉ／Ｐｔ／Ａｕ）である。電極３２は、例えば金、ゲルマニウムおよびＮｉの合金（ＡｕＧｅＮｉ）などの金属で形成される。電極３０および３２の厚さは、例えば１μｍである。電極３０および３２それぞれのＹ軸方向の幅は、例えば１００μｍ以上である。電極３０および３２にＡｕのメッキ層などを設けてもよい。

【0024】

図２Ａは、利得領域２０の先端を拡大した平面図である。図２Ｂは、図２Ａの線Ｃ－Ｃに沿った断面図である。電極３０および３２、ならびに絶縁膜３４の図示は省略している。図２Ａおよび図２Ｂに示すように、利得領域２０は、２つのテーパ部４０および４４を有する。テーパ部４０および４４は、導波路１１の上に位置し、導波路１１の延伸方向であるＸ軸方向に沿って先細りである。テーパ部４０（第１テーパ部）は、コア層２４およびｐ型半導体層２６で形成される。テーパ部４４（第２テーパ部）は、テーパ部４０よりも利得領域２０の先端側に位置し、ｎ型半導体層２２で形成される。

【0025】

テーパ部４０は、根元部４１（第１部分）および先端部４２（第２部分）を含む。先端部４２は、テーパ部４０の先端に位置し、根元部４１よりも細く、かつ薄い。根元部４１は、利得領域２０のうちテーパ部４０ではない部分と、先端部４２との間に位置する。図２Ａに示すように、導波路１１の延伸方向に沿ってテーパ部４０の根元部４１、先端部４２、およびテーパ部４４が順に並ぶ。テーパ部４０および４４それぞれの形状は、例えばＶ字状でもよいし、複数の直線を含む屈曲した形状でもよいし、曲線を含んでもよい。

【0026】

図２Ａに示すｐ型半導体層２６のテーパ部４０以外の部分におけるＹ軸方向の幅Ｗ１は例えば３μｍであり、テーパ部４０の先端の幅Ｗ４は例えば０．４μｍであり、テーパ部４０のＸ軸方向の長さＬ４は例えば７０μｍである。根元部４１の先端から先端部４２の先端までの長さＬ５は例えば５μｍである。

【0027】

図３Ａは、図２Ａの線Ｄ－Ｄに沿った断面図である。図３Ｂは、線Ｅ－Ｅに沿った断面図である。図３Ｃは、線Ｆ－Ｆに沿った断面図である。図３Ｄは、線Ｇ－Ｇに沿った断面図である。図３Ａに示すｐ型半導体層２６の幅Ｗ１は図３Ｃに示す先端部４２の幅Ｗ２より大きく、幅Ｗ２は図３Ｄに示す先端部４２の幅Ｗ３より大きい。図３Ａに示すｎ型半導体層２２からｐ型半導体層２６の上面までの高さＨ１は図３Ｃに示す先端部４２の高さＨ２より大きく、高さＨ２は図３Ｄに示す先端部４２の高さＨ３より大きい。先端部４２の幅および高さは、根元部４１から離れるほど小さくなる。図３Ｂに示すように、テーパ部４０の一部に段差４５が形成される。

【0028】

図１Ｂに示すように、利得領域２０はＺ軸方向に沿ってｐｉｎ構造を有している。電極３０に電圧を印加し、電極３２を接地することで、利得領域２０のコア層２４にキャリアを注入し、光学利得を得る。利得領域２０の両端から出射される光は、利得領域２０から導波路１１に遷移し、導波路１１を伝搬しリング共振器１９に入射する。リング共振器１９は、光の一部を利得領域２０側に反射させ、一部を透過させる。基板１０の端部に達する４つの導波路１１のすべてから光を出射することができる。通常、４つの導波路１１のうち１つに不図示の光ファイバを光学的に結合させ、当該光ファイバから取り出す光を利用する。半導体光素子１００から出射される４つの光のすべてを利用してもよい。

【0029】

リング共振器１９は、リングの長さに応じて複数の反射ピークを有する。２つのリング共振器１９のリングの長さ（周長）は互いに異なり、反射スペクトルも異なる。２つのリング共振器１９間で一致する反射ピークの波長が半導体光素子１００の発振波長となる。電極１７は、電力の入力により発熱するヒータとして機能する。電極１７によりリング共振器１９の温度を変化させることで、リング共振器１９の屈折率を変化させ、反射ピークの波長をシフトさせることが可能である。電極１７の発熱量によって発振波長は、例えば４０ｎｍの範囲で可変とすることができる。すなわち、半導体光素子１００は、ハイブリッド型の波長可変レーザ素子として機能する。

【0030】

利得領域２０のテーパ部４０および４４において、導波路１１の延伸方向に沿って実効的な屈折率を徐々に変化させることによって、利得領域２０から導波路１１にスムーズに光を遷移させることができる。テーパ部４０を精度よく成型することが結合効率の向上に有効である。

【0031】

（製造方法）
次に半導体光素子１００の製造方法を説明する。図４Ａおよび図４Ｂは、半導体光素子１００の製造方法を例示する斜視図である。図５Ａから図７Ｂは、半導体光素子１００の製造方法を例示する平面図である。図８Ａから図１６Ｃは、半導体光素子１００の製造方法を例示する断面図である。図８Ａから図１０は、Ｘ軸方向に沿った断面図である。図１１から図１６Ｃは、Ｙ軸方向に沿った断面図である。

【0032】

図４Ａおよび図４Ｂの工程の前に、ウェハ状態の基板１０のＳｉ層１６にドライエッチングを行い、導波路１１、リング共振器１９などを例えば複数形成する。例えばＩｎＰで形成された化合物半導体のウェハ（基板５２）に、有機金属気相成長法（ＯＭＶＰＥ：Ｏｒｇａｎｏｍｅｔａｌｌｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）などにより、化合物半導体層を形成する。化合物半導体層は、基板５２側から順に積層されたＧａＩｎＡｓのエッチングストップ層５４、ｐ型半導体層２６、コア層２４およびｎ型半導体層２２を含む。化合物半導体のウェハにダイシングを行い、複数の半導体チップ５０を形成する。図４Ａに示すように、１つの半導体チップ５０は、基板５２、エッチングストップ層５４、ｐ型半導体層２６、コア層２４およびｎ型半導体層２２を有する。半導体チップ５０の一辺の長さは、例えば２ｍｍである。

【0033】

図４Ａに示すように、例えば窒素（Ｎ_２）プラズマを用いた表面活性化接合法により、基板１０の導波路１１の上に半導体チップ５０を接合する。基板１０のＳｉ層１６および半導体チップ５０のｎ型半導体層２２の表面にプラズマを照射して活性化し、これらを接合する。複数の半導体チップ５０を不図示の受け皿（サセプタ）に配置し、サセプタと基板１０とを対向させ、複数の半導体チップ５０を一度に基板１０に接合することができる。図４Ｂに示すように、例えばウェットエッチングなどで基板５２およびエッチングストップ層５４を除去する。ウェットエッチング後、ｐ型半導体層２６が露出する。

【0034】

図５Ａは、基板５２およびエッチングストップ層５４のエッチング後の平面図である。図８Ａは、図５Ａの線Ｃ－Ｃに沿った断面図である。図１１は、図５Ａの線Ｄ－Ｄに沿った断面図である。図５Ａ、図８Ａおよび図１１に示すように、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによりｐ型半導体層２６の上に絶縁膜６０（第１絶縁膜）を設け、レジストパターニングおよびＣＦ（フルオロカーボン）を用いたドライエッチングまたはＢＨＦ（バッファードフッ酸）を用いたウェットエッチングなどで、絶縁膜６０をパターニングする。絶縁膜６０は、例えば厚さ５００ｎｍのＳｉＯ_２などの絶縁体で形成される。

【0035】

図５Ａに示すように、パターニング後の絶縁膜６０は、導波路１１の延伸方向であるＸ軸方向に沿って先細りのテーパ形状を有する。図５Ａにおいて、ｐ型半導体層２６の外側の領域、すなわち導波路１１およびＳｉ層１６の上にも絶縁膜６０を残存させる。絶縁膜６０が開口している部分は、ｐ型半導体層２６のうちドライエッチングを施す箇所のみである。図８Ａに示すように、ｐ型半導体層２６のうち導波路１１の延伸方向（Ｘ軸方向）側の一部は、絶縁膜６０から露出する。図１１に示すように、ｐ型半導体層２６のうち導波路１１の延伸方向に交差する側（Ｙ軸方向両側）の一部は、絶縁膜６０から露出する。絶縁膜６０をマスクとして、ｐ型半導体層２６のうち絶縁膜６０から露出する部分のドライエッチングを行う。

【0036】

ドライエッチング後の平面は、図５Ａと同様である。図８Ｂ、図１２Ａから図１２Ｃは、ｐ型半導体層２６のドライエッチング後の構成を示す図である。図８Ｂは、図５Ａの線Ｃ－Ｃに沿った断面を図示する。図１２Ａは、線Ｄ－Ｄに沿った断面を図示する。図１２Ｂは、線Ｅ－Ｅに沿った断面を図示する。図１２Ｃは、線Ｇ－Ｇに沿った断面を図示する。

【0037】

図８Ｂに示すように、ｐ型半導体層２６の絶縁膜６０下の部分はエッチングされず、メサ２１を形成する。テーパ形状の絶縁膜６０をマスクとして用いるため、メサ２１も図１２Ａから図１２Ｂにかけて先細りのテーパ形状を有する。図８Ｂ、図１２Ａから図１２Ｃに示すように、ドライエッチングは厚さ方向（Ｚ軸方向）の途中まで進行し、ｐ型半導体層２６の一部が残存する。コア層２４およびｎ型半導体層２２は、ドライエッチングされない。ｐ型半導体層２６のうち、ドライエッチングされた部分において残存する部分を、残存部分６４および６５と記載する。

【0038】

図８Ｂに示す面６６は、ドライエッチングにより形成されるｐ型半導体層２６のＸ軸側先端の面である。残存部分６４は、面６６から導波路１１の延伸方向であるＸ軸方向に向けて、裾を引くように延伸する。残存部分６４はＸ軸方向に沿って傾斜し、面６６から離れるにつれて薄くなる。図１２Ａおよび図１２Ｂに示す面６８は、ドライエッチングにより形成されるｐ型半導体層２６のＹ軸方向両側の側面である。残存部分６５は、面６８から導波路１１の延伸方向に交差するＹ軸方向の両側に向けて、裾を引くように延伸する。残存部分６５はＹ軸方向に沿って傾斜し、面６８から離れるにつれて薄くなる。

【0039】

図８Ｂおよび図１２Ａに示すｐ型半導体層２６の厚さＴ１は、前述のように例えば２μｍである。残存部分６４の厚さＴ２および残存部分６５の厚さＴ３は互いに等しい。厚さＴ２およびＴ３はそれぞれ厚さＴ１より小さく、例えば最大で厚さＴ１の１０％程度である約２００ｎｍである。

【0040】

図５Ｂ、図８Ｃ、図１３Ａから図１３Ｃに示すように、例えば原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）またはプラズマＣＶＤ法などにより、絶縁膜６２（第２絶縁膜）を形成する。絶縁膜６２は、例えば厚さ５０ｎｍのＳｉＯ_２など、絶縁体で形成される。図８Ｃは、図５Ｂの線Ｃ－Ｃに沿った断面を図示する。図１３Ａは、線Ｄ－Ｄに沿った断面を図示する。図１３Ｂは、線Ｅ－Ｅに沿った断面を図示する。図１３Ｃは、線Ｇ－Ｇに沿った断面を図示する。絶縁膜６２は、図８Ｃに示すように絶縁膜６０の上面、メサ２１の先端側の面６６および残存部分６４の上面を覆い、図１３Ａおよび図１３Ｂに示すようにメサ２１の面６８および残存部分６５の上面を覆う。

【0041】

図６Ａ、図９Ａ、図１４Ａから図１４Ｃに示すように、絶縁膜６２のパターニングを行う。具体的には、絶縁膜６２上に不図示のレジストパターンを形成し、絶縁膜６２のドライエッチングを行い、絶縁膜６２の一部を除去する。図６Ａは、絶縁膜６２のパターニング後の構成を示す平面図である。図９Ａは、図６Ａの線Ｃ－Ｃに沿った断面を図示する。図１４Ａは、線Ｄ－Ｄに沿った断面を図示する。図１４Ｂは、線Ｅ－Ｅに沿った断面を図示する。図１４Ｃは、線Ｇ－Ｇに沿った断面を図示する。図６Ａ、図１４Ａから図１４Ｃにかけて示すように、絶縁膜６２は、Ｘ軸方向に沿って先細りのテーパ形状にパターニングされる。

【0042】

図６Ａおよび図１４Ａに示すように、絶縁膜６２のうちメサ２１上の部分が一部除去され、絶縁膜６０の上面の一部が露出する。図１４Ａおよび図１４Ｂに示すように絶縁膜６２のうちメサ２１の面６８を覆う部分は残存するが、メサ２１から離れた部分は除去される。ｐ型半導体層２６の残存部分６５は、絶縁膜６２から露出する。

【0043】

図９Ａに示すように、ｐ型半導体層２６の上面および先端側の面６６は、絶縁膜６２に覆われる。図９Ａおよび図１４Ｃに示すように、絶縁膜６２のうち先端部６２ａは、面６６よりもＸ軸方向に突出し、ｐ型半導体層２６の残存部分６４のうちＸ軸方向においてメサ２１に近い部分を覆う。残存部分６４のうちメサ２１から遠い部分は、絶縁膜６２から露出する。絶縁膜６２は、ｐ型半導体層２６のうち絶縁膜６０に覆われた部分から残存部分６４の一部までを覆う。図６Ａに示すように、絶縁膜６２の先端部６２ａの幅は、絶縁膜６２の他の部分の幅より小さい。

【0044】

図６Ｂ、図９Ｂ、図１５Ａから図１５Ｃに示すように、絶縁膜６０およびパターニング後の絶縁膜６２をマスクとし、エッチャントとして塩酸およびリン酸の混合液を用いて、ｐ型半導体層２６のウェットエッチングを行う。図６Ｂは、ウェットエッチング後の平面図である。図６Ｂに示すように、ｐ型半導体層２６のうち絶縁膜６２から露出する部分がエッチングされ、コア層２４が露出する。

【0045】

図９Ｂは、図６Ｂの線Ｃ－Ｃに沿った断面を図示する。図１５Ａは、線Ｄ－Ｄに沿った断面を図示する。図１５Ｂは、線Ｅ－Ｅに沿った断面を図示する。図１５Ｃは、線Ｇ－Ｇに沿った断面を図示する。図９Ｂに示すｐ型半導体層２６の面６６は複数の結晶面を含んでおり、ウェットエッチングされやすい。面６６を絶縁膜６２により保護することで、面６６から内側へのウェットエッチングを抑制する。

【0046】

図９Ｂおよび図１５Ｃに示すように、ｐ型半導体層２６の残存部分６４のうち絶縁膜６２から露出する部分は、ウェットエッチングにより除去される。残存部分６４のうち、メサ２１に近い部分は、絶縁膜６２の先端部６２ａに保護されるため除去されない。残存部分６４の先端（先端部６２ａ下の部分）の厚さＴ４は、例えば数十ｎｍ～１００ｎｍであり、図８Ｂに示した厚さＴ２より小さい。ウェットエッチングで除去する厚さＴ４は十分薄いので、ウェットエッチングにかかる時間は十分に短い。ウェットエッチングの時間を適正にコントロールすることで、残存部分６４の薄い先端からエッチャントは浸入しにくくなる。残存部分の除去に必要なウェットエッチングの時間は、エッチャント中の塩酸とリン酸との混合比により異なる。あらかじめ実験的に調査し、厚さＴ４の残存部分６４のウェットエッチングにかかるちょうどの時間に対して、ウェットエッチングの時間を例えば５％増加させる。ウェットエッチングが残存部分６４のうち絶縁膜６２下の部分へとわずかに進む可能性はあるが、ｐ型半導体層２６のうち面６６より内側には到達することなく停止する。

【0047】

図１５Ａおよび図１５Ｂに示すように、ｐ型半導体層２６の残存部分６５は、ウェットエッチングによって除去される。面６８は、ＩｎＰの（１１０）面であり、他の結晶面に比べてウェットエッチングされにくい。したがって、面６８から内側にはウェットエッチングは進行しにくい。残存部分６４および６５が取り除かれた位置からは、コア層２４が露出する。コア層２４の上面は平坦で、傾斜の少ない水平な面になる。

【0048】

図７Ａは、コア層２４のドライエッチング後の構成を示す平面図である。図７Ａに示すように、絶縁膜６０および６２をマスクとしてコア層２４のドライエッチングを行い、テーパ部４０を形成する。図９Ｃは図７Ａの線Ｃ－Ｃに沿った断面を図示する。図１６Ａは、線Ｄ－Ｄに沿った断面を図示する。図１６Ｂは、線Ｅ－Ｅに沿った断面を図示する。図１６Ｃは、線Ｇ－Ｇに沿った断面を図示する。

【0049】

図７Ａに示すように、コア層２４のうち絶縁膜６０および６２から露出する部分はドライエッチングされ、絶縁膜６０および６２に覆われる部分はドライエッチングされない。ドライエッチング後にコア層２４が取り除かれｎ型半導体層２２が露出してもよいし、例えば数十ｎｍ程度の薄いコア層２４が残存してもよい。図９Ｃに示すように、コア層２４のＸ軸方向の先端側の面は、ｐ型半導体層２６の先端側の面と同一平面を形成する。図１６Ａから図１６Ｃに示すように、コア層２４の側面は、ｐ型半導体層２６の側面と同一平面を形成する。

【0050】

図７Ｂおよび図１０に示すように、ｎ型半導体層２２にテーパ部４４を形成する。図７Ｂは、テーパ部４４形成後の構成を示す平面図である。図１０は、図７Ｂの線Ｃ－Ｃに沿った断面を図示する。不図示のマスクをｎ型半導体層２２およびｐ型半導体層２６の上に設け、ｎ型半導体層２２のうちマスクから露出する部分を例えばドライエッチングにより除去する。これにより、ｎ型半導体層２２にテーパ部４４を形成する。図７Ｂおよび図１０に示すように、テーパ部４４は、Ｘ軸方向に沿って先細りであり、テーパ部４０とＸ軸方向に並ぶ。

【0051】

プラズマＣＶＤ法などにより図１Ｂに示した絶縁膜３４を形成し、真空蒸着法などによって電極３０および３２を形成する。ウェハ状態の基板１０にダイシング処理を行い、導波路１１、リング共振器１９および利得領域２０を含む部分を複数の半導体光素子１００を取得する。

【0052】

上記の製造方法では、半導体チップ５０を基板１０に接合した後にテーパ部４０および４４、電極３０および３２を形成する。この方法とは別の製造方法にも本実施形態は適用することができる。例えば接合よりも前に化合物半導体のウェハにテーパ部４０および４４、電極３０および３２などを形成し、その後ウェハを切断し、利得領域２０を含むチップを基板１０に接合してもよい。

【0053】

（比較例）
図１７Ａから図１８Ｂは、比較例に係る半導体光素子の製造方法を例示する断面図である。図１７Ａおよび図１７Ｂは、Ｘ軸方向に沿った断面を図示する。図１８Ａおよび図１８Ｂは、導波路１１にＹ軸方向に沿った断面を図示する。

【0054】

比較例では、ドライエッチングをｐ型半導体層２６の途中で停止させず、コア層２４を除去するまで行う。すなわち、ｐ型半導体層２６およびコア層２４を、同じ工程で一挙にドライエッチングする。図１７Ａおよび図１８Ａは、ｐ型半導体層２６のドライエッチングの途中の段階を示す。図１７Ａに示すように、ｐ型半導体層２６に残存部分７０が形成され、図１８Ａに示すように残存部分７２が形成される。残存部分７０および７２はメサ２１から裾を引いており、メサ２１に近い側で厚く、メサ２１から遠い側では薄い。

【0055】

図１７Ａおよび図１８Ａからさらにドライエッチングが進行し、図１７Ｂおよび図１８Ｂに示すようにコア層２４が除去される。ドライエッチングにより残存部分７０および７２に起因する厚さの違いがｎ型半導体層２２に生じる。すなわち、裾引き状の残存部分７０および７２内における厚さの違いがｎ型半導体層２２に転写され、ｎ型半導体層２２がメサ２１に近い側で厚く、メサ２１から遠い側では薄くなる。図１７Ｂに示すＳｉ層１６の上面からｎ型半導体層２２の上面までの厚さＴ５は、例えばドライエッチングの加工量、すなわちｐ型半導体層２６およびコア層２４の厚さの１０％程度であり、例えば２００ｎｍである。

【0056】

ｎ型半導体層２２に膜厚の変化が生じ、利得領域２０の先端の形状が設計から外れてしまう。この結果、屈折率も所望の値から外れ、利得領域２０と導波路１１都の結合効率が低下し、光の損失が増加してしまう。

【0057】

これに対して、本実施形態によれば、図８Ｂおよび図１２Ｂに示すようにｐ型半導体層２６を厚さ方向の途中までエッチングし、残存部分６４および６５を残存させる。その後、図９Ａ、図１４Ａ～図１４Ｃに示すように、ｐ型半導体層２６のうち絶縁膜６０で覆われた部分から残存部分６４の一部までを覆う絶縁膜６２を形成する。図９Ｂ、図１５Ａから図１５Ｃに示すように残存部分６４および６５のうち絶縁膜６２から露出する部分をウェットエッチングにより除去した後、コア層２４をドライエッチングする。以上の工程で図７Ａに示すテーパ部４０を形成する。

【0058】

残存部分６４および６５をウェットエッチングで取り除くことで、残存部分６４および６５に起因するｎ型半導体層２２の厚さの変化が抑制される。ｎ型半導体層２２の平坦性が確保され、ｎ型半導体層２２の上面は傾斜の抑制された水平な面になる。つまり、ｎ型半導体層２２とメサ２１の面６６との間の角度、およびｎ型半導体層２２と面６８との間の角度が９０°に近づく。この結果、所望の形状を有するテーパ部４０を形成することができ、利得領域２０の屈折率の設計からのずれが抑制される。テーパ部４０および４４において利得領域２０の実効的な屈折率が徐々に変化し、光が利得領域２０から導波路１１に遷移する。利得領域２０と導波路１１との間で例えば９０％以上の高い結合効率を得ることができる。

【0059】

図９Ａに示すように、絶縁膜６２は、ｐ型半導体層２６の先端側の面６６および残存部分６４の一部を連続的に覆い、図１４Ａおよび図１４Ｂに示すようにＹ軸方向側の面６８を覆う。

【0060】

絶縁膜６２で保護されることにより、面６６よりも内側へのウェットエッチングの進行が抑制される。面６６は図７Ａ（平面図）の根元部４１の先端形状と同じ形状に加工されており、あらゆる結晶面が露出している。このため面６６はウェットエッチングされやすい結晶面を含むが、絶縁膜６２が面６６を覆うことで面６６よりも内側へのウェットエッチングの進行が抑制される。残存部分６４のうち、メサ２１から遠い部分は絶縁膜６２から露出し、メサ２１に近い部分は絶縁膜６２で覆われる。残存部分６４のうちメサ２１に近い部分は、テーパ部４０の先端部４２となる。先端部４２はメサ２１よりも薄いため、ウェットエッチングのエッチャントが浸入しにくく、横方向のウェットエッチングが進みにくい。ウェットエッチングが先端部４２の内側にわずかに進行する可能性はあるが、ｐ型半導体層２６のうち面６６より内側の部分に達することなく停止する。この結果、テーパ部４０の形状の崩れを抑制し、高い歩留まりを実現することができる。

【0061】

テーパ部４０には根元部４１および先端部４２が形成される。先端部４２は根元部４１より細く、鋭い形状を有する。テーパ部４０に先端部４２を設けることで、先端部４２を設けない場合に比べて、利得領域２０と導波路１１との結合効率がさらに向上する。このように、実質的にはテーパ部４０を複数段に分けたことにより、テーパ部４０の実効的な屈折率変化が緩やかになる。テーパ部４０と、ｎ型半導体層２２にテーパ部４４とにより、利得領域２０と導波路１１との結合効率が向上する。テーパ部４０と、n型半導体層２２のテーパ部４４との組み合わせで、最終的な結合効率を例えばおよそ５％以下の範囲で向上できる。テーパ部４０を複数段としない場合の結合効率は９０％程度あるため、テーパ部４０を複数段とすることによる数％の向上は効果が大きい。例えば半導体光素子１００がレーザ発振し、両側のリング共振器１９間で光が一往復した場合を考える。利得領域２０の両端それぞれに２か所のテーパ部があり、両端間を光が一往復すると、当該テーパ部を４回よぎることになる。したがって、結合効率をｘ％とした場合、テーパ部で失われる光は以下の式で求められる。
（式） 損失する光＝１－（ｘ／１００）＾４
テーパ部の結合効率が９０％の場合、テーパ部で損失する光は、上式に従うとおよそ３５％となる。一方、テーパ部の結合効率を９５％とすると失われる光は１９％となり、光学的なロスを半減することができる。

【0062】

図１４Ａおよび図１４Ｂに示すように、残存部分６５は絶縁膜６２から露出する。ウェットエッチングは、残存部分６５を取り除き、メサ２１の面６８まで進む。メサ２１の面６８はウェットエッチングされにくい面であるため、ウェットエッチングは面６８で停止する。

【0063】

ドライエッチングによって絶縁膜６２をパターニングすることが好ましい。ウェットエッチングを行うと絶縁膜６２のうちメサ２１の側面を覆う部分も除去される恐れがある。一方、ドライエッチングは厚さ方向（Ｚ軸方向）に進行しやすいため、絶縁膜６２のうちメサ２１の側面を覆う部分がダメージを受けにくく、かつ残存部分６４および６５上の不要な部分を取り除くことができる。

【0064】

ｐ型半導体層２６のうち絶縁膜６２から露出する部分をウェットエッチングすることで、残存部分６４および６５を取り除く。ウェットエッチングは、コア層２４と比較してｐ型半導体層２６に対して選択的に進行し、コア層２４の上面に達すると停止する。したがって、コア層２４の平坦性が確保され、厚さの変化が抑制される。その後、コア層２４をドライエッチングすることでテーパ部４０を形成する。ｐ型半導体層２６への選択的なウェットエッチング、およびコア層２４へのドライエッチングを行うことで、所望の形状を有するテーパ部４０を形成し、高い結合効率を実現することができる。

【0065】

ｐ型半導体層２６は例えばＩｎＰ層などであり、ＩｎＰを含む化合物半導体層である。コア層２４は、例えばＧａＩｎＡｓなどＡｓを含む化合物半導体層である。ウェットエッチングの選択性が高くなり、ｐ型半導体層２６にはウェットエッチングが進行し、コア層２４に到達すると停止する。これにより、所望の形状を有するテーパ部４０を形成し、高い結合効率を実現することができる。ｎ型半導体層２２もｐ型半導体層２６と同様にＩｎＰを含む。ｎ型半導体層２２およびｐ型半導体層２６がクラッド層として機能する。コア層２４、ｐ型半導体層２６およびｎ型半導体層２２は上記以外のＩＩＩ－Ｖ族化合物半導体で形成されてもよい。

【0066】

光が利得領域２０から上に漏洩し、図１Ｂに示す電極３２に到達すると大幅にロスする。コア層２４からの光の染み出し量は、ＩｎＰの層（ｎ型半導体層２２およびｐ型半導体層２６）と、コア層２４との屈折率差によって決まる。コア層２４は前述のようにＭＱＷ構造を持ち、異なる屈折率の膜を含む多層構造である。コア層２４の平均的な屈折率の値は例えば３．３程度である。一方、ＩｎＰの屈折率は３．１９程度である。ＩｎＰのｎ型半導体層２２およびｐ型半導体層２６とコア層２４との屈折率差は、ＳｉとＳｉＯ_２との屈折率差に比べて小さいため、コア層２４から上下方向のｎ型半導体層２２に光が染み出しやすい。染み出した光が電極に達しないためには、ｐ型半導体層２６の厚さはコア層２４およびｎ型半導体層２２より大きく、２μｍ以上であることが好ましい。

【0067】

その一方で、ｐ型半導体層２６が厚くなることで、ｐ型半導体層２６のエッチングによるｎ型半導体層２２の膜厚への影響が大きくなる。比較例においてｎ型半導体層２２の膜厚の変化量は、エッチングされる厚さの１０％程度である。例えばｐ型半導体層２６の厚さが２μｍならば、膜厚の変化量は２００ｎｍである。本実施形態では、ｐ型半導体層２６のエッチングを途中で停止し、停止後に残存部分６４および６５をエッチングで取り除くことで、ｎ型半導体層２２の膜厚への影響を抑制する。したがって、厚いｐ型半導体層２６によって光の損失を抑制し、かつ所望の形状のテーパ部４０を形成することができる。

【0068】

適度な厚さの残存部分６４および６５を残してｐ型半導体層２６のエッチングを意図的に停止することで、ｎ型半導体層２２の膜厚の変化を抑制する。このドライエッチングでは、被エッチング領域においてドライエッチングがコア層２４に達しない範囲で、なるべく深く加工することが重要である。ただし当該ドライエッチングはコア層２４に達しないようにする。残存部分６４および６５の厚さは、例えばエッチング前のｐ型半導体層２６の厚さの１０％以上、２０％以下などであり、５％以上でもよいし、２５％以下でもよいし、３０％以下でもよい。

【0069】

ｐ型半導体層２６のエッチングは、ドライエッチングである。ドライエッチングはｐ型半導体層２６の厚さ方向に進み、ドライエッチングを停止することで、ｐ型半導体層２６に残存部分６４および６５を残すことができる。例えばエッチング時間などのエッチング条件を調整し、残存部分６４および６５の厚さを制御する。

【0070】

コア層２４はｐ型半導体層２６よりも薄く、コア層２４の厚さは３００ｎｍ程度である。ドライエッチング加工後に発生する可能性のあるコア層２４の裾引き（ｐ型半導体層２６のドライエッチング加工後の残存部分に対応）の厚さは、コア層２４の加工前の厚さのおよそ１０％の３０ｎｍ程度であり、微小である。したがってｎ型半導体層２２の厚さに対する影響は極めて小さい。

【0071】

絶縁膜６２を薄くすることで、テーパ部４０を細く、鋭い形状とすることができる。しかし絶縁膜６２が薄すぎるとウェットエッチングからｐ型半導体層２６を保護することが難しい。テーパ部４０を細く鋭い形状とし、ｐ型半導体層２６へのウェットエッチングの進行を抑制するため、絶縁膜６２の厚さは、絶縁膜６０の厚さより小さく、例えば３０ｎｍ以上、１００ｎｍ以下などとすることが好ましい。ｐ型半導体層２６へのウェットエッチングの進行を抑制するため、穴のない緻密な絶縁膜６２を形成することが好ましい。絶縁膜６２は、例えばＡＬＤ法、プラズマＣＶＤ法などによって形成することができる。

【0072】

以上、本開示の実施形態について詳述したが、本開示は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本開示の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0073】

１０、１２、５２ 基板
１１ 導波路
１３ 溝
１４ ＳｉＯ_２層
１６ Ｓｉ層
１７、３０、３２ 電極
１９ リング共振器
２０ 利得領域
２１ メサ
２２ ｎ型半導体層
２４ コア層
２６ ｐ型半導体層
３４、６０、６２ 絶縁膜
４０、４４ テーパ部
４１ 根元部
４２、６２ａ 先端部
４５ 段差
５０ 半導体チップ
５４ エッチングストップ層
６４、６５、７０、７２ 残存部分
６６、６８ 面
１００ 半導体光素子

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図3A】

【図3B】

【図3C】

【図3D】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図8C】

【図9A】

【図9B】

【図9C】

【図10】

【図11】

【図12A】

【図12B】

【図12C】

【図13A】

【図13B】

【図13C】

【図14A】

【図14B】

【図14C】

【図15A】

【図15B】

【図15C】

【図16A】

【図16B】

【図16C】

【図17A】

【図17B】

【図18A】

【図18B】