(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-05-15
(45)【発行日】2023-05-23
(54)【発明の名称】分解能プログラマブルＳＡＲ型ＡＤＣ
(51)【国際特許分類】
H03M 1/38 20060101AFI20230516BHJP
H03M 1/12 20060101ALI20230516BHJP
H04B 1/16 20060101ALI20230516BHJP
【ＦＩ】
H03M1/38
H03M1/12 C
H04B1/16 Z
【請求項の数】
10
(21)【出願番号】P 2019548269
(86)(22)【出願日】2018-02-21
(65)【公表番号】
(43)【公表日】2020-04-09
(86)【国際出願番号】 US2018018898
(87)【国際公開番号】W WO2018164834
(87)【国際公開日】2018-09-13
【審査請求日】2021-01-08
(31)【優先権主張番号】15/455,915
(32)【優先日】2017-03-10
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】591025439
【氏名又は名称】ザイリンクス インコーポレイテッド
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】チョ， ジュノ
(72)【発明者】
【氏名】プーン， チー ファン
(72)【発明者】
【氏名】ウパディヤヤ， パラッグ
【審査官】及川 尚人
(56)【参考文献】
【文献】特開２０１１－２１１３７１（ＪＰ，Ａ）
【文献】特開２０１６－０２５５５２（ＪＰ，Ａ）
【文献】特開２０１０－１８３４０４（ＪＰ，Ａ）
【文献】特開２０１２－１０５０２９（ＪＰ，Ａ）
【文献】特開２０１５－０３３１２３（ＪＰ，Ａ）
【文献】米国特許第０８３４４９２５（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｍ １／００－１／８８
Ｈ０４Ｂ １／１６
(57)【特許請求の範囲】
【請求項1】
逐次近似（ＳＡＲ）型アナログデジタルコンバータ（ＡＤＣ）であって、アナログ入力信号を受信するように構成されたトラックアンドホールド（Ｔ／Ｈ）回路と、
デジタルアナログコンバータ（ＤＡＣ）と、
前記Ｔ／Ｈ回路および前記ＤＡＣの出力に結合された入力を有する加算器と、
前記加算器の出力に結合され、第１のクロック信号に基づいて比較演算を実行し、パルスを含むデジタル信号対を生成するように構成された比較回路と、
前記比較回路の出力に結合された制御回路と
を備え、前記制御回路が、
前記比較回路および前記ＤＡＣの入力に結合され、前記デジタル信号対に基づいて内部クロック信号を生成するように構成されたＳＡＲ論理であって、複数のセルを含み、前記複数のセルのそれぞれは、前記デジタル信号対のパルスおよびそれぞれのイネーブル信号に基づいてデジタル信号のビットおよび出力信号を生成し、前記内部クロック信号および前記出力信号に基づいて複数の順次クロック信号のうちの１つを生成するように構成されたＳＡＲ論理と、
前記ＳＡＲ論理に結合され、分解能選択信号に基づいて、前記複数の順次クロック信号のうちの１つを選択することによって制御信号をアサートするように構成された分解能選択（ＲＳ）回路であって、前記分解能選択信号は前記ＳＡＲ型ＡＤＣの選択済み分解能に対応し、前記選択済み分解能は、前記ＳＡＲ型ＡＤＣの最大分解能より小さいものである、ＲＳ回路と、
前記比較回路および前記ＲＳ回路に結合された非同期クロック発生器（ＡＣＧ）回路であって、前記ＲＳ回路から前記制御信号を受信し、前記制御信号に基づいて前記第１のクロック信号をデアサートするように構成され、前記第１のクロック信号をデアサートすることにより、前記比較回路によって行われる比較演算がゲートで制御され、前記制御回路は、前記選択済み分解能を有するデジタル出力信号を生成するように構成される、ＡＣＧ回路と、
を備える、逐次近似（ＳＡＲ）型アナログデジタルコンバータ（ＡＤＣ）。
【請求項2】
前記比較回路の前記出力が、前記加算器の前記出力を閾値と比較したのに基づいて前記デジタル信号対を与え、前記ＡＣＧ回路が、前記デジタル信号対から前記第１のクロック信号を非同期的に生成するように構成される、請求項１に記載のＳＡＲ型ＡＤＣ。
【請求項3】
前記デジタル信号対は、互いの論理補数であるか、または両方が同じ論理レベルを有する、請求項２に記載のＳＡＲ型ＡＤＣ。
【請求項4】
前記ＳＡＲ論理が、前記デジタル信号対に基づいて前記内部クロック信号を生成するように構成されたクロック発生器を備える、請求項１に記載のＳＡＲ型ＡＤＣ。
【請求項5】
受信機であって、アナログ信号を出力するように構成されたアナログフロントエンド（ＡＦＥ）と、
前記ＡＦＥに結合されたアナログデジタルコンバータ（ＡＤＣ）と、
前記ＡＤＣに結合されたデジタル信号プロセッサ（ＤＳＰ）と、
前記ＤＳＰ、前記ＡＤＣ、および前記ＡＦＥに結合された適応回路と
を備え、
前記ＡＤＣが複数のサブＡＤＣを含み、前記サブＡＤＣがそれぞれ、
前記ＡＦＥから前記アナログ信号を受信するように構成されたトラックアンドホールド（Ｔ／Ｈ）回路と、
デジタルアナログコンバータ（ＤＡＣ）と、
前記Ｔ／Ｈ回路および前記ＤＡＣの出力に結合された入力を有する加算器と、
前記加算器の出力に結合され、第１のクロック信号に基づいて比較演算を実行し、パルスを含むデジタル信号対を生成するように構成された比較回路と、
前記比較回路の出力に結合された制御回路と
を備え、前記制御回路が、
前記比較回路および前記ＤＡＣの入力に結合され、前記デジタル信号対に基づいて内部クロック信号を生成するように構成されたＳＡＲ論理であって、複数のセルを含み、複数のセルのそれぞれは、前記デジタル信号対のパルスおよびそれぞれのイネーブル信号に基づいてデジタル信号のビットおよび出力信号を生成し、前記内部クロック信号および前記出力信号に基づいて複数の順次クロック信号のうちの１つを生成するように構成されたＳＡＲ論理と、
前記ＳＡＲ論理に結合され、分解能選択信号に基づいて、前記複数の順次クロック信号のうちの１つを選択することによって制御信号をアサートするように構成された分解能選択（ＲＳ）回路であって、前記分解能選択信号は前記サブＡＤＣの選択済み分解能に対応し、前記選択済み分解能は、前記サブＡＤＣの最大分解能より小さいものである、ＲＳ回路と、
前記比較回路および前記ＲＳ回路に結合された非同期クロック発生器（ＡＣＧ）回路であって、前記ＲＳ回路から前記制御信号を受信し、前記制御信号に基づいて前記第１のクロック信号をデアサートするように構成され、前記第１のクロック信号をデアサートすることにより、前記比較回路によって行われる比較演算がゲートで制御され、前記制御回路は、前記選択済み分解能を有するデジタル出力信号を生成するように構成される、ＡＣＧ回路と、
を備える、受信機。
【請求項6】
それぞれのサブＡＤＣに関して、前記比較回路の前記出力が、前記加算器の前記出力を閾値と比較したのに基づいて前記デジタル信号対を与え、前記ＡＣＧ回路が、前記デジタル信号対から前記第１のクロック信号を非同期的に生成するように構成される、請求項５に記載の受信機。
【請求項7】
それぞれのサブＡＤＣに関して、前記デジタル信号対は、互いの論理補数であるか、または両方が同じ論理レベルを有する、請求項６に記載の受信機。
【請求項8】
それぞれのサブＡＤＣに関して、前記ＳＡＲ論理が、前記デジタル信号対に基づいて前記内部クロック信号を生成するように構成されたクロック発生器を備える、請求項６に記載の受信機。
【請求項9】
逐次近似（ＳＡＲ）型アナログデジタルコンバータ（ＡＤＣ）においてアナログデジタル変換する方法であって、分解能選択信号を受信することと、
最大分解能ｎより小さい分解能ｍを選択することと、ここで前記分解能選択信号は選択済み分解能ｍに対応し、
アナログ入力信号を受信することと、
複数の変換周期を実行することであって、前記複数の変換周期のそれぞれが、
ＳＡＲ型ＡＤＣの比較および制御論理を演算し、第１のクロック信号に基づいてパルスを含むデジタル信号対を生成することであって、前記ＳＡＲ型ＡＤＣの制御論理を演算することは、前記デジタル信号対のパルスおよびイネーブル信号に基づいてデジタル信号のビットおよび出力信号を生成し、前記デジタル信号対に基づいて生成された内部クロック信号および前記出力信号に基づいて複数の順次クロック信号を生成することと、
前記分解能選択信号に基づいて、前記複数の順次クロック信号のうちの１つを選択することによって、ｍ個のＳＡＲ周期後にゲーティング信号をアサートすることと、
前記ゲーティング信号に基づいてクロック信号をデアサートすることと、
前記クロック信号のデアサートに応答して前記ＳＡＲ型ＡＤＣにおける比較および制御論理の演算を一時停止することと、によってｍ個のＳＡＲ周期の間にＳＡＲ演算を実行すること、および
選択済みの前記分解能ｍを有するデジタルサンプルを出力すること
を含む、複数の変換周期を実行することと
を含む方法。
【請求項10】
前記複数のセルの第１のセルは前記イネーブル信号のうちの第１のイネーブル信号を受信し、前記第１のイネーブル信号は前記複数のセルの第２のセルによって生成される前記複数の順次クロック信号のうちの第１の順次クロック信号である、請求項１に記載のＳＡＲ型ＡＤＣ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の例は、一般に電子回路に関し、詳細には、分解能プログラマブル逐次近似（ｒｅｓｏｌｕｔｉｏｎ ｐｒｏｇｒａｍｍａｂｌｅ ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ）（ＳＡＲ）型アナログデジタルコンバータ（ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）（ＡＤＣ）に関する。
【背景技術】
【0002】
シリアルリンク受信機内の高速アナログデジタルコンバータ（ＡＤＣ）フロンドエンドは、デジタル領域でのフレキシブルで複雑かつロバストな等化を実行するとともに、４値パルス振幅変調（ＰＡＭ４）やデュオバイナリ（ｄｕｏ－ｂｉｎａｒｙ）などの帯域幅効率変調方式（ｂａｎｄｗｉｄｔｈ－ｅｆｆｉｃｉｅｎｔ ｍｏｄｕｌａｔｉｏｎ ｓｃｈｅｍｅｓ）を容易に支援することを可能にする。これらのＡＤＣベースのシリアルリンク受信機は、この受信機が２値信号または混合信号受信機に比べてより複雑かつフレキシブルなバックエンドデジタル信号処理を可能にするので、人気が高まっている。しかしながら、これらのＡＤＣフロントエンドおよびサブシーケンスデジタル信号処理の電力消費は主要な設計課題である。
【発明の概要】
【発明が解決しようとする課題】
【0003】
電力消費の主要因の１つが高速ＡＤＣの分解能である。電力当たりの最適性能を得るためのＡＤＣ分解能と後続のデジタル信号プロセッサ（ＤＳＰ）によって実行されるチャネル等化技術の両方を決定するために数多くの研究が行われている。ＡＤＣ分解能の選択は、様々なチャネル用途によってさらに困難になっている。一般に、チャネル減衰が悪化するにつれて、より高い分解能のＡＤＣが必要になる。例えば、６～８ビットＡＤＣ分解能が、長チャネル（例えば、２５～３０デシベル（ｄＢ））用の等化技術で使用するのに適している。従来の高速ＡＤＣは、単一分解能を有するデジタル出力を与えるが、これは融通がきかず、チャネル用途およびチャネル等化技術にわたって性能と電力消費の最適均衡を可能にしない。
【課題を解決するための手段】
【0004】
一例では、逐次近似（ＳＡＲ）型アナログデジタルコンバータ（ＡＤＣ）が、アナログ入力信号を受信するように構成されたトラックアンドホールド（Ｔ／Ｈ）回路と、デジタルアナログコンバータ（ＤＡＣ）と、Ｔ／Ｈ回路およびＤＡＣの出力に結合された入力を有する加算器と、加算器の出力に結合され、比較演算を実行するように構成された比較回路と、比較回路の出力に結合された制御回路であって、選択済み分解能を受信し、選択済み分解能に基づいて比較回路の比較演算をゲートで制御し、選択済み分解能を有するデジタル出力信号を生成するように構成された制御回路とを備える。
【0005】
いくつかの実施形態では、比較回路の出力は、加算器の出力を閾値と比較したのに基づいてデジタル信号対を与えることができ、ＡＣＧは、デジタル信号対からクロック信号を非同期的に生成するように構成されてもよい。
【0006】
いくつかの実施形態では、デジタル信号対は、どちらかが互いの論理補数であるか、または両方がＡＣＧによって生成されたクロック信号に基づいて同じ論理レベルを有することができる。
【0007】
いくつかの実施形態では、ＲＳ回路は、選択済み分解能を符号化する分解能選択信号に基づいて制御信号を生成するように構成されてもよく、ＡＣＧは、ＲＳによって生成された制御信号に基づいてクロック信号をゲートで制御するように構成されてもよい。
【0008】
いくつかの実施形態では、ＳＡＲ論理は、デジタル信号対に基づいて複数の順次クロック信号を生成するように構成されてもよく、ＲＳ回路は、複数の順次クロック信号のうちの１つを制御信号として選択するように構成されてもよい。
【0009】
いくつかの実施形態では、ＳＡＲ論理は、デジタル信号対に基づいて内部クロック信号を生成するように構成されたクロック発生器と、内部クロックおよびデジタル信号対に基づいてデジタル出力信号の複数の順次クロック信号およびビットを生成するように構成された複数のＳＡＲセル回路とを含むことができる。
【0010】
別の例では、受信機が、アナログ信号を出力するように構成されたアナログフロントエンド（ＡＦＥ）と、ＡＦＥに結合されたアナログデジタルコンバータ（ＡＤＣ）と、ＡＤＣに結合されたデジタル信号プロセッサ（ＤＳＰ）と、ＤＳＰ、ＡＤＣ、およびＡＦＥに結合された適応回路とを含む。ＡＤＣは複数のサブＡＤＣを含み、サブＡＤＣはそれぞれ、ＡＦＥからアナログ信号を受信するように構成されたトラックアンドホールド（Ｔ／Ｈ）回路と、デジタルアナログコンバータ（ＤＡＣ）と、Ｔ／Ｈ回路およびＤＡＣの出力に結合された入力を有する加算器と、加算器の出力に結合され、比較演算を実行するように構成された比較回路と、比較回路の出力に結合された制御回路であって、適応回路から選択済み分解能を受信し、選択済み分解能に基づいて比較回路の比較演算をゲートで制御し、選択済み分解能を有するデジタル出力信号を生成するように構成された制御回路とを含む。
【0011】
いくつかの実施形態では、それぞれのサブＡＤＣ内の制御回路は、比較回路に結合された非同期クロック発生器（ＡＣＧ）回路と、比較回路およびＤＡＣの入力に結合されたＳＡＲ論理と、ＡＣＧおよびＳＡＲ論理に結合された分解能選択（ＲＳ）回路とを含む。
【0012】
いくつかの実施形態では、それぞれのサブＡＤＣに関して、比較回路の出力は、加算器の出力を閾値と比較したのに基づいてデジタル信号対を与えることができ、ＡＣＧは、デジタル信号対からクロック信号を非同期的に生成するように構成されてもよい。
【0013】
いくつかの実施形態では、それぞれのサブＡＤＣに関して、デジタル信号対は、どちらかが互いの論理補数であるか、または両方がＡＣＧによって生成されたクロック信号に基づいて同じ論理レベルを有することができる。
【0014】
いくつかの実施形態では、それぞれのサブＡＤＣに関して、ＲＳ回路は、選択済み分解能を符号化する分解能選択信号に基づいて制御信号を生成するように構成されてもよく、ＡＣＧは、ＲＳによって生成された制御信号に基づいてクロック信号をゲートで制御するように構成されてもよい。
【0015】
いくつかの実施形態では、それぞれのサブＡＤＣに関して、ＳＡＲ論理は、デジタル信号対に基づいて複数の順次クロック信号を生成するように構成されてもよく、ＲＳ回路は、複数の順次クロック信号のうちの１つを制御信号として選択するように構成されてもよい。
【0016】
いくつかの実施形態では、それぞれのサブＡＤＣに関して、ＳＡＲ論理は、デジタル信号対に基づいて内部クロック信号を生成するように構成されたクロック発生器と、内部クロックおよびデジタル信号対に基づいてデジタル出力信号の複数の順次クロック信号およびビットを生成するように構成された複数のＳＡＲセル回路とを含むことができる。
【0017】
別の例では、逐次近似（ＳＡＲ）型アナログデジタルコンバータ（ＡＤＣ）においてアナログデジタル変換する方法が、分解能を選択することと、アナログ入力信号を受信することと、複数の変換周期を実行することとを含む。複数の変換周期のそれぞれが、選択済み分解能に基づいていくつかのＳＡＲ周期の間にＳＡＲ演算を実行すること、および選択済み分解能を有するデジタルサンプルを出力することを含む。
【0018】
いくつかの実施形態では、ＳＡＲ演算を実行するステップは、ＳＡＲ型ＡＤＣの比較および制御論理を演算することと、選択済み分解能に基づいてゲーティング信号をアサートすることと、ゲーティング信号のアサーションに応答してＳＡＲ型ＡＤＣにおける比較および制御論理の演算を一時停止することとを含むことができる。
【0019】
いくつかの実施形態では、ＳＡＲ型ＡＤＣは最大分解能ｎを有することができ、選択済み分解能はｍであり、ここで、ｍはｎ未満かつゼロ以上の整数であり、複数の変換周期のそれぞれの間に実行されるＳＡＲ周期の数はｍに等しい。
【0020】
いくつかの実施形態では、ゲーティング信号は、ｍ個のＳＡＲ周期の後でアサートされてもよい。
【0021】
いくつかの実施形態では、デジタルサンプルは、比較論理によって実行されるｍ回の比較に基づいて生成されてもよい。
【0022】
いくつかの実施形態では、比較および制御論理は、ｍ個のＳＡＲ周期に対応する期間一時停止されてもよい。
【0023】
これらおよびその他の態様は、以下の詳細な説明を参照して理解され得る。
【0024】
上記の特徴が詳細に理解され得るように、上に簡潔に要約されているより詳細な説明は諸実装形態を参照して得ることができ、実装形態のうちのいくつかが添付の図面に示されている。しかしながら、添付の図面は、典型的な実装形態のみを例示しており、したがって本発明の範囲を限定するものと見なされるべきでないことに留意されたい。
【図面の簡単な説明】
【0025】
【図1】一例による通信システムのブロック図である。
【図2】一例による逐次近似（ＳＡＲ）型アナログデジタルコンバータ（ＡＤＣ）を示すブロック図である。
【図5】一例による非同期クロック発生器（ＡＣＧ）を示す概略図である。
【図6】一例による分解能選択回路を示すブロック図である。
【図7】一例によるＳＡＲ論理を示すブロック図である。
【図12】一例によるアナログデジタル変換の方法を示す流れ図である。
【0026】
理解しやすくするために、同一参照番号が、可能であれば、上記図に共通である同一要素を示すために使用されている。一例の要素が他の例に有益に組み込まれ得ると考えられる。
【発明を実施するための形態】
【0027】
様々な特徴が、以下で上記図を参照しながら説明される。図は、原寸に比例して描かれている場合もあれば、そうでない場合もあること、および、類似の構造または機能の要素は、図全体にわたって同様の参照番号で表されていることに留意されたい。図は、特徴の説明を容易にすることを意図しているにすぎないことに留意すべきである。図は、特許請求された発明の網羅的な説明として、または特許請求された発明の範囲の制限として意図するものではない。加えて、図示の例は、示されている態様または利点をすべて有している必要はない。特定の例に関連して説明される態様または利点は、必ずしもその例に限定されるものではなく、そのように例示されていなくても、またはそのように明確に説明されていなくても他の例で実施することができる。
【0028】
分解能プログラマブル逐次近似（ＳＡＲ）型アナログデジタルコンバータ（ＡＤＣ）を提供する技術が記述される。一例では、ＳＡＲ型ＡＤＣは、トラックアンドホールド（Ｔ／Ｈ）回路、デジタルアナログコンバータ（ＤＡＣ）、加算器、比較回路、および制御論理を含む。Ｔ／Ｈ回路は、アナログ入力信号を受信するように構成される。加算器は、Ｔ／Ｈ回路の出力とＤＡＣの出力との間の差を決定するように構成される。比較回路は、加算器の出力を閾値に対して比較するように構成される。制御回路は、比較回路の出力に基づいてデジタル出力信号を生成するように構成される。デジタル出力信号はＤＡＣにフィードバックされる。諸例では、制御論理は選択済み分解能を受信する。制御論理は、選択済み分解能に基づいて比較回路の比較演算をゲートで制御する。デジタル出力信号は選択済み分解能を含む。
【0029】
一例では、ＳＡＲ型ＡＤＣの制御論理は、非同期クロック発生器（ＡＣＧ）、ＳＡＲ論理（ＳＬ）、および分解能選択（ＲＳ）回路を含む。比較回路はデジタル信号対を出力として与える。ＡＣＧは、デジタル信号対からクロック信号を非同期的に生成するように構成される。デジタル信号対は、どちらかが互いの論理補数であるか、または両方が第１のクロック信号に基づいて同じ論理レベルを有する（例えば、両方とも論理ゼロである）。ＲＳ回路は、選択済み分解能を符号化する分解能選択信号に基づいて制御信号を生成するように構成される。ＡＣＧは、ＲＳによって生成された制御信号に基づいてクロック信号をゲートで制御するように構成される。ＳＡＲ論理は、デジタル信号対に基づいて複数の順次クロック信号を生成するように構成される。ＲＳ回路は、順次クロック信号のうちの１つを制御信号として選択するように構成される。一例では、ＳＡＲ論理は、デジタル信号対に基づいて内部クロックを生成するように構成されたクロック発生器と、内部クロックおよびデジタル信号対に基づいてデジタル出力信号の順次クロック信号およびビットを生成するように構成された複数のＳＡＲセル回路とを含む。
【0030】
演算の方法では、ＳＡＲ型ＡＤＣは分解能を選択する。ＳＡＲ型ＡＤＣはアナログ入力信号を受信し、複数の変換周期を実行して複数のデジタルサンプルを生成する。各変換周期の間、ＳＡＲ型ＡＤＣは、選択済み分解能に基づいていくつかのＳＡＲ周期の間にＳＡＲ演算を実行し、選択済み分解能を有するデジタルサンプルを出力する。ＳＡＲ型ＡＤＣは、比較および制御論理を演算することと、選択済み分解能に基づいてゲーティング信号をアサートすることと、ゲーティング信号のアサーションに応答して比較および制御論理の演算を一時停止することと、によりＳＡＲ演算を実行する。一例では、ＳＡＲ型ＡＤＣは最大分解能ｎを有する。選択済み分解能はｍとすることができ、ここで、ｍはｎ未満かつゼロ以上の整数である。各変換周期内に実行されるＳＡＲ周期の数はｍに等しい。ＳＡＲ型ＡＤＣは、ｍ個のＳＡＲ周期の後でゲーティング信号をアサートする。デジタルサンプルは、比較論理によって実行されるｍ回の比較に基づいて生成される。比較および制御論理は、ｍ個のＳＡＲ周期に対応する期間一時停止される。
【0031】
これらおよびその他の態様は図面に関して以下で説明される。
【0032】
図１は、一例による通信システム１００のブロック図である。通信システム１００は、伝送媒体１６０を通じて受信機１０４に結合される送信機１０２を含む。伝送媒体１６０は、送信機１８０と受信機１０４との間の電気路または光路を含むことができ、プリント回路板（ＰＣＢ）トレース、ビア、ケーブル、コネクタ、減結合コンデンサ、光ケーブルなどを含むことができる。
【0033】
送信機１０２は、デジタルベースバンド変調技術を用いてシリアルデータを伝送媒体１６０上へ駆動する。一般に、シリアルデータはシンボルに分割される。送信機１０２は、各シンボルを、シンボルにマッピングされるアナログ電圧に変換する。送信機１０２は、各シンボルから生成されたアナログ電圧を伝送媒体１６０に結合する。いくつかの例では、送信機１０２は、バイナリ非ゼロ復帰（ｂｉｎａｒｙ ｎｏｎ－ｒｅｔｕｒｎ－ｔｏ－ｚｅｒｏ）（ＮＲＺ）変調方式を使用している。バイナリＮＲＺでは、シンボルはシリアルデータの１ビットであり、２つのアナログ電圧が各ビットを表すために使用される。他の例では、送信機１０２はパルス振幅変調（ＰＡＭ）などのマルチレベルデジタルベースバンド変調技術を使用しており、この変調技術では、シンボルがシリアルデータの複数のビットを含み、３つ以上のアナログ電圧が各ビットを表すために使用される（例えば、「ＰＡＭ４」と称される４値ＰＡＭ）。送信機１０２は、シングルエンドシグナリング（ｓｉｎｇｌｅ－ｅｎｄｅｄ ｓｉｇｎａｌｉｎｇ）か、または差動シグナリング（ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）のどちらかを使用することができる。明瞭にするために、本明細書に記述されている様々な例は、送信機１０２が差動シグナリング（例えば、低圧差動シグナリング（ＬＶＤＳ））を使用することを前提としている。したがって、伝送媒体１６０に結合されるアナログ信号は正信号および負信号を含み、各シンボルは正信号と負信号との差として符号化される。
【0034】
受信機１０４は、アナログフロントエンド（ＡＦＥ）１０６、アナログデジタルコンバータ（ＡＤＣ）１０８、デジタル信号プロセッサ（ＤＳＰ）１１０、クロックおよびデータリカバリ（ＣＤＲ）回路（「ＣＤＲ１１２」）、および適応回路１１４を含む。ＡＦＥ１０６は、連続時間線形等化器（ＣＴＬＥ）回路（「ＣＴＬＥ１１６」）および自動利得制御（ＡＧＣ）回路（「ＡＧＣ１２０」）を含むことができる。
【0035】
ＡＦＥ１０６の第１の入力が伝送媒体１６０に結合され、ＡＦＥ１０６の出力がＡＤＣ１０８の第１の入力に結合される。この例では、ＡＦＥ１０６の第１の入力は差動入力であり、ＡＦＥ１０６の出力は差動出力である。ＡＦＥ１０６の第２の入力が適応回路１１４の第１の出力に結合される。この例では、ＣＴＬＥ１１６の入力が伝送媒体１６０に結合される。ＣＴＬＥ１１６の出力がＡＧＣ１２０の入力に結合される。ＡＧＣ１２０の出力がＡＤＣ１０８の第１の入力に結合される。他の例では、ＣＴＬＥ１１６およびＡＧＣ１２０の順序は逆にされる。
【0036】
ＡＤＣ１０８の出力がＤＳＰ１１０の入力に結合される。ＤＳＰ１１０の出力がＣＤＲ１１２の入力および適応回路１１４の入力に結合される。適応回路１１４の第１の出力はＡＦＥ１０６の第２の入力に結合される。適応回路１１４の第２の出力がＡＤＣ１０８の第３の入力に結合される。
【0037】
演算中、ＣＴＬＥ１１６は伝送媒体１６０からアナログ信号を受信する。ＣＴＬＥ１１６は、伝送媒体１６０の低域通過特性を補償するために広域通過フィルタとして演算する。ＣＴＬＥ１１６の周波数応答のピークは、適応回路１１４によって与えられるＣＴＬＥ調整信号に基づいて調整され得る。ＡＧＣ１２０は、ＣＴＬＥ１１６から等化されたアナログ信号を受信する。ＡＧＣ１２０は、適応回路１１４によって与えられる利得調整信号に基づいて等化された信号の利得を調整する。ＣＴＬＥ１１６およびＡＧＣ１２０は、ＡＧＣ１２０がＣＴＬＥ１１６の前に置かれる例でも同様に演算する。
【0038】
ＡＤＣ１０８は、複数のサブＡＤＣ１０９を有する時間インタリーブド（ＴＩ）ＡＤＣである。各サブＡＤＣ１０９は、本明細書でさらに説明されるように、プログラマブル分解能を有する逐次近似（ＳＡＲ）型ＡＤＣである。各サブＡＤＣ１０９の分解能は、異なるチャネル用途および電力最適化のために適応回路１１４によって適応的にプログラムされ得る。したがって、分解能プログラム可能性は、適応等化技術と共に様々なチャネル用途全体にわたって性能対電力最適化を可能にする受信機１０４（例えば、マルチレベル変調済み受信機）に適用される。
【0039】
各サブＡＤＣ１０９は分解能１～ｎを有し、ここで、ｎは２以上の整数である。ＡＤＣ１０８は幅Ｎを有するデジタル信号を出力し、ここで、ＮはＡＤＣ１０８の最大分解能に等しい。一般に、デジタル信号は離散時間、離散振幅信号である。２Ｘ潜在離散振幅を有するデジタル信号はＸビット（Ｘ＞０）の幅に対応する。この種のデジタル信号は、一連のＸビット値（ワード、サンプルなど）によって搬送される。ＡＤＣ１０８とＤＳＰ１１０との間の接続はＮビット値の伝送を支援し、ここで、各Ｎビット値の分解能は１～ｎである。
【0040】
ＤＳＰ１１０は、ＡＤＣ１０８によって出力されたデジタル信号に対して様々なデジタル信号処理演算を実行する。例えば、ＤＳＰ１１０は、判定帰還型等化器（ＤＦＥ）またはフィードフォワード型等化器（ＦＦＥ）を実装することができる。ＤＳＰ１１０は、ＣＤＲ１１２および適応回路１１４のそれぞれにデジタル信号を出力する。ＣＤＲ１１２はＤＳＰによって出力されたデジタル信号からクロックを回復する。ＤＳＰ１１０によって出力されたデジタル信号およびＣＤＲ１１２によって出力されたクロック信号は、送信機１０２によって伝送されたデータを回復するために、物理符号化副層（ＰＣＳ）回路などのサブシーケンス回路網によって使用され得る。
【0041】
適応回路１１４は、ＤＳＰ１１０によって出力されたデジタル信号からＣＴＬＥおよびＡＧＣの制御信号を生成する。適応回路１１４は、ＤＳＰ１１０によって出力されたデジタル信号からＡＤＣ制御信号も生成する。適応回路１１４によって出力される制御信号はデジタル信号である。特に、ＡＤＣ制御信号はサブＡＤＣ１０９の分解能を制御する。適応回路１１４は、ロバストな等化および適応を支援するために長チャネル用途のサブＡＤＣ１０９に対して高い分解能を選択することができる。適応回路１１４は、電力低減のために短チャネル用途のサブＡＤＣ１０９に対して低い分解能を選択することができる。一例では、適応回路１１４は、サブＡＤＣ１０９用の特定の分解能を（例えば、疑似ランダム２進数列チェッカ（ＰＲＢＳ）などを使用して）決定するために（送信機１０２と協働するか、またはループバックによるかのどちらかで）リンクトレーニングを使用することができる。
【0042】
図２は、一例によるＳＡＲ型ＡＤＣ２００を示すブロック図である。ＳＡＲ型ＡＤＣ２００のインスタンスが、図１に関して上述したＡＤＣ１０８内にサブＡＤＣ１０９をそれぞれ実装するために使用され得る。しかしながら、ＳＡＲ型ＡＤＣ２００は、他の用途（例えば、受信機以外の用途でのスタンドアロンのＡＤＣ、など）にも使用され得る。ＳＡＲ型ＡＤＣ２００は、トラックアンドホールド（Ｔ／Ｈ）回路（「Ｔ／Ｈ２０２」）、デジタルアナログコンバータ（ＤＡＣ）２０３、加算器２０４、比較器（ＣＯＭ）回路（「ＣＯＭ２０６」）、非同期クロック発生器（ＡＣＧ）回路（「ＡＣＧ２０８」）、分解能選択（ＲＳ）回路（「ＲＳ２１０」）、およびＳＡＲ論理回路（「ＳＬ２１２」）を含む。ＡＣＧ２０８、ＲＳ２１０、およびＳＬ２１２は、ＳＡＲ型ＡＤＣ２００の制御論理２５０の全部または一部を備える。
【0043】
Ｔ／Ｈ２０２の入力はアナログ入力信号を受信する。アナログ入力信号は、シングルエンド信号（図示）または差動信号とすることができる。Ｔ／Ｈ２０２の出力が加算器２０４の入力に結合される。ＤＡＣ２０３の出力が加算器２０４の別の入力に結合される。加算器２０４の出力がＣＯＭ２０６の入力に結合される。ＣＯＭ２０６の出力がＡＣＧ２０８の入力に結合される。ＡＣＧ２０８の出力がＣＯＭ２０６の別の入力に結合される。ＡＣＧ２０８の別の入力がＲＳ２１０の出力に結合される。ＲＳの入力が分解能選択信号（ｒｓｅｌ＜Ｋ：０＞または概してｒｓｅｌ）を受信する。ＲＳ２１０の別の入力がＳＬ２１２の出力に結合される。ＳＬ２１２の別の出力が信号ｄ＜ｎ－１：０＞を与える。ＳＬ２１２の入力がＣＯＭ２０６の出力に結合される。ＤＡＣ２０３の入力が、信号ｄ＜ｎ－１：０＞を受信するためにＳＬ２１２の出力に結合される。Ｔ／Ｈ２０２、ＡＣＧ２０８、およびＳＬ２１２の追加入力がデジタル信号（ａｄｃｌｋ）を受信する。
【0044】
Ｔ／Ｈ２０２は、アナログ入力信号を受信し、ａｄｃｌｋ信号のエッジに基づいてトラックアンドホールド演算を実行して、アナログ信号を出力（ｓａｏｕｔ）として生成する。加算器２０４は、ＤＡＣ２０３によって生成されたアナログ信号（ｄａｏｕｔ）を信号ｓａｏｕｔから減算し、アナログ信号（ｃｉｎ）を出力として生成する。ＣＯＭ２０６は、信号ｃｉｎを閾値に対して比較し、比較の結果を示すデジタル信号対ｃｏｕｔ＋／－を出力する。ＣＯＭ２０６によって出力される信号対ｃｏｕｔ＋／－は、３つの状態、すなわち、ｃｏｕｔ＋およびｃｏｕｔ－がともにデアサートされた状態（本明細書では「ゼロ状態」と称される）、ｃｏｕｔ＋がアサートされ、ｃｏｕｔ－がデアサートされた状態（本明細書では「＋１状態」と称される）、およびｃｏｕｔ＋がデアサートされ、ｃｏｕｔ－がアサートされた状態（本明細書では「－１状態」と称される）のうちの１つを有することができる。信号対ｃｏｕｔ＋／－は、両信号がアサートされた状態を有していない。本明細書では、「アサートする（ａｓｓｅｒｔ）」は論理「１」への移行を意味し、デアサートする（ｄｅ－ａｓｓｅｒｔ）は論理「０」への移行を意味する。ＣＯＭ２０６によって実行される比較演算は、デジタル信号（ｃｒｓｔｂ）によってゲートで制御される。デジタル信号ｃｒｓｔｂがアサートされると、ＣＯＭ２０６は比較演算を実行し、＋１比較状態か－１比較状態のどちらかになる。デジタル信号ｃｒｓｔｂがデアサートされると、ＣＯＭ２０６は比較演算を実行せず、ゼロ比較状態になる。
【0045】
図３は、図２に示されているＳＡＲ型ＡＤＣ２００の信号例を示す信号図である。ゲート遅延は、図３に示されている信号から省略されている。図３の信号は、ＳＡＲ型ＡＤＣ２００の分解能がｎ（すなわち最大分解能）に設定された場合である。信号ａｄｃｌｋはＡＤＣ変換クロックであり、ＳＡＲ演算は、信号ａｄｃｌｋの１つのクロック周期（「変換周期」）以内に完了する。ｃｏｕｔ＋信号またはｃｏｕｔ－信号の各パルスはＳＡＲ周期に対応しており、選択済み分解能に応じて、各変換周期内にｎ個の可能なＳＡＲ周期がある。出力信号ｄ＜ｎ－１：０＞のビットｄ＜ｎ－１＞、ｄ＜ｎ－２＞、・・・、ｄ＜０＞の値はそれぞれ、ＳＡＲ周期（ｎ－１）、（ｎ－２）、・・・、０で設定される。ＳＡＲ周期（ｎ－１）は最初優先で起こり、ＳＡＲ周期０は最後優先で起こる。各ＳＡＲ周期の間、ｃｏｕｔ＋信号またはｃｏｕｔ－信号の一方がアサートされる（例えば、比較状態は＋１または－１である）。ｃｒｓｔｂは、ＣＯＭ２０６用のクロック信号である。信号ｃｏｕｔ＋およびｃｏｕｔ－はともに、信号ｃｒｓｔｂがデアサートされるときにデアサートされる。ＡＣＧ２０８は、以下でさらに説明するように、信号対ｃｏｕｔ＋／－に基づいてｃｒｓｔｂ信号を非同期的に生成する。
【0046】
図２および図３を参照すると、ＳＬ２１２は、ｎ個の順次クロック信号ｓｃｌｋ＜ｎ－１＞・・・ｓｃｌｋ＜０＞を生成する。各順次クロック信号ｓｃｌｋ＜ｎ－１＞・・・ｓｃｌｋ＜０＞は、ＳＡＲ周期の終わりに合致する立ち上がりエッジと信号ａｄｃｌｋの立ち上がりエッジに合致する立ち下がりエッジとを有する。図３に示されているように、クロック信号ｓｃｌｋ＜ｎ－１＞は、ＳＡＲ周期（ｎ－１）に合致する立ち上がりエッジを有する。クロック信号ｓｃｌｋ＜ｎ－２＞は、ＳＡＲ周期（ｎ－２）に合致する立ち上がりエッジを有する。クロック信号ｓｃｌｋ＜１＞は、ＳＡＲ周期１に合致する立ち上がりエッジを有する。クロック信号ｓｃｌｋ＜０＞は、ＳＡＲ周期０に合致する立ち上がりエッジを有する。ＳＬ２１２は、さらに以下で説明するように、信号対ｃｏｕｔ＋／－およびａｄｃｌｋ信号に基づいて順次クロック信号を生成する。
【0047】
ＲＳ２１０は、信号ｒｓｅｌ＜Ｋ：０＞（ここでＫ＝ｌｏｇ２（ｎ））によって指定された分解能要件に従って各変換周期内のＳＡＲ演算を終了するために順次クロック信号ｓｃｌｋ＜ｎ－１＞・・・ｓｃｌｋ＜０＞のうちの１つを使用する。ＲＳ２１０は、変換周期内のＳＡＲ演算を継続するために信号ｃｏｎ＿ｅｎｄをデアサートする。ＲＳ２１０は、変換周期の終わりの前にＳＡＲ演算を一時停止するために信号ｃｏｎ＿ｅｎｄをアサートする。ＲＳ２１０が信号ｃｏｎ＿ｅｎｄをアサートすると、ＡＣＧ２０８は信号ｃｒｓｔｂをデアサートし、信号ｃｒｓｔｂはＣＯＭ２０６によって実行される比較演算を終了する（変換周期内の各残存ＳＡＲ周期がゼロ比較状態になる）。
【0048】
ＳＬ２１２は、信号ｒｓｅｌに基づいて選択された分解能ｎを有する出力信号ｄ＜ｎ－１：０＞を生成する。出力信号ｄ＜ｎ－１：０＞の１ビットが、最上位ビット（ＭＳＢ）から始まる各ＳＡＲ周期の間に分解される。ＤＡＣ２０３は、出力信号ｄ＜ｎ－１：０＞をアナログ信号ｄａｏｕｔに変換する。加算器２０４は、信号ｓａｏｕｔから信号ｄａｏｕｔを減算して信号ｃｉｎを生成する。ｎ個のＳＡＲ周期の後、出力信号ｄ＜ｎ－１：０＞の値は、アナログ入力信号の量子化された表現である。選択済み分解能が最大分解能未満である場合、出力信号ｄ＜ｎ－１：０＞の最下位ビット（ＬＳＢ）のうちの１つまたは複数がすべての出力サンプルに対して論理「０」となる。
【0049】
図４は、分解能ｎ、（ｎ－１）、および（ｎ－２）を得るための、出力信号と順次クロック信号との間の関係を示す表である。最大分解能であるｎビットの分解能の場合、ＳＬ２１２はｓｃｌｋ信号をｓｃｌｋ＜ｎ－１＞からｓｃｌｋ＜０＞まで順次生成し、ＲＳ２１０は信号ｓｃｌｋ＜０＞を使用してＳＡＲ演算を終了する。（ｎ－１）ビットの分解能の場合、ＳＬ２１２はｓｃｌｋ信号をｓｃｌｋ＜ｎ－１＞からｓｃｌｋ＜１＞まで順次生成し、ＲＳ２１０は信号ｓｃｌｋ＜１＞を使用してＳＡＲ演算を終了する。（ｎ－２）ビットの分解能の場合、ＳＬ２１２はｓｃｌｋ信号をｓｃｌｋ＜ｎ－１＞からｓｃｌｋ＜２＞まで順次生成し、ＲＳ２１０は信号ｓｃｌｋ＜２＞を使用してＳＡＲ演算を終了する。
【0050】
図２に戻ると、ＳＡＲ型ＡＤＣ２００の分解能は信号ｒｓｅｌによって制御される。例えば、長チャネル用途では、ＲＳ２１０は、最後の順次クロックｓｃｌｋ＜０＞を使用してＳＡＲ演算を終了し、最大分解能ｎを有するデジタル出力を生成するように、信号ｒｓｅｌによって制御され得る。短チャネル用途では、ＲＳ２１０は、前の順次クロックを使用してＳＡＲ演算を終了し、（電力低減のために）最大分解能ｎ未満の分解能を有するデジタル出力を生成するように信号ｒｓｅｌによって制御され得る。ＳＡＲ型ＡＤＣ２００が他の用途に使用される場合、分解能は、任意の要因に基づいて所望されるように制御され得る。
【0051】
図５は、一例によるＡＣＧ２０８を示す概略図である。ＡＣＧ２０８は、ＯＲゲート５０２と、遅延回路５０４と、インバータ５０６および５０８と、スイッチＳ１～Ｓ５とを含む。スイッチＳ１、Ｓ２、およびＳ３は、供給電圧Ｖｄｄと接地電圧Ｇｎｄとの間に直列に結合される。スイッチＳ１はインバータ５０８の出力によって制御される。スイッチＳ２はインバータ５０６の出力によって制御される。スイッチＳ３はＯＲゲート５０２の出力によって制御される。ＯＲゲート５０２の入力はそれぞれ、信号ａｄｃｌｋおよびｃｏｎ＿ｅｎｄを受信する。インバータ５０６の入力はＯＲゲート５０２の出力に結合される。スイッチＳ２およびＳ３はノード５１０によって接続される。スイッチＳ４およびＳ５は、ノード５１０と接地電圧Ｇｎｄとの間に結合される。スイッチＳ４は信号ｃｏｕｔ＋によって制御される。スイッチＳ５は信号ｃｏｕｔ－によって制御される。遅延回路５０４は、ノード５１０とインバータ５０８の入力との間に結合される。ノード５１０は信号ｃｒｓｔｂを与える。
【0052】
演算中、ＡＣＧ２０８は、ＣＯＭ２０６によって生成された信号対ｃｏｕｔ＋／－を使用して信号ｃｒｓｔｂを非同期的に生成する。信号ａｄｃｌｋは、ＡＤＣ変換が始まる前に初期リセットとして使用される。信号ｃｏｕｔ＋およびｃｏｕｔ－は、スイッチＳ１～Ｓ５および遅延回路５０４と共に信号ｃｒｓｔｂを非同期的に生成する。ｃｏｎ＿ｅｎｄ信号は、ＳＡＲ演算をいつ一時停止するべきかを指示する制御信号である。ｃｏｎ＿ｅｎｄがデアサートされると、ＳＡＲ演算は継続する。ｃｏｎ＿ｅｎｄがアサートされると、ｃｒｓｔｂ信号は強制的にデアサートされる。
【0053】
図６は、一例によるＲＳ２１０を示すブロック図である。ＲＳ２１０はマルチプレクサ６０２を含む。マルチプレクサ６０２の入力は、ＳＬ２１２から順次クロック信号ｓｃｌｋ＜ｎ－１＞・・・ｓｃｌｋ＜０＞を受信する。マルチプレクサ６０２の出力は信号ｃｏｎ＿ｅｎｄを与える。マルチプレクサ６０２の制御入力は信号ｒｓｅｌ＜Ｋ：０＞を受信する。したがって、信号ｃｏｎ＿ｅｎｄは、ｒｓｅｌ＜Ｋ：０＞の値に基づいて順次クロック信号ｓｃｌｋのうちの選択された１つである。すなわち、ｒｓｅｌ＜Ｋ：０＞の値は、どのＳＡＲ周期でＳＡＲ型ＡＤＣ２００が各変換周期内のＳＡＲ演算を終了するのかを選択する。
【0054】
図７は、一例によるＳＬ２１２を示すブロック図である。ＳＬ２１２は、クロック発生器回路（「ＦＣＧ７０２」）およびＳＡＲセル７０４１・・・７０４ｎ（全体として複数のＳＡＲセル７０４または１つのＳＡＲセル７０４セルと称される）を含む。ＦＣＧ７０２の入力はｃｏｕｔ＋信号およびｃｏｕｔ－信号を受信する。ＦＣＧ７０２の出力はデジタル信号（ｆｃｌｋ）を与える。各ＳＡＲセル７０４は、信号対ｃｏｕｔ＋／－信号を受信する入力ｉｎ＋／－と、ｆｃｌｋ信号を受信する入力ｆｃｌｋと、ａｄｃｌｋ信号を受信する入力ａｃｌｋと、当該ｓｃｌｋ信号を供給する出力ｓｃｌｋと、当該出力信号ｄを供給する出力Ｄと、入力ＥＮとを含む。ＳＡＲセル７０４ｎの入力ＥＮは論理「１」信号を受信する。ＳＡＲセル７０４ｎ－１・・・７０４１のＥＮ入力はそれぞれ、信号ｓｃｌｋ＜ｎ－１＞・・・ｓｃｌｋ＜１＞を受信する。
【0055】
ｆｃｌｋ信号は、ＦＣＧ７０２によって生成される内部クロック信号である。各ＳＡＲセル７０４は、ＣＯＭ２０６がｃｏｕｔ＋／－信号の一方上にパルスを生成する（すなわち、＋１または－１比較状態が生成される）たびに、当該出力信号ｄ＜ｎ－１＞・・・ｄ＜０＞および当該順次クロック信号ｓｃｌｋ＜ｎ－１＞・・・ｓｃｌｋ＜０＞を生成する。各ＳＡＲセル７０４のイネーブル入力ＥＮは、常に論理「１」であるＳＡＲセル７０４ｎを除いて、前のＳＡＲセルによって生成される。ＡＣＧ２０８と同様に、ａｄｃｌｋ信号は、変換周期が始まる前に初期リセットとして使用される。
【0056】
図８は、一例によるＳＡＲセル７０４を示すブロック図である。ＳＡＲセル７０４は、ラッチ８０２およびフリップフロップ８０４を含む。ラッチ８０２は、ＳＡＲセル７０４のｉｎ＋／－入力に結合された入力と、ＳＡＲセル７０４のａｃｌｋ入力に結合された入力ｒｓｔと、ＳＡＲセル７０４のＥＮ入力に結合された入力と、ＳＡＲセル７０４のＤ出力に結合された入力とを含む。フリップフロップ８０４は、入力Ｄと、ＳＡＲセル７０４のｓｃｌｋ出力に結合された出力Ｑと、ＳＡＲセル７０４のＦＣＬＫ入力に結合された入力ＣＫとを含む。ラッチ８０２は、フリップフロップ８０４のＤ入力に結合された出力（ｏｎ）をさらに含む。
【0057】
演算中、ａｄｃｌｋ信号は、変換周期の初めにラッチ８０２をリセットする。ラッチ８０２は、ＳＡＲセル７０４のＥＮ入力によってイネーブルにされると「ｏｎ」信号および出力信号Ｄのビットを生成する。ラッチ８０２は動的ラッチである。ラッチ８０２は、内部でラッチクロックを生成するとともに、ｃｏｕｔ＋信号またはｃｏｕｔ－信号の一方がアサートされると信号「ｏｎ」を生成する。フリップフロップ８０４は、ｆｃｌｋ信号を使用して「ｏｎ」信号を取り込む。ラッチ８０２は、＋１比較状態に応答して出力信号のビットをアサートし、－１比較状態に応答して出力信号のビットをデアサートする。
【0058】
図９は、一例によるＦＣＧ７０２を示すブロック図である。ＦＣＧ７０２はＮＯＲゲート９０２を含む。ＮＯＲゲート９０２の入力はｃｏｕｔ＋信号およびｃｏｕｔ－信号を受信する。ＮＯＲゲート９０２の出力はｆｃｌｋ信号を供給する。したがって、ｆｃｌｋ信号は、比較状態が＋１または－１であるときにデアサートされ、比較状態がゼロ状態であるときにアサートされる。
【0059】
図１０は、最大分解能ｎを得るための、図２および図５～図９に示されているＳＡＲ型ＡＤＣ２００の信号例を示す信号図である。信号ａｄｃｌｋ、ｃｒｓｔｂ、ｃｏｕｔ＋／－、およびｓｃｌｋ＜ｎ－１＞・・・ｓｃｌｋ＜０＞は、図３で上述した通りである。図１０は信号ｏｎ＜ｎ－１＞、ｏｎ＜ｎ－２＞、ｏｎ＜１＞、およびｏｎ＜０＞を示し、信号ｏｎ＜ｎ－１＞、ｏｎ＜ｎ－２＞、ｏｎ＜１＞、およびｏｎ＜０＞はそれぞれ、ＳＡＲセル７０４ｎ、７０４ｎ－１、７０４２、および７０４１のラッチ８０２によって生成される「ｏｎ」信号である。一般に、信号ｏｎ＜ｎ－１＞・・・ｏｎ＜０＞はそれぞれ、ＳＡＲセル７０４ｎ・・・７０４１のラッチ８０２によって生成される「ｏｎ」信号である。信号ｏｎ＜ｎ－１＞・・・ｏｎ＜０＞は、ＳＡＲ周期（ｎ－１）・・・０の初めに順番に全体にわたってアサートされる。出力信号ｄ＜ｎ－１＞・・・ｄ＜０＞はそれぞれ、ＳＡＲ周期（ｎ－１）・・・０の開始時に（比較状態に応じて）アサート／デアサートされる。
【0060】
図１１は、分解能（ｎ－１）を得るための、図２および図５～図９に示されているＳＡＲ型ＡＤＣ２００の信号例を示す信号図である。信号は、分解能ｎを得るための図１０に示されているものと類似している。しかしながら、分解能（ｎ－１）を得るには、ＳＡＲ演算は最後のＳＡＲ周期の間一時停止される。したがって、時間１１０２の間、ＣＯＭ２０６、ＡＣＧ２０８、ＲＳ２１０、およびＳＬ２１２は、これらのそれぞれの演算を実行しない。したがって、信号対ｃｏｕｔ＋／－は、ＳＡＲ周期１の後、ゼロ比較状態のままである。ｏｎ＜０＞信号は、変換周期の間にアサートされない。ｓｃｌｋ＜０＞信号は、変換周期の間にアサートされない。ｄ＜０＞信号は、変換周期の間にデアサートされたままである。
【0061】
図１２は、一例によるＳＡＲ型ＡＤＣ２００におけるアナログデジタル変換の方法１２００を示す流れ図である。方法１２００はステップ１２０２で始まり、ＳＡＲ型ＡＤＣ２００の分解能が選択される。分解能は、上述したように、ＲＳ２１０に入力されたｒｓｅｌ信号によって選択される。ステップ１２０４で、Ｔ／Ｈ２０２はアナログ入力信号を受信する。ステップ１２０６で、ＳＡＲ型ＡＤＣ２００は次の変換周期を開始する。ＳＡＲ型ＡＤＣ２００は、ａｄｃｌｋ信号をアサートしデアサートすることにより次の変換周期を開始する。ステップ１２０８で、ＳＡＲ型ＡＤＣ２００は、選択済み分解能に基づいていくつかのＳＡＲ周期の間にＳＡＲ演算を実行する。したがって、選択済み分解能が最大分解能ｎに設定される場合、ＳＡＲ型ＡＤＣ２００は、変換周期の間にＳＡＲ周期（ｎ－１）・・・０を実行する。選択済み分解能が（ｎ－１）に設定される場合、ＳＡＲ型ＡＤＣ２００は、変換周期の間にＳＡＲ周期（ｎ－１）・・・１を実行する。選択済み分解能が（ｎ－２）に設定される場合、ＳＡＲ型ＡＤＣ２００は、変換周期の間にＳＡＲ周期（ｎ－１）・・・２を実行する。一般に、選択済み分解能がｍ（ここでｎ＞ｍ≧０）に設定される場合、ＳＡＲ型ＡＤＣ２００は、変換周期の間にｍ個のＳＡＲ周期（ｎ－１）・・・（ｎ－ｍ）を実行する。
【0062】
一例では、ステップ１２０８は以下の通り実行される。ステップ１２０９で、ＳＡＲ型ＡＤＣ２００は比較および制御論理を演算する。すなわち、ＣＯＭ２０６は比較演算を実行し、ＡＣＧ２０８はｃｒｓｔｂクロック信号を生成し、ＳＬ２１２は、ＣＯＭ２０６の出力に応答してデジタル出力信号および順次クロック信号を生成する。ステップ１２１０で、ＳＡＲ型ＡＤＣ２００は、選択済み分解能に基づいてゲーティング信号をアサートする。図２の例では、ＲＳ２１０は、ｒｓｅｌ信号によって選択された分解能に基づいてｃｏｎ＿ｅｎｄ信号をアサートする。ステップ１２１２で、ＳＡＲ型ＡＤＣ２００は、ゲーティング信号のアサーションに応答して比較および制御論理の演算を一時停止する。図２の例では、ＡＣＧ２０８はｃｏｎ＿ｅｎｄ信号のアサーションに応答してｃｒｓｔｂ信号をデアサートし、それにより、ＣＯＭ２０６によって実行される比較演算と、ＡＣＧ２０８、ＲＳ２１０、およびＳＬ２１２によって実行される制御演算とを一時停止する。特に、比較演算が一時停止されると、ＣＯＭ２０６はゼロ比較状態を出力する。信号対ｃｏｕｔ＋／－がゼロ比較状態を有すると、ＡＣＧ２０８およびＳＬ２１２は演算を一時停止する。
【0063】
方法１２００はステップ１２０８からステップ１２１４へ進む。ステップ１２１４で、ＳＡＲ型ＡＤＣ２００は選択済み分解能を有するサンプルを出力する。図２の例では、ＳＬ２１２は選択済み分解能を有するｄ＜ｎ－１：０＞を出力する。方法１２００はステップ１２０６に戻り、各変換周期に対して繰り返す。
【0064】
一例では、ＳＡＲ型ＡＤＣ２００は最大分解能ｎを有する。ステップ１２０２で、選択済み分解能はｍとすることができ、ここで、ｍはｎ未満かつゼロ以上の整数である。したがって、各変換周期において、実行されるＳＡＲ周期の数はｍに等しい。ステップ１２１０で、ゲーティング信号はｍ個のＳＡＲ周期の後でアサートされる。ステップ１２１４で、デジタルサンプルは、ＣＯＭ２０６によって実行されるｍ回の比較に基づいて生成される。ステップ１２１２で、ＣＯＭ２０６および制御論理２５０は、ｍ個のＳＡＲ周期に対応する期間一時停止される。
【0065】
上述したＳＡＲ型ＡＤＣ２００は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）や同種のプログラマブル回路などの集積回路内に実装され得る。図１３は、マルチギガビットトランシーバ（「ＭＧＴ」）１と、構成可能論理ブロック（「ＣＬＢ」）２と、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３と、入力／出力ブロック（「ＩＯＢ」）４と、構成およびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）５と、デジタル信号処理ブロック（「ＤＳＰ」）６と、特殊入力／出力ブロック（「Ｉ／Ｏ」）７（例えば、構成ポートおよびクロックポート）と、デジタルクロックマネージャ、アナログデジタルコンバータ、システムモニタリング論理などの他のプログラマブル論理８とを含む多数の様々なプログラマブルタイルを含むＦＰＧＡ１３００のアーキテクチャを示す。いくつかのＦＰＧＡは、専用プロセッサブロック（「ＰＲＯＣ」）１０も含む。ＦＰＧＡ１３００は、上述したＳＡＲ型ＡＤＣ２００の１つまたは複数のインスタンスを含むことができる。
【0066】
いくつかのＦＰＧＡでは、各プログラマブルタイルが、図１３の上部に含まれる例によって示されているように、同じタイル内のプログラマブル論理要素の入出力端子２０への接続部を有する少なくとも１つのプログラマブル相互接続要素（「ＩＮＴ」）１１を含むことができる。各プログラマブル相互接続要素１１は、同じタイルまたは他のタイル内の隣接するプログラマブル相互接続要素のセグメント２２を相互接続する接続部も含むことができる。各プログラマブル相互接続要素１１は、論理ブロック（図示せず）間の汎用ルーティングリソースのセグメント２４を相互接続する接続部も含むことができる。汎用ルーティングリソースは、相互接続セグメント（例えば相互接続セグメント２４）のトラックを備える論理ブロック（図示せず）と相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティンングチャネルを含むことができる。汎用ルーティングリソースの相互接続セグメント（例えば相互接続セグメント２４）は、１つまたは複数の論理ブロックにまたがることができる。汎用ルーティングリソースと共に挙げられるプログラマブル相互接続要素１１は、例示したＦＰＧＡ用のプログラマブル相互接続構造（「プログラマブル相互接続」）を実装する。
【0067】
一実装形態では、ＣＬＢ２は、ユーザ論理に加えて単一のプログラマブル相互接続要素（「ＩＮＴ」）１１を実装するようにプログラムされ得る構成可能論理要素（「ＣＬＥ」）１２を含むことができる。ＢＲＡＭ３は、１つまたは複数のプログラマブル相互接続要素に加えてＢＲＡＭ論理要素（「ＢＲＬ」）１３を含むことができる。一般に、タイルに含められる相互接続要素の数はタイルの高さに依存する。図示の例では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有しているが、他の数（例えば４）も使用され得る。ＤＳＰタイル６は、適切な数のプログラマブル相互接続要素に加えてＤＳＰ論理要素（「ＤＳＰＬ」）１４を含むことができる。ＩＯＢ４は、プログラマブル相互接続要素１１の１つのインスタンスに加えて、例えば入力／出力論理要素（「ＩＯＬ」）１５の２つのインスタンスを含むことができる。当業者には明らかになるように、例えばＩ／Ｏ論理要素１５に接続される実際のＩ／Ｏパッドは一般に、入力／出力論理要素１５の領域に限定されない。
【0068】
図示の例では、ダイの中央付近の水平領域（図１３に示されている）は、構成、クロック、および他の制御論理のために使用される。この水平領域または列から延びる垂直列９は、ＦＰＧＡの幅にわたってクロックおよび構成信号を分散させるために使用される。
【0069】
図１３に示されているアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を占める通常の柱状構造を分断する追加論理ブロックを含む。追加論理ブロックは、プログラマブルブロックおよび／または専用論理とすることができる。例えば、プロセッサブロック１０は、ＣＬＢおよびＢＲＡＭの複数の列にまたがっている。プロセッサブロック１０は、単一マイクロプロセッサからマイクロプロセッサ、メモリコントローラ、周辺装置などの完全なプログラマブル処理システムに及ぶ様々な構成要素とすることができる。
【0070】
図１３は例示的なＦＰＧＡアーキテクチャのみを例示するものであることに留意されたい。例えば、列内の論理ブロックの数、列の相対幅、列の数および順序、列に含まれる論理ブロックの種類、論理ブロックの相対サイズ、および図１３の上部に含まれる相互接続／論理実装は純粋に例示的なものである。例えば、実際のＦＰＧＡでは、２つ以上の隣接するＣＬＢ列が、ユーザ論理の効率的な実装を容易にするために、ＣＬＢが出現するどの場所にも含められるが、隣接するＣＬＢ列の数は、ＦＰＧＡの外形寸法によって異なる。
【0071】
上記は特定の例を対象としているが、他のさらなる例が、本発明の基本的な範囲を逸脱することなく考案されてもよく、本発明の範囲は、続く特許請求の範囲によって決定される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】