(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-05-19
(45)【発行日】2023-05-29
(54)【発明の名称】半導体デバイス、半導体デバイスの接続処理方法および電子装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20230522BHJP
H01L 27/04 20060101ALI20230522BHJP
G06F 15/78 20060101ALI20230522BHJP
【ＦＩ】
H01L27/04 M
G06F15/78 514
H01L27/04 E
【請求項の数】
11
(21)【出願番号】P 2019192993
(22)【出願日】2019-10-23
(65)【公開番号】P2021068806
(43)【公開日】2021-04-30
【審査請求日】2022-03-14
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール弁理士法人
(72)【発明者】
【氏名】近越 一真
【審査官】田付 徳雄
(56)【参考文献】
【文献】国際公開第２００２／０４５１６８（ＷＯ，Ａ１）
【文献】特開２００１－３３１４７１（ＪＰ，Ａ）
【文献】特開２００３－１９８５４９（ＪＰ，Ａ）
【文献】特表２００５－５３６９１３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０３３５２１９（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／８２２
Ｇ０６Ｆ １５／７８
(57)【特許請求の範囲】
【請求項1】
外部デバイスとプリント配線基板上で配線接続される半導体デバイスであって、複数の外部接続端子と、
機能ブロックと、
複数の接続確認信号を生成し、前記複数の接続確認信号を前記複数の外部接続端子を介して出力し、前記外部デバイスが前記複数の接続確認信号に対応して出力する複数の応答信号を前記複数の外部接続端子を介して受け、前記複数の応答信号に基づいて前記複数の外部接続端子のそれぞれに割り当てられる信号を特定し、特定結果に基づいて前記複数の外部接続端子と前記機能ブロックとの間の信号経路を切り替える接続切替制御回路と、
を有し、
前記半導体デバイスは、
前記複数の外部接続端子に対応して設けられる複数の双方向バッファ回路をさらに備え、
前記接続切替制御回路は、前記複数の外部接続端子のそれぞれにプルアップ抵抗またはプルダウン抵抗を接続するように制御し、前記複数の外部接続端子のそれぞれにプルアップ抵抗またはプルダウン抵抗を接続した状態で、前記複数の外部接続端子のそれぞれのレベルを検知し、検知結果に基づいて各双方向バッファ回路の入出力方向を決定する、
半導体デバイス。
【請求項2】
外部デバイスとプリント配線基板上で配線接続される半導体デバイスであって、
複数の外部接続端子と、
機能ブロックと、
複数の接続確認信号を生成し、前記複数の接続確認信号を前記複数の外部接続端子を介して出力し、前記外部デバイスが前記複数の接続確認信号に対応して出力する複数の応答信号を前記複数の外部接続端子を介して受け、前記複数の応答信号に基づいて前記複数の外部接続端子のそれぞれに割り当てられる信号を特定し、特定結果に基づいて前記複数の外部接続端子と前記機能ブロックとの間の信号経路を切り替える接続切替制御回路と、
を有し、
前記接続切替制御回路は、
前記複数の接続確認信号を生成し、前記複数の接続確認信号に対応する前記複数の応答信号に基づいて接続設定情報を生成する接続情報確認回路と、
前記複数の外部接続端子と前記接続情報確認回路を接続するか、前記複数の外部接続端子と前記機能ブロックを接続するかを切り替えるデータライン切替回路と、
前記接続設定情報に基づいて、前記機能ブロックと前記外部接続端子との間の接続を切り替える接続切替部と、
を有する半導体デバイス。
【請求項3】
前記接続切替制御回路は、前記外部デバイスの動作モードを切り替える動作モード制御回路を有する、請求項１記載の半導体デバイス。
【請求項4】
外部デバイスとプリント配線基板上で配線接続される半導体デバイスであって、
複数の外部接続端子と、
機能ブロックと、
複数の接続確認信号を生成し、前記複数の接続確認信号を前記複数の外部接続端子を介して出力し、前記外部デバイスが前記複数の接続確認信号に対応して出力する複数の応答信号を前記複数の外部接続端子を介して受け、前記複数の応答信号に基づいて前記複数の外部接続端子のそれぞれに割り当てられる信号を特定し、特定結果に基づいて前記複数の外部接続端子と前記機能ブロックとの間の信号経路を切り替える接続切替制御回路と、
を有し、
前記半導体デバイスは、イーサネット媒体アクセス制御ブロック内蔵デバイスであり、イーサネット物理層デバイスである前記外部デバイスに接続される、
半導体デバイス。
【請求項5】
前記複数の応答信号は、ループバックモードに設定された前記イーサネット物理層デバイスが前記複数の接続確認信号に応じて出力する信号である、請求項４に記載の半導体デバイス。
【請求項6】
外部デバイスとプリント配線基板上で配線接続される半導体デバイスであって、
複数の外部接続端子と、
機能ブロックと、
複数の接続確認信号を生成し、前記複数の接続確認信号を前記複数の外部接続端子を介して出力し、前記外部デバイスが前記複数の接続確認信号に対応して出力する複数の応答信号を前記複数の外部接続端子を介して受け、前記複数の応答信号に基づいて前記複数の外部接続端子のそれぞれに割り当てられる信号を特定し、特定結果に基づいて前記複数の外部接続端子と前記機能ブロックとの間の信号経路を切り替える接続切替制御回路と、
を有し、
前記半導体デバイスは、メモリコントローラ搭載のマイクロコンピュータであり、メモリデバイスである前記外部デバイスに接続される、
半導体デバイス。
【請求項7】
前記応答信号は、前記メモリデバイスからの読出しデータである、請求項６記載の半導体デバイス。
【請求項8】
第１の半導体デバイスと、前記第１の半導体デバイスにプリント配線基板上で配線接続される第２の半導体デバイスとを具備する電子装置であって、前記第１の半導体デバイスは、
複数の第１外部接続端子と、
第１機能ブロックと、
を有し、
前記第２の半導体デバイスは、
前記複数の第１外部接続端子に接続される複数の第２外部接続端子と、
第２機能ブロックと、
複数の接続確認信号を生成して前記第１の半導体デバイスに出力し、前記第１の半導体デバイスから前記複数の接続確認信号に対する複数の応答信号を受け、前記複数の応答信号に基づいて前記複数の第２外部接続端子と前記複数の第１外部接続端子との接続状態を確認し、確認結果に基づいて、前記複数の第２外部接続端子へ前記第２機能ブロックの信号の割り当てる接続切替制御回路と、
を有し、
前記第１の半導体デバイスはイーサネット物理層デバイスであり、
前記第１機能ブロックは物理層ブロックであり、
前記第２の半導体デバイスはイーサネット媒体アクセス制御ブロック内蔵デバイスであり、
前記第２機能ブロックはイーサネット媒体アクセス制御ブロックであり、
前記応答信号は、前記第１の半導体デバイスがループバックモードに設定されたときの前記接続確認信号に対する前記第１機能ブロックの出力信号である、
電子装置。
【請求項9】
前記接続切替制御回路は、前記確認結果に基づいて、前記複数の第２外部接続端子と前記第２機能ブロックとの間の信号経路を切り替える接続切替部を有する、請求項８記載の電子装置。
【請求項10】
第１の半導体デバイスと、前記第１の半導体デバイスにプリント配線基板上で配線接続される第２の半導体デバイスとを具備する電子装置であって、
前記第１の半導体デバイスは、
複数の第１外部接続端子と、
第１機能ブロックと、
を有し、
前記第２の半導体デバイスは、
前記複数の第１外部接続端子に接続される複数の第２外部接続端子と、
第２機能ブロックと、
複数の接続確認信号を生成して前記第１の半導体デバイスに出力し、前記第１の半導体デバイスから前記複数の接続確認信号に対する複数の応答信号を受け、前記複数の応答信号に基づいて前記複数の第２外部接続端子と前記複数の第１外部接続端子との接続状態を確認し、確認結果に基づいて、前記複数の第２外部接続端子へ前記第２機能ブロックの信号の割り当てる接続切替制御回路と、
を有し、
前記第２の半導体デバイスはマイクロコンピュータであり、
前記第２機能ブロックはメモリコントローラであり、
前記第１の半導体デバイスはメモリデバイスであり、
前記応答信号は、前記メモリデバイスの読み出しデータである、
電子装置。
【請求項11】
複数の外部接続端子と機能ブロックと接続切替制御回路とを有し、外部デバイスと前記複数の外部接続端子を介してプリント配線基板上で配線接続される半導体デバイスの接続処理方法であって、前記複数の外部接続端子を介して前記外部デバイスに接続確認信号を送信し、
前記複数の外部接続端子を介して前記外部デバイスの前記接続確認信号に対する応答信号を受信し、
前記応答信号に基づいて前記複数の外部接続端子の機能を特定し、
特定結果に基づいて前記機能ブロックと前記複数の外部接続端子との間の信号経路を切り替え、
前記半導体デバイスは前記接続確認信号を送信する前に、
前記複数の外部接続端子にプルアップ抵抗またはプルダウン抵抗を接続し、
前記複数の外部接続端子のそれぞれのレベルを検知し、
検知結果に基づいて前記複数の外部接続端子が入力端子か出力端子かを決定し、
前記出力端子に決定された外部接続端子を介して前記接続確認信号を送信する、
半導体デバイスの接続処理方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイスに関し、例えば、複数の半導体デバイスと搭載した電子装置に好適に利用できる。
【背景技術】
【0002】
イーサネット（登録商標）の物理層デバイス（ＰＨＹ－ＬＳＩ）やＳＲＡＭ（Static Random Access Memory）など高速信号伝送が求められるデバイスをプリント配線基板に搭載する場合、これらデバイスと通信するデバイスとの間は、短く、且つ、耐ノイズ性の高い配線で接続することが求められている。
【0003】
例えば、イーサネット物理層デバイスとイーサネット媒体アクセス制御（ＭＡＣ：Media Access Control）ブロック内蔵デバイス間のインターフェースには、一般的にＭＩＩ（media-independent interface）が用いられるが、速度の向上を目的としたＲＧＭＩＩ（reduced gigabit media-independent interface）やＧＭＩＩ（gigabit media-independent interface）なども存在する。このような高速通信を目的としたインターフェース規格に準拠して、イーサネット物理層デバイスとイーサネットＭＡＣブロック内蔵デバイスとをプリント配線基板上で接続するとき、これらデバイスの少なくとも高速信号を伝送する端子間は、それぞれ等長で、最短で、且つストレートな接続配線で接続されることが好ましい。
【0004】
しかしながら、イーサネットＭＡＣブロック内蔵デバイスやイーサネット物理層デバイスの種類、または、それぞれのデバイスの外部接続端子の並びによっては、高速信号を伝送するための接続配線が基板の複数の層を介して交差したり、接続配線の引き回し距離が長くなったりする可能性がある。そのため、基板ノイズの影響を受けたり、信号波形のなまりが生じたりする。結果、通信品質が低下する可能性がある。また、接続配線を引き回すことで、プリント配線基板上の配線レイアウトが増加し実装面積が増加するおそれがある。
【0005】
特許文献１には、マスタデバイスとスレーブデバイスとの外部接続端子を接続した後に、外部接続端子の機能を割り付けることができる半導体集積回路装置が記載されている。具体的には、マスタデバイスが有するマスタインターフェースが、指定された信号に対応する外部ピンから割り付け設定信号を出力する。スレーブデバイスが有するスレーブインターフェースは、割り付け設定信号がスレーブデバイスのどのピンに入力されたかを検出し、その検出結果に基づいて機能ブロックと外部ピン間の接続を切り換える。このように、マスタインターフェースとスレーブインターフェースとによって自動的に外部接続端子の割付けを行う。
【先行技術文献】
【特許文献】
【0006】
【文献】特開２００１－３３１４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
上述のように、特許文献１では、プリント配線基板上の配線後に外部接続端子割り付けを行うことで、プリント配線基板の配線パターン設計を短時間で効率よく行っている。特許文献１では配線後に外部接続端子割り付けを行うにあたって、マスタインターフェースおよびスレーブインターフェースに専用回路をそれぞれ設けている。したがって、いずれか一方のデバイス、例えば、イーサネット物理層デバイスがこのようなインターフェースを持たない汎用デバイスである場合には、互いの信号の位置が特定できないため、プリント配線基板上の配線後の外部接続端子機能設定を行うことができない。
【0008】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
一実施の形態に係る半導体デバイスは、外部デバイスと接続される半導体デバイスであって、複数の外部接続端子と、機能ブロックと、接続切替制御回路とを有し、接続切替制御回路は、接続確認信号を生成して複数の外部接続端子を介して出力し、外部デバイスによって出力される接続確認信号に対する応答信号を複数の外部接続端子を介して受け、応答信号に基づいて複数の外部接続端子の機能を特定し、特定結果に基づいて複数の外部接続端子と機能ブロック間の接続関係を切り替える。
【発明の効果】
【0010】
前記一実施の形態によれば、互いに接続される二つの半導体デバイスのうち一方が汎用デバイスであっても、プリント基板配線上での接続配線後に、他方の半導体デバイスの外部接続端子の機能を割り付けることができる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
以下、一実施の形態に係る電子装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。
【0013】
＜実施の形態の概要＞
実施の形態の詳細について説明する前に、実施の形態の概要について説明する。図１は、実施の形態の概要に係る電子装置１の構成の一例を示すブロック図である。図１に示すように、電子装置１は、第１の半導体デバイス２と第２の半導体デバイス３とを備える。第１の半導体デバイス２の複数の第１外部接続端子（以下、単に、複数の外部接続端子と言う）Ｐ２＿１～Ｐ２＿ｎと第２の半導体デバイス３の複数の第２外部接続端子（以下、単に、複数の外部接続端子と言う）Ｐ３＿１～Ｐ３＿ｎとがプリント配線基板上の接続配線４を介して接続されている。
実施の形態の詳細について説明する前に、実施の形態の概要について説明する。図１は、実施の形態の概要に係る電子装置１の構成の一例を示すブロック図である。図１に示すように、電子装置１は、第１の半導体デバイス２と第２の半導体デバイス３とを備える。第１の半導体デバイス２の複数の第１外部接続端子（以下、単に、複数の外部接続端子と言う）Ｐ２＿１～Ｐ２＿ｎと第２の半導体デバイス３の複数の第２外部接続端子（以下、単に、複数の外部接続端子と言う）Ｐ３＿１～Ｐ３＿ｎとがプリント配線基板上の接続配線４を介して接続されている。
【0014】
第１の半導体デバイス２は、第１機能ブロック５を有する。第１機能ブロック５は、外部接続端子Ｐ２＿１～Ｐ２＿ｎを介して第２の半導体デバイス２とデータの受け渡しを行う。
【0015】
第２の半導体デバイス３は、第２機能ブロック７と、双方向バッファ部８と、接続切替制御回路９とを有する。双方向バッファ部８は、第２の半導体デバイス３の複数の外部接続端子Ｐ３＿１～Ｐ３＿ｎのそれぞれに対応して設けられる双方向バッファ回路を有する。接続切替制御回路９は、第１の半導体デバイス２に対して接続確認信号を出力し、接続確認信号を受信した第１の半導体デバイス２によって出力される応答信号を、外部接続端子Ｐ＿３１～Ｐ３＿ｎを介して受信する。ここで、応答信号は、第１の半導体デバイス２内の第１機能ブロック５が接続確認信号に応じて出力する信号である。接続切替制御回路９は、受信した応答信号に基づいて、双方向バッファ部８の双方向バッファ回路の入出力方向を決定するとともに、第２の半導体デバイス３の各外部接続端子Ｐ３＿１～Ｐ３＿ｎに割り当てられる信号を特定する。つまり、応答信号に基づいて、各外部接続端子Ｐ３＿１～Ｐ３＿ｎの機能が特定される。そして、接続切替制御回路９は、外部接続端子Ｐ３＿１～Ｐ３＿ｎの機能特定結果に基づいて、外部接続端子Ｐ３＿１～Ｐ３＿ｎと機能ブロック７との間の信号経路を切り替える。つまり、外部接続端子Ｐ３＿１～Ｐ３＿ｎと機能ブロック７に接続される信号線との接続関係を切り替え、外部接続端子Ｐ３＿１～Ｐ３＿ｎへの第２機能ブロック７の信号の割り当てを、第１の半導体デバイス２の外部接続端子Ｐ２＿１～Ｐ２＿ｎの配列順序に合わせる。
【0016】
このように、第２の半導体デバイス３は、外部デバイスである第１の半導体デバイス２によって出力される応答信号に基づいて、第２の半導体デバイス３の外部接続端子と機能ブロック７に接続される信号線との接続関係を切り替える。したがって、第１の半導体デバイス２に接続確認用の専用回路を設けることなく、第２の半導体デバイス３の外部接続端子の機能を割り付けることができ、結果、第２の半導体デバイス３の外部接続端子の配列順序を、第１の半導体デバイス２の外部接続端子の配列順序に合わせることができる。
【0017】
＜実施の形態１＞
以下、図面を参照して実施の形態１について説明する。
以下、図面を参照して実施の形態１について説明する。
【0018】
図２は、実施の形態１に係る電子装置１０の構成の一例を示すブロック図である。図２に示されるように、電子装置１０には、プリント配線基板上に第１の半導体デバイスである半導体デバイス２０と第２の半導体デバイスである半導体デバイス３０が実装され、半導体デバイス２０の複数の第１外部接続端子（以下、単に、複数の外部接続端子と言う）Ｐ２０＿１～Ｐ２０＿ｎと半導体デバイス３０の複数の第２外部接続端子（以下、単に、複数の外部接続端子と言う）Ｐ３０＿１～Ｐ３０＿ｎはプリント配線基板上の接続配線４０を介して接続されている。半導体デバイス２０は、第１機能ブロック５０およびバッファ部６０を有する。半導体デバイス３０は、第２機能ブロック７０、双方向バッファ部８０および接続切替制御回路９０を備える。以下の説明において、外部接続端子Ｐ３０＿１～Ｐ３０＿ｎを、単に、外部接続端子Ｐ３０として説明する場合がある。
【0019】
まず、半導体デバイス２０について説明する。実施の形態１に係る半導体デバイス２０は、イーサネット物理層（ＰＨＹ）デバイスである。以下、半導体デバイス２０をイーサネット物理層デバイス２０と称する。イーサネット物理層デバイス２０は、第１機能ブロック５０として物理層（ＰＨＹ）ブロックを備える。以下、第１機能ブロック５０をＰＨＹブロック５０と称する。ＰＨＹブロック５０は、不図示の伝送媒体に接続されており、受信したデータＴＸＤを伝送媒体に適した信号波形に変換して送出する。また、ＰＨＹブロック５０は、不図示の伝送媒体から受信したデータに対して必要な処理を行い、処理後の受信データを受信データＲＸＤとして半導体デバイス３０に送信する。
【0020】
イーサネット物理層デバイス２０に含まれるバッファ部６０は、イーサネット物理層デバイス２０の複数の外部接続端子Ｐ２０＿１～Ｐ２０＿ｎとＰＨＹブロック５０間に設けられる。バッファ部６０は、予め入出力方向が決定されている複数のバッファ回路で構成されている。
【0021】
実施の形態１に係る半導体デバイス３０は、イーサネット媒体アクセス制御（ＭＡＣ）ブロック内蔵デバイスである。以下、半導体デバイス３０をイーサネットＭＡＣブロック内蔵デバイス３０と称する。イーサネットＭＡＣブロック内蔵デバイス３０は、第２機能ブロック７０として媒体アクセス制御（ＭＡＣ）ブロックを備える。以下、第２機能ブロック７０をＭＡＣブロック７０と称する。ＭＡＣブロック７０は、イーサネット規格に沿った送信データＴＸＤを生成し、受信したデータＲＸＤを処理する。
【0022】
双方向バッファ部８０は、イーサネットＭＡＣブロック内蔵デバイス３０の複数の外部接続端子Ｐ３０＿１～Ｐ３０＿ｎのそれぞれに対応して設けられた複数の双方向バッファ回路で構成されている。これら双方向バッファ回路は、接続切替制御回路９０の制御に応じてその入出力方向を切り替える。
【0023】
接続切替制御回路９０は、双方向バッファ部８０とＭＡＣブロック７０との間に設けられ、双方向バッファ部８０を構成する双方向バッファ回路とＭＡＣブロック間の接続を切り替える。接続切替制御回路９０は、双方向バッファ回路とＭＡＣブロック間の接続切替に際して、双方向バッファ部８０に含まれる複数の双方向バッファ回路のそれぞれに対応する外部接続端子の機能を確認するための接続確認信号ＴＸ＿ｄａｔａ、および、双方向バッファ回路に対してＰＵ／ＰＤ制御信号を生成する。接続切替制御回路９０は、接続確認信号ＴＸ＿ｄａｔａを、外部接続端子Ｐ３０を介してイーサネット物理層デバイス２０に出力し、接続確認信号ＴＸ＿ｄａｔａに対応してイーサネット物理層デバイス２０が出力する応答信号ＲＸ＿ｄａｔａを、外部接続端子Ｐ３０を介して受け取る。そして、接続切替制御回路９０は、応答信号ＲＸ＿ｄａｔａに基づいて各外部接続端子Ｐ３０に対してどの信号が割り当てられているかを検出し、各外部接続端子Ｐ３０とＭＡＣブロック７０との間の接続関係を切り替える。また、接続切替制御回路９０は、双方向バッファ部８０からのレベル検知信号ＤＥＴに基づいて、信号の有無を検出する。
【0024】
ＰＨＹブロック５０およびＭＡＣブロック７０間はＭＩＩ（media-independent interface）およびマネジメントインターフェースで接続される。イーサネット物理層デバイス２０およびイーサネットＭＡＣブロック内蔵デバイス３０はそれぞれマネジメントインターフェースのための管理情報インターフェース端子（ＭＤ）を備え、互いの管理情報ＭＤを交換する。
【0025】
図３は、実施の形態１に係るイーサネットＭＡＣブロック内蔵デバイス３０の双方向バッファ部８０を構成する双方向バッファ回路の一例を示すブロック図である。図３に示されるように、双方向バッファ回路８１は、出力バッファＢＵＦ１、入力バッファＢＵＦ２、プルアップ抵抗Ｒｐ、プルダウン抵抗Ｒｄを含む。
【0026】
出力バッファＢＵＦ１は、ＭＡＣブロック７０からの出力信号ＴＸＤまたは接続確認信号ＴＸ＿ｄａｔａを受けて外部接続端子Ｐ３０に出力する。入力バッファＢＵＦ２は、外部接続端子Ｐ３０を介して入力された信号ＲＸＤまたは応答信号ＲＸ＿ｄａｔａをイーサネットＭＡＣブロック内蔵デバイス３０内部へ送る。また、外部接続端子Ｐ３０のレベルの検知結果はレベル検知信号ＤＥＴとして接続切替制御回路９０に送られる。なお、双方向バッファ回路８１は、イネーブル信号ＥＮＢによって出力バッファＢＵＦ１と入力バッファＢＵＦ２を制御することによって、その入出力方向が決定される。
【0027】
プルアップ抵抗Ｒｐおよびプルダウン抵抗Ｒｄは、それぞれ接続切替制御回路９０からのＰＵ／ＰＤ制御信号によって制御される。
【0028】
図４は、実施の形態１に係る接続切替制御回路９０の構成の一例を示すブロック図である。図４に示されるように、接続切替制御回路９０は、外部デバイス制御回路９１０、接続情報確認回路９２０、データライン切替回路９３０、接続切替部９４０および動作モード制御回路９５０を備える。
【0029】
外部デバイス制御回路９１０は、接続されているイーサネット物理層デバイス２０と管理情報ＭＤを交換する。外部デバイス制御回路９１０は、動作モード制御回路９５０から動作モード変更要求を受けて、イーサネット物理層デバイス２０に対して、動作モード変更要求に基づく管理情報ＭＤを送信する。また、外部デバイス制御回路９１０はイーサネット物理層デバイス２０の動作モード変更完了を示す管理情報ＭＤを受けて、動作モード制御回路９５０に動作モード変更完了通知を通知する。
【0030】
接続情報確認回路９２０は、動作モード制御回路９５０からの接続確認開始要求（ＳＴＡＲＴ）に基づいて、接続確認シーケンスを開始する。接続情報確認回路９２０は、接続確認シーケンスにしたがって、双方向バッファ部８０を構成する複数の双方向バッファ回路８１のそれぞれに対する制御信号ＰＵ／ＰＤ、および、接続確認信号ＴＸ＿ｄａｔａを生成する。また、接続情報確認回路９２０は、各双方向バッファ回路８１からのレベル検知信号ＤＥＴを受け、レベル検知信号ＤＥＴに基づいて各双方向バッファ回路８１の入出力方向を決定し、各双方向バッファ回路８１の入出力方向を切り替えるイネーブル信号ＥＮＢを生成する。また、接続情報確認回路９２０は、接続確認信号ＴＸ＿ｄａｔａまたは管理情報ＭＤに対応してイーサネット物理層デバイス２０から出力される応答信号ＲＸ＿ｄａｔａを受け、当該応答信号に基づいて、イーサネットＭＡＣブロック内蔵デバイス３０の外部接続端子とイーサネット物理層デバイス２０の外部接続端子との接続を確認する。つまり、イーサネットＭＡＣブロック内蔵デバイス３０の各外部接続端子に割り当てられている信号、すなわち、外部接続端子の機能を特定する。そして、ＭＡＣブロック７０と外部接続端子間の信号経路を切り替えるべく接続設定信号ＳＥＴを生成する。
【0031】
データライン切替回路９３０は、動作モード制御回路９５０の指示に従って、ＭＡＣブロック７０からの送信信号ＴＸＤと接続情報確認回路９２０からの接続確認信号ＴＸ＿ｄａｔａのいずれか一方を選択し、不図示の信号線を通じて接続切替部９４０に供給する。すなわち、ＭＡＣブロック７０からの送信信号ＴＸＤと接続情報確認回路９２０からの接続確認信号ＴＸ＿ｄａｔａのいずれか一方を、外部接続端子に供給する。また、データライン切替回路９３０は、動作モード制御回路９５０の指示に従って、イーサネット物理層デバイス２０からの信号をＭＡＣブロック７０または接続情報確認回路９２０に伝達する。すなわち、外部接続端子に供給されたイーサネット物理層デバイス２０からの信号を、ＭＡＣブロック７０または接続情報確認回路９２０に受信信号ＲＸＤまたは応答信号ＲＸ＿ｄａｔａとして供給する。このように、データライン切替回路９３０は、動作モード制御回路９５０の指示に従って、外部接続端子Ｐ３０＿１～Ｐ３０＿ｎと接続情報確認回路９２０とを接続するか、外部接続端子Ｐ３０＿１～Ｐ３０＿ｎとＭＡＣブロック７０とを接続するかを切り替える。言い換えると、データライン切替回路９３０は、ＭＡＣブロック７０とイーサネット物理層デバイス２０間で通信するか、接続情報確認回路９２０とイーサネット物理層デバイス２０間で通信するかを切り替える。
【0032】
接続切替部９４０は、接続情報確認回路９２０から出力される接続設定情報ＳＥＴに基づいて、各外部接続端子とデータライン切替回路９３０間の信号経路を切り替える。これによって、ＭＡＣブロック７０と外部接続端子との間の信号経路を切り替えることができる。
【0033】
動作モード制御回路９５０は、外部デバイス制御回路９１０、接続情報確認回路９２０およびデータライン切替回路９３０の制御を行う。動作モード制御回路９５０は、外部デバイス制御回路９１０に対して動作モード変更要求を送信する。例えば動作モードは、通常動作モードおよびループバックモードなどを含む。また、動作モード制御回路９５０は、データライン切替回路９３０にデータパスの切り替えを指示し（ＳＷ＿ＲＥＱ）、データパス切替完了（ＳＷ＿ＥＮＤ）を受ける。また、動作モード制御回路９５０は、接続情報確認回路９２０に対して接続情報確認シーケンスの開始要求ＳＴＡＲＴを指示する。さらに、動作モード制御回路９５０は、接続処理の完了後に、イーサネットＭＡＣブロック内蔵デバイス３０内のＣＰＵ（Central Processing Unit）等（不図示）へ接続処理完了を通知する。
【0034】
図５は、実施の形態１に係る接続切替部９４０の構成の一例を示すブロック図である。図５に示されるように、接続切替部９４０は、複数の双方向バッファ回路８１＿０～８１＿ｎのそれぞれに対応して設けられる複数の接続切替回路９４１＿０～９４１＿ｎを有する。
【0035】
接続切替回路９４１＿０～９４１＿ｎは同じ構成のため、接続切替回路９４１＿０について説明する。接続切替回路９４１＿０は、入力選択回路９４２と出力選択回路９４３を有する。入力選択回路９４２は、各双方向バッファ回路８１＿０～８１＿ｎと接続され、接続設定信号ＳＥＴに含まれる設定信号ＳＥＴ＿ｉｎ＿０に基づいて双方向バッファ回路８１＿０～８１＿ｎからの信号を選択し、接続切替部９４０およびデータライン切替回路９３０間の対応する信号線に出力する。同様に、出力選択回路９４３は、各双方向バッファ回路８１＿０～８１＿ｎと接続し、接続設定信号ＳＥＴに含まれる設定信号ＳＥＴ＿ｏｕｔ＿０に基づいて、接続切替部９４０およびデータライン切替回路９３０間の信号線を介して供給される信号を選択し、対応する双方向バッファ回路８１へ出力する。これにより、データライン切替回路９３０と外部接続端子間の信号経路を切り替えることができる。すなわち、イーサネットＭＡＣブロック内蔵デバイス３０の外部接続端子の配列順序を、イーサネット物理層デバイス２０の外部接続端子の配列順序に合わせることができる。
【0036】
＜接続処理の概要＞
次に、図６を参照しながら、実施の形態１に係る接続処理の概要について説明する。
次に、図６を参照しながら、実施の形態１に係る接続処理の概要について説明する。
【0037】
まず、プリント配線基板設計において、イーサネット物理層デバイス２０の管理情報インターフェース端子に接続される配線が、イーサネットＭＡＣブロック内蔵デバイス３０の管理情報インターフェース端子に接続されるように設計される。また、イーサネット物理層デバイス２０の外部接続端子に接続される配線は、必要な本数だけイーサネットＭＡＣブロック内蔵デバイス３０の任意の外部接続端子と接続されるように設計される。すなわち、イーサネット物理層デバイス２０の特定の外部接続端子が、イーサネットＭＡＣブロック内蔵デバイス３０の特定の外部接続端子に接続されるのではなく、高速信号伝送に適した配線パターンでもって、イーサネットＭＡＣブロック内蔵デバイス３０の任意の外部接続端子に接続される。
【0038】
デバイス間の接続が終了し、イーサネット物理層デバイス２０およびイーサネットＭＡＣブロック内蔵デバイス３０に電源電圧が供給される。イーサネットＭＡＣブロック内蔵デバイス３０に電源電圧が供給されシステムリセットが解除されると、接続処理が開始される。なお、接続処理開始要求用の入力端子を設け、この入力端子に外部から信号が入力されるときに接続処理が開始されてもよい。
【0039】
接続処理が開始されると、動作モード制御回路９５０は、外部デバイスであるイーサネット物理層デバイス２０を接続処理に必要な動作モードに設定するために、外部デバイス制御回路９１０に対して動作モード変更要求を通知する（ステップＳ１）。たとえば、動作モード制御回路９５０は、イーサネット物理層デバイス２０に対してループバックモードを設定するための動作モード変更要求を行う。
【0040】
外部デバイス制御回路９１０は、動作モード制御回路９５０からの指示に基づき、イーサネット物理層デバイス２０へ動作モード変更を通知する。そして、外部デバイス制御回路９１０は、イーサネット物理層デバイス２０の動作モード変更完了後に、動作モード制御回路９５０へ動作モード変更完了通知を行う（ステップＳ２）。
【0041】
また、動作モード制御回路９５０は、データライン切替回路９３０へデータパスの切り替え（ＳＷ＿ＲＥＱ）を指示する。データライン切替回路９３０によって、イーサネット物理層デバイス２０が接続情報確認回路９２０と接続するようにデータラインの接続が切り替えられると（ＳＷ＿ＥＮＤ）（ステップＳ３）、動作モード制御回路９５０は、接続情報確認回路９２０に接続シーケンス開始要求（ＳＴＡＲＴ）を通知する（ステップＳ４）。
【0042】
次に、接続情報確認回路９２０は、イーサネット物理層デバイス２０と接続状況確認のために必要な通信を行う。まず、接続情報確認回路９２０は、双方向バッファ回路の入出力方向を決定するために、プルアップ抵抗Ｒｐまたはプルダウン抵抗Ｒｄを接続した状態で得られるレベル検知信号ＤＥＴに基づいて、それぞれの双方向バッファ回路８１の入出力方向を決定する。その後、接続情報確認回路９２０は、接続確認信号ＴＸ＿ｄａｔａを送信し、接続確認信号ＴＸ＿ｄａｔａに対応してイーサネット物理層デバイス２０から出力される応答信号ＲＸ＿ｄａｔａを受ける（ステップＳ５）。接続情報確認回路９２０は手順にしたがってイーサネット物理層デバイス２０の動作モードを切り替えながら、データの送受信を繰り返す。
【0043】
接続情報確認回路９２０は、データの送受信を繰り返しながら、イーサネットＭＡＣブロック内蔵デバイス３０の外部接続端子に、イーサネット物理層デバイス２０のどの外部接続端子が接続されているかの接続状態を確認する。すなわち、接続情報確認回路９２０は、イーサネットＭＡＣブロック内蔵デバイス３０の外部接続端子の機能を特定し、接続状態の確認結果として接続設定信号ＳＥＴを生成する。接続切替部９４０は、特定された外部接続端子から順に生成される接続設定信号ＳＥＴに基づいて、外部接続端子とＭＡＣブロック７０間の信号経路を切り替える（ステップＳ６）。
【0044】
そして、接続情報確認回路９２０は、イーサネットＭＡＣブロック内蔵デバイス３０の全外部接続端子が特定されるまで（ステップＳ７のＮｏ）、ステップＳ５およびＳ６を繰り返す。イーサネットＭＡＣブロック内蔵デバイス３０の全外部接続端子とイーサネット物理層デバイス２０の外部接続端子との接続が確認され、イーサネットＭＡＣブロック内蔵デバイス３０の外部接続端子とＭＡＣブロック７０間の信号経路が切り替えられると（ステップＳ７のＹｅｓ）、接続情報確認回路９２０は接続確認シーケンス完了を動作モード制御回路９５０に通知する。
【0045】
動作モード制御回路９５０は、データライン切替回路９３０にデータラインの切替（ＳＷ＿ＲＥＱ）を指示し、イーサネット物理層デバイス２０とＭＡＣブロック７０間の通信が可能になる。動作モード制御回路９５０は、データライン切替回路９３０からのデータパス切り替え完了（ＳＷ＿ＥＮＤ）の通知を受け取ると（ステップＳ８）、イーサネット物理層デバイス２０に対して通常動作モードを設定する（ステップＳ９）。その後、イーサネットＭＡＣブロック内蔵デバイス３０内のＣＰＵ等（不図示）へ接続処理完了を通知する。
【0046】
以上のように、イーサネットＭＡＣブロック内蔵デバイス３０の外部接続端子に割り当てられている信号は、イーサネット物理層デバイス２０から出力される接続確認信号に対する応答信号に基づいて判別することができる。そして、ＭＡＣブロック７０に接続される信号線と外部接続端子との信号経路を切り替えることで、ＭＡＣブロック７０とイーサネット物理層間の通信が可能になる。このように、イーサネット物理層デバイス２０が接続確認用の専用回路を持たない場合であっても、イーサネットＭＡＣブロック内蔵デバイス３０の外部接続端子の配列順序を、イーサネット物理層デバイス２０の端子の配列順序に合わせることができる。よって、互いの外部接続端子の位置を考慮した設計が不要となり、プリント配線基板の配線パターン設計を短時間で効率よく、容易に行うことができると共に、通信品質の低下も防ぐことができる。
【0047】
＜第１の接続処理方法＞
図７Ａ、７Ｂ、７Ｃを参照しながら、図６のステップＳ５およびＳ６に係る接続処理方法の具体例について説明する。また、図７Ａ、７Ｂ、７Ｃにおける各ステップで特定する信号を図８に示す。ここでは、イーサネット物理層デバイス２０とイーサネットＭＡＣブロック内蔵デバイス３０との間のインターフェースがＧＭＩＩ（gigabit media-independent interface）であるときの接続処理方法（第１の接続処理方法）について説明する。
図７Ａ、７Ｂ、７Ｃを参照しながら、図６のステップＳ５およびＳ６に係る接続処理方法の具体例について説明する。また、図７Ａ、７Ｂ、７Ｃにおける各ステップで特定する信号を図８に示す。ここでは、イーサネット物理層デバイス２０とイーサネットＭＡＣブロック内蔵デバイス３０との間のインターフェースがＧＭＩＩ（gigabit media-independent interface）であるときの接続処理方法（第１の接続処理方法）について説明する。
【0048】
ＧＭＩＩは、ＭＩＩの上位互換であるため、ＧＭＩＩを用いて、１Ｇｂｐｓによる通信のみならず、１００Ｍ／１０Ｍｂｐｓによる通信もできる。１Ｇｂｐｓデータ通信と１００Ｍ／１０Ｍｂｐｓデータ通信では、使用するデータ信号の数とクロック周波数が異なるが、同一のインターフェースを用いることができる。したがって、１Ｇｂｐｓ対応のイーサネット物理層デバイスは、ＧＭＩＩ用のインターフェースを用いて、１Ｇｂｐｓデータ通信のみならず１００Ｍ／１０Ｍｂｐｓデータ通信も行うことができる。本実施の形態においては、イーサネット物理層デバイス２０を１Ｇｂｐｓ転送モードと１００Ｍ／１０Ｍｂｐｓ転送モードに切り替えながら、接続処理を行う。
【0049】
まず前提として、接続処理を行う前のステップＳ２において、イーサネット物理層デバイス２０がループバックモードに設定されるものとする。
【0050】
まず、イーサネット物理層デバイス２０と接続した各外部接続端子が、入力端子か出力端子かを確認する（ステップＳ１００）。最初に、接続切替制御回路９０は、双方向バッファ部８０の各双方向バッファ回路８１を入力モードに設定する。その後、接続切替制御回路９０は、各外部接続端子にプルダウン抵抗Ｒｄを接続し、そのときのレベル検知信号ＤＥＴを確認する。イーサネット物理層デバイス２０の出力端子は、リセット解除後、通信していない期間はハイレベルおよびロウレベルのいずれかを出力している。したがって、プルダウン抵抗Ｒｄが接続された外部接続端子のレベル検知信号ＤＥＴがハイレベルを示した場合は、当該外部接続端子において信号が衝突していることを示す。したがって、当該外部接続端子はイーサネット物理層デバイス２０からの出力信号を受けている、すなわち、当該外部接続端子は入力端子であると判断する。レベル検知信号ＤＥＴがロウレベルを示した外部接続端子には、プルダウン抵抗Ｒｄに代えてプルアップ抵抗Ｒｐを接続し、再度レベル検知信号ＤＥＴを確認する。このとき、レベル検知信号ＤＥＴがロウレベルを示している外部接続端子はイーサネット物理層デバイス２０からの出力信号を受けている、すなわち、入力端子であると判断される。一方、レベル検知信号ＤＥＴがハイレベルを示している場合は、対応する外部接続端子はイーサネット物理層デバイス２０からの出力信号を受けていない、すなわち、出力端子であると判断する（ステップＳ１００＿１）。このように信号衝突を検出することで入力端子か出力端子かを判断する。なお、この判断の順番は逆に行ってもよい。この結果、イーサネットＭＡＣブロック内蔵デバイス３０のＧＭＩＩインターフェースに係る外部接続端子の入出力方向が特定され、接続切替制御回路９０が対応する各双方向バッファ回路８１を入力モードまたは出力モードに設定する（ステップＳ１００＿２、ステップＳ１００＿３）。
【0051】
次に、受信クロック信号用の外部接続端子（ＲＸＣＬＫ端子）を特定する（ステップＳ１０１）。接続切替制御回路９０は、イーサネット物理層デバイス２０を１Ｇｂｐｓ転送モードに設定する。１Ｇｂｐｓ転送モードに設定されたイーサネット物理層デバイス２０は、イーサネットＭＡＣブロック内蔵デバイス３０に対して、受信クロック信号として１２５ＭＨｚのクロック信号を出力する。接続切替制御回路９０は、外部接続端子のうちどの外部接続端子に１２５ＭＨｚのクロック信号が入力されたかを検出する（ステップＳ１０１＿１）。接続切替制御回路９０は、１２５ＭＨｚのクロック信号が供給される外部接続端子をＲＸＣＬＫ端子として特定し、当該端子と、ＭＡＣブロック７０に接続される受信クロック信号線とを接続する（ステップＳ１０１＿２）。
【0052】
続けて、送信クロック信号用の外部接続端子（ＴＸＣＬＫ端子）を特定する（ステップＳ１０２）。接続切替制御回路９０は、イーサネット物理層デバイス２０を１００Ｍ／１０Ｍｂｐｓ転送モードに設定する。１００Ｍ／１０Ｍｂｐｓ転送モードに設定されたイーサネット物理層デバイス２０は、イーサネットＭＡＣブロック内蔵デバイス３０に対して、受信クロック信号および送信クロック信号として２５ＭＨｚのクロック信号を出力する。ＲＸＣＬＫ端子はステップＳ１０１＿２にて特定されているため、接続切替制御回路９０は、２５ＭＨｚのクロック信号が供給される端子を検出することで、ＴＸＣＬＫ端子を特定することができる（ステップＳ１０２＿１）。ＴＸＣＬＫ端子の特定後、接続切替制御回路９０は、当該端子と、ＭＡＣブロック７０に接続される送信クロック信号線とを接続する（ステップＳ１０２＿２）。
【0053】
次に、送信イネーブル信号用の外部接続端子（ＴＸＥＮ端子）を特定する（ステップＳ１０３）。接続切替制御回路９０は、イーサネット物理層デバイス２０を１００Ｍｂｐｓ転送ループバックモードに設定する。接続切替制御回路９０は、ステップＳ１００＿３で設定された出力端子のうちの一つから送信イネーブル信号のアクティブレベルを出力し、残りの出力端子から「０」のデータが出力されるように接続確認信号を送信する。イーサネット物理層デバイス２０は送信イネーブル信号を正しく受信すると、送信データをループバックする。したがって、ループバックされたデータがトグルし始めたときに送信イネーブル信号のアクティブレベルを出力する外部接続端子をＴＸＥＮ端子と特定することができる（ステップＳ１０３＿１）。ＴＸＥＮ端子が特定されると、接続切替制御回路９０は、当該端子と、ＭＡＣブロック７０に接続される送信イネーブル信号線とを接続する（ステップＳ１０３＿２）。
【0054】
次に、受信データイネーブル信号用の外部接続端子（ＲＸＤＶ端子）およびキャリアセンス信号用の外部接続端子（ＣＲＳ端子）を特定する（ステップＳ１０４）。接続切替制御回路９０は、イーサネット物理層デバイス２０を１００Ｍｂｐｓ転送モードに設定してデータ通信を行い、データ送受信時に一定期間アクティブとなる信号が供給される端子を特定する。接続切替制御回路９０は、イーサネット物理層デバイス２０のデータ送信時にアクティブとなる信号が供給される端子を特定し（ステップＳ１０４＿１）、当該端子をＣＲＳ端子として、イーサネットＭＡＣブロック内蔵デバイス３０内部のキャリアセンス信号線と接続する（ステップＳ１０４＿２）。また、接続切替制御回路９０は、イーサネット物理層デバイス２０のデータ受信時にアクティブとなる信号が供給される端子を検出し（ステップＳ１０４＿３）、当該端子をＲＸＤＶ端子として特定する。接続切替制御回路９０は、特定されたＲＸＤＶ端子と、ＭＡＣブロック７０に接続される受信データイネーブル信号線とを接続する（ステップＳ１０４＿４）。
【0055】
次に、衝突検出信号用の外部接続端子（ＣＯＬ端子）を特定する（ステップＳ１０５）。ＣＯＬ端子は、イーサネット物理層デバイス２０を衝突テストモードに設定した状態で、イーサネットＭＡＣブロック内蔵デバイス３０よりデータ（接続確認信号）を送信するとアクティブになる信号が供給される端子を検出することで特定できる。そして、特定されるＣＯＬ端子と、ＭＡＣブロック７０に接続される衝突検出信号線とを接続される（ステップＳ１０５＿１）。
【0056】
次に、送信エラー信号用の外部接続端子（ＴＸＥＲ端子）および受信エラー信号用の外部接続端子端子（ＲＸＥＲ端子）を特定する（ステップＳ１０６）。接続切替制御回路９０は、イーサネット物理層デバイス２０を１００Ｍｂｐｓ転送ループバックモードに設定する。接続切替制御回路９０は、ステップＳ１０５＿１までに特定された端子以外の出力端子を順に一端子ずつアクティブにして、残りの出力端子からは「０」のデータとなるように接続確認信号を送信する。このとき、イーサネット物理層デバイス２０が正しく送信エラー信号を受信すると、イーサネットＭＡＣブロック内蔵デバイス３０はループバックされたデータと共に受信エラー信号を受信する（ステップＳ１０６＿１）。このようにして、ＴＸＥＲ端子およびＲＸＥＲ端子を特定し、これら端子と、ＭＡＣブロック７０に接続される送信エラー信号線および受信エラー信号線とを接続する（ステップＳ１０６＿２）。
【0057】
次に、送信データ信号用の外部接続端子（ＴＸＤ［３：０］端子）と受信データ用の外部接続信号（ＲＸＤ［３：０］端子）を特定する（ステップＳ１０７）。イーサネット物理層デバイス２０は、ステップＳ１０７において１００Ｍｂｐｓ転送ループバックモードに設定される。イーサネットＭＡＣブロック内蔵デバイス３０は、ステップＳ１０６＿２までに特定された端子以外の出力端子を一端子ずつにアクティブにした接続確認信号を出力し、応答信号を受けることで、それぞれの端子のビット位置を特定する（ステップＳ１０７＿１）。そして、これら端子と、ＭＡＣブロック７０に接続される送信データ信号線および受信データ信号線とを接続する（ステップＳ１０７＿２）。
【0058】
次に、１Ｇｂｐｓ送信クロック信号用の外部接続端子（ＧＴＸＣ端子）を特定する（ステップＳ１０８）。イーサネット物理層デバイス２０は、１Ｇｂｐｓ転送ループバックモードに設定される。イーサネットＭＡＣブロック内蔵デバイス３０は、ステップＳ１０７＿２で特定された送信データ端子からすべて「０」のデータを送信しつつ、ステップＳ１０７までに特定されていない出力端子を一端子ずつアクティブにし、送信したデータが正しくループバックされるか否かを確認する（ステップＳ１０８＿１）。正しくループバックされたときにアクティブとなっている端子をＧＴＸＣ端子とする。特定されたＧＴＸＣ端子は、ＭＡＣブロック７０に接続される１Ｇｂｐｓ送信クロック信号線に接続される（ステップＳ１０８＿２）。
【0059】
最後に、送信データ信号端子（ＴＸＤ［７：４］端子）および受信データ信号端子（ＲＸＤ［７：４］端子）として機能する外部接続端子を特定する（ステップＳ１０９）。イーサネット物理層デバイス２０を１Ｇｂｐｓ転送ループバックモードに設定した状態で、ステップＳ１０７～Ｓ１０７＿２と同様に、端子機能が特定されていないイーサネットＭＡＣブロック内蔵デバイス３０の出力端子を一端子ずつ順にアクティブにしてデータの送受信を行う（ステップＳ１０９＿１）。これによって、それぞれの端子のビット位置が特定され、これら端子と、ＭＡＣブロック７０に接続される各ビットに対応する送信データ信号線および受信データ信号線とを接続する（ステップＳ１０９＿２）。
【0060】
以上のような手順で、イーサネット物理層デバイス２０と接続したときに、イーサネットＭＡＣブロック内蔵デバイス３０の外部接続端子に割り当てられる信号を特定することができる。外部接続端子に割り当てられる信号に基づいて、ＭＡＣブロック７０に接続される各信号線と外部接続端子間の接続を切り替えることで、イーサネットＭＡＣブロック内蔵デバイス３０の外部接続端子をイーサネット物理層デバイス２０の外部接続端子の配列順序に合わせることができる。したがって、イーサネット物理層デバイス２０が接続確認用専用回路を持たない汎用デバイスであっても、プリント配線基板上で配線後に、イーサネットＭＡＣブロック内蔵デバイス３０の外部接続端子に割り当てる信号を設定することができる。その結果、プリント配線基板上の接続配線は、予め高速信号伝送に適した配線パターンでもって形成することができ、通信品質の低下を防止することができる。
【0061】
＜第２の接続処理方法＞
前述のとおり、１Ｇｂｐｓ対応のイーサネット物理層デバイスは、１Ｇｂｐｓデータ通信のみならず１００Ｍ／１０Ｍｂｐｓデータ通信も行うことができる。イーサネットＭＡＣブロック内蔵デバイスが１Ｇｐｂｓ通信および１００Ｍ／１０Ｍｂｐｓデータ通信に対応している場合、以下のような手順で、１００Ｍ／１０Ｍｂｐｓデータ通信用のインターフェース（ＭＩＩ）の接続処理（第２の接続処理）を行う。
前述のとおり、１Ｇｂｐｓ対応のイーサネット物理層デバイスは、１Ｇｂｐｓデータ通信のみならず１００Ｍ／１０Ｍｂｐｓデータ通信も行うことができる。イーサネットＭＡＣブロック内蔵デバイスが１Ｇｐｂｓ通信および１００Ｍ／１０Ｍｂｐｓデータ通信に対応している場合、以下のような手順で、１００Ｍ／１０Ｍｂｐｓデータ通信用のインターフェース（ＭＩＩ）の接続処理（第２の接続処理）を行う。
【0062】
図９Ａ、９Ｂを参照しながら、イーサネット物理層デバイス２０とイーサネットＭＡＣブロック内蔵デバイス３０との間のインターフェースがＭＩＩである場合の接続処理方法について説明する。また、図９Ａ、９Ｂにおける各ステップで特定される信号を図１０に示す。
【0063】
まず、イーサネットＭＡＣブロック内蔵デバイス３０の外部接続端子が入力端子か出力端子かを確認し、各外部接続端子に接続されている各双方向バッファの入出力方向を切り替える。入出力方向の切替手順に係るステップＳ２００～Ｓ２００＿２、Ｓ２００＿３は、図７Ａ、７Ｂ、７Ｃで示すＧＭＩＩ接続処理のステップＳ１００～Ｓ１００＿２、Ｓ１００＿３と同様であるため、説明を省略する。
【0064】
次に、受信クロック信号用の外部接続端子（ＲＸＣＬＫ端子）および送信クロック信号今日の外部接続端子（ＴＸＣＬＫ端子）を特定する（ステップＳ２０１）。接続切替制御回路９０は、イーサネット物理層デバイス２０を１００Ｍｂｐｓ転送モードに設定する。１００Ｍｂｐｓ転送モードに設定されたイーサネット物理層デバイス２０は、受信クロック信号および送信クロック信号として２５ＭＨｚのクロック信号を出力する。したがって、２５ＭＨｚのクロック信号が供給される端子を検出し（ステップＳ２０１＿１）、ＲＸＣＬＫ端子およびＴＸＣＬＫ端子とする（ステップＳ２０１＿２）。なお、この段階では、ＲＸＣＬＫ端子とＴＸＣＬＫ端子とは区別できないが、仮に、これらＲＸＣＬＫ端子およびＴＸＣＬＫ端子と、ＭＡＣブロック７０に接続される受信クロック信号線および送信クロック信号線とを接続する。
【0065】
続けて、送信イネーブル信号用の外部接続端子（ＴＸＥＮ端子）、受信データイネーブル信号用の外部接続端子（ＲＸＤＶ端子）、キャリアセンス信号用の外部接続端子（ＣＲＳ端子）、衝突検出信号用の外部接続端子（ＣＯＬ端子）、送信エラー信号用の外部接続端子（ＴＸＥＲ端子）および受信エラー信号用の外部接続端子（ＲＸＥＲ端子）を順に特定する。これら端子を特定するステップＳ２０２～Ｓ２０５＿２は、図７Ａ、７Ｂ、７Ｃに示すＧＭＩＩ接続処理における端子特定手順ステップＳ１０３～ステップＳ１０６＿２と同様であるため、説明を省略する。
【0066】
次に、送信データ信号用の外部接続端子（ＴＸＤ［３：０］端子）と受信データ信号用の外部接続端子（ＲＸＤ［３：０］端子）を特定すると共に、ステップＳ２０１＿２で特定したＲＸＣＬＫ端子とＴＸＣＬＫ端子を特定する（ステップＳ２０６）。接続切替制御回路９０は、イーサネット物理層デバイス２０を１００Ｍｂｐｓ転送ループバックモードに設定し、イーサネットＭＡＣブロック内蔵デバイス３０のステップＳ２０５＿２までに特定された端子以外の出力端子から一端子ずつ順にアクティブなデータを送信し、ループバックモードに設定されたイーサネット物理層デバイス２０からの応答信号を受信する（ステップＳ２０６＿１）。ループバックモードに設定されたイーサネット物理層デバイス２０からの応答信号に基づいて、送信データ信号および受信データ信号の各ビットに対応する外部接続端子が特定される（ステップＳ２０６＿２）。そして、これら端子と、ＭＡＣブロック７０が各ビットに接続される送信データ信号線および受信データ信号線とを接続する。
【0067】
外部接続端子のビット位置が特定できず（ステップＳ２０６＿１のＮｏ）、且つ、送信データとイーサネット物理層デバイス２０からの応答信号とが一致しない場合（ステップＳ２０６＿３のＹｅｓ）は、ステップＳ２０１＿２で仮に接続したＴＸＣＬＫ端子およびＲＸＣＬＫ端子と信号線との接続関係を入れ替えて（ステップＳ２０６＿４）再度データの送受信を行う。一方、送信データとイーサネット物理層デバイス２０からの応答信号とが一致する場合（ステップＳ２０６＿３のＮｏ）、再度データ送受信を行いビット位置の特定が行われる。これによって、データ信号端子、ＴＸＣＬＫ端子およびＲＸＣＬＫ端子が特定される。特定されたＴＸＣＬＫ端子およびＲＸＣＬＫ端子は、ＭＡＣブロック７０に接続される送信クロック信号線および受信クロック信号線にそれぞれ接続される（ステップＳ２０６＿２）。
【0068】
以上のような手順で、ＭＩＩインターフェースにおけるイーサネットＭＡＣブロック内蔵デバイス３０の外部接続端子の機能を特定することができる。
【0069】
なお、イーサネットＭＡＣブロック内蔵デバイス３０のＭＡＣブロック７０は、ＧＭＩＩモード、または、ＭＩＩモードの設定機能を有していてもよい。このモード設定に応じて接続確認シーケンスを切り替えることができる。このモード設定は、レジスタによって設定されてもよいし、専用端子を設け、外部から直接設定されてもよい。
【0070】
＜実施の形態２＞
図１１は、実施の形態２に係る電子装置１００の構成を示すブロック図である。図１１に示されるように、電子装置１００は、実施の形態１で示す図２と同様に、第１の半導体デバイス２００と第２の半導体デバイス３００とがプリント配線基板上の接続配線４００を介して接続されている。
図１１は、実施の形態２に係る電子装置１００の構成を示すブロック図である。図１１に示されるように、電子装置１００は、実施の形態１で示す図２と同様に、第１の半導体デバイス２００と第２の半導体デバイス３００とがプリント配線基板上の接続配線４００を介して接続されている。
【0071】
実施の形態２において、第１の半導体デバイス２００はメモリデバイスであり、第２の半導体デバイス３００はマイクロコンピュータである。以下、第１の半導体デバイス２００をメモリデバイス２００、第２の半導体デバイス３００をマイクロコンピュータ３００と称する。
【0072】
メモリデバイス２００は、第１機能ブロックとして、メモリアレイ、制御ロジックなどを含む。メモリデバイス２００は接続配線４００を介してマイクロコンピュータ３００と大容量のデータ伝送を行う。このとき、プリント配線基板上の接続配線は、大容量データ伝送の信号波形品質を担保する必要がある。そのため、メモリデバイス２００のデータバス配線としての接続配線４００は、並行で且つ等長であることが好ましい。したがって、実施の形態２では、実施の形態１と同様に、メモリデバイス２００とマイクロコンピュータ３００間を大容量データ伝送に適した配線パターンで接続後に、マイクロコンピュータ３００の外部接続端子に割り当てられる信号を特定するための接続処理について説明する。
【0073】
メモリデバイス２００は、不図示のメモリアレイ、制御ロジックなどを含む。なお、実施の形態２においてメモリデバイス２００がＳＲＡＭである場合について説明する。
【0074】
マイクロコンピュータ３００は、第２機能ブロック７００、双方向バッファ部８００および接続切替制御回路９００を含む。第２機能ブロック７００はメモリコントローラであり、以下、メモリコントローラ７００と称する。つまり、マイクロコンピュータ３００は、メモリコントローラ７００を搭載したマイクロコンピュータである。メモリコントローラ７００は、マイクロコンピュータ３００に含まれる不図示のＣＰＵ等の指示に基づきメモリデバイス２００を制御する機能を有する。メモリコントローラ７００はメモリデバイス２００へ、アドレス信号ＡＤＤ、リードストローブ信号ＲＳＴＢ、ライトストローブ信号ＷＳＴＢ、および、バイトイネーブル信号ＢＥＮを送る。以下、これらの信号を制御系信号と総称する。メモリデバイス２００は、メモリコントローラ７００からの制御系信号に基づいてライト動作およびリード動作を行う。
【0075】
双方向バッファ部８００は、マイクロコンピュータ３００の複数の外部接続端子それぞれに対応して設けられた複数の双方向バッファ回路で構成されている。これら双方向バッファ回路は、接続切替制御回路９００の制御に基づいてその入出力方向を切り替える。なお、双方向バッファ回路の回路構成は、図３に示す実施の形態１の双方向バッファ回路８１と同様の構成であるため、説明を省略する。
【0076】
接続切替制御回路９００は、メモリデバイス２００への制御系信号および書込みデータＷ＿ｄａｔａを含む接続確認信号を生成する点、および、メモリデバイス２００からの読出しデータＲ＿ｄａｔａを応答信号として外部接続端子の機能を特定する点が実施の形態１に係る接続切替制御回路９０と異なる。
【0077】
図１２は、実施の形態２に係る接続切替制御回路９００の構成の一例を示すブロック図である。図１２に示されるように、接続切替制御回路９００は、接続情報確認回路９２０１、データライン切替回路９３０１、接続切替部９４０１、および、動作モード制御回路９５０１を備える。
【0078】
接続情報確認回路９２０１は、接続確認シーケンスに従って、メモリデバイス２００への制御系信号と書込みデータＷ＿ｄａｔａを含む接続確認信号を生成し、これら接続確認信号に対するメモリデバイス２００からの読出しデータＲ＿ｄａｔａに基づいて外部接続端子の機能を特定する点を除き、実施の形態１に係る接続情報確認回路９２０と同等の機能を有する。したがって、ここではその詳細な説明を省略する。
【0079】
データライン切替回路９３０１は、動作モード制御回路９５０１の指示に従って、メモリコントローラ７００とメモリデバイス２００間でデータのやりとりを行うか、接続情報確認回路９２０１とメモリデバイス２００間でデータのやりとりを行うかを切り替える。
【0080】
接続切替部９４０１は、接続情報確認回路９２０１から出力される接続設定情報ＳＥＴに基づいて、各外部接続端子とメモリコントローラ７００に間の信号経路を切り替える。
【0081】
動作モード制御回路９５０１は、接続情報確認回路９２０１およびデータライン切替回路９３０１の制御を行う。
【0082】
次に、本実施の形態２における接続処理について説明する。
【0083】
実施の形態１と同様に、プリント配線基板設計において、メモリデバイス２００の外部接続端子にそれぞれ接続される接続配線４００は、大容量のデータ伝送に適した配線パターンになるように、マイクロコンピュータ３００のメモリインターフェース７００に係る任意の外部接続端子に接続されている。
【0084】
プリント配線基板上での接続が終了し、メモリデバイス２００およびマイクロコンピュータ３００に電源電圧が供給される。マイクロコンピュータ３００に電源電圧が供給されシステムリセットが解除されると、接続処理が開始される。
【0085】
本実施の形態２において、メモリデバイス２００とマイクロコンピュータ３００との接続処理は図６と同様に行われる。したがって、ここでは、図６のステップＳ５およびＳ６に相当する、メモリデバイス２００とマイクロコンピュータ３００間の接続処理の具体例について図１３Ａ、１３Ｂ、１３Ｃを参照しながら説明する。
【0086】
図１３Ａ、１３Ｂ、１３Ｃは、本実施の形態２に係る接続処理フローである。
【0087】
まず、データ信号用の外部接続端子群（ＤＡＴＡ端子群）とリードストローブ信号用の外部接続端子（ＲＳＴＢ端子）の特定を開始する（ステップＳ３００）。
【0088】
最初に、接続切替制御回路９００は、メモリインターフェースに係る外部接続端子に対応する双方向バッファ回路を入力モードに設定し、且つ、これら外部接続端子が制御系信号の非アクティブレベルとなるようにプルアップまたはプルダウンする。なお、最初に外部接続端子を入力端子に設定するのは、接続処理開始時における信号衝突による破壊を防止するためである。その後、ＲＳＴＢ端子の位置を確認するために、接続切替制御回路９００は双方向バッファ回路を一つずつ順に出力モードに切り替えて、リードストローブ信号のアクティブレベルとなる信号をメモリデバイス２００に送信する。リードストローブ信号がメモリデバイス２００に正しく入力されると、メモリデバイス２００は読出しデータＲ＿ｄａｔａを出力するため、各双方向バッファ回路のレベル検知信号ＤＥＴをモニタし、端子における信号衝突の有無を確認する（ステップＳ３００＿１）ことで、ＲＳＴＢ端子およびＤＡＴＡ端子を特定することができる（ステップＳ３００＿２）。例えば、メモリデバイス２００が１６ビットデータ幅を有するメモリである場合、このステップにおいて１６個の端子がデータ端子群として特定される。そして、接続切替制御回路９００は、メモリコントローラ７００に接続されるリードストローブ信号線とＲＳＴＢ端子とを接続する。また、接続切替制御回路９００は、メモリコントローラ７００に接続されるデータ信号線群とＤＡＴＡ端子群とを接続する。
【0089】
次に、ライトストローブ信号用の外部接続端子（ＷＳＴＢ端子）の特定を開始する（ステップＳ３０１）。
【0090】
接続切替制御回路９００は、ステップＳ３００＿２で特定された端子以外の外部接続端子が、ライトストローブ信号およびバイトイネーブル信号の非アクティブレベルとなるようにプルダウン抵抗を接続する。そして、ＲＳＴＢ端子およびＤＡＴＡ端子群を除く外部接続端子の中から、ライトストローブ信号およびデータバス幅に応じたバイトイネーブル信号の信号数に対応する数の端子を同時にアクティブレベルにする。例えば、１６ビットのバス幅の場合は、バイトイネーブル信号は２ビットで構成され、ライトストローブ信号とバイトイネーブル信号を合わせると３つの端子が必要となる。したがって、ＲＳＴＢ端子およびＤＡＴＡ端子群を除く外部接続端子の中から３つの端子をＷＳＴＢ端子およびＢＥＮ端子候補として、同時にアクティブレベルにする（ステップＳ３０１＿１）。このとき、メモリデバイス２００に正しくアクティブなライトストローブ信号およびバイトイネーブル信号が入力されると、ＤＡＴＡ端子群を通じてデータが書き込まれる（ステップＳ３０１＿２）。接続切替制御回路９００は、データ書き込み後に、ＷＳＴＢ端子およびＢＥＮ端子候補を非アクティブレベルに、ＲＳＴＢ端子をアクティブレベルに設定してデータを読み出して、全ビットデータが書き込まれたか否かを確認する（Ｓ３０１＿３）。さらに、データ端子群に接続されたプルダウン抵抗をプルアップ抵抗に切り替えて、ＲＳＴＢ端子を非アクティブレベル、ＷＳＴＢ端子およびＢＥＮ端子候補をアクティブレベルに設定してデータを書き込む（ステップＳ３０１＿２）。再度、ＷＳＴＢ端子およびＢＥＮ端子候補を非アクティブレベルに、ＲＴＳＢ端子をアクティブレベルにして、データが書き込まれたか否かを確認する（ステップＳ３０１＿３）。このように、書込むべきデータを変えて、正しく書き込まれているかを確認する。
【0091】
ステップＳ３０１＿３にて、データが書き込まれたことを確認した場合には、次のステップに進む。続いて、ＷＳＴＢ端子とＢＥＮ端子とを区別するために、これら端子のうち２つの端子から出力される信号をアクティブにしてデータを書き込み（ステップＳ３０１＿４）、書き込まれたデータを読み出す、ことを繰り返し、メモリデバイス２００にデータが書き込まれるか否かを確認する（ステップＳ３０１＿５）。データが書き込まれている場合には（ステップＳ３０１＿５のＹｅｓ）、２つの端子のうち一方がＷＳＴＢ端子であることが分かる。したがって、この２つの端子の一方の信号を非アクティブにして（ステップＳ３０１＿６）、再度データが書き込まれることを確認する（Ｓ３０１＿７）。データが書き込まれる場合には（ステップＳ３０１＿７のＹｅｓ）、非アクティブレベルにしなかった端子をＷＳＴＢ端子とし（ステップＳ３０１＿８）、データが書き込まれなかった場合には、非アクティブレベルにした端子をＷＳＴＢ端子として特定する（ステップＳ３０１＿８）。接続切替制御回路９００は、特定されたＷＳＴＢ端子と、メモリコントローラ７００に接続されるライトストローブ信号線とを接続する。
【0092】
次に、ＤＡＴＡ端子のビット位置およびＢＥＮ端子を特定する（ステップＳ３０２）。一般的なマイクロコンピュータのメモリインターフェースにおけるデータ端子は双方向端子であり、メモリのビット情報が入れ替わった場合でもメモリ内で記憶される位置が異なるだけで問題なく動作する。しかし、バイトイネーブル信号のようにバイトレーンを示す信号がある場合には、バイトレーンで示したビット単位ごとでなければメモリへ正しく書込まれない。したがって、ステップＳ３０１＿８またはステップＳ３０１＿９によって特定されたＢＥＮ端子候補を１つずつアクティブにしてライト／リードを行うことでデータのビット位置が特定することができる。例えば、全ビットにオール０のデータを書き込み初期化した後、バイトイネーブル信号を１つアクティブにしてオール１のデータをメモリに書き込む。そのあと、リードを行うことで、バイトイネーブル信号に対応するビット位置が分かる。このような動作をバイトイネーブル信号の数だけ繰り返すことで、バイトイネーブル信号のそれぞれに対応するデータ信号のビット位置を特定することができる（ステップＳ３０２＿１）。
【0093】
最後に、アドレス信号用の外部接続端子（ＡＤＤ端子）を特定する（ステップＳ３０３）。一般的なマイクロコンピュータのメモリインターフェースのアドレス信号端子は、メモリのサイズによって、上位ビットに対応するアドレス信号端子が未使用となる可能性がある。したがって、以下の手順で、使用するアドレス信号端子を特定する。
【0094】
まず、接続切替制御回路９００は、ステップＳ３０２＿１までに特定された端子を除いた残りの未特定端子を入力端子に設定するとともに、これら残りの端子にプルダウン抵抗を接続する。これによって、アドレス０番地が指定されたことになる。接続切替制御回路９００は、メモリデバイス２００に対して、アドレス０番地を指定した状態で任意の初期確認データを書き込む。次に、接続切替制御回路９００は、未特定端子のうち１つをプルアップ抵抗に接続するように切り替え、初期確認データとは異なるデータを書き込む。その後、接続切替制御回路９００は、再度アドレス０番地を指定するようにプルアップ抵抗およびプルダウン抵抗接続を制御してアドレス０番地のデータを読み出し、読み出されたデータが初期確認データと一致するか（上書きされているか）否かを確認する（ステップＳ３０３＿１）。読み出されたデータが初期確認データと一致せず上書きされた場合には（ステップＳ３０３＿１のＹｅｓ）、プルアップ抵抗に接続するように切り替えられた端子はアドレス端子としては使用されていないため、未使用端子として設定される（ステップＳ３０３＿２）。一方、読み出されたデータが初期確認データと一致した場合には、プルアップ抵抗に接続するように切り替えられた端子はアドレス端子として使用されていると判定される（ステップＳ３０３＿３）。このようにして、全未特定端子の使用状況を確認し（ステップＳ３０３＿４）、ＡＤＤ端子を特定する（ステップＳ３０３＿５）。
【0095】
上述のとおり、マイクロコンピュータ３００の外部接続端子の機能を自動的に確認し、外部接続端子とマイクロコンピュータ３００内のメモリコントローラ７００が使用する信号線と間の接続を切り替えることで、マイクロコンピュータ３００の外部接続端子の配列をメモリデバイス２００の端子配列に合わせることができる。また、メモリデバイス２００に接続確認用専用回路を設ける必要はなく、メモリデバイス２００が汎用デバイスであっても、マイクロコンピュータ３００の外部接続端子配列をメモリデバイス２００の端子配列に合わせることができる。したがって、メモリデバイス２００およびマイクロコンピュータ３００間の接続配線は、予め伝送される信号に適した配線パターンで形成することができる。
【0096】
このように、本実施の形態によれば、二つのデバイス間をプリント配線基板上で配線した後に、一方のデバイスの外部接続端子の配列順序に合わせて、他方のデバイスの外部接続端子の配列順序を変更することができる。したがって、プリント配線基板上で配線する際には、予め伝送される信号に適した配線パターンで形成することができ、プリント配線基板の配線パターン設計を短時間で行うことができる。また、接続配線を伝送される信号に適した配線パターンで形成することができるため、通信品質の低下を防止することができる。
【0097】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【0098】
１、１０、１００ 電子装置
２、３、２０、３０、２００、３００ 半導体デバイス
４、４０、４００ 接続配線
５、７、５０、７０ 機能ブロック
６、６０ バッファ部
８、８０、８００ 双方向バッファ部
９、９０、９００ 接続切替制御回路
７００ メモリコントローラ
９１０ 外部デバイス制御回路
９２０、９２０１ 接続情報確認回路
９３０、９３０１ データライン切替回路
９４０、９４０１ 接続切替部
９５０、９５０１ 動作モード制御回路
２、３、２０、３０、２００、３００ 半導体デバイス
４、４０、４００ 接続配線
５、７、５０、７０ 機能ブロック
６、６０ バッファ部
８、８０、８００ 双方向バッファ部
９、９０、９００ 接続切替制御回路
７００ メモリコントローラ
９１０ 外部デバイス制御回路
９２０、９２０１ 接続情報確認回路
９３０、９３０１ データライン切替回路
９４０、９４０１ 接続切替部
９５０、９５０１ 動作モード制御回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図13C】