特許 7288287 ディープソースコンタクトを備えたパワーＭＯＳＦＥＴ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-30

(45)【発行日】2023-06-07

(54)【発明の名称】ディープソースコンタクトを備えたパワーＭＯＳＦＥＴ

(51)【国際特許分類】

   H01L 21/336 20060101AFI20230531BHJP

   H01L 29/78 20060101ALI20230531BHJP

   H01L 21/8234 20060101ALI20230531BHJP

   H01L 27/088 20060101ALI20230531BHJP

   H01L 29/06 20060101ALI20230531BHJP

【ＦＩ】

H01L29/78 301S

H01L27/088 B

H01L29/06 301F

H01L29/78 301C

H01L29/78 301D

H01L29/78 301P

H01L29/78 301W

【請求項の数】 16

(21)【出願番号】P 2021127865

(22)【出願日】2021-08-04

(62)【分割の表示】P 2019539222の分割

【原出願日】2017-01-19

(65)【公開番号】P2021192431

(43)【公開日】2021-12-16

【審査請求日】2021-08-31

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】フランク バイオッキ

(72)【発明者】

【氏名】ハイアン リン

(72)【発明者】

【氏名】ユンロン リウ

(72)【発明者】

【氏名】ラーク リウ

(72)【発明者】

【氏名】ウェイ ソン

(72)【発明者】

【氏名】ズーチアン ザオ

(72)【発明者】

【氏名】フ レン リン

【審査官】田付 徳雄

(56)【参考文献】

【文献】特開２００２－３６８１２１（ＪＰ，Ａ）

【文献】特開２０１５－１０３６１１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／０２１０９５６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

電子デバイスを形成する方法であって、
基板の上のエピタキシャル層に第１の導電型を有する第１及び第２のドープされた領域を形成することと、
前記第１のドープされた領域の上に第１及び第２のゲート構造を形成することと、
前記第１及び第２のゲート構造の間に前記第１のドープされた領域を介して延在して前記基板に接するトレンチコンタクトを形成することと、
前記第２のドープされた領域の上に第３のゲート構造を形成することと、
前記基板の上に前記第３のゲート構造から横方向に空間を空けられて前記第２のドープされた領域の上に位置するポリシリコン境界を形成することであって、前記ポリシリコン境界が２つのセグメントを有し、前記２つのセグメントの間に前記第１、第２及び第３のゲート構造が位置する、前記ポリシリコン境界を形成することと、
を含み、
前記第２のドープされた領域が前記第３のゲート構造と前記ポリシリコン境界との間に連続している、方法。

【請求項2】

請求項１に記載の方法であって、
前記第３のゲート構造を覆って前記トレンチコンタクトに延在するフィールドプレートに接続される接地タブを形成することを更に含む、方法。

【請求項3】

請求項１に記載の方法であって、
前記第１及び第２のゲート構造が並列部分を含み、前記第１及び第２のゲート構造の間のトレンチコンタクトの範囲が前記並列部分の範囲に限定される、方法。

【請求項4】

請求項３に記載の方法であって、
前記並列部分が線形である、方法。

【請求項5】

請求項１に記載の方法であって、
前記第１及び第２のドープされた領域の間に反対の第２の導電型を有するドレイン領域を形成することと、
前記トレンチコンタクトと前記第１のドープされた領域との間に前記第２の導電型を有するソース領域を形成することと、
を更に含む、方法。

【請求項6】

請求項１に記載の方法であって、
前記第１及び第２のゲート構造がそれぞれの端部で接続されて閉ループを形成し、前記閉ループが複数の閉ループの１つであり、前記第３のゲート構造が前記複数の閉ループの周辺に位置する、方法。

【請求項7】

請求項６に記載の方法であって、
前記トレンチコンタクトが前記複数の閉ループに対応する複数のトレンチコンタクトの１つであり、前記トレンチコンタクトの各々が隣接する閉ループのそれぞれの対のゲート構造の対応する対に対して自己整合される、方法。

【請求項8】

電子デバイスを形成する方法であって、
半導体基板の上のエピタキシャル層の上に複数の閉ループを形成することであって、各閉ループが第１及び第２の端部で接合される第１及び第２のポリシリコンゲート構造を有し、各閉ループが、前記第１のポリシリコンゲート構造が前記第２のポリシリコンゲート構造と並列に延びる内部部分と、前記第１のポリシリコンゲート構造が前記第２のポリシリコンゲート構造と収斂する端部部分とを含む、前記複数の閉ループを形成することと、
各々が閉ループのそれぞれの対の間に位置する複数のトレンチコンタクトを形成することであって、前記トレンチコンタクトの各々が前記エピタキシャル層を通過して前記半導体基板に接する、前記複数のトレンチコンタクトを形成することと、
を含み、
前記トレンチコンタクトが前記内部部分と同延である、方法。

【請求項9】

請求項８に記載の方法であって、
前記複数の閉ループに隣接するポリシリコン境界を形成することと、
前記閉ループの周辺の１つと前記ポリシリコン境界との下であって前記閉ループの周辺の１つと前記ポリシリコン境界との間の前記エピタキシャル層に連続するドープされた領域を形成することであって、前記連続するドープされた領域に前記トレンチコンタクトがない、前記連続するドープされた領域を形成することと、
を更に含む、方法。

【請求項10】

請求項９に記載の方法であって、
前記閉ループの周辺の１つと前記ポリシリコン境界との上にフィールドプレートを形成することと、
前記フィールドプレートに接続される接地タブを形成することと、
を更に含む、方法。

【請求項11】

請求項９に記載の方法であって、
前記エピタキシャル層が第１の導電型を有し、前記閉ループの各々が反対の導電型を有する対応するドープされた領域を囲む、方法。

【請求項12】

請求項８に記載の方法であって、
前記トレンチコンタクトを形成することが、対応するトレンチの幅を定義するように隣接するポリシリコンゲート構造を用いて前記閉ループの隣接するものの間に前記対応するトレンチをエッチングすることを含む、方法。

【請求項13】

請求項１２に記載の方法であって、
前記トレンチ内で前記半導体基板に接し、前記隣接するポリシリコンゲート構造を覆う金属層を形成することを更に含む、方法。

【請求項14】

請求項８に記載の方法であって、
前記第１及び第２のポリシリコンゲート構造が前記内部部分内で線形である、方法。

【請求項15】

電子デバイスを形成する方法であって、
半導体基板の上のエピタキシャル層の上に複数の閉ループを形成することであって、各閉ループが第１及び第２の端部で接合される第１及び第２のポリシリコンゲート構造を有し、各閉ループが、前記第１のポリシリコンゲート構造が前記第２のポリシリコンゲート構造と並列に延びる内部部分と、前記第１のポリシリコンゲート構造が前記第２のポリシリコンゲート構造と収斂する端部部分とを含む、前記複数の閉ループを形成することと、
各々が閉ループのそれぞれの対の間に位置する複数のトレンチコンタクトを形成することであって、前記トレンチコンタクトの各々が前記エピタキシャル層を通過して前記半導体基板に接する、前記複数のトレンチコンタクトを形成することと、
を含み、
前記トレンチコンタクトの各々の長さが前記内部部分の長さよりも大きくない、方法。

【請求項16】

請求項１５に記載の方法であって、
前記第１及び第２のポリシリコンゲート構造が前記端部部分において曲線である、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、概して、半導体デバイス及び半導体デバイスの製造方法の分野に関し、より具体的には、限定はしないが、パワーＭＯＳＦＥＴデバイス及びパワーＭＯＳＦＥＴデバイスの製造に関する。

【背景技術】

【0002】

パワーＭＯＳＦＥＴは、著しい電力レベルに対処する（例えば、典型的には１Ａより上のスイッチングを含む）ように設計された特定のタイプの金属酸化物半導体電界効果トランジスタである。パワーＭＯＳＦＥＴは、優れたスイッチング速度について良く知られており、電源、ＤＣ－ＤＣコンバータ、低電圧モータコントローラ、並びに他の高周波数パルス幅変調（ＰＷＭ）応用例などの、多くの応用例において用いられる。

【0003】

パワーＭＯＳＦＥＴを含むマイクロ電子デバイスにおける効率及び電力損失は、パワーエレクトロニクス応用例において幾つかのトレードオフを与える。エンジニアは、応用例において電力密度を増加させると同時に消費される電力の量を減少させることが、絶えず求められている。消費電力を低減させることによって、或る仕様の下でデバイス温度を維持するのを助け、これが、パワーＭＯＳＦＥＴ応用例におけるより良い動作効率について一定の需要を生じさせている。例えば、ＤＣ／ＤＣ同期バックコンバータにおける効率を高めるための従来の手法は、より低いオン状態抵抗（ＲＤＳＯＮ）デバイスの設計を介してＭＯＳＦＥＴにおける導通損失を減少させること、及び、デバイスキャパシタンスの低減を介してスイッチング損失を低下させることを含む。しかしながら、ＲＤＳＯＮにおける漸進的な改善を達成するための現在の技法は、デバイスの降伏電圧とそのオン状態抵抗との間に必要とされるトレードオフにより、収穫逓減の局面にある。これは、デバイスの降伏電圧が抵抗寄与に直接影響を与えるためである。

【0004】

集積回路及び半導体製造の設計における進歩が続いているため、パワーＭＯＳＦＥＴを含む半導体デバイスにおける改善も付随して求められている。

【発明の概要】

【0005】

下記に、本開示の一つ又は複数の態様を基本的理解を提供するため、簡略化された概要を示す。本概要は、本開示を広範囲に概説するものではなく、本開示の主要又は不可欠な要素を明確にすること、又はそれらの範囲を線引きすることも意図されていない。むしろ、本概要の主要な目的は、本開示のいくつかの概念を、後述する詳細な説明の序章として簡略的な形で示すことである。

【0006】

一態様において、一つ又は複数の革新的なディープソースコンタクト（ＳＣＴ）レイアウト設計エンハンスメントを用いることによって、ＩＣ製造フローにおいて必要とされるＳＣＴのトレンチ特徴を処理する際に遭遇し得るいくつかの課題を克服する、例えばパワーＭＯＳＦＥＴ ＩＣなどのＩＣ及びその製造の一実施形態が開示される。例示的なＩＣは、とりわけ、頂部表面及び底部表面を有する半導体基板と、半導体基板において形成される少なくとも１つのＭＯＳＦＥＴセルとを含む。ＭＯＳＦＥＴセルは、共通ドレインコンタクトにおいて互いに結合される一対のＭＯＳＦＥＴデバイスを含み、少なくとも１つのＭＯＳＦＥＴデバイスは、底部表面近傍の半導体基板における基板コンタクト領域内へ延在するＳＣＴトレンチを含む。ＳＣＴトレンチは、少なくとも１つのＭＯＳＦＥＴデバイスのポリシリコンゲートの線形部より短い頂部表面に沿った長さを備え、ＳＣＴトレンチは、曲線レイアウトジオメトリを有するポリシリコンゲートの相補的輪郭に整合される（自己整合ソース）。

【0007】

別の態様において、横方向拡散された金属酸化物半導体トランジスタ（ＬＤＭＯＳ）デバイスの実施形態が開示され、ＬＤＭＯＳデバイスは、とりわけ、頂部表面及び底部表面を有する半導体基板であって、頂部表面に近接して配置されるドープされた層を有し、上側表面を有する半導体基板と、ドープされた層の上側表面近傍のドープされた層に形成される第１の導電型のソース及びドレイン領域であって、ソース及びドレイン領域が、互いに離間され、ドープされた層に形成される第２の導電型のチャネル領域によって分離され、チャネル領域が、ソース領域の下に延在する部分を有し、ドレイン領域が、チャネル領域に近接して形成されるドープされたドレイン（例えば、ＬＤＤ）領域を含む、第１の導電型のソース及びドレイン領域と、軽くドープされたドレイン領域によってチャネル領域から離間されるドープされたドレインコンタクト領域と、上側表面及び側壁表面を有する導電ゲートであって、チャネル領域の上に形成されるゲート誘電体層の上に形成され、ソース及びドレイン領域の上に少なくとも部分的に重なる、導電ゲートと、ドープされた層に形成されるＳＣＴトレンチに配置される導体を介してソース領域及びドープされた基板を接続し、半導体基板における基板コンタクト領域内へ延在する、導電経路とを含む。ＳＣＴトレンチは、例えば、ドープされた層の上側表面又は半導体基板の頂部表面に沿って画定される、導電ゲートの線形部より短い長さを有し、ＳＣＴトレンチは、曲線ジオメトリを有するものとして形成される導電ゲートと整合される。第１の絶縁層が、導電ゲートの上側表面及び側壁表面の上に形成される。フィールドプレートが、軽くドープされたドレイン領域及び第１の絶縁層の少なくとも一部の上に提供され、フィールドプレートはソースに接続される。第２の絶縁層が、フィールドプレート層、第１の絶縁層、及びトレンチの上に形成され、ドレイン電極がドレインコンタクト領域に電気的に結合される。

【0008】

更なる態様において、前述のＬＤＭＯＳデバイスなどのパワーＭＯＳＦＥＴ集積回路を製造する方法が開示され、この方法は、ＳＣＴトレンチ特徴をポリシリコンゲートの線形部に制限することに関与する。別の実施形態において、ＳＣＴトレンチ及び関連するソース領域が形成されない非活性部分を含むようにパワーＭＯＳＦＥＴセルのアレイのエッジセル（終端セルとも呼ばれる）が製造され、それによってエッジセルにおける非機能的部分が具体的に取得される。非活性部分を備えるエッジセルに関与する更に別の実施形態において、非活性部分に関連するダイエッジフィールドプレートが、デバイスオペレーションの間、安定した電位にあることを保証するために、ダイエッジにグラウンドタブが提供され得る。非活性部分を備えるエッジセルに関与する更なる関連実施形態において、エッジセルは、ＭＯＳＦＥＴセルアレイの他のセル（例えば、内部セル又は非終端セル）とは異なる特徴ジオメトリを有し得る。

【0009】

本開示の実施形態は、同様の参照符号が同様の要素を示す添付の図面において、制限としてではなく例として説明される。本開示における「或る」又は「一つの」実施形態に対する異なる参照符号は、必ずしも同じ実施形態に対する参照符号ではなく、こうした参照符号は少なくとも１つを意味し得ることに留意されたい。また、特定の特徴、構造、又は特性が或る実施形態に関連して記述されるとき、明示的に記述されているか否かに関わらず、他の実施形態に関連してこうした特徴、構造、又は特性をもたらすことが当業者の知識の範囲内にあるものと考えられる。

【0010】

添付の図面は、本開示の一つ又は複数の例示的実施形態を例示するために本明細書に組み込まれ、その一部を形成する。本開示の様々な利点及び特徴は、添付の特許請求の範囲に関連し、添付の図面を参照して成される下記の詳細な説明から理解されよう。

【図面の簡単な説明】

【0011】

【図1】本開示の実施形態に従った、例示的なパワーＭＯＳＦＥＴ集積回路又はデバイスの一部の断面図を示す。

【0012】

【図2】本開示の実施形態に従った、パワーＭＯＳＦＥＴ集積回路を製造する方法に関連するフローチャートである。

【0013】

【図3A】本開示の一つ又は複数の実施形態に従った、例示的なパワーＭＯＳＦＥＴセルのレイアウト図を示す。

【図3B】本開示の一つ又は複数の実施形態に従った、例示的なパワーＭＯＳＦＥＴセルのレイアウト図を示す。

【図3C】本開示の一つ又は複数の実施形態に従った、例示的なパワーＭＯＳＦＥＴセルのレイアウト図を示す。

【0014】

【図4A】本開示の例示的実施形態に従った、図３Ａに示される内部パワーＭＯＳＦＥＴセルレイアウトの断面図を示す。

【0015】

【図4B】本開示の例示的実施形態に従った、図３Ｂに示される周辺パワーＭＯＳＦＥＴセルレイアウトの断面図を示す。

【発明を実施するための形態】

【0016】

本開示は、添付の図面を参照して説明される。図面において、全体を通じて同様の参照番号が全般的に同様の要素を言及するために用いられる。図面は、一定の縮尺で描かれておらず、単に本開示を例示するために提供されている。本開示のいくつかの態様を、説明のために例示的な応用例を参照して説明する。本開示を理解させるために、多数の特定の詳細、関係、及び方法が示されることを理解されたい。しかしながら、当業者であれば、特定の詳細のうちの一つ又は複数なしに、又は他の方法を用いて、本開示が実施可能であることを容易に理解されよう。他の場合において、本開示を曖昧にするのを避けるために、良く知られた構造又はオペレーションは詳細に示さない。本開示は、動作又は事象の例示された順に限定されず、いくつかの動作が、他の動作又は事象とは異なる順で、及び／又は同時に成され得る。また、本開示に従った方法体系を実装するために、すべての例示された動作又は事象が必要になるわけではない。

【0017】

下記の説明において、添付の図面が参照され得、例えば「上側」、「下側」、「頂部」、「底部」、「左側」、「右側」、「前側」、「裏側」、「垂直」、「水平」などの、或る方向を示す用語が、説明される図面又はその例示的要素の方位に関連して用いられ得る。実施形態の構成要素は、いくつかの異なる方位で置かれ得るため、方向を示す用語は例示のために用いられ、決して限定的には用いられない。同様に、「第１」、「第２」などとして言及される特徴に対する参照は、任意の特定の順序、重要性などを示すものではなく、こうした参照は、文脈、実装などに応じて、必要に応じて変更して相互に交換可能であり得る。本開示の範囲を逸脱することなく、更なる実施形態が用いられ得、構造上又は論理上の変更が成され得ることを理解されよう。本明細書で説明する様々な例示的実施形態の特徴は、特に具体的に示されない限り、互いに組み合わされ得る。

【0018】

本明細書で用いられる場合、「結合される」、「電気的に結合される」、「接続される」、又は「電気的に接続される」という用語は、要素同士が共に直接的に結合又は接続されなければならないことを意味するものではない。「結合される」、「電気的に結合される」、「接続される」、又は「電気的に接続される」要素間には介在要素が提供され得る。

【0019】

下記で説明する例示的半導体デバイスは、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＧａＡｓ、又は有機半導体材料のような半導体材料を含み得るか又はそれらの材料で形成され得る。半導体材料は、半導体ウェハ、或いは、一つ又は複数のパワーＭＯＳＦＥＴ集積回路、入力／出力及び制御回路要素、並びにマイクロプロセッサ、マイクロコントローラ、及び／又はマイクロ電子機械構成要素又はシステム（ＭＥＭＳ）などを含む半導体チップとして具元化され得る。半導体チップは、半導体ではない無機及び／又は有機材料、例えば、誘電体層などの絶縁体、プラスチック、又は金属などを更に含み得る。

【0020】

次に図面及びより具体的には図１を参照すると、本開示の実施形態に従った、例示的パワーＭＯＳＦＥＴデバイス１００の一部の断面図が示されており、ディープソースコンタクトトレンチなどの高アスペクト比の特徴を有する半導体デバイスの製造に関する或る問題を克服するために、一つ又は複数のレイアウト設計イノベーションが実装され得る。パワーＭＯＳＦＥＴデバイス１００は、集積回路（ＩＣ）ダイにおいて実装され得る。例示のため、例示的なパワーＭＯＳＦＥＴデバイス１００は、半導体基板のトレンチに形成され得る金属充填ディープソースコンタクト（ＳＣＴ）１２０を有するプレーナゲートパワーＭＯＳＦＥＴデバイスとして示されている。例示の一実装において、ディープソースコンタクト１２０は、高融点金属フィラー１２２を含む金属プラグとして形成され得、ディープソースコンタクト１２０は、パワーＭＯＳＦＥＴセル部分１１０Ａ及び／又は１１０Ｂのボディ１１４において形成されるソース領域１２７を、基板コンタクト領域１３９に接続する白金族金属（ＰＧＭ）を含み得る。一つの例示的な実施形態において、耐火性金属フィラー１２２としてタングステンが用いられ得る。耐火性金属の１つの識別特徴は、それらのそれぞれの熱耐性であり、５つの工業用耐火性金属（モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、レニウム（Ｒｅ）、タンタル（Ｔａ）、及びタングステン（Ｗ））はすべて、２０００℃を超える融点を有し、タングステンは３４２２℃の融点を有する。例示のＰＧＭは、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、及びロジウム（Ｒｈ）を含み、Ｐｔ及びＰｄは、それぞれ、１７６９℃及び１５５４℃の融点を有する。こういった融点は、融点が６６０℃に過ぎず、そのため、開示する金属充填ディープＳＣＴ１２０のための金属フィラーを形成するには理想的でないアルミニウム（Ａｌ）（耐火性金属又はＰＧＭではない）と比較され得る。

【0021】

例示の一実施形態において、パワーＭＯＳＦＥＴ １００は、基板１０５の頂部表面近くに配置されるドープされた層１０８を含む。ドープされた層１０８は、エピタキシャル（ｅｐｉ）層として展開され得るか、又はイオン注入によって形成され得る。前述のように、基板１０５及び／又はドープされた層１０８は、シリコン、シリコンゲルマニウム、又は他の半導体材料を含むことができる。しかしながら、或る付加的な又は代替の実施形態において、ＭＯＳＦＥＴ １００は、適切なドーピング種及び濃度を有するバルクシリコンを含む基板などの基板１０５上に直接形成可能である。一実装において、ドープされた層１０８は、軽くドープされ、より重くドープされた基板１０５上の、デバイス降伏電圧を増大させるように設計された層厚みを有する、エピタキシャル層１０８である。

【0022】

したがって、本開示の一実施形態において、パワーＭＯＳＦＥＴ １００は、ドープされた基板、例えば基板１０５、を有し、底部及び頂部表面と、頂部表面に近接して配置されるドープされた層（例えば、ｅｐｉ １０８）とを有し、また、上側表面を有する半導体構造と考えられ得、ここで、第１の導電型のソース及びドレイン領域が、ドープされた層の上側表面近くのドープされた層において形成され得、ソース及びドレイン領域は、互いに離間され、ドープされた層において形成される第２の導電型のチャネル領域によって分離され、チャネル領域はソース領域の下に延在する部分を有し、また更に、ドレイン領域は、ボディ１１４において形成されるチャネル領域に近接するドープされた領域１２９において形成される。例示的な一実装において、ドープされた領域１２９は、ドレイン領域１３２より薄い濃度を有する軽くドープされたドレイン（ＬＤＤ）を含む。

【0023】

例示のＭＯＳＦＥＴ ＩＣ １００において、ドレイン領域１３２にはドレインコンタクト（ＤＣＴ）１３０が提供され得る。ＤＣＴ１３０は、バリア金属ライナ１３０Ｂを備える金属プラグ１３０Ａを含む。一実装において、バリア金属ライナ１３０は、チタン及び／又は窒化チタン（Ｔｉ／ＴｉＮ）を含む。ディープＳＣＴ １２０の一部を横方向に囲むソース領域１２７が、ディープＳＣＴ １２０に結合される。ソース領域１２７は一般に、イオン注入によって形成される。ディープＳＣＴ １２０は、金属フィラー１２２によってソース領域１２７に低抵抗コンタクトを提供する。ディープＳＣＴ １２０は、ディープＳＣＴ １２０の底部において（任意選択でｅｐｉ層１０８の薄い領域を介して）高度にドープされた（ｐ型基板についてｐ＋ドープされた）基板コンタクト領域１３９を介して、ソース１２７をｅｐｉ層１０８又は基板１０５に接続し、そのため、パワーＭＯＳＦＥＴ １００がオンにされるオペレーションの間、電流が、垂直に下方に流れ、（例示的なソースダウン実装において）低抵抗を有して基板１０５（すなわち、半導体ダイ）の裏から出ることができる。

【0024】

したがって、外部回路要素に対して、基板１０５の裏側は一般にソースピンとして動作可能である。頂部側金属（これは、誘電体層１３８の頂部上にあり、ドレイン１３２への誘電体層１３８を介してドレインコンタクトに結合され得る）は、ドレインピンとして動作可能である。前述のように、ディープＳＣＴ １２０の底部において、一般に、ｅｐｉ層１０８と同じ型でドープされ得る、ディープＳＣＴ １２０のためのトレンチのエッチング後に形成される注入された領域である基板コンタクト領域１３９が存在する。例示的な製造フローにおいて、基板コンタクト領域１３９のためのホウ素ドーピングレベルは、基板１０５に対して低抵抗オーミックコンタクトを提供するために、およそ１×１０^２０ｃｍ^－３（例えば、５×１０^１９ｃｍ^－３～１×１０^２１ｃｍ^－３）とすることができる。

【0025】

引き続き図１を参照すると、パワーＭＯＳＦＥＴデバイスの構築ブロックとして機能し得るセルを形成する、２つの個別のパワーＭＯＳＦＥＴデバイス１１０Ａ及び１１０Ｂが示され、各デバイスは、図１に示されるこの例示的配置において、ディープＳＣＴ １２０の中間点からＤＣＴ １３０の中間点までと定義されることを理解されたい。しかしながら、当業者であれば、電気的に並列に共に結合される何百又は何千もの個別の活性ＭＯＳＦＥＴセルが存在し得、例示的なセルが１つのＳＣＴの中間点から次のＳＣＴの中間点までと定義され得るため、実際のパワーＭＯＳＦＥＴデバイスは、２Ｄトランジスタアレイと考えられ得ることが認識されよう。したがって、例示のパワーＭＯＳＦＥＴデバイスを形成するための２Ｄトランジスタアレイが、一般に、反復セルがどのように定義されるかに応じて、共通ＳＣＴ又は共通ＤＣＴによって互いに結合される２つのデバイス１１０Ａ、１１０Ｂを含むユニットセルの反復ミラーイメージによって回路設計において構築される。

【0026】

個別のパワーＭＯＳＦＥＴデバイス１１０Ａ／１１０Ｂは、適切なゲート誘電体層１１２の上に形成される、例えば、ゲート１１１Ａ、１１１Ｂなどの、それぞれのゲート電極又はゲートスタックも含む。付加的に又は代替として、任意選択のケイ化物層１１３Ａ／１１３Ｂが、ＭＯＳＦＥＴデバイスのゲートスタックの一部として提供され得る。多層スタック配置が実装されるかどうかに関わらず、絶縁層（例えば、側壁表面の上であり、スタックの頂部表面の上に延在するスペーサを形成する第１の絶縁層１４３）が、誘電体バリアとして提供され得る。また、ＭＯＳＦＥＴ１１０Ａ／１１０Ｂのゲート／スタック１１１Ａ／１１３Ａ及び１１１Ｂ／１１３Ｂは、一般に、デバイスパッケージのゲート電極端子に接続され得る、別の金属又はドープされた多結晶要素（図１において図示せず）によって別々に電気的に結ばれる。トランジスタセルアレイは、一般に、このユニットセルの反復ミラーイメージによって構築されるため、図１の例示的配置において示されるように、１つのディープＳＣＴ １２０がどちらの側でも２つのゲートを共有するのと同様に、１つのＤＣＴ １３０がどちらの側でも２つのゲートを共有することを理解されよう。

【0027】

パワーＭＯＳＦＥＴデバイス１１０Ａ／１１０Ｂのそれぞれのゲート電極に近接するソース金属ラッピング又は拡張部として動作するために、ソースフィールドプレート１１７がディープＳＣＴ構造１２０の拡張部として提供され得る。例示的な一実装において、ソースフィールドプレート（ＦＰ）１１７は、例えば、ＴｉＮ／Ｔｉ、タングステン、Ｔｉタングステン（Ｔｉ－Ｗ）などの材料から形成される、耐火性金属材料層又は耐火性金属材料層スタックを含み得る。いくつかの実施形態において、耐火性金属は、多結晶シリコンベース材料又はスタックと組み合わせて提供され得る。加えて、こうした耐火性金属材料は、ディープＳＣＴ １２０の底部にも提供され得る。例示的な製造フローにおいて、高速熱アニール（ＲＴＡ）ステップがＴｉＮ／Ｔｉ堆積後に成され得、これが、シリコンｅｐｉ層１０８のために有する実施形態において、Ｔｉ／Ｓｉ界面におけるケイ化チタンの形成につながる。金属ケイ化物のこの形成は、ディープＳＣＴ １２０とｅｐｉ層１０８（又は基板１０５）との間の良好なオーミックコンタクトを容易にすることも可能である。

【0028】

更に図１の断面図の参照を続けると、例示のパワーＭＯＳＦＥＴデバイス１００の製造は、ゲートスタック１１１Ａ／１１３Ａ及び１１１Ｂ／１１３Ｂの上に一つ又は複数の誘電体層１３８を形成すること、並びに、ＦＰ １１７を囲むこと及び／又はＦＰ １１７に重なることを含み得る。典型的に、こうした誘電体層１３８は、標準のレベル間誘電処理（堆積／リソグラフィ／エッチング）に基づき得る、一つ又は複数の堆積されたシリコン酸化物層（例えば、オルトケイ酸テトラエチル（ＴＥＯＳ）由来のホウ素及びリンドープされたＴＥＯＳ（ＢＰＴＥＯＳ）／ＴＥＯＳ）層）で形成される誘電体スタックを含み得る。

【0029】

例示の一実装において、金属フィラー１２２の形成に先立って、ドープされたライナ１３６を形成するために、ＳＣＴトレンチ１２０の側壁領域内への適切な種の傾斜注入を容易にする傾斜注入ステップも提供され得る。当業者であれば、こうした傾斜注入が、ボディ領域１１４（例えば、ｐ型ドープされる）と基板１０５又はｅｐｉ層１０８との間の抵抗を減少させるのを助け得ることを理解されよう。傾斜トレンチ注入は、第１の導電型、例えば、ＮＭＯＳデバイスとして例示されるパワーＭＯＳＦＥＴデバイス１００のためのｐ型、を用いる。典型的に、ホウ素を含む傾斜注入のための注入パラメータは、１×１０^１４～５×１０^１５ｃｍ^－２のドーズレンジ、２０ｋｅＶ～６０ｋｅＶのエネルギーレンジ、及び５～２５度の角度レンジを含み得る。

【0030】

当業者であれば、開示されるＭＯＳＦＥＴは、いくつかの実施形態において、低オン抵抗及び高阻止電圧のために設計される非対称パワーＭＯＳＦＥＴとして実装され得る、ＬＤＭＯＳ（横方向拡散ＭＯＳＦＥＴ）構造に類似する形態を有することを理解されよう。本明細書において用いられる場合、ＬＤＭＯＳデバイスが拡散金属酸化物半導体（ＤＭＯＳ）デバイスと同義であると考えられ得る。タングステン（Ｗ）の他に、金属フィラー１２２は、Ｔａなどの他の耐火性金属、或いは、Ｐｔ又はＰｄなどのＰＧＭ、それらの金属ケイ化物、又はＴｉ－Ｗを含むこうした金属の金属合金も含み得る。

【0031】

本明細書においてＮＭＯＳトランジスタを概して説明しているが、当業者であれば、本特許明細書の開示を用いて、ｎドープされた領域がｐドープされた領域によって置き換えられること、又はその反対によって、ＰＭＯＳトランジスタも形成し、結果として生じる構造がおおよそ類似していることが明らかとなろう。例えば、開示されるＮＭＯＳパワーＭＯＳＦＥＴデバイス対ＰＭＯＳパワーＭＯＳＦＥＴデバイスにおける相違は、反対の型のドーピングを用いることに関与し得、例えば、ＮＭＯＳの場合のｐ／ｐ＋基板がＰＭＯＳの場合のｎ／ｎ＋基板になり、ソース及びドレイン領域は、ＮＭＯＳの場合のｎ型ドーピングからＰＭＯＳの場合のｐ型ドーピングに変更され、ボディ領域はＮＭＯＳの場合のｐ型からＰＭＯＳの場合のｎ型に変更される。また、図１において、ソースダウンエンハンストモードトランジスタを含むｎチャネルＭＯＳＦＥＴセル構造が、個別のパワーＭＯＳＦＥＴデバイスについて例示されているが、本特許出願を参照する当業者であれば、本明細書における教示に従って、必要に応じて変更を加えて、パワーＭＯＳＦＥＴ実装における適切な極性変化と共にｐチャネルデバイス及び／又はドレインダウンアーキテクチャも用いられ得ることを理解されよう。

【0032】

当業者であれば、開示されるパワーＭＯＳＦＥＴ １００のディープＳＣＴ構造１２０は、互いに対して反対の型の種でドープされ得る、デバイスのソース領域及び基板と抵抗的に接触するように配置されることを理解されよう。また、金属（例えば、Ｗ）充填ディープＳＣＴは、ＳＣＴ寄生抵抗、並びにパワーＦＥＴのエリア正規化されたオン状態抵抗（ＲＳＰ）を減少させるものと認識される。他の場所で示されるように、ディープＳＣＴトレンチ構造１２０は、概して、高いアスペクト比（ＡＲ）を有し、例えば、１．０μｍ又はそれ以上の深さ（ゲートスタックを含む）を有する、ソースの自己整合を提供するゲートスタック１１１Ａ／１１３Ａと１１１Ｂ／１１３Ｂとの間に０．２～０．４μｍの臨海寸法（ＣＤ）開口を有する。したがって、いくつかの実施形態において、ディープＳＣＴ １２０のＡＲは５：１又はそれ以上であり得る。いくつかの他の実施形態において、ディープＳＣＴ １２０は、０．４μｍの開口及び１．２μｍの深さ（ゲートスタック厚みを含む）を有し得、その結果として３：１のＡＲが生じる。したがって、当業者であれば、半導体プロセス及び製造フローに応じて、様々な他のＡＲの組み合わせを得ることができることを認識されよう。

【0033】

例示的な製造フローにおいて対象のレンジ（例えば、或る実施形態において少なくとも２：１～５：１）を有するトレンチＡＲを提供することは、本明細書において、その結果、ディープＳＣＴ構造を製造する際に用いられ得る金属充填及びエッチングプロセスについて大きな課題となると認識される。金属充填及びエッチバック処理を用いて高いＡＲ値を有するディープＳＣＴトレンチを製造する際の例示的な課題には、フィールドプレート構造（例えば、ＦＰ １１７）にわたる金属残留物又は粒子の形成が含まれ得る。当業者であれば理解できるように、こうした金属残留粒子は、ソース（ＦＰに接続されている場合）とドレインコンタクトとの間に漏れ又は短絡を生じさせる可能性がある。また、ＳＣＴにおける金属シーム（又は、ボイド領域）の形成が寄生抵抗を大きくし得、その結果、ＲＳＰが増加する。加えて、深い窪み要件を伴うＳＣＴトレンチは、パワーＭＯＳＦＥＴセルアレイを含むダイ／ウェハにわたる金属充填及びエッチバックオペレーションにおける固有のプロセス変動に起因して、適切に又は一貫して開かれていない場合がある。更にまた、パワーＭＯＳＦＥＴアレイのエッジ（すなわち、セルアレイの周辺領域）におけるＳＣＴ／ポリシリコンゲートのレイアウトにおいてセル非対称が存在し、その結果、後続のＦＰ堆積プロセスにおいて、ＳｉコーナにおけるＴｉ／ＴｉＮカバレッジが乏しくなる。こうした問題は、例示のプロセスフローのロバストネスを低減させるだけでなく、パラメータ損失（例えば、ＩＤＳＳ障害に起因する損失であって、ＩＤＳＳは、ＦＥＴのゼロバイアスの場合にドレイン電流と呼ばれる）に起因する歩留まりにもマイナスの影響を与えるものとして認識されている。

【0034】

前述の問題のうちのいくつかに遭遇し得る例示のパワーＭＯＳＦＥＴプロセスフローが、本明細書において、本開示の実施形態に関して参照プロセスフローを提供するための例示的半導体プロセス環境として示され得る。例えば、プレーナゲートパワーＭＯＳＦＥＴ製造のための金属フィラー堆積／エッチバックプロセスフローが、ｐ＋バルクシリコン基板上にｐ－ｅｐｉ層を含む半導体ウェハで開始し得る。ポリシリコン上のケイ化物層としてＷＳｉ２を含むゲート電極が、２つの近接するＭＯＳＦＥＴデバイス（例えば、上記で説明したデバイス１１０Ａ及び１１０Ｂ）のＭＯＳＦＥＴセルのためのゲート電極として形成され得る。一実装において、１７５オングストローム（Å）のシリコン酸化物（ＳｉＯ２）を含むゲート誘電体が、基板の上に形成され得る。約０．３μｍのトレンチ開口ＣＤを有する、０．５μｍ高さのゲートスタックを含む約１．５μｍ深さのトレンチが形成され得、これは、６００ÅのＴｉ上に８００ÅのＴｉＮを含むＦＰ材料を用いてライニングされ得る。こうしたＴｉ／ＴｉＮ層は、ディープＳＣＴの側壁をコーティングするためにディープＳＣＴ内へ延在し得るが、ＴｉＮ／Ｔｉ材料単独では、ソース１２７からドープされた層１０８又は基板１０５への低抵抗経路を提供するには充分でない可能性がある。ディープＳＣＴ １２０は、タングステン（Ｗ）堆積によって（例えば、化学気相成長又はＣＶＤプロセスにより）充填され得る。後続のタングステンエッチバックエッチ処理が、ＳＦ_６／Ｏ_２／Ｎ_２を含むプロセスガス、３０ミリトール～３５ミリトールの圧力、６５０Ｗ～８００Ｗのプラズマソース電力、２５～３５Ｗのバイアス電力、約５０℃のチャンバ壁温度、及び、約３０℃の静電チャック（ＥＳＣ）温度を用いる、例示的プロセスフロー実装における３ステップのプラズマエッチを含み得る。例示的な一プロセスフローにおいて、様々なエッチパラメータに少なくとも１０％の許容差が提供され得る。パワーＭＯＳＦＥＴを製造するための金属フィラー堆積／エッチバックプロセスフローに関する追加の詳細は、２０１６年６月２日に出願され、参照により本明細書に組み込まれる、本願と共通に譲渡された同時係属中の米国特許出願番号１５／１７１，１３６（整理番号ＴＩ－７６１０７）において見つけることができる。

【文献】米国特許出願番号１５／１７１，１３６

【0035】

これらの問題のうちの少なくともいくつかを克服するために、様々な組み合わせで実践され得る新規のＳＣＴレイアウト設計革新が本明細書に示され、それによって複数の実施形態が生じる。広義には、一態様において、ＳＣＴレイアウト特徴の長さ（例えば、基板の頂部表面に沿った水平寸法）は、ポリゲート湾曲エリアを超えて延在しないように制限され、ＳＣＴはポリゲートの相補的輪郭（すなわち、線形部）に整合される。したがって、本態様において、パワーＭＯＳＦＥＴデバイス又はセルにおける実際のＳＣＴ幅は、ポリゲート湾曲エリアを超えてＳＣＴレイアウトが延在する配置において要求されるようなＳＣＴレイアウト寸法ではなく、ゲート間空間（ゲートスペーサが提供されている場合はスペーサ幅を含む）によって決定される。ＳＣＴレイアウト特徴をポリゲート特徴の線形部に制限する開示される手法を用いると、下記でより詳細に説明するように、処理における不均一性の影響は軽減され得る。別の態様において、すべてのＳＣＴトレンチが２つのポリゲート間にあることを保証するように、ポリ／ＳＣＴレイアウトにおけるセルアレイエッジの非対称性は除去され、それにより、すべてのＳＣＴ Ｓｉコーナ（アレイ周辺のセルにおいて形成されるものを含む）が同じプロファイルを有し、したがって均一なＴｉ／ＴｉＮカバレッジを有することを確実にする。更に別の態様において、或る実施形態においてセルエッジポリ／ＳＣＴレイアウト非対称性が除去されている可能性があるため、デバイスオペレーションの間、ダイエッジフィールドプレートが安定した電位にあることを保証するために、ダイエッジにおいてグラウンドタブが提供され得る。これらの様々な態様を下記で更に詳細に説明し、本開示のすべての実施形態が、本開示の実践においてそれぞれの及びあらゆる設計革新態様を必要とするものではないことが認識される。

【0036】

図２は、本開示の実施形態に従った、パワーＭＯＳＦＥＴ集積回路を製造する方法２００に関連するフローチャートである。ブロック２０２において、頂部表面及び底部表面を有する半導体基板が提供され、半導体表面の頂部表面に近接して適切な種及び濃度を有し、上側表面を有する、ドープされた層が形成され得る（ブロック２０４）。ドープされた層の上側表面近傍のドープされた層において配置される第１の導電型のソース及びドレイン領域が形成され得、ソース及びドレイン領域は、互いに離間され、ドープされた層に形成される第２の導電型のチャネル領域によって分離される（ブロック２０６）。一実装において、チャネル領域にはソース領域の下に延在する部分が提供され得、ドレイン領域は、チャネル領域に近接して形成される適切にドープされた領域（例えば、軽くドープされたドレイン（ＬＤＤ）領域）において形成される部分を含み得る。ドープされたドレインコンタクト領域が、軽くドープされたドレイン領域によってチャネル領域から離間されるように、形成され得る（ブロック２０８）。上側表面及び側壁表面を有する導電ゲートが、チャネル領域上に形成されるゲート誘電体層の上に形成され得、導電ゲートはソース及びドレイン領域に部分的に重なり得る（ブロック２１０）。ドープされた層に形成され、半導体基板における基板コンタクト領域内へ延在するＳＣＴトレンチに配置される導体を介して、ソース領域及び半導体基板を接続するために、導電経路が形成される。ＳＣＴトレンチには、例えば、ドープされた層の上側表面に沿った（又は、ドープされた層のない実施形態においては、半導体基板の頂部表面に沿った）２つの寸法のうちの長い方の長さが提供され、この長さは、曲線ジオメトリを有するように形成される導電ゲートの線形部より短い（ブロック２１２）。本明細書において言及される導電ゲートの線形部の長さは、ＭＯＳＦＥＴデバイスの断面に関連して一般的に用いられる電気的「チャネルゲート長さ」ではなく、平面図における導電ゲートに対応するレイアウト特徴の長さであることを理解されたい。第１の絶縁層が、導電ゲートの上側表面及び側壁表面の上に形成され（ブロック２１４）、そこで、適切な冶金学的特性を有するフィールドプレート層が、軽くドープされたドレイン領域及び第１の絶縁層の少なくとも一部の上に形成され、フィールドプレート層は、ソース領域及びＳＣＴに接続される（ブロック２１６）。第２の絶縁層が、フィールドプレートの層、第１の絶縁層（例えば、フィールドプレート層によって覆われていない）、及びトレンチの上に形成される（ブロック２１８）。パワーＭＯＳＦＥＴ集積回路製造を完了するために、ドレインコンタクト領域に電気的に結合されるドレイン電極が形成される（ブロック２２０）。

【0037】

図３Ａ～図３Ｃは、本開示の一つ又は複数の実施形態に従った、平面図における例示のパワーＭＯＳＦＥＴセルのレイアウト図を示す。図３Ａにおける参照番号３００Ａは、ＩＣ又はダイのパワーＭＯＳＦＥＴセルのアレイの内部領域を指す。内部セルと呼ばれ得る、内部領域に連続して配置される３つの反復セル、３０２－１、３０２－２、３０２－３のレイアウトが図示され、各内部セルは、上記で詳細に説明したように２つの近接するＭＯＳＦＥＴデバイスを含む。例として、特にセル３０２－２を参照すると、共通ドレインコンタクト３１４において互いに結合される一対の内部ＭＯＳＦＥＴデバイス間に、共通ドレインコンタクト３１４が提供される（図４Ａの断面図に詳細に示される）。ポリシリコンゲート特徴３１２が、拡張部３１１を有する（例えば、閉鎖した音叉又は競技トラック様の）フォーク状構造として提供され、拡張部３１１から生じる２つの線形部３１０Ａ、３１０Ｂが競技トラック又は閉じたフォークを形成し、線形部３１０Ａ／３１０Ｂ（「フィンガ」又は「突起」或いは同様の意味の用語で呼ばれる）は、セル３０２－２の２つのＭＯＳＦＥＴデバイスのためにそれぞれのゲートとして動作可能である。したがって、例示のポリシリコンゲート特徴３１２が、各端部において実質的に半円又はアーチ形の部分３０８Ａ、３０８ｂと接続される、２つの実質的に平行な線形部３１０Ａ、３１０Ｂで形成される曲線レイアウトジオメトリを含み得ることがわかるであろう。拡張部３１１は、ゲートコンタクト３１６を含むＭＯＳＦＥＴ ＩＣデバイスのポリシリコン境界又はマージン３１３への接続を形成する。

【0038】

本特許出願の教示によれば、ソース領域３０６に関してソースコンタクト導体を画定するために、内部ＭＯＳＦＥＴデバイスのポリシリコンゲートの線形部より短い長さ３０３（例えば、長さ部分又はフィンガ３１０Ａ／３１０Ｂ）を有する、実質的に矩形のソースコンタクト（ＳＣＴ）トレンチ特徴３０４が提供され、ＳＣＴトレンチ３０４はゲートに対して自己整合される（すなわち、ＳＣＴトレンチは、相補的輪郭又はゲートの寸法に整合される）。当業者であれば理解されるように、アレイにおけるＭＯＳＦＥＴセルの反復パターンのため、ＳＣＴトレンチ３０４及び関連するソース領域３０６は、上記で詳細に説明した図１に示される断面配置と同様に、内部セル３０２－２のＭＯＳＦＥＴデバイスのうちの１つに対して、及び、隣接するセル３０２－３の連続するＭＯＳＦＥＴデバイスに対して、ソース端子として動作可能である。同様の断面図が図４Ａ及び図４Ｂにも示されており、下記で説明する。

【0039】

一配置において、ＳＣＴトレンチ３０４は、例示のポリシリコンゲート特徴３１２の両方のエンドキャップ湾曲部３０８Ａ、３０８Ｂから特定の距離だけ短くされ得（すなわち、ＳＣＴトレンチの長さが、ゲート特徴の線形部に対して或る距離に制約されるか又は制限される）、それにより、ＳＣＴトレンチ特徴が各エンドキャップ湾曲部を超えて延在しないことを保証する。別の配置において、ＳＣＴトレンチ３０４は、一端で制約されるが、他端では制約されないものとされ得る。更なる配置において、ＳＣＴトレンチ３０４は、例示のポリシリコンゲート特徴３１２のそれぞれのエンドキャップ湾曲部３０８Ａ、３０８Ｂから、異なる距離だけプルバックされ得る（例えば、ＳＣＴトレンチ３０４の終端が、或る距離だけエンドキャップ湾曲部３０８Ａに及ばないものとし得、この距離は、ＳＣＴトレンチ３０４の反対側の終端が他方のエンドキャップ湾曲部３０８Ｂに対して制約される距離とは異なる）。当業者であれば、例示のポリシリコンゲート特徴３１２の対向するエンドキャップ湾曲部３０８Ａ、３０８ＢのＳＣＴトレンチ特徴制約のいくつかの変動が、本開示の範囲内で取得され得ることを容易に理解されよう。ＳＣＴトレンチ形成の変動に関わらず、ポリシリコンゲート特徴、ＳＣＴトレンチ特徴、並びに、様々なＭＯＳＦＥＴセル３０２－１～３０２－３領域のチャネル領域及びドープされた領域を、前に述べた様式でカバーするために、ＦＰ層３１８が提供され得る。

【0040】

ＳＣＴトレンチ特徴３０４は、ポリシリコンゲート特徴３１２の線形部３１０Ａ、３１０Ｂに対して制約されるため、実際のセルエリアＳＣＴ幅は、従来のプロセスフローにおいて湾曲部を超えて延在し得るＳＣＴトレンチレイアウト寸法ではなく、例えばセル３０２－２及び３０２－３などの２つの近接するセル間のゲート間空間（任意のスペーサを含む）によって決定される。本特許明細書の他の箇所に示されるように、こうした拡張ＳＣＴトレンチ特徴は、ダイにわたって不均一な処理となりやすく、特にＳＣＴ構造について高ＡＲが望ましい場合、様々なプロセス欠陥及び付随する歩留まり低下を引き起こす。

【0041】

図３Ｂに進むと、参照番号３００Ｂは、パワーＭＯＳＦＥＴセルアレイの外側エッジ又は周辺領域を指し、これは、前述の内部セルを有する内部領域を含み得る。好ましくは、周辺領域は、内部セルと同様のＭＯＳＦＥＴセル３５０－１の隣の最後のＭＯＳＦＥＴセル３５０－２を含む。ＭＯＳＦＥＴセル３５０－１は、内部セル３０２－１～３０２－３と同一のセル構造を有し得るが、エッジＭＯＳＦＥＴセル３５０－２（終端セル、エッジセル、又は周辺セル、或いは同様の意味の用語と同義に称されることもある）は、ＳＣＴトレンチ形成又はソース領域を含まない、非活性回路部３５２（すなわち、部分的に形成される部分）に近接して配置される、１つの完全に形成されたＭＯＳＦＥＴデバイス３５４を含み得る。言い換えれば、内部ＭＯＳＦＥＴセルのポリシリコンゲート特徴３１２と同様に形成されるフォーク状ポリシリコンゲート特徴３５８の１つの分岐として、通常のポリシリコンゲート部３５６が提供され得るが、非活性回路部３５２はソース端子を欠いた領域を含む。加えて、内部ＭＯＳＦＥＴセルのドレインコンタクト３１４と同様の共有ドレインコンタクト３１４を、終端セル３５０－２の機能的ＭＯＳＦＥＴデバイス３５４と、近接する非機能部３５２との間に配置することもできる。同様に、終端セル３５０－２の機能的ＭＯＳＦＥＴデバイス３５４及び近接する非機能部３５２のために、同様の様式でフィールドプレート層３１８が提供され得、これは、ポリシリコン境界３１３を覆うように延在し得る。

【0042】

ＭＯＳＦＥＴ ＩＣデバイスの内部セルとは異なる終端セル配置を提供することによって、すべてのＳＣＴトレンチ特徴が２つのポリシリコンゲート特徴間に配置されることが確実になり得ることを理解されよう。したがって、すべてのＳＣＴ／ポリシリコンコーナが、同じプロファイル及び同じＦＰカバレッジ（例えば、Ｔｉ／ＴｉＮカバレッジ）を有することが保証され得る。前述のように、こうした配置は、デバイスにわたる均一な処理を保証することを助け得、それによって、自己整合されないソースコンタクト側によって生じる可能性のあるプロセスの弱点を低減させる（例えば、バリア層を無効にすること及び薄くすることなど）。

【0043】

ＭＯＳＦＥＴ ＩＣデバイスの例示的周辺領域３００Ｃの更なる変形が図３Ｃに示され、終端セル３７０－２が、例えば、セル３０２－１～３０２－３などの内部セルと同一であり得る近接セル３７０－１のものとは異なる特徴ジオメトリを有し得る。例示のために、終端セル３７０－２は、その近接セル３７０－１より短いセルとして、それに応じてより短いドレインコンタクト３８０、より短いポリシリコンゲート特徴３８２、並びにより短いＳＣＴコンタクト特徴３７６及び関連するソース領域３７７を備えて、提供される。したがって、セル３７０－２などの周辺セルが、内部ＭＯＳＦＥＴデバイスのポリシリコンゲートの長さより短い第２の長さのポリシリコンゲートを有する、ＭＯＳＦＥＴデバイス３７４を含み得る。また、図３Ｂに図示される周辺領域３００Ｂの終端セル配置３５０－２と同様に、終端セル３７０－２には、図３Ｃにおいて示される実施形態における機能的ＭＯＳＦＥＴデバイス３７４に近接する非機能的回路部３７２が提供され得る。更なる実施形態において、ＳＣＴコンタクト特徴３７６は、図３Ａの実施形態と同様の様式で、ポリシリコンゲート特徴３８２の線形部に制約され得る。

【0044】

更なる態様において、図３Ｂ及び図３Ｃのいずれの実施形態においても、非機能的回路部３５２（図３Ｂ）及び非機能的回路部３７２（図３Ｃ）は、ソーストレンチ形成及び関連するソース領域（デバイスオペレーションの間、内部セルにおいて既知の電位、例えば、ＶＳＳで維持される）を欠いているため、ダイ／デバイスエッジにおけるフィールドプレートがデバイスオペレーションの間に安定した電位にあることを保証するために、グラウンドタブが提供され得る。例として、図３Ｂの実施形態において、グラウンドタブ３２０がＦＰ層３１８に結合されるように示される。同様に、図３Ｃの実施形態において、同様のグラウンドタブ配置が提供され得る。グラウンドタブの数、形状、サイズ、及び位置は、特定の製造プロセスの要件に応じて変動し得ることが明らかであろう。

【0045】

図４Ａは、Ｘ－Ｘ’に沿った、図３Ａに示された内部パワーＭＯＳＦＥＴセルレイアウトの断面図４００Ａを示す。内部パワーＭＯＳＦＥＴセル４０１Ａは、或る実施形態における、セル３０２－１～３０２－３、並びに終端セルに近接するセルの断面図を表わす。図４Ｂは、Ｙ－Ｙ’に沿った、周辺／終端ＭＯＳＦＥＴセル４０１Ｂを含む断面図４００Ｂを示す。当業者であれば、図４００Ａによって図示される内部領域又は部分、及び図４００Ｂによって図示されるエッジ又は周辺部分と共に、図４００Ａ及び４００Ｂはまとめて、パワーＭＯＳＦＥＴ ＩＣデバイス又はダイの断面図を表し得ることが明らかとなろう。図４００Ａ、４００Ｂのどちらにおいても、ドープされた層４０４（例えば、ｐエピタキシャル層）を有する基板４０２が、図１を参照して上述したように、ドープされた領域４０６を支持する。Ｗプラグ４１２で充填されるＳＣＴ４１０に近接するｐ型ボディ４０８においてｎ＋ソース４１４が形成される。ドープされた領域４０６において画定されるｎ＋ドレイン４１６が、ドレインプラグ４２２によって接触される。酸化物絶縁体（具体的にはラベル表示しない）が重なるポリシリコンゲート４１８が、フィールドプレート４２０によって覆われる。セルアレイ全体は、ＴＥＯＳ４２４などの保護酸化物層によって覆われ得、ドレインプラグは電気的接触のために露出されている。終端セル４０１Ｂにおいて、非機能的回路部４５２が、境界ポリシリコン領域４５６へ及び境界ポリシリコン領域４５６の上に延在するフィールドプレート４５５が重なる、非活性ポリシリコン「ゲート」４５０によって例示されている。上述したように、非機能的回路部４５２は、機能的ＭＯＳＦＥＴデバイスに必要なソース及び関連するＳＣＴトレンチを欠いている。

【0046】

下記の表は、上記で説明した革新的ＳＣＴ設計態様を実装することによって得られる、例示的歩留まり向上を示す。

【0047】

当業者であれば、ＩＤＳＳパラメータ障害に起因する歩留まり損失は、本特許開示において示されるＳＣＴレイアウト特徴に従って処理されるウェハを備えるスプリットにおいて著しく改善されたことを理解されよう。

【0048】

前述の説明に基づき、当業者であれば、本明細書において開示される実施形態が、有利にも、ゲートスタックトポロジがＭＯＳＦＥＴセルアレイに存在するシリコントレンチの均一な処理を容易にする、様々なＳＣＴレイアウト特徴を提供することを理解されよう。一実装において、本開示の実施形態が、トレンチ境界がフォトレジストエッジ（例えば、曲線ポリシリコンゲート構造の湾曲部を超えるＳＣＴ拡張部）のみによって画定される特徴をなくしている。すべてのトレンチが、自己整合されたゲート又はゲートの周辺に形成されるスペーサ酸化物によって画定されるため、ワーＭＯＳＦＥＴプロセスフロー、特に、様々なパワー応用例において降伏電圧（ＢＶ_ＤＳＳ）と特定のオン状態抵抗（Ｒ_ＳＰ）との間のトレードオフを達成するために最適化されたパワーＭＯＳＦＥＴプロセスフローにおいて、より良好なプロセス制御がパ達成され得る。

【0049】

様々な実施形態を詳細に図示及び説明してきたが、特許請求の範囲は、いずれの特定の実施形態又は例にも限定されるものではない。上記の詳細な説明のいずれも、任意の特定の構成要素、要素、ステップ、行為、又は機能が、特許請求の範囲に含まれなければならないように、不可欠であることを示唆するものとして解釈されるべきではない。単数の要素への言及は、そのように明示的に示されていない限り、「１つ及び唯一」を意味することは意図されておらず、むしろ「一つ又は複数」を意味する。当業者に既知の前述の実施形態の要素に対するすべての構造的及び機能的等価物は、参照により本明細書に明確に組み込まれ、本特許請求の範囲によって包含されるべきであることが意図される。したがって、当業者であれば、本明細書において説明する例示的実施形態は、下記に添付される特許請求の範囲の趣旨及び範囲内の様々な改変及び変更により実施可能であることを理解されよう。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】