(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-05-31
(45)【発行日】2023-06-08
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 29/06 20060101AFI20230601BHJP
H01L 29/78 20060101ALI20230601BHJP
H01L 29/12 20060101ALI20230601BHJP
H01L 21/336 20060101ALI20230601BHJP
【ＦＩ】
H01L29/78 652P
H01L29/78 652T
H01L29/78 653A
H01L29/78 652Q
H01L29/06 301G
H01L29/06 301V
H01L29/78 652S
H01L29/78 652H
H01L29/78 658E
H01L29/78 652N
【請求項の数】
6
(21)【出願番号】P 2019163053
(22)【出願日】2019-09-06
(65)【公開番号】P2021044289
(43)【公開日】2021-03-18
【審査請求日】2022-02-08
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】酒井 敦
(72)【発明者】
【氏名】永久 克己
(72)【発明者】
【氏名】岡本 康宏
(72)【発明者】
【氏名】久田 賢一
(72)【発明者】
【氏名】町田 信夫
【審査官】石塚 健太郎
(56)【参考文献】
【文献】特開２０１４－１３８０２６（ＪＰ，Ａ）
【文献】国際公開第２０１４／１１５２５３（ＷＯ，Ａ１）
【文献】特開２０１５－０６５２３７（ＪＰ，Ａ）
【文献】特開２０１９－０８７６４６（ＪＰ，Ａ）
【文献】特開２００８－０１６５１８（ＪＰ，Ａ）
【文献】特開２０１４－０４１９９０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
セル領域と周辺領域とを有する半導体装置の製造方法であって、（ａ）半導体基板上にドリフト層を形成する工程、
（ｂ）前記ドリフト層上にチャネル層を形成する工程、
（ｃ）前記チャネル層上にソース領域を形成する工程、
（ｄ）前記チャネル層を貫通して、前記ドリフト層に達し、前記ソース領域と接するトレンチを形成する工程、
（ｅ）前記トレンチの内壁にゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上に、前記トレンチを埋め込むゲート電極を形成する工程、
を有し、
前記（ａ）工程は、
前記セル領域の前記ドリフト層中に、平面視において前記トレンチの形成領域と重なる位置に形成された、前記ドリフト層と逆導電型の不純物を有する第１埋込み領域と、
前記周辺領域の前記ドリフト層中に、前記ドリフト層と逆導電型の不純物を有し、前記第１埋込み領域と幅が異なる複数の第２埋込み領域と、の形成工程を有し、
前記トレンチは、第１方向に延在し、
前記第２埋込み領域は、前記第１方向に、第１間隔をおいて配置される複数の第１領域よりなり、
平面視において、前記第１方向に直交する第２方向に、隣り合う前記第２埋込み領域は、前記第１方向に、前記第１間隔をおいて配置される複数の第２領域よりなり、
前記第１領域と、前記第２領域は、前記第１方向に前記第１領域の繰り返しピッチと、前記第２領域の繰り返しピッチが半分ずれて配置されている、半導体装置の製造方法。
【請求項2】
請求項１に記載の半導体装置の製造方法において、前記第１埋込み領域の濃度と、
前記第２埋込み領域の濃度とが等しい、半導体装置の製造方法。
【請求項3】
請求項２に記載の半導体装置の製造方法において、前記第１埋込み領域と、前記第２埋込み領域とが同層で形成された、半導体装置の製造方法。
【請求項4】
請求項３に記載の半導体装置の製造方法において、前記（ａ）工程の前記ドリフト層は、第１のエピタキシャル成長と、第２のエピタキシャル成長との形成工程により形成される、半導体装置の製造方法。
【請求項5】
請求項４に記載の半導体装置の製造方法において、前記（ａ）工程において、
（ａ－１）前記第１のエピタキシャル成長工程後、前記第２のエピタキシャル成長工程の前に、前記第１埋込み領域および前記第２埋込み領域を形成する、半導体装置の製造方法。
【請求項6】
請求項１に記載の半導体装置の製造方法において、複数の前記第２埋込み領域を有し、
複数の前記第２埋込み領域は互いに並列している、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、ＳｉＣ（炭化珪素）基板を用いた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
トランジスタを有する半導体装置において、ＳｉＣ基板を用いた半導体装置が検討されている。例えば、パワートランジスタにおいてＳｉＣ基板を用いた場合、Ｓｉ（珪素）に比べてＳｉＣのバンドギャップが大きいため、オン抵抗と耐圧のトレードオフ関係を改善できる。
【0003】
特許文献１に記載の半導体装置は、ｎ型ソース層、ｐ型ベース層、ｎ型ベース層、ｐ型埋込み層、およびドレイン電極を有する。当該半導体装置では、オフ状態の際に、印加電圧の増加に比例して、空乏層がｐ型ベース層からドレイン電極側に広がる。当該空乏層がｐ型埋込み層に到達したとき、パンチスルー現象が起こる。これにより、ｐ型埋込み層が当該空乏層中の電界強度を固定して、電界強度の上昇を抑止されることが開示されている。そして、このときの電界強度の最大値を越える電界強度の限界値をもつ範囲でｎ型ベース層のキャリア密度を増加させて単位面積あたりのオン抵抗を低下させる。これにより、高耐圧であってもオン状態での電圧降下を低下させる技術が開示されている。
【0004】
また、特許文献２には、ＭＩＳＦＥＴ（素子構造）が形成されたセル領域と、当該セル領域の外側に形成された周辺領域とを有する半導体装置が開示されている。そして、上記ＭＩＳＦＥＴは、半導体基板、第１エピタキシャル膜および第２エピタキシャル膜がこの順に積層された積層膜で構成されている。上記第１エピタキシャル膜は、上記半導体基板および上記第１エピタキシャル膜の界面に形成された第１緩和領域と、上記第１エピタキシャル膜および上記第２エピタキシャル膜の界面に形成された第２緩和領域とを有する。これにより、耐圧を高めつつ、ＭＩＳＦＥＴの大きさを小さくする技術が開示されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１４－１３８０２６号公報
【文献】特開平９－１９１１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
前述したように、Ｓｉ（珪素）に比べてＳｉＣのバンドギャップが大きいため、オン抵抗と耐圧のトレードオフ関係を改善できる。しかしながら、Ｓｉ基板を有する半導体装置と比較して、ＳｉＣ基板を用いた半導体装置では、ＳｉＣ基板がＳｉ基板よりも高い電界強度に耐え得るため、電界集中に起因する、ゲート絶縁膜の破壊が生じやすい。ゲート絶縁膜への電界集中を緩和する観点から、電界緩和用の電界緩和領域が設けられることが知られている。しかしながら、電界緩和領域の構成によっては、十分な信頼性を得られないことがある。すなわち、半導体装置の信頼性を高める観点から、向上の余地がある。
【0007】
実施の形態の課題は、半導体装置の信頼性を高めることである。
【0008】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
開示される一実施の形態に示される半導体装置は、セル領域において、ドリフト層と、チャネル層と、ソース領域と、チャネル層を貫通して、ドリフト層に達し、ソース領域と接するトレンチを有する。さらに、トレンチの内壁に形成されたゲート絶縁膜と、トレンチを埋め込むゲート電極とを有する。そして、トレンチの下方のドリフト層中に、ドリフト層と逆導電型の不純物を有する第１埋込み領域を有する。そして、周辺領域において、第１埋込み領域と表面からの距離が同じ位置に、ドリフト層と逆導電型の不純物を有し、第１埋込み領域と幅が異なる第２埋込み領域を有する。
【0011】
開示される一実施の形態に示される半導体装置の製造方法は、基板の準備工程、ドリフト層の形成工程、チャネルの形成工程、ソースの形成工程、トレンチの形成工程、ゲート絶縁膜の形成工程およびゲート電極の形成工程を含む。セル領域のドリフト層中に、ドリフト層と逆導電型の不純物を有する第１埋込み領域を有する。また、周辺領域の前記ドリフト層中に、第１埋込み領域と表面からの距離が同じ位置に、ドリフト層と逆導電型の不純物を有し、第１埋込み領域と幅が異なる第２埋込み領域との形成工程を有する。
【発明の効果】
【0012】
実施の形態によれば、半導体装置の信頼性を高めることができる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではない。また、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0015】
さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数など（個数、数値、量、範囲などを含む）についても同様である。
【0016】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し、個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0017】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0018】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではない。また、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【0019】
［実施の形態１］
（構造）
以下、図面を参照しながら本実施の形態に係る半導体装置について詳細に説明する。
（構造）
以下、図面を参照しながら本実施の形態に係る半導体装置について詳細に説明する。
【0020】
図１は、本実施の形態に係る半導体装置のチップ全体を示す平面図である。図２および図３は、図１に示すＡ－Ａ部における本実施の形態に係る半導体装置の構成を示す要部平面図、およびその要部断面図である。また、図１、図２、および図３に示す半導体装置は、トレンチゲート型のパワートランジスタである。
【0021】
図１に示すように、本実施の形態に係る半導体装置は、半導体装置の中央部にセル領域ＣＥＬを有する。また、セル領域ＣＥＬより外側に位置している周辺領域ＴＥＲを有する。また、本実施の形態に係る半導体装置は、チップの表面側にソースパッドＳＰＤ（ソース電極ＳＥ）およびゲートパッドＧＰＤを有し、チップの裏面側にドレインパッド（ドレイン電極ＤＥ）を有する（図示せず）。
【0022】
【0023】
本実施の形態に係る半導体装置は、ＳｉＣ基板１Ｓ、ｎ型ドリフト層ＤＲ、チャネル層ＣＨ、ｎ型ソース領域ＳＲ、トレンチＴＲ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、層間絶縁膜ＩＬ１、ボディコンタクト領域ＢＣ、コンタクトホールＣＮＴ、ソース電極ＳＥ、表面保護膜ＰＡＳ、ドレイン電極ＤＥ、ｐ型埋込み領域（ｐ型電界緩和領域）ＰＪＴＥ、ｐ型埋込み領域ＰＴ１およびｐ型埋込み領域ＰＴ２を有する。
【0024】
まず図３に示すように、本実施の形態に係る半導体装置は、セル領域ＣＥＬと、その外周部に周辺領域ＴＥＲを有する。セル領域ＣＥＬは、ＳｉＣ基板１Ｓの表面（第１面）側に設けられたドリフト層（ドレイン領域）ＤＲと、セル領域ＣＥＬにｎ型ドリフト層ＤＲ上に設けられたチャネル層ＣＨと、チャネル層ＣＨ上に設けられたｎ型ソース領域ＳＲとを有する。ｎ型ドリフト層ＤＲはｎ型半導体領域であり、チャネル層ＣＨはｐ型半導体領域であり、ｎ型ソース領域ＳＲはｎ型半導体領域である。これらの半導体領域は、ＳｉＣよりなり、ｐ型半導体領域は、ｐ型不純物を、ｎ型半導体領域は、ｎ型不純物を有する。また、これらの半導体領域は、後述するように、ｎ型またはｐ型のエピタキシャル層で形成される。
【0025】
また、周辺領域ＴＥＲのセル領域ＣＥＬ側には、第２エピタキシャル層ＥＰ２の表面部にｐ型埋込み領域（ｐ型電界緩和領域）ＰＪＴＥが設けられている。ｐ型埋込み領域（ｐ型電界緩和領域）ＰＪＴＥは、チャネル層ＣＨよりも不純物濃度が低く、ボディコンタクト領域ＢＣよりも不純物濃度が低いｐ型半導体領域からなる。ｐ型埋込み領域（ｐ型電界緩和領域）ＰＪＴＥは、セル領域ＣＥＬと周辺領域ＴＥＲとの間の電界を緩和するために形成されている。
【0026】
そして、本実施の形態に係る半導体装置においては、セル領域ＣＥＬにて、ｎ型ソース領域ＳＲとチャネル層ＣＨとを貫通し、ドリフト層とまで達するトレンチＴＲがある。さらに当該半導体装置は、トレンチＴＲ内にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥを有する。
【0027】
また、トレンチＴＲと接するｎ型ソース領域ＳＲの一端部とは反対側に他端部がある。この他端部には、チャネル層ＣＨに達するコンタクトホールＣＮＴが設けられている。そして、このコンタクトホールＣＮＴの底面の一部には、ボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、チャネル層ＣＨよりも不純物濃度の高いｐ型半導体領域からなり、ソース電極ＳＥとチャネル層ＣＨとのオーミックコンタクトを確保するために形成されている。
【0028】
また、ゲート電極ＧＥを覆うように、層間絶縁膜ＩＬ１が設けられている。層間絶縁膜ＩＬ１は、酸化シリコン膜などの絶縁膜よりなる。そして、この層間絶縁膜ＩＬ１上およびコンタクトホールＣＮＴの内部には、ソース電極ＳＥが設けられている。ソース電極ＳＥは、導電性膜、たとえばアルミニウム（Ａｌ）膜よりなる。なお、ソース電極ＳＥのうち、コンタクトホールＣＮＴの内部に位置する部分をプラグ（ビア）と、層間絶縁膜ＩＬ１上に延在する部分を配線とみなす場合がある。このソース電極ＳＥは、ボディコンタクト領域ＢＣとｎ型ソース領域ＳＲに、電気的に接続されている。ソース電極ＳＥ上には、絶縁膜よりなる表面保護膜ＰＡＳが形成されている。なお、ＳｉＣ基板１Ｓの裏面（第２面）側には、ドレイン電極ＤＥが形成されている。
【0029】
ここで、本実施の形態においては、ｎ型ドリフト層ＤＲが第１エピタキシャル層ＥＰ１とこの上の第２エピタキシャル層ＥＰ２との積層部で構成され、第１エピタキシャル層ＥＰ１と第２エピタキシャル層ＥＰ２との境界部に、セル領域ＣＥＬにて、埋込み層であるｐ型埋込み領域ＰＴ１が設けられている。このｐ型埋込み領域ＰＴ１（電界緩和領域）は、トレンチＴＲの底面より深い位置であって、ｎ型ドリフト層ＤＲと逆導電型の不純物を有し、ｎ型ドリフト層ＤＲの途中に位置する。すなわち、ｐ型埋込み領域ＰＴ１はトレンチＴＲの底面とドレイン電極ＤＥとの間に位置する。このように、ｐ型埋込み領域ＰＴ１を設けることにより、ゲート絶縁膜ＧＩにかかる電界を緩和することができ、本実施の形態に係る半導体装置の耐圧を向上させることができる。
【0030】
また、周辺領域ＴＥＲにて、埋込み層であるｐ型埋込み領域ＰＴ２が設けられている。ここで、ｐ型埋込み領域ＰＴ２は、例えば、埋込み層であるｐ型埋込み領域ＰＴ１と表面からの距離が同じ位置に、ｎ型ドリフト層ＤＲと逆導電型の不純物を有し、ＰＴ１と同じ濃度（不純物濃度）で形成されている。言い換えれば、ｐ型埋込み領域ＰＴ２は、第１エピタキシャル層ＥＰ１と第２エピタキシャル層ＥＰ２の間に位置しており、ｐ型埋込み領域ＰＴ１と同層に形成されている。たとえば、ＰＴ２の不純物濃度は、５×１０１７ｃｍ－３～２×１０１９ｃｍ－３の範囲とすることが好ましく、２×１０１８ｃｍ－３～７×１０１８ｃｍ－３の範囲とすることが最も好ましい。
【0031】
また、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅は、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１の幅よりも小さく形成されている。ここで、ＰＴ１の幅とは、ｐ型埋込み領域ＰＴ１とｎ型ドリフト層ＤＲとのＰＮ境界の間の距離Ｗ１をいう。また、ＰＴ２の幅とは、ｐ型埋込み領域ＰＴ２とｎ型ドリフト層ＤＲとのＰＮ境界の間の距離Ｗ２をいう。たとえば、ｐ型埋込み領域ＰＴ２の幅はｐ型埋込み領域ＰＴ１の幅の半分程度となっている。
【0032】
より具体的には、たとえば、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１の幅は１μｍで、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅は０．５μｍである。また、ｐ型埋込み領域ＰＴ１の幅は０．５μｍ～２μｍ、ｐ型埋込み領域ＰＴ２の幅は０．２μｍ～０．６μｍの範囲とすることが好ましい。さらに、ｐ型埋込み領域ＰＴ１の幅に対するｐ型埋込み領域ＰＴ２の幅の比は０．２～０．８の範囲とすることが好ましく、０．５以下が最も好ましい（図１５）。
【0033】
また言い換えれば、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２のピッチは、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１のピッチよりも小さく形成されている。ここで、ＰＴ１のピッチとは、隣り合う複数のｐ型埋込み領域ＰＴ１の距離Ｐ１をいう。また、ＰＴ２のピッチとは、隣り合う複数のｐ型埋込み領域ＰＴ２の距離Ｐ２をいう。たとえば、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１のピッチは２μｍで、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２のピッチは１μｍである。また、ｐ型埋込み領域ＰＴ１のピッチは１μｍ～４μｍでもよく、ｐ型埋込み領域ＰＴ２のピッチは０．４μｍ～１．２μｍでもよい。
【0034】
【0035】
図２に示すように、セル領域ＣＥＬから周辺領域ＴＥＲへの方向をＸ方向とした場合、ゲート電極ＧＥの平面形状は、Ｘ方向と垂直方向であるＹ方向に長辺を有する矩形状である。トレンチＴＲの平面形状は、Ｙ方向に沿う長辺を有する矩形状である。トレンチＴＲの両側には、ｎ型ソース領域ＳＲが配置されている。ｎ型ソース領域ＳＲの平面形状は、Ｙ方向に沿う長辺を有する矩形状である。そして、ｎ型ソース領域ＳＲの外側にはボディコンタクト領域ＢＣが配置されている。ボディコンタクト領域ＢＣの平面形状は、Ｙ方向に沿う長辺を有する矩形状である。
【0036】
ソース電極ＳＥは、図３に示すように、ゲート電極ＧＥの上方に延在するように広がって配置されている。また、図３に示す断面には表示されていないが、ゲート電極ＧＥの奥行方向に延在したチップ端部の上には、図示しないコンタクトホール（プラグ、ビア）を介して、図１に示すゲート線ＧＬやゲートパッドＧＰＤが配置されている。ゲート線ＧＬやゲートパッドＧＰＤは、ソース電極ＳＥと同層の導電性膜で構成することができる。
【0037】
そして、前述したように、ｐ型埋込み領域（ＰＴ１、ＰＴ２）は、トレンチＴＲやゲート電極ＧＥと同様に、Ｙ方向（図３においては、図面の奥行き方向）に延在している。
【0038】
＜動作＞
本実施の形態に係る半導体装置（トランジスタ）において、ゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加すると、トレンチＴＲの側面と接するチャネル層（ｐ型半導体領域）ＣＨに反転層が形成される。そして、ｎ型ソース領域ＳＲとｎ型ドリフト層ＤＲとは、反転層で電気的に接続されることになり、ｎ型ソース領域ＳＲとｎ型ドリフト層ＤＲとの間に電位差がある場合、ｎ型ソース領域ＳＲから反転層を通ってｎ型ドリフト層ＤＲに電子が流れる。言い換えれば、ｎ型ドリフト層ＤＲから反転層を通ってｎ型ソース領域ＳＲに電流が流れる。このように、トランジスタを、オンさせることができる。
本実施の形態に係る半導体装置（トランジスタ）において、ゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加すると、トレンチＴＲの側面と接するチャネル層（ｐ型半導体領域）ＣＨに反転層が形成される。そして、ｎ型ソース領域ＳＲとｎ型ドリフト層ＤＲとは、反転層で電気的に接続されることになり、ｎ型ソース領域ＳＲとｎ型ドリフト層ＤＲとの間に電位差がある場合、ｎ型ソース領域ＳＲから反転層を通ってｎ型ドリフト層ＤＲに電子が流れる。言い換えれば、ｎ型ドリフト層ＤＲから反転層を通ってｎ型ソース領域ＳＲに電流が流れる。このように、トランジスタを、オンさせることができる。
【0039】
一方、ゲート電極ＧＥにしきい値電圧よりも小さな電圧を印加すると、チャネル層ＣＨに形成されていた反転層が消失し、ｎ型ソース領域ＳＲとｎ型ドリフト層ＤＲとが非導通となる。このように、トランジスタを、オフさせることができる。
【0040】
以上のようにして、トランジスタのゲート電極ＧＥに印加するゲート電圧を変化させることにより、トランジスタのオン／オフ動作を行う。
【0041】
（製造方法）
次いで、図４～図１２を参照しながら、本実施の形態に係る半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４～図１２は、図２のＡ－Ａ断面部に対応し、本実施の形態に係る半導体装置の製造工程を示す断面図である。
次いで、図４～図１２を参照しながら、本実施の形態に係る半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４～図１２は、図２のＡ－Ａ断面部に対応し、本実施の形態に係る半導体装置の製造工程を示す断面図である。
【0042】
本実施の形態に係る半導体装置の製造方法は、（１）第１エピタキシャル層ＥＰ１の形成、（２）ｐ型埋込み領域ＰＴ１、ＰＴ２の形成、（３）第２エピタキシャル層ＥＰ２の形成、（４）ｐ型チャネル層ＣＨの形成、（５）ｐ型埋込み領域（ｐ型電界緩和領域）ＰＪＴＥの形成、（６）ｎ型ソース領域ＳＲの形成、（７）ボディコンタクト領域ＢＣの形成、（８）トレンチＴＲおよびゲート電極ＧＥの形成、および（９）ソース電極ＳＥおよび表面保護膜ＰＡＳの形成を含む。
【0043】
（１）第１エピタキシャル層ＥＰ１の形成
図４に示すように、第１エピタキシャル層ＥＰ１が形成されたＳｉＣ基板（ＳｉＣからなる半導体基板、ウエハ）１Ｓを用意する。
図４に示すように、第１エピタキシャル層ＥＰ１が形成されたＳｉＣ基板（ＳｉＣからなる半導体基板、ウエハ）１Ｓを用意する。
【0044】
このＳｉＣ基板１Ｓ上へのエピタキシャル層の形成方法に制限はないが、次のようにして形成することができる。例えば、ＳｉＣ基板１Ｓ上に、窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入しながらＳｉＣよりなるエピタキシャル層（ｎ型エピタキシャル層）を成長させることにより、第１エピタキシャル層ＥＰ１を形成する。
【0045】
（２）ｐ型埋込み領域ＰＴ１、ＰＴ２の形成
次いで、図５に示すように、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１と周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２とを形成する。例えば、フォトリソグラフィ技術およびエッチング技術を用いて、第１エピタキシャル層ＥＰ１上に、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の形成領域に開口部を有するマスク膜ＭＫ１を形成する。マスク膜ＭＫ１としては、例えば、酸化シリコン膜を用いることができる。ここで、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１の幅は、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅よりも大きく開口されている。より具体的には、たとえば、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１の幅は１～２μｍで、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅は０．２～０．６μｍである。
次いで、図５に示すように、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１と周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２とを形成する。例えば、フォトリソグラフィ技術およびエッチング技術を用いて、第１エピタキシャル層ＥＰ１上に、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の形成領域に開口部を有するマスク膜ＭＫ１を形成する。マスク膜ＭＫ１としては、例えば、酸化シリコン膜を用いることができる。ここで、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１の幅は、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅よりも大きく開口されている。より具体的には、たとえば、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１の幅は１～２μｍで、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅は０．２～０．６μｍである。
【0046】
次いで、上記マスク膜ＭＫ１をマスクとして、第１エピタキシャル層ＥＰ１の表面部に、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物イオン注入することにより、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２を形成する。
【0047】
このセル領域ＣＥＬのｐ型埋込み領域ＰＴ１および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２は、図２に示すように、Ｙ方向に延在している。
【0048】
（３）第２エピタキシャル層ＥＰ２の形成
次いで、図６に示すように、第２エピタキシャル層ＥＰ２を形成する。例えば、第１エピタキシャル層ＥＰ１およびセル領域ＣＥＬのｐ型埋込み領域ＰＴ１と周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２とのそれぞれの上に、窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入しながらＳｉＣよりなるエピタキシャル層（ｎ型エピタキシャル層）を成長させることにより、第２エピタキシャル層ＥＰ２を形成する。これにより、第１エピタキシャル層ＥＰ１と、第２エピタキシャル層ＥＰ２との積層体よりなるｎ型ドリフト層ＤＲが形成される。そして、このｎ型ドリフト層ＤＲの内部には、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２が設けられる。具体的には、第１エピタキシャル層ＥＰ１と第２エピタキシャル層ＥＰ２との境界部近傍にセル領域ＣＥＬのｐ型埋込み領域ＰＴ１および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２が設けられる。言い換えれば、ｐ型埋込み領域ＰＴ１とｐ型埋込み領域ＰＴ２は、第２エピタキシャル層ＥＰ２の表面からの距離が同じ位置に形成されている。
次いで、図６に示すように、第２エピタキシャル層ＥＰ２を形成する。例えば、第１エピタキシャル層ＥＰ１およびセル領域ＣＥＬのｐ型埋込み領域ＰＴ１と周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２とのそれぞれの上に、窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入しながらＳｉＣよりなるエピタキシャル層（ｎ型エピタキシャル層）を成長させることにより、第２エピタキシャル層ＥＰ２を形成する。これにより、第１エピタキシャル層ＥＰ１と、第２エピタキシャル層ＥＰ２との積層体よりなるｎ型ドリフト層ＤＲが形成される。そして、このｎ型ドリフト層ＤＲの内部には、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２が設けられる。具体的には、第１エピタキシャル層ＥＰ１と第２エピタキシャル層ＥＰ２との境界部近傍にセル領域ＣＥＬのｐ型埋込み領域ＰＴ１および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２が設けられる。言い換えれば、ｐ型埋込み領域ＰＴ１とｐ型埋込み領域ＰＴ２は、第２エピタキシャル層ＥＰ２の表面からの距離が同じ位置に形成されている。
【0049】
（４）ｐ型チャネル層ＣＨの形成
次いで、図７に示すように、マスク膜ＭＫ２をマスクとして、第２エピタキシャル層ＥＰ２の表面部に、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物イオン注入することにより、チャネル層ＣＨとなる半導体領域を形成する。
次いで、図７に示すように、マスク膜ＭＫ２をマスクとして、第２エピタキシャル層ＥＰ２の表面部に、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物イオン注入することにより、チャネル層ＣＨとなる半導体領域を形成する。
【0050】
（５）ｐ型埋込み領域（ｐ型電界緩和領域）ＰＪＴＥの形成
次いで、図８に示すように、マスク膜ＭＫ３をマスクとして、周辺領域ＴＥＲの第２エピタキシャル層ＥＰ２の表面部に、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物イオン注入することにより、ｐ型埋込み領域（ｐ型電界緩和領域）ＰＪＴＥを形成する。
次いで、図８に示すように、マスク膜ＭＫ３をマスクとして、周辺領域ＴＥＲの第２エピタキシャル層ＥＰ２の表面部に、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物イオン注入することにより、ｐ型埋込み領域（ｐ型電界緩和領域）ＰＪＴＥを形成する。
【0051】
（６）ｎ型ソース領域ＳＲの形成
次いで、図９に示すように、マスク膜ＭＫ４をマスクとして、第２エピタキシャル層ＥＰ２の表面部に、窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物イオン注入することにより、ｎ型ソース領域ＳＲとなる半導体領域を形成する。
次いで、図９に示すように、マスク膜ＭＫ４をマスクとして、第２エピタキシャル層ＥＰ２の表面部に、窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物イオン注入することにより、ｎ型ソース領域ＳＲとなる半導体領域を形成する。
【0052】
（７）ボディコンタクト領域ＢＣの形成
次いで、図１０に示すように、マスク膜ＭＫ５をマスクとして、第２エピタキシャル層ＥＰ２の表面部に、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物イオン注入することにより、ボディコンタクト領域ＢＣに対応する半導体領域を形成する。ここで、このボディコンタクト領域ＢＣのｐ型不純物の濃度は、チャネル層ＣＨのｐ型不純物の濃度より高い。
次いで、図１０に示すように、マスク膜ＭＫ５をマスクとして、第２エピタキシャル層ＥＰ２の表面部に、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物イオン注入することにより、ボディコンタクト領域ＢＣに対応する半導体領域を形成する。ここで、このボディコンタクト領域ＢＣのｐ型不純物の濃度は、チャネル層ＣＨのｐ型不純物の濃度より高い。
【0053】
（８）トレンチＴＲおよびゲート電極ＧＥの形成
次いで、図１１に示すように、セル領域ＣＥＬにおいて、ｎ型ソース領域ＳＲおよびｐ型チャネル層ＣＨを貫通し、第２エピタキシャル層ＥＰ２まで達するトレンチＴＲ（図２参照）を形成する。
次いで、図１１に示すように、セル領域ＣＥＬにおいて、ｎ型ソース領域ＳＲおよびｐ型チャネル層ＣＨを貫通し、第２エピタキシャル層ＥＰ２まで達するトレンチＴＲ（図２参照）を形成する。
【0054】
例えば、フォトリソグラフィ技術およびエッチング技術を用いて、ｎ型ソース領域ＳＲ上に、トレンチＴＲの形成領域に開口部を有するハードマスク（図示せず）を形成する。次いで、このハードマスクをマスクとして、ｎ型ソース領域ＳＲ、ｐ型チャネル層ＣＨおよび第２エピタキシャル層ＥＰ２の上部をエッチングすることにより、トレンチＴＲを形成する。次いで、ハードマスクを除去する。このトレンチＴＲの側面には、下から第２エピタキシャル層ＥＰ２、ｐ型チャネル層ＣＨおよびｎ型ソース領域ＳＲが順に露出している。また、このトレンチＴＲの底面には、第２エピタキシャル層ＥＰ２が露出している。ここで、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２は、トレンチＴＲの底面より深い位置にある。
【0055】
次いで、トレンチＴＲ、ｐ型チャネル層ＣＨ、およびｎ型ソース領域ＳＲのそれぞれの上に、ゲート絶縁膜ＧＩを形成する。例えば、ゲート絶縁膜ＧＩとして酸化シリコン膜をＡＬＤ（Atomic Layer Deposition）法などにより形成する。また、トレンチＴＲ内に露出したエピタキシャル層を熱酸化することにより、ゲート絶縁膜ＧＩを形成してもよい。また、ゲート絶縁膜ＧＩの材料は、例えば、酸化シリコンからなる。なお、ゲート絶縁膜ＧＩの材料は、酸化シリコンに限られず、酸化アルミニウムでもよいし、酸化ハフニウムでもよい。酸化アルミニウムおよび酸化ハフニウムは誘電率が高く、高電流駆動力であるという利点を有する。
【0056】
さらに、ゲート絶縁膜ＧＩ上に配置され、トレンチＴＲを埋め込む形状のゲート電極ＧＥを形成する。例えば、ゲート電極ＧＥ用の導電性膜として、多結晶シリコン膜をＣＶＤ（Chemical Vapor Deposition）法などにより堆積する。次いで、導電性膜上に、ゲート電極ＧＥの形成領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、導電性膜をエッチングする。これにより、ゲート電極ＧＥを形成する。このエッチングの際、ゲート電極ＧＥの両側に露出したゲート絶縁膜ＧＩをエッチングしてもよい。
【0057】
（９）ソース電極ＳＥおよび表面保護膜ＰＡＳの形成
次いで、図１２に示すように、ゲート電極ＧＥを覆う層間絶縁膜ＩＬ１を形成し、コンタクトホールＣＮＴを形成する。
次いで、図１２に示すように、ゲート電極ＧＥを覆う層間絶縁膜ＩＬ１を形成し、コンタクトホールＣＮＴを形成する。
【0058】
例えば、コンタクトホールＣＮＴの底面から露出するボディコンタクト領域ＢＣ、ｎ型ソース領域ＳＲおよびゲート電極ＧＥのそれぞれの上に、層間絶縁膜ＩＬ１として、酸化シリコン膜をＣＶＤ法により堆積する。次いで、層間絶縁膜ＩＬ１上に、ボディコンタクト領域ＢＣおよびその両側のｎ型ソース領域ＳＲの一部上に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣＮＴを形成する。このコンタクトホールＣＮＴの下方には、ボディコンタクト領域ＢＣおよびｎ型ソース領域ＳＲの一部が露出する。なお、図１２に示す断面には示されない、ゲート電極ＧＥ上の層間絶縁膜ＩＬ１を除去し、ゲート電極ＧＥ上においてもコンタクトホール（図示せず）を形成する。
【0059】
次いで、ソース電極ＳＥを形成する。例えば、コンタクトホールＣＮＴの内部および層間絶縁膜ＩＬ１のそれぞれの上に、バリアメタル膜（図示せず）として、ＴｉＮ膜をスパッタリング法などにより形成する。次いで、バリアメタル膜（図示せず）上に、導電性膜として、Ａｌ膜をスパッタリング法などにより形成する。次いで、バリアメタル膜（図示せず）と導電性膜（Ａｌ膜）との積層膜をパターニングすることにより、ソース電極ＳＥを形成する。この際、図１２の断面に表れない、ゲート線ＧＬやゲートパッドＧＰＤが形成される（図３参照）。なお、ボディコンタクト領域ＢＣ上（コンタクトホールＣＮＴの内壁）に、シリサイド膜を形成した後、ソース電極ＳＥなどを形成してもよい。
【0060】
次いで、ソース電極ＳＥ、ゲート線ＧＬ、ゲートパッドＧＰＤを覆うように表面保護膜ＰＡＳを形成する。例えば、ソース電極ＳＥなどの上に、表面保護膜ＰＡＳとして、ＣＶＤ法などで酸化シリコン膜を堆積する。そして、表面保護膜ＰＡＳをパターニングすることにより、ソース電極ＳＥの一部領域と、ゲートパッドＧＰＤの一部領域とを露出させる。この露出部が、外部接続領域（パッド）となる。
【0061】
次いで、ＳｉＣ基板１Ｓの主面と反対側である裏面（第２面）を上面とし、ＳｉＣ基板１Ｓの裏面を研削し、ＳｉＣ基板１Ｓを薄膜化する。
【0062】
次いで、ＳｉＣ基板１Ｓの裏面に、ドレイン電極ＤＥを形成する。例えば、ＳｉＣ基板１Ｓの裏面側を上面とし、金属膜を形成する。例えば、Ｔｉ膜、Ｎｉ膜およびＡｕ膜を順次スパッタリング法などにより形成する。これにより、金属膜よりなるドレイン電極ＤＥを形成することができる。なお、金属膜とＳｉＣ基板１Ｓとの間にシリサイド膜を形成してもよい。この後、複数のチップ領域を有するＳｉＣ基板（ウエハ）１Ｓをチップ領域ごとに切り出す。
【0063】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【0064】
なお、上記工程においては、第１エピタキシャル層ＥＰ１と第２エピタキシャル層ＥＰ２との積層体によりｎ型ドリフト層ＤＲを構成したが、ｎ型ドリフト層ＤＲを単層のエピタキシャル層ＥＰとし、その内部に、深いイオン注入によりセル領域ＣＥＬのｐ型埋込み領域ＰＴ１および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２を設けてもよい。
【0065】
（効果）
このように、本実施の形態によれば、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２を設け、さらに周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅をセル領域ＣＥＬのｐ型埋込み領域ＰＴ１の幅より小さく配置する。このことで、ゲート絶縁膜ＧＩへの電界集中を緩和し、セル領域ＣＥＬの耐圧を維持しつつ、周辺領域ＴＥＲでの局部的な電界集中を抑え、耐圧劣化を抑制することができる。以下、実施の形態の効果について、比較例を参照しながら詳細に説明する。
このように、本実施の形態によれば、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２を設け、さらに周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅をセル領域ＣＥＬのｐ型埋込み領域ＰＴ１の幅より小さく配置する。このことで、ゲート絶縁膜ＧＩへの電界集中を緩和し、セル領域ＣＥＬの耐圧を維持しつつ、周辺領域ＴＥＲでの局部的な電界集中を抑え、耐圧劣化を抑制することができる。以下、実施の形態の効果について、比較例を参照しながら詳細に説明する。
【0066】
図１３は、比較例のトレンチＴＲとｐ型埋込み領域ＰＴ１の関係を示す平面図である。図１４は、比較例の断面図である。比較例においては、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１が、セル領域ＣＥＬと周辺領域ＴＥＲとにおいて、同じ幅のｐ型埋込み領域ＰＴ１が配置されている。
【0067】
図１５は、比較例および本実施の形態に係る半導体装置の耐圧と、ｐ型埋込み領域ＰＴ１およびＰＴ２の幅との関係を示したグラフである。横軸は、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１の幅および周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅を示し、縦軸は耐圧（ＢＶｏｆｆ、［ａ．ｕ．］）を示す。なお、本実施の形態の一例として、ｐ型埋込み領域ＰＴ１とｐ型埋込み領域ＰＴ２のｐ型不純物の濃度は、２×１０１８ｃｍ－３～７×１０１８ｃｍ－３とした。
【0068】
図１５に示すように、ｐ型埋込み領域ＰＴ１とｐ型埋込み領域ＰＴ２が同じ幅の場合、周辺領域ＴＥＲの方がセル領域ＣＥＬよりも耐圧が低いことがわかる。また、図１３および図１４に示す比較例の場合、破線部で示す目標耐圧に対して、セル領域ＣＥＬでは目標耐圧を満足するが周辺領域ＴＥＲでは十分な耐圧が得られない。しかしながら、本実施の形態においては、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅を小さくすることで、周辺領域ＴＥＲでも目標耐圧を満足できることが分かる。
【0069】
このように、本実施の形態に係る半導体装置においては、セル領域ＣＥＬの耐圧を維持しつつ、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅を小さくすることで、周辺領域ＴＥＲも目標耐圧を満足することができる。
【0070】
なお、ｐ型埋込み領域ＰＴ２の幅がｐ型埋込み領域ＰＴ１の幅よりも小さいことは、ｐ型埋込み領域ＰＴ１がバイアス印加時に空乏化しないことでゲート絶縁膜ＧＩの電界を緩和するのに対して、ｐ型埋込み領域ＰＴ２は空乏化することで周辺領域ＴＥＲの耐圧低下を防止する観点から好ましい。たとえば、ｐ型埋込み領域ＰＴ１の幅に対するｐ型埋込み領域ＰＴ２の幅の比は０．２～０．８の範囲とすることが好ましく、０．５以下が最も好ましい。
【0071】
［実施の形態２］
図１６は、本実施の形態２に係る半導体装置の構成の一例を示す要部平面図である。図１６に示されるように、セル領域ＣＥＬの埋込みｐ型埋込み領域ＰＴ１は、トレンチＴＲの下に位置するｐ型埋込み領域（第１領域）ＰＲＴ１と、トレンチＴＲからＸ方向に距離Ｌに位置するｐ型埋込み領域（第２領域）ＰＲＳ１とからなる。また、ｐ型埋込み領域（第１領域）ＰＲＴ１、ｐ型埋込み領域（第２領域）ＰＲＳ１は、トレンチが延在するＹ方向にそれぞれ間引かれ、千鳥状に配置されている。
図１６は、本実施の形態２に係る半導体装置の構成の一例を示す要部平面図である。図１６に示されるように、セル領域ＣＥＬの埋込みｐ型埋込み領域ＰＴ１は、トレンチＴＲの下に位置するｐ型埋込み領域（第１領域）ＰＲＴ１と、トレンチＴＲからＸ方向に距離Ｌに位置するｐ型埋込み領域（第２領域）ＰＲＳ１とからなる。また、ｐ型埋込み領域（第１領域）ＰＲＴ１、ｐ型埋込み領域（第２領域）ＰＲＳ１は、トレンチが延在するＹ方向にそれぞれ間引かれ、千鳥状に配置されている。
【0072】
また周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２も同様に、ｐ型埋込み領域（第１領域）ＰＲＴ２と、ｐ型埋込み領域（第２領域）ＰＲＳ２とからなる。また、ｐ型埋込み領域（第１領域）ＰＲＴ２、ｐ型埋込み領域（第２領域）ＰＲＳ２は、トレンチが延在するＹ方向にそれぞれ間引かれ、千鳥状に配置されている。
【0073】
言い換えると、複数のｐ型埋込み領域ＰＴ２を有し、トレンチはＹ方向に延在し、ｐ型埋込み領域ＰＴ２は、Ｙ方向に一定の間隔をおいて配置される複数のｐ型埋込み領域（第１領域）ＰＲＴ２よりなり、平面視において、Ｙ方向に直交するＸ方向に、隣り合うｐ型埋込み領域ＰＴ２は、Ｙ方向に一定の間隔をおいて配置される複数のｐ型埋込み領域（第２領域）ＰＲＳ２よりなり、ｐ型埋込み領域（第１領域）ＰＲＴ２と、ｐ型埋込み領域（第２領域）ＰＲＳ２は、Ｙ方向にｐ型埋込み領域（第１領域）ＰＲＴ２の繰り返しピッチと、ｐ型埋込み領域（第２領域）ＰＲＳ２の繰り返しピッチが半分ずれて配置されている。
【0074】
図１７は、図１６に示すＡ－Ａにおける断面図であり、図１８は、図１６に示すＢ－Ｂにおける断面図である。図１７および図１８に示されるように、ｎ型ドリフト層ＤＲが第１エピタキシャル層ＥＰ１とこの上の第２エピタキシャル層ＥＰ２との積層部で構成されている。第１エピタキシャル層ＥＰ１と第２エピタキシャル層ＥＰ２との境界部に、埋込み層であるｐ型埋込み領域（ＰＲＳ１、ＰＲＴ１）が設けられている。このｐ型埋込み領域（ＰＲＳ１、ＰＲＴ１、電界緩和領域）は、トレンチＴＲの底面より深い位置であって、ｎ型ドリフト層ＤＲと逆導電型の不純物を有し、ｎ型ドリフト層ＤＲの途中に位置する。このように、ｐ型埋込み領域（ＰＲＳ１、ＰＲＴ１）を設けることにより、ゲート絶縁膜ＧＩにかかる電界を緩和することができ、本実施の形態に係る半導体装置の耐圧を向上させることができる。
【0075】
図１７および図１８に示すように、第１エピタキシャル層ＥＰ１と第２エピタキシャル層ＥＰ２との境界部のｐ型埋込み領域（ＰＲＳ１、ＰＲＴ１）のうち、トレンチＴＲの下方に位置するｐ型埋込み領域を“ＰＲＴ１”と、ボディコンタクト領域ＢＣ（即ち、トレンチＴＲの横）の下方に位置するｐ型埋込み領域を“ＰＲＳ１”とする。
【0076】
ｐ型埋込み領域ＰＲＴ１は、トレンチＴＲの下方のｎ型ドリフト層ＤＲ中に、平面視においてトレンチの形成領域と重なる位置に形成され、ｎ型ドリフト層ＤＲと逆導電型の不純物を有する。また、ｐ型埋込み領域ＰＲＳ１は、トレンチＴＲの下方のｎ型ドリフト層ＤＲ中に、平面においてトレンチの形成領域と距離Ｌだけ離間して形成され、ｎ型ドリフト層ＤＲと逆導電型の不純物を有する。
【0077】
そして、ｐ型埋込み領域ＰＲＳ１は、トレンチＴＲに沿って、所定の間隔をおいて配置される。別の言い方をすれば、ｐ型埋込み領域ＰＲＳ１は、トレンチＴＲ（ゲート電極ＧＥ）の延在方向に配置されるもののその一部が間引かれて配置されている。ｐ型埋込み領域ＰＲＳ１が間引かれた領域が、隙間となる。
【0078】
このように、ｐ型埋込み領域ＰＲＳ１を間引くことで、電流経路（電流パス）を確保することができ、オン抵抗を低減することができる。
【0079】
そして、図１６に示すトランジスタは、平面視において繰り返し配置されている。
【0080】
（効果）
図１９に示すように、ｐ型埋込み領域ＰＴ１とｐ型埋込み領域ＰＴ２が同じ幅の場合、周辺領域ＴＥＲの方がセル領域ＣＥＬよりも耐圧が低いことがわかる。しかしながら、本実施の形態２においては、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の配置を千鳥配置ＰＲＴ２、ＰＲＳ２とすることで、実施の形態１よりもさらに、周辺領域ＴＥＲでもターゲットの耐圧を満足できる。
図１９に示すように、ｐ型埋込み領域ＰＴ１とｐ型埋込み領域ＰＴ２が同じ幅の場合、周辺領域ＴＥＲの方がセル領域ＣＥＬよりも耐圧が低いことがわかる。しかしながら、本実施の形態２においては、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の配置を千鳥配置ＰＲＴ２、ＰＲＳ２とすることで、実施の形態１よりもさらに、周辺領域ＴＥＲでもターゲットの耐圧を満足できる。
【0081】
このように、本実施の形態２の半導体装置においては、セル領域ＣＥＬの耐圧を維持しつつ、周辺領域ＴＥＲにおいて千鳥配置のｐ型埋込み領域ＰＲＴ２およびＰＲＳ２を有するｐ型埋込み領域ＰＴ２を設けることで、周辺領域ＴＥＲの耐圧劣化を抑制することができる。
【0082】
［変形例］
図２０は、本実施の形態１の変形例に係る半導体装置の構成の一例を示す平面図である。図２１は、図２０に示すＡ－Ａ部における本実施の形態１の変形例に係る半導体装置の構成の一例を示す断面図である。図２１に示されるように、ｎ型ドリフト層ＤＲが第１エピタキシャル層ＥＰ１とこの上の第２エピタキシャル層ＥＰ２との積層部で構成され、第１エピタキシャル層ＥＰ１と第２エピタキシャル層ＥＰ２との境界部に、埋込み層であるｐ型埋込み領域ＰＴ１が設けられている。このｐ型埋込み領域ＰＴ１（電界緩和領域）は、トレンチＴＲの底面より深い位置であって、ｎ型ドリフト層ＤＲと逆導電型の不純物を有し、ｎ型ドリフト層ＤＲの途中に位置する。このように、ｐ型埋込み領域ＰＴ１を設けることにより、ゲート絶縁膜ＧＩにかかる電界を緩和することができ、本実施の形態に係る半導体装置の耐圧を向上させることができる。
図２０は、本実施の形態１の変形例に係る半導体装置の構成の一例を示す平面図である。図２１は、図２０に示すＡ－Ａ部における本実施の形態１の変形例に係る半導体装置の構成の一例を示す断面図である。図２１に示されるように、ｎ型ドリフト層ＤＲが第１エピタキシャル層ＥＰ１とこの上の第２エピタキシャル層ＥＰ２との積層部で構成され、第１エピタキシャル層ＥＰ１と第２エピタキシャル層ＥＰ２との境界部に、埋込み層であるｐ型埋込み領域ＰＴ１が設けられている。このｐ型埋込み領域ＰＴ１（電界緩和領域）は、トレンチＴＲの底面より深い位置であって、ｎ型ドリフト層ＤＲと逆導電型の不純物を有し、ｎ型ドリフト層ＤＲの途中に位置する。このように、ｐ型埋込み領域ＰＴ１を設けることにより、ゲート絶縁膜ＧＩにかかる電界を緩和することができ、本実施の形態に係る半導体装置の耐圧を向上させることができる。
【0083】
さらに、図２０および図２１に示されるように、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１の幅に比べ、周辺領域ＴＥＲにおいて、ｐ型埋込み領域ＰＴ２の幅がセル領域ＣＥＬから離れるに方向に、徐々に小さくなっている。
【0084】
図２２は、本実施の形態２の変形例に係る半導体装置の構成の一例を示す平面図である。図２３は、図２２に示すＡ－Ａ部における本実施の形態２の変形例に係る半導体装置の構成の一例を示す断面図である。図２３に示されるように、ｎ型ドリフト層ＤＲが第１エピタキシャル層ＥＰ１とこの上の第２エピタキシャル層ＥＰ２との積層部で構成され、第１エピタキシャル層ＥＰ１と第２エピタキシャル層ＥＰ２との境界部に、埋込み層であるｐ型埋込み領域ＰＴ１が設けられている。このｐ型埋込み領域ＰＴ１（電界緩和層）は、トレンチＴＲの底面より深い位置であって、ｎ型ドリフト層ＤＲと逆導電型の不純物を有し、ｎ型ドリフト層ＤＲの途中に位置する。このように、ｐ型埋込み領域ＰＴ１を設けることにより、ゲート絶縁膜ＧＩにかかる電界を緩和することができ、本実施の形態に係る半導体装置の耐圧を向上させることができる。
【0085】
さらに、図２２および図２３に示されるように、セル領域ＣＥＬのｐ型埋込み領域ＰＴ１の幅に比べ、周辺領域ＴＥＲにおいて、ｐ型埋込み領域ＰＴ２の幅がセル領域ＣＥＬから離れるに方向に、徐々に小さくなっている。また、セル領域から周辺領域にかけて、隣り合うｐ型埋込み領域ＰＴ２の間隔も小さくなっている。
【0086】
（効果）
図１９に示すように、ｐ型埋込み領域ＰＴ１とｐ型埋込み領域ＰＴ２が同じ幅の場合、周辺領域ＴＥＲの方がセル領域ＣＥＬよりも耐圧が低いことがわかる。しかしながら、本変形例においては、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅を徐々に小さくすることで、急激な電界勾配を抑制し、周辺領域ＴＥＲでもターゲットの耐圧を満足できることが分かる。
図１９に示すように、ｐ型埋込み領域ＰＴ１とｐ型埋込み領域ＰＴ２が同じ幅の場合、周辺領域ＴＥＲの方がセル領域ＣＥＬよりも耐圧が低いことがわかる。しかしながら、本変形例においては、周辺領域ＴＥＲのｐ型埋込み領域ＰＴ２の幅を徐々に小さくすることで、急激な電界勾配を抑制し、周辺領域ＴＥＲでもターゲットの耐圧を満足できることが分かる。
【0087】
このように、変形例の半導体装置においては、セル領域ＣＥＬの耐圧を維持しつつ、周辺領域ＴＥＲの耐圧劣化を抑制することができる。
【0088】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0089】
また、特定の数値例について記載した場合であっても、理論的に明らかにその数値に限定される場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値であってもよい。また、成分については、「Ａを主要な成分として含むＢ」などの意味であり、他の成分を含む態様を排除するものではない。
【符号の説明】
【0090】
１Ｓ ＳｉＣ基板
ＢＣ ボディコンタクト領域
ＣＥＬ セル領域
ＣＨ チャネル層
ＣＮＴ コンタクトホール
ＤＥ ドレイン電極
ＤＲ ドリフト層
ＥＰ１ 第１ドリフトエピタキシャル層
ＥＰ２ 第２ドリフトエピタキシャル層
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＧＰＤ ゲートパッド
ＩＬ１ 層間絶縁膜
Ｌ 距離
ＭＫ１～ＭＫ５ マスク膜
ＯＡ 開口部
ＰＡＳ 表面保護膜
ＰＪＴＥ ｐ型埋込み領域（ｐ型電界緩和領域）
ＰＲＳ１ ｐ型埋込み領域
ＰＲＳ２ ｐ型埋込み領域
ＰＲＴ１ ｐ型埋込み領域
ＰＲＴ２ ｐ型埋込み領域
ＰＴ１ ｐ型埋込み領域
ＰＴ２ ｐ型埋込み領域
ＳＥ ソース電極
ＳＰＤ ソースパッド
ＳＲ ソース領域
ＴＥＲ 周辺領域
ＴＲ トレンチ
ＢＣ ボディコンタクト領域
ＣＥＬ セル領域
ＣＨ チャネル層
ＣＮＴ コンタクトホール
ＤＥ ドレイン電極
ＤＲ ドリフト層
ＥＰ１ 第１ドリフトエピタキシャル層
ＥＰ２ 第２ドリフトエピタキシャル層
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＧＰＤ ゲートパッド
ＩＬ１ 層間絶縁膜
Ｌ 距離
ＭＫ１～ＭＫ５ マスク膜
ＯＡ 開口部
ＰＡＳ 表面保護膜
ＰＪＴＥ ｐ型埋込み領域（ｐ型電界緩和領域）
ＰＲＳ１ ｐ型埋込み領域
ＰＲＳ２ ｐ型埋込み領域
ＰＲＴ１ ｐ型埋込み領域
ＰＲＴ２ ｐ型埋込み領域
ＰＴ１ ｐ型埋込み領域
ＰＴ２ ｐ型埋込み領域
ＳＥ ソース電極
ＳＰＤ ソースパッド
ＳＲ ソース領域
ＴＥＲ 周辺領域
ＴＲ トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】