特許 7289258 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-06-01

(45)【発行日】2023-06-09

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230602BHJP

   H01L 29/06 20060101ALI20230602BHJP

   H01L 29/423 20060101ALI20230602BHJP

   H01L 29/49 20060101ALI20230602BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 652F

H01L29/78 652S

H01L29/78 652H

H01L29/78 652M

H01L29/06 301D

H01L29/06 301R

H01L29/06 301V

H01L29/78 652D

H01L29/78 653C

H01L29/78 652P

H01L29/78 652Q

H01L29/06 301G

H01L29/58 G

【請求項の数】 17

(21)【出願番号】P 2019211037

(22)【出願日】2019-11-22

(65)【公開番号】P2021082770

(43)【公開日】2021-05-27

【審査請求日】2022-04-26

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】酒井 敦

(72)【発明者】

【氏名】徳田 悟

(72)【発明者】

【氏名】梅本 竜二

(72)【発明者】

【氏名】永久 克己

(72)【発明者】

【氏名】柳川 洋

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２００６－１６５４４１（ＪＰ，Ａ）

【文献】特開２０１９－０３３１５１（ＪＰ，Ａ）

【文献】特開２０１２－２０４７９５（ＪＰ，Ａ）

【文献】特開２０１２－０２３２７２（ＪＰ，Ａ）

【文献】特開２００６－３３２６０７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

縦型ＭＯＳＦＥＴが形成されたセル部と、
前記セル部に隣接して配置された終端部と、を含み、
前記終端部は、第１方向に沿って設けられた接続用トレンチゲートを含み、
前記セル部は、
前記第１方向と交差する第２方向に沿って設けられた複数の第１コラム領域と、
隣接する２つの前記第１コラム領域の間に２つのトレンチゲートが配置されるように、前記第２方向に沿って設けられた複数のトレンチゲートと、を含み、
前記複数のトレンチゲートは、前記セル部から前記終端部に延伸して、前記接続用トレンチゲートに接続され、
前記複数の第１コラム領域は、前記セル部から前記終端部に延伸し、
前記終端部は、前記複数の第１コラム領域と異なる複数の第２コラム領域を含む、
半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記複数の第２コラム領域は、
前記終端部に延伸した前記複数の第１コラム領域の端部と前記接続用トレンチゲートとの間、および、前記終端部の前記複数のトレンチゲートとの間、に配置される、半導体装置。

【請求項3】

請求項２に記載の半導体装置において、
前記複数の第２コラム領域は、ドット状に配置され、
前記複数の第２コラム領域は、前記接続用トレンチゲートに最も近接して配置される複数の第３コラム領域を含み、
前記複数の第３コラム領域と前記接続用トレンチゲートとの間には、所定の距離が設けられている、半導体装置。

【請求項4】

請求項３に記載の半導体装置において、
前記複数の第２コラム領域は、前記セル部に最も近接して配置される複数の第４コラム領域を含み、
前記複数の第４コラム領域のおのおのは、前記終端部に延伸した前記複数の第１コラム領域の端部の間に配置されている、半導体装置。

【請求項5】

請求項２に記載の半導体装置において、
前記終端部に延伸した前記複数の第１コラム領域の端部と前記接続用トレンチゲートとの間に配置される前記複数の第２コラム領域は、ストライプ形状であり、
前記複数の第２コラム領域のおのおのの前記第１方向の幅は、前記複数の第１コラム領域のおのおのの前記第１方向の幅と比較して、細い、半導体装置。

【請求項6】

請求項５に記載の半導体装置において、
前記終端部の前記複数のトレンチゲートとの間に配置される前記複数の第２コラム領域は、ドット状に配置される、半導体装置。

【請求項7】

請求項５に記載の半導体装置において、
前記終端部の前記複数のトレンチゲートとの間に配置される前記複数の第２コラム領域は、ストライプ形状であり、
前記複数の第２コラム領域のおのおのの前記第１方向の幅は、前記複数の第１コラム領域のおのおのの前記第１方向の幅と比較して、細い、半導体装置。

【請求項8】

請求項１に記載の半導体装置において、さらに、
前記セル部および前記終端部を囲む様に設けられた外周部を含み、
前記外周部は、複数の第５コラム領域を含み、
前記複数の第５コラム領域は、
ドット状、または、環状に配置される、半導体装置。

【請求項9】

請求項１に記載の半導体装置において、
前記複数のトレンチゲートおよび前記接続用トレンチゲートのおのおのは、溝に形成されたゲート電極を含み、
前記複数のトレンチゲートの前記ゲート電極と前記接続用トレンチゲートの前記ゲート電極とは接続されており、
前記接続用トレンチゲートの前記第２方向の幅は、前記複数のトレンチゲートのおのおのの前記第１方向の幅と比較して、広い、半導体装置。

【請求項10】

請求項１に記載の半導体装置において、
第１導電型の半導体層からなるドリフト領域を有する半導体基板と、
前記ドリフト領域の表面に形成され、前記第１導電型と反対の第２導電型の半導体層からなるベース領域と、
前記ベース領域の下部に配置され、前記ドリフト領域中に所定の間隔で配置された前記第２導電型の半導体層からなる前記複数の第１コラム領域と、
隣接する前記複数の第１コラム領域間の前記ドリフト領域中に配置され、前記ベース領域よりも深い位置に底面が達するように形成された複数の溝と、
前記複数の溝内に埋め込むように形成され、前記溝の表面に形成されたゲート絶縁膜を介して形成された複数のゲート電極と、
前記ベース領域中に形成され、前記複数のゲート電極の各々の側部に形成された第１導電型の半導体層からなる複数のソース領域と、を有する、半導体装置。

【請求項11】

請求項１０に記載の半導体装置において、
前記複数の第１コラム領域と前記複数のゲート電極は、平面視において、前記第２方向に沿うストライプ形状で形成される、半導体装置。

【請求項12】

請求項１０に記載の半導体装置において、
前記複数の第１コラム領域の底面および前記複数の第２コラム領域の底面は、前記複数の溝の前記底面よりも深い位置の前記ドリフト領域中に位置する、半導体装置。

【請求項13】

請求項１０に記載の半導体装置において、
前記複数のゲート電極のうち、隣接する前記ゲート電極間には、平面視において、前記複数の第１コラム領域が配置されていない、半導体装置。

【請求項14】

請求項１０記載の半導体装置において、
前記複数の第１コラム領域および前記複数の第２コラム領域は、前記ベース領域の底面に接続するように配置されている、半導体装置。

【請求項15】

請求項１０記載の半導体装置において、
前記複数の第１コラム領域および前記複数の第２コラム領域は、前記半導体基板の厚さ方向において、前記ベース領域の底面と所定の間隔離れて配置されている、半導体装置。

【請求項16】

縦型ＭＯＳＦＥＴが形成されたセル部と、
前記セル部に隣接して配置された終端部と、を含み、
前記終端部は、第１方向に沿って設けられた複数の接続用トレンチゲートを含み、
前記セル部は、
前記第１方向と交差する第２方向に沿って設けられた複数の第１コラム領域と、
隣接する２つの第１コラム領域の間に２つのトレンチゲートが配置されるように、前記第２方向に沿って設けられた複数のトレンチゲートと、を含み、
前記複数のトレンチゲートは、前記セル部から前記終端部に延伸して、隣接する２つの第１コラム領域の間に配置された２つのトレンチゲートが１つの接続用トレンチゲートに接続され、
前記複数の第１コラム領域は、前記セル部から前記終端部に延伸し、
前記１つの接続用トレンチゲートは、前記終端部において、前記隣接する２つの第１コラム領域のおのおのの端部の間に配置される、
半導体装置。

【請求項17】

請求項１６に記載の半導体装置において、
前記複数のトレンチゲートおよび前記接続用トレンチゲートのおのおのは、溝に形成されたゲート電極を含み、
前記２つのトレンチゲートの前記ゲート電極と前記１つの接続用トレンチゲートの前記ゲート電極とは接続されており、
前記複数の接続用トレンチゲートのおのおのの前記第２方向の幅は、前記複数のトレンチゲートのおのおのの前記第１方向の幅と比較して、広い、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、トレンチゲートを有する縦型ＭＯＳＦＥＴ（Vertical type Metal Oxide Field Effect Transistor）を備えた半導体装置に関し、特に、ｐ型ベース領域の底部からｎ型ドリフト領域へ向かって突出するように形成されたｐ型コラム領域を有する所謂スーパージャンクション構造（以下、ＳＪ構造と称する）を有する半導体装置に適用して有効な技術である。

【背景技術】

【0002】

ＳＪ構造を有する半導体装置は、例えば、ｎ型ドリフト領域を有する半導体基板と、ｎ型ドリフト領域の表面に形成されたｐ型ベース領域と、ｐ型ベース領域に接続され、ｎ型ドリフト領域中に所定の間隔で配置された複数のｐ型コラム領域と、隣接するｐ型コラム領域間に配置され、ｐ型ベース領域の底面に達する溝内に形成されたゲート電極と、ｐ型ベース領域中に形成され、ゲート電極の側部に形成されたｎ型ソース領域と、を有している。

【0003】

ＳＪ構造を有する半導体装置の一例が特開２０１７－１６８５０１号公報（特許文献１）に記載されている。同文献には、平面視において、ストライプ状に形成された複数のｐ型コラム領域と、隣接するｐ型コラム領域の間に配置され、ｐ型コラム領域に沿って形成されたストライプ状のゲート電極を有する縦型ＭＯＳＦＥＴが開示されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１７－１６８５０１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

以下に説明する技術は、公知とされた技術ではなく、本願発明者により検討された技術である。

【0006】

ＳＪ構造を有する縦型ＭＯＳＦＥＴは、高電圧、大電流を制御するパワー半導体装置であり、低オン抵抗であり、かつ、高耐圧であることが望ましい。本願発明者らは、ＳＪ構造を有する縦型ＭＯＳＦＥＴにおいて、オン抵抗を低減させる技術として、隣接する２本のｐ型コラム領域の間に、２本または２本以上のトレンチゲートを設ける構成を見出した。この構成の場合、縦型ＭＯＳＦＥＴが形成されたセル領域の耐圧よりも、セル領域が終端する終端部の耐圧が低下してしまうことを見出した。

【0007】

本開示の課題は、終端部の耐圧を向上することが可能な技術を提供することにある。

【0008】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0009】

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

【0010】

一実施の形態に係る半導体装置は、
縦型ＭＯＳＦＥＴが形成されたセル部と、
前記セル部に隣接して配置された終端部と、を含み、
前記終端部は、第１方向に沿って設けられた接続用トレンチゲートを含み、
前記セル部は、
前記第１方向と交差する第２方向に沿って設けられた複数の第１コラム領域と、
隣接する２つの前記第１コラム領域の間に２つのトレンチゲートが配置されるように、前記第２方向に沿って設けられた複数のトレンチゲートと、を含み、
前記複数のトレンチゲートは、前記セル部から前記終端部に延伸して、前記接続用トレンチゲートに接続され、
前記複数の第１コラム領域は、前記セル部から前記終端部に延伸し、
前記終端部は、前記複数の第１コラム領域と異なる複数の第２コラム領域を含む。

【0011】

また、一実施の形態に係る半導体装置は、
縦型ＭＯＳＦＥＴが形成されたセル部と、
前記セル部に隣接して配置された終端部と、を含み、
前記終端部は、第１方向に沿って設けられた複数の接続用トレンチゲートを含み、
前記セル部は、
前記第１方向と交差する第２方向に沿って設けられた複数の第１コラム領域と、
隣接する２つの第１コラム領域の間に２つのトレンチゲートが配置されるように、前記第２方向に沿って設けられた複数のトレンチゲートと、を含み、
前記複数のトレンチゲートは、前記セル部から前記終端部に延伸して、隣接する２つの第１コラム領域の間に配置された２つのトレンチゲートが１つの接続用トレンチゲートに接続され、
前記複数の第１コラム領域は、前記セル部から前記終端部に延伸し、
前記１つの接続用トレンチゲートは、前記終端部において、前記隣接する２つの第１コラム領域のおのおのの端部の間に配置される。

【発明の効果】

【0012】

上記一実施の形態に係る半導体装置によれば、ＳＪ構造を有する縦型ＭＯＳＦＥＴにおいて、オン抵抗を低減しつつ、終端部の耐圧を向上できる。

【図面の簡単な説明】

【0013】

【図1】図１は、実施の形態１による縦型ＭＯＳＦＥＴ構造を備える半導体装置の平面図である。

【図2】図２は、図１の点線で示すセル領域の拡大平面図である。

【図3】図３は、図２におけるユニットセルＵＣの要部断面図である。

【図4】図４は、比較例に係る縦型ＭＯＳＦＥＴ構造を備える半導体装置のセル領域の拡大平面図である。

【図5】図５は、図４におけるユニットセルＵＣの要部断面図である。

【図6】図６は、実施の形態１による縦型ＭＯＳＦＥＴと比較例による縦型ＭＯＳＦＥＴの耐圧ＢＶｄｓｓと規格化オン抵抗Ｒｓｐの関係を示すグラフである。

【図7】図７は、実施の形態１による縦型ＭＯＳＦＥＴ構造を備える半導体装置の終端部の構成を説明する平面図である。

【図8】図８は、実施の形態１による縦型ＭＯＳＦＥＴ構造を備える半導体装置の外周部の構成を説明する平面図である。

【図9】図９は、図８に示された四角い領域ＲＲを拡大して示す平面図である。

【図10】図１０は、図９のＣ－Ｃ線に沿う断面図である。

【図11】図１１は、比較例に係る縦型ＭＯＳＦＥＴ構造を備える半導体装置の終端部の構成を説明する平面図である。

【図12】図１２は、図１１に示された四角い領域ＲＲを拡大して示す平面図である。

【図13】図１３は、図１２のＤ－Ｄ線に沿う断面図である。

【図14】図１４は、図１２における空乏化領域を説明する平面図である。

【図15】図１５は、ストライプ状のｐ型コラム領域を接続用トレンチゲートの下側まで延伸させた状態を説明する平面図である。

【図16】図１６は、図１５における空乏化領域を説明する平面図である。

【図17】図１７は、図１５のＥ－Ｅ線に沿う断面に対応するストライプ状のｐ型コラム領域および環状のｐ型コラム領域の製造工程を説明する部分的な断面図である。

【図18】図１８は、図９における空乏化領域を説明する平面図である。

【図19】図１９は、変形例１に係る終端部および外周部に配置するｐ型コラム領域を示す平面図である。

【図20】図２０は、変形例２に係る終端部および外周部に配置するｐ型コラム領域を示す平面図である。

【図21】図２１は、変形例３に係る終端部および外周部に配置するｐ型コラム領域を示す平面図である。

【図22】図２２は、実施の形態２による縦型ＭＯＳＦＥＴ構造を備える半導体装置の平面図である。

【図23】図２３は、図２２に示された四角い領域ＲＲを拡大して示す平面図である。

【図24】図２４は、図２３のＦ－Ｆ線に沿う断面図である。

【図25】図２５は、図２４における空乏化領域を説明する平面図である。

【図26】図２６は、変形例５に係る半導体装置のセル領域の拡大平面図である。

【図27】図２７は、図２６におけるユニットセルの要部断面図である。

【図28】図２８は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。

【図29】図２９は、図２８に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。

【図30】図３０は、図２９に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。

【図31】図３１は、図３０に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。

【図32】図３２は、図３１に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。

【図33】図３３は、図３２に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。

【図34】図３４は、図３３に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。

【図35】図３５は、図３４に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。

【図36】図３６は、図３５に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。

【図37】図３７は、図３６に続く、縦型ＭＯＳＦＥＴ構造を備える半導体装置の製造工程を示す要部断面図である。

【図38】図３８は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例６を示すセル領域の拡大平面図である。

【図39】図３９は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例７を示すセル領域の拡大平面図である。

【図40】図４０は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例８を示すセル領域の拡大平面図である。

【図41】図４１は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例９を示すセル領域の拡大平面図である。

【図42】図４２は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例１０を示すセル領域の拡大平面図である。

【発明を実施するための形態】

【0014】

以下、実施形態、および、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

【0015】

以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、本細書および各図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する場合がある。また、各実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。尚、各断面図において、空洞でないことを示す斜線は、図面を見やすくするために省略する場合がある。空洞を示す場合には、別途空洞であること明細書中で明記することとする。

【0016】

符号「^－」および「^＋」は、導電型がｎ型のまたはｐ型の不純物の相対的な濃度を表しており、例えばｎ型の不純物の場合は、「ｎ^－－」、「ｎ^－」、「ｎ」、「ｎ^＋」、「ｎ^＋＋」の順に不純物濃度が高くなる。

【0017】

（実施の形態１）
本実施の形態の半導体装置である縦型ＭＯＳＦＥＴ１について、図１乃至図３を用いて説明する。図１は、実施の形態１による縦型ＭＯＳＦＥＴ構造を備える半導体装置の平面図である。図１に示すように、縦型ＭＯＳＦＥＴ１は、半導体基板１００の主面上に、ゲートパッド１０１及びソースパッド１０２を有している。ゲートパッド１０１は、ゲートパット１０１に接続される配線１０１１を有し、配線１０１１はソースパット１０２を囲む様に設けられている。半導体基板１００は、一例では、平面視において、矩形形状の半導体チップとされ、第１方向Ｘに沿って設けられた第１辺Ｓ１と、第１辺Ｓ１に対向する第２辺Ｓ２と、第１辺Ｓ１と第２辺Ｓ２との間に設けられ、第１方向Ｘと交差する第２方向Ｙに沿って設けられた第３辺Ｓ３と、第３辺Ｓ３に対向する第４辺Ｓ４と、を有する。

【0018】

ソースパッド１０２の下面に位置する半導体基板１００の主面上には、セル領域ＣＥＬが設けられている。セル領域ＣＥＬには、縦型ＭＯＳＦＥＴが形成されている。セル領域ＣＥＬの左右の半導体基板１００の主面上には、複数の終端部ＴＥＲが設けられている。複数の終端部ＴＥＲは、セル領域ＣＥＬと第１辺Ｓ１との間、および、セル領域ＣＥＬと第２辺Ｓ２との間において、セル領域ＣＥＬに隣接する様に設けられている。終端部ＴＥＲは、縦型ＭＯＳＦＥＴが形成されていない領域であり、終端領域と言うこともできる。

【0019】

また、セル領域ＣＥＬと複数の終端部ＴＥＲとを囲む様に、外周部ＰＥＲが半導体基板１００の主面上に設けられる。外周部ＰＥＲは、第１辺Ｓ１ないし第４辺Ｓ４とセル領域ＣＥＬおよび複数の終端部ＴＥＲとの間に設けられている。外周部ＰＥＲは、外周領域やチップ周辺領域と言うこともできる。

【0020】

図２は、図１の点線１０３で示すセル領域の拡大平面図である。第２方向Ｙに沿って複数のｐ型コラム領域１０４と複数のトレンチゲート１０５が平行に配置されている。ｐ型コラム領域１０４の間隔Ｐｃｏｌとトレンチゲート１０５の間隔Ｐｔｒは、夫々、一定間隔に設定され、本実施の形態では、好適値として、間隔Ｐｃｏｌは、間隔Ｐｔｒの２倍となっている。さらに、第１方向Ｘにおけるトレンチゲート１０５の幅をＷｔｒとした場合、隣接するｐ型コラム領域１０４を仮想的に結ぶ線を辿るとき、必ず幅Ｗｔｒの２倍以上のトレンチゲート１０５との重なりがあるようにユニットセルＵＣが設計されている。

【0021】

図３は、図２におけるユニットセルＵＣの要部断面図である。図３は、図２におけるＡ-Ａ線に沿う断面図である。図３に示すように、隣接するトレンチゲート１０５間にはｐ型ベース領域１０６とｐ^＋型ベースコンタクト領域１０７が第１方向Ｘにおいて繰り返して間隔Ｐｔｒで平行に形成されている。

【0022】

縦型ＭＯＳＦＥＴの各ユニットセルＵＣは、半導体基板１００中に形成され、ｎ^－型エピタキシャル層で形成されたドリフト領域１０８と、ドリフト領域１０８の下部に形成された高不純物濃度のｎ^＋型半導体層で形成されたドレイン領域１０９と、ドレイン領域１０９の下面に電気的に接続されたドレイン電極１１０とを有する。

【0023】

ベース領域１０６中には、高不純物濃度のｎ^＋型半導体層で形成されたソース領域１１１が形成されている。ソース領域１１１は、半導体基板１００の厚さ方向である第３方向Ｚにおいて、ベース領域１０６より浅く、ｐ型コラム領域１０４はベース領域１０６より深く形成されている。隣接するｐ型コラム領域１０４の間には、ドリフト領域１０８の表面をエッチングすることによって形成された２つのトレンチ内に埋め込むように形成されたトレンチゲート１０５が形成されている。ドリフト領域１０８とトレンチゲート１０５との界面にはゲート酸化膜１１２が形成されている。ドリフト領域１０８の上面には、トレンチゲート１０５及びソース領域１１１を覆うように絶縁膜１１３が形成されており、絶縁膜１１３の上面にはソース電極１１４が形成されている。

【0024】

ソース電極１１４は、隣接するトレンチゲート１０５間において、絶縁膜１１３中に形成されたストライプ状のコンタクトホールＣＨ１を介して、ソース領域１１１より深く、かつ、ベース領域１０６より浅い位置まで達するように形成され、ベースコンタクト領域１０７に接続されている。更に、ソース電極１１４は、絶縁膜１１３中に形成されたストライプ状のコンタクトホールＣＨ２を介して、コラム領域１０４上に形成されたベースコンタクト領域１０７に接続されている。

【0025】

上述した実施の形態１に係る縦型ＭＯＳＦＥＴの構成と比較するために、図４及び図５に、図２及び図３で説明した縦型ＭＯＳＦＥＴの比較例を示す。図４は、比較例に係る縦型ＭＯＳＦＥＴ構造を備える半導体装置のセル領域の拡大平面図である。図５は、図４におけるユニットセルＵＣの要部断面図である。尚、図５は図４におけるＢ-Ｂ断面図である。図４及び図５に示す縦型ＭＯＳＦＥＴは、隣接するトレンチゲート１０５間にｐ型コラム領域１０４を必ず配置する構成になっている。つまり、隣接するｐ型コラム領域１０４の間には、平面視においてストライブ状のトレンチゲート１０５は、一本のみ配置された構成となっている。

【0026】

一方、実施の形態１に係る縦型ＭＯＳＦＥＴは、図４及び図５の比較例に対して、平面視で、ユニットセルＵＣ当たりのｐ型コラム領域１０４の占有率が低減されることによって、より広い電流パスを確保することができる。さらにトレンチゲート１０５の繰り返し間隔Ｐｔｒを縮小して、ゲート密度を向上させた場合でも、ｐ型コラム領域とドリフト領域（ｎコラムとも称する）の繰り返し間隔ＰｃｏｌはＰｔｒの２倍の距離を確保できるので、ｐ型コラム領域とドリフト領域の不純物濃度を過剰に高濃度にする必要なくオン抵抗を低減することができる。

【0027】

図６は、縦型ＭＯＳＦＥＴの最大耐圧が得られるときのｐ型コラム領域／ｎ型コラム領域の電荷量のチャージインバランス率（p型及びｎ型コラム領域の電荷量のバランス）と耐圧ＢＶｄｓｓおよび規格化オン抵抗Ｒｓｐの関係を示している。

【0028】

図４及び図５に示した縦型ＭＯＳＦＥＴの比較例は、ある耐圧以上を満たすチャージインバランスマージンを保ったまま規格化オン抵抗Ｒｓｐを低減させるにはＰｃｏｌ／Ｐｔｒを縮小し、かつ、p型及びｎ型コラム領域を高濃度化する必要がある。そのためチャージインバランス率に対する耐圧および規格化オン抵抗Ｒｓｐの感度が高くなる課題があった。

【0029】

一方、実施の形態１の縦型ＭＯＳＦＥＴ構造は、チャージインバランス率に対する耐圧ＢＶｄｓｓおよび規格化オン抵抗Ｒｓｐの感度を高くすることなく規格化オン抵抗Ｒｓｐを大幅に低減することができる。従って、基本性能の向上だけでなく、製造ばらつきに強くなり製品歩留りをも向上させることができる。

【0030】

図７は、実施の形態１に係る縦型ＭＯＳＦＥＴ構造を備える半導体装置の終端部の構成を説明する平面図である。図８は、実施の形態１による縦型ＭＯＳＦＥＴ構造を備える半導体装置の外周部の構成を説明する平面図である。

【0031】

図７に示されるように、セル部ＣＥＬには、複数のｐ型コラム領域１０４と複数のトレンチゲート１０５が第２方向Ｙに沿って延在して設けられている。複数のｐ型コラム領域１０４と複数のトレンチゲート１０５は、第２方向Ｙに、平行に配置され、第１方向Ｘに配列されている。複数のｐ型コラム領域１０４の各々はストライプ形状とされている。２つの隣接するｐ型コラム領域１０４の間には、２本のトレンチゲート１０５が配置されている。終端部ＴＥＲには、２本のトレンチゲート１０５に挟まれるように、第２方向Ｙに沿って、ｐ型コラム領域１０４の端部と、ｐ型コラム領域（第１コラム領域）１０４と異なる複数のｐ型コラム領域（第２コラム領域）１０４１とが配置されている。また、ｐ型コラム領域１０４が設けられていない部分では、２本のトレンチゲート１０５に挟まれるように、第２方向Ｙに沿って、複数のｐ型コラム領域１０４１が配置されている。複数のｐ型コラム領域１０４１は、一例では、おのおのが矩形形状とされ、かつ、矩形形状の複数のｐ型コラム領域１０４１がドット状に配置されている。

【0032】

また、終端部ＴＥＲには、第１方向Ｘに沿って設けられた複数の接続用トレンチゲート（繋ぎトレンチともいう）１０５１が設けられている。複数のトレンチゲート１０５の両端は、接続用トレンチゲート１０５１に接続されている。各接続用トレンチゲート１０５１には、ゲートパッド１０１や配線１０１１に接続するためのゲートコンタクト電極が接続されている。複数のｐ型コラム領域１０４１は、平面視において、トレンチゲート１０５および接続用トレンチゲート１０５１と接しないように設けられている。接続用トレンチゲート１０５１の第２方向Ｙの幅は、トレンチゲート１０５の第１方向Ｘの幅と比較して、広く形成されている。

【0033】

トレンチゲート１０５は終端部ＴＥＲで終端させると、トレンチ形状の曲率が大きく，ひいては内壁のゲート酸化膜の曲率も大きくなってゲート破壊し易くなる。このため、トレンチゲート１０５の終端をお互いに接続用トレンチゲート１０５１によって繋いで、トレンチ形状の曲率を小さくし、ゲート破壊を防止する。また、接続用トレンチゲート１０５１に埋め込まれたゲートポリシリコンとゲートパッド１０１や配線１０１１を接続する。接続用トレンチゲート１０５１に埋め込まれたゲートポリシリコンにゲートコンタクト電極を接続して、ゲートパッド１０１や配線１０１１のアルミ配線に接続する場合、ゲートコンタクトホールの加工寸法には限界があるため、接続用トレンチゲート１０５１の第２方向Ｙの幅は、セル部ＣＥＬのトレンチゲート１０５の第１方向Ｘの幅よりも広くする必要がある。

【0034】

また、ゲートパッド１０１の下側にも、複数のｐ型コラム領域１０４１が設けられている。

【0035】

なお、図７において、隣接する２本のｐ型コラム領域の間に、２本のトレンチゲートを設けた構成が示されているが、これに限定されない。隣接する２本のｐ型コラム領域の間に、２本または２本以上のトレンチゲートを設ける構成としてよい。

【0036】

図８に示す様に、外周部ＰＥＲには、複数のｐ型コラム領域（第５コラム領域）１０４２が設けられている。複数のｐ型コラム領域１０４２は、一例では、ドット状に配置されている。接続用トレンチゲート１０５１の周りは、ドット状に配置したｐ型コラム領域（１０４１、１０４２）によって囲まれている。つまり、終端部ＴＥＲにおいて、ドット状のｐ型コラム領域１０４１は、セル部ＣＥＬから延伸したストライプ形状のｐ型コラム領域１０４の端部と接続用トレンチゲート１０５１の間、および、ストライプ形状のｐ型コラム領域１０４が配置されていないトレンチゲート１０５間に配置される。また、ドット状のｐ型コラム領域１０４２は、接続用トレンチゲート１０５１の外側の外周部ＰＥＲに配置される。これにより、後述するように、空乏化されない領域を縮小することが可能となるので、半導体装置１の耐圧を向上させることができる。

【0037】

図９は、図８に示された四角い領域ＲＲを拡大して示す平面図である。図１０は、図９のＣ－Ｃ線に沿う断面図である。図１０において、図３と同様な部分については、同一の符号を付して、その説明を省略する。

【0038】

図９に示す様に、セル部ＣＥＬにおいて、ソース電極１１４（または、ソースパッド１０２）に接続するためのソースコンタクト電極１１４Ｃがｐ型コラム領域１０４の上側、および、隣接するトレンチゲート１０５間に配置されている。ソース電極１１４は、ソースコンタクト電極１１４Ｃによって、図３に示す３つのベースコンタクト領域１０７に接続される。

【0039】

終端部ＴＥＲにおいて、トレンチゲート１０５は接続用トレンチゲート１０５１に接続されており、接続用トレンチゲート１０５１の上側には、ゲートパッド１０１に接続された配線１０１１と接続用トレンチゲート１０５１とを接続するためのゲートコンタクト電極１０１１Ｃが配置される。これにより、トレンチゲート１０５内のポリシリコンゲートが、接続用トレンチゲート１０５１のポリシリコンゲートに接続され、そして、ゲートコンタクト電極１０１１Ｃを介して、ゲートパッド１０１に接続された配線１０１１に接続される。

【0040】

終端部ＴＥＲに配置される複数のｐ型コラム領域（第２コラム領域）１０４１は、以下の様に、配置されている。
１）セル部ＣＥＬから延伸したストライプ状のｐ型コラム領域１０４の端部Ｔｐと接続用トレンチゲート１０５１との間に、複数のｐ型コラム領域１０４１が配置される。一例では、３つのｐ型コラム領域１０４１が配置される。

【0041】

２）ストライプ状のｐ型コラム領域１０４が配置されていないトレンチゲート１０５間に、複数のｐ型コラム領域１０４１が配置される。一例では、３つのｐ型コラム領域１０４１が配置される。

【0042】

３）接続用トレンチゲート１０５１に隣接して配置された複数のｐ型コラム領域１０４１（第３コラム領域）（ａ）のおのおのと接続用トレンチゲート１０５１との間には、所定の距離Ｌが設けられている。つまり、接続用トレンチゲート１０５１に最も近接して配置される複数のｐ型コラム領域１０４１（ａ）のおのおのは、平面視において、接続用トレンチゲート１０５１に重ならないように、所定の距離Ｌを隔てて、配置されている。複数のｐ型コラム領域１０４１（ａ）は、一例では、第１方向Ｘに、整列して配置されている。これにより、複数のｐ型コラム領域１０４１を形成するときに利用されるボロンイオンの注入によって、接続用トレンチゲート１０５１に設けられるゲート酸化膜にダメージが発生することを防止できる。したがって、半導体装置１の信頼性を向上することができる。

【0043】

４）ストライプ状のｐ型コラム領域１０４が配置されていないトレンチゲート１０５間に配置される複数のｐ型コラム領域１０４１において、セル部ＣＥＬ側に最も近接して配置される複数のｐ型コラム領域１０４１(第４コラム領域)（ｂ）のおのおのは、２つのｐ型コラム領域１０４の端部Ｔｐの間に配置されている。

【0044】

５）複数のｐ型コラム領域１０４１（ａ）を除く他の複数のｐ型コラム領域１０４１において、ｐ型コラム領域１０４の端部Ｔｐとｐ型コラム領域１０４１（ａ）との間に配置される２つのｐ型コラム領域１０４１とｐ型コラム領域１０４が配置されていないトレンチゲート１０５間に配置される２つのｐ型コラム領域１０４１とは、第２方向Ｙにおいて、整列することなく、位置をずらして配置されている。つまり、ｐ型コラム領域１０４の端部Ｔｐとｐ型コラム領域１０４１（ａ）との間に配置される３つのｐ型コラム領域１０４１の配置されるピッチは、ｐ型コラム領域１０４が配置されていないトレンチゲート１０５間に配置される３つのｐ型コラム領域１０４１の配置のピッチと比較して、狭くされている。

【0045】

以上の様に、複数のｐ型コラム領域１０４１を終端部ＴＥＲに配置する。これにより、後述するように、空乏化されない領域又は空乏化され難い領域を縮小することが可能となる。したがって、半導体装置１の耐圧を向上させることができる。

【0046】

なお、ｐ型コラム領域１０４１の数、形状および配置は、ｐ型コラム領域１０４１の不純物濃度とドリフト領域１０８の不純物濃度との関係、および、ｐ型コラム領域１０４１の電荷とドリフト領域１０８の電荷との関係により、決定するのが好ましい。また、図７、図８や図９において、ｐ型コラム領域１０４は矩形形状として描かれているが、これに限定されない。ｐ型コラム領域１０４の端部Ｔｐの角部は丸みを帯びた形状とされても良い。つまり、ｐ型コラム領域１０４は、その両端が丸みを帯びたストライプ形状とされても良い。また、複数のｐ型コラム領域１０４１、１０４２のおのおのは矩形形状に描かれているが、これに限定されない。複数のｐ型コラム領域１０４１、１０４２のおのおのの角部は、丸みを帯びた形状とされても良い。また、複数のｐ型コラム領域１０４１、１０４２のおのおのは、円形形状でも良いし、楕円形状でも良い。

【0047】

図１０に示す様に、ｐ型コラム領域１０４１、１０４２は、ｐ型コラム領域１０４と同時に形成され、ベース領域１０６の下側に、ベース領域１０６に接して設けられている。ｐ型コラム領域１０４１は、ｐ型コラム領域１０４と接続用トレンチゲート１０５１との間に形成されている。接続用トレンチゲート１０５１は、ｐ型コラム領域１０４１とｐ型コラム領域１０４２との間に形成されている。ゲート酸化膜１１２は、ベース領域１０６の上面と、接続用トレンチゲート１０５１の両方の側面とベース領域１０６との間と、および、ドリフト領域１０８とトレンチゲート１０５の底面との間とに形成されている。接続用トレンチゲート１０５１は、ドリフト領域１０８の表面をエッチングすることによって形成されたトレンチ（溝）内に埋め込むように形成されている。ゲート酸化膜１１２の上面と接続用トレンチゲート１０５１のゲートコンタクト電極１０１１Ｃの接続部分を除く上面とを覆う様に、絶縁膜１１３が形成されており、絶縁膜１１３の上面には、ゲートパッド１０１に接続された配線１０１１が形成されている。配線１０１１は、ゲートコンタクト電極１０１１Ｃによって、接続用トレンチゲート１０５１のポリシリコンゲートに接続されている。

【0048】

（比較例）
次に、図８に対する比較例を説明する。図１１は、比較例に係る縦型ＭＯＳＦＥＴ構造を備える半導体装置の終端部の構成を説明する平面図である。図１１が図８と異なる点は、図１１の終端部ＴＥＲにおいて、セル部ＣＥＬから延伸して設けられたストライプ状のｐ型コラム領域１０４が接続用トレンチゲート１０５１の近傍まで配置されている点である。また、図１１では、外周部ＰＥＲにおいて、セル部ＣＥＬおよび終端部ＴＥＲを囲む様に、環状（リング状）または円弧状に形成された３本のｐ型コラム領域１０４２ｒが配置されている。さらに、ゲートパッド１０１の下側には、ストライプ状の複数のｐ型コラム領域１０４ｇが配置されている。

【0049】

図１２は、図１１に示された四角い領域ＲＲを拡大して示す平面図である。図１３は、図１２のＤ－Ｄ線に沿う断面図である。図１３において、図１０と同様な部分については、同一の符号を付して、その説明を省略する。図１２、図１３が図９、図１０と異なる点は、図１１で説明した様に、セル部ＣＥＬから延伸して設けられたストライプ状のｐ型コラム領域１０４が接続用トレンチゲート１０５１の近傍まで配置されている点である。また、ｐ型コラム領域１０４２ｒが外周部ＰＥＲに配置されている。

【0050】

図１４は、図１２における空乏化領域を説明する平面図である。ドリフト領域１０８であるドレインと、p型コラム領域１０４であるソースの間に電圧が印可されることにより、ドリフト領域１０８が空乏化される。図１４は、ストライプ状のｐ型コラム領域１０４およびｐ型コラム領域１０４２ｒを起点として発生される空乏層の状態を灰色の領域（空乏化領域）として示している。図１４において、空乏化領域ＤＲ１は、ストライプ状のｐ型コラム領域１０４に基づく空乏層の広がる領域を示している。空乏化領域ＤＲ２は、環状のｐ型コラム領域１０４２ｒに基づく空乏層の広がる領域を示している。図１４に示す様に、空乏化領域ＤＲ１と空乏化領域ＤＲ２とが重ならない領域（空乏化されない領域、又は、非空乏化領域）ＮＤＲが発生してしまう場合がある。このため、半導体装置の耐圧が低下してしまう。

【0051】

この対策として、非空乏化領域ＮＤＲの面積を縮小させる手法として、ストライプ状のｐ型コラム領域１０４を接続用トレンチゲート１０５１の下側まで延伸させる手法が考えられる。図１５は、ストライプ状のｐ型コラム領域１０４を接続用トレンチゲート１０５１の下側まで延伸させた状態を説明する平面図である。図１６は、図１５における空乏化領域を説明する平面図である。図１７は、図１５のＥ－Ｅ線に沿う断面に対応するストライプ状のｐ型コラム領域１０４および環状のｐ型コラム領域１０４２ｒの製造工程を説明する部分的な断面図である。

【0052】

図１５に示す様に、ストライプ状のｐ型コラム領域１０４の先端を接続用トレンチゲート１０５１の下側まで延伸させた場合、図１６において、図１４と同様に、空乏化領域ＤＲ１はストライプ状のｐ型コラム領域１０４に基づく空乏層の広がる領域を示している。空乏化領域ＤＲ２は、環状のｐ型コラム領域１０４２ｒに基づく空乏層の広がる領域を示している。図１６に示す様に、空乏化領域ＤＲ１と空乏化領域ＤＲ２とが重ならない領域（空乏化されない領域、又は、非空乏化領域）ＮＤＲの面積は、図１４の非空乏化領域）ＮＤＲの面積と比較して、縮小することができる。しかしながら、図１７に示す様に、ｐ型コラム領域１０４、１０４１ｒを、たとえば、絶縁膜１５、１６およびフォトレジスト膜１７で形成されたハードマスクをホウ素Ｂのイオン注入マスクとして利用して形成する場合、ｐ型コラム領域１０４，１０４１ｒの形成のためのイオン注入により、ゲート酸化膜１１２にダメージが発生する場合がある。この場合、半導体装置の信頼性が低下する懸念がある。

【0053】

（図９における空乏化領域の説明）
図１８は、図９における空乏化領域を説明する平面図である。図１８において、空乏化領域ＤＲ１はストライプ状のｐ型コラム領域１０４に基づく空乏層の広がる領域（範囲）を示している。空乏化領域ＤＲ１２は、ドット状に配置したｐ型コラム領域１０４１に基づく空乏層の広がる領域（範囲）を示している。空乏化領域ＤＲ２１は、ドット状に配置したｐ型コラム領域１０４２ｒに基づく空乏層の広がる領域（範囲）を示している。図１８に示す様に、空乏化領域ＤＲ１、ＤＲ１２、ＤＲ２１が重なり合っており、図１４や図１６に示したような非空乏化領域ＮＤＲが縮小されている。この例では、非空乏化領域ＮＤＲが発生していない。

【0054】

ドリフト領域１０８に空乏化されない領域が存在すると、その領域ではドレイン電圧がそのまま残っていることになり、電界強度が上昇し易く、低いドレイン電圧でアバランシェ降伏し、電流が流れる。これにより、半導体装置の耐圧が低下することになる。

【0055】

実施の形態１の半導体装置１は、セル部ＣＥＬにおいて、ｐ型コラム領域１０４がストライプ状であり、かつ、隣接するｐ型コラム領域１０４の間に２本以上のトレンチゲート１０５を有する構造であるため、２本のｐ型コラム領域１０４の間隔が広く、空乏化も広く大きく取る。そのため、図１４に示す様に、終端部ＴＥＲにおいて、接続用トレンチゲート１０５１の近傍の微小な領域で空乏化されない領域ＮＤＲが生じる懸念があった。実施の形態１では、図８、図９に示す様に、その箇所（空乏化されない領域ＮＤＲに対応する）に、ドット状のｐ型コラム領域１０４１を配置し、空乏化されない領域ＮＤＲを縮小させる。また、終端部ＴＥＲにおいて、ストライプ状のｐ型コラム領域１０４が配置されていないトレンチゲート１０５間の箇所にも、ドット状のｐ型コラム領域１０４１を配置して、空乏化されない領域ＮＤＲを縮小させる（図１８参照）。これにより、電界強度の上昇を抑えることができるので、半導体装置１の耐圧の低下を防止することができる。

【0056】

半導体装置１において、新たにドット状のｐ型コラム領域１０４１を配置した領域は、セル部ＣＥＬでは無く、終端部ＴＥＲである。終端部ＴＥＲはゲート電極とソース電極の分離部分であたるため、終端部ＴＥＲにドット状のｐ型コラム領域１０４１を配置しても、縦型ＭＯＳＦＥＴのオン電流経路は阻害されない。そのため、縦型ＭＯＳＦＥＴのオン抵抗が上昇することはなく、低い値を維持できる。したがって、縦型ＭＯＳＦＥＴの特性の悪化はない。

【0057】

実施の形態１によれば、以下の１または複数の効果を得ることができる。

【0058】

１）ＳＪ構造を有する縦型ＭＯＳＦＥＴを含む半導体装置のオン抵抗を低減させることができる。

【0059】

２）ＳＪ構造を有する縦型ＭＯＳＦＥＴを含む半導体装置において、終端部ＴＥＲのおける耐圧を向上できる。これにより、半導体装置の耐圧を向上することができる。また、耐圧の向上を追加工程なしに行うことができる。

【0060】

３）ＳＪ構造を有する縦型ＭＯＳＦＥＴを含む半導体装置において、接続用トレンチゲート１０５１のゲート絶縁膜のダメージを防止できる。これにより、半導体装置の信頼性を向上することができる。

【0061】

次に、終端部ＴＥＲおよび外周部ＰＥＲに配置するｐ型コラム領域の変形例をいくつか説明する。なお、下記変形例１～３では、ソースコンタクト電極１１４Ｃおよびゲートコンタクト電極１０１１Ｃの図示が省略されているが、図９と同様に、ソースコンタクト電極１１４Ｃおよびゲートコンタクト電極１０１１Ｃは設けられているものとする。

【0062】

（変形例１）
図１９は、変形例１に係る終端部および外周部に配置するｐ型コラム領域を示す平面図である。図１９が図１２と異なる点は、図１９において、外周部ＰＥＲに、図１１で説明した環状の３本のｐ型コラム領域１０４２ｒが配置されている点である。図１９の他の構成は、図１２と同じであるので、説明は省略する。変形例１においても、実施の形態１と同様な効果を得ることができる。

【0063】

（変形例２）
図２０は、変形例２に係る終端部および外周部に配置するｐ型コラム領域を示す平面図である。図２０が図１２と異なる点は、図１２において、セル部ＣＥＬから延伸したストライプ形状のｐ型コラム領域１０４の端部と接続用トレンチゲート１０５１とに間に、ストライプ形状のｐ型コラム領域１０４１ｂが配置されている点である。ｐ型コラム領域１０４１ｂの第１方向Ｘの幅は、ｐ型コラム領域１０４の第１方向Ｘの幅と比較して、細く形成されている。ｐ型コラム領域１０４１ｂの端部と接続用トレンチゲート１０５１との間の距離は、ｐ型コラム領域１０４１（ａ）と接続用トレンチゲート１０５１との間の距離Ｌ（図１２参照）と同様にされている。図１９の他の構成は、図１２と同じであるので、説明は省略する。変形例２においても、実施の形態１と同様な効果を得ることができる。

【0064】

なお、図２０において、外周部ＰＥＲには、図１９で説明した環状の３本のｐ型コラム領域１０４２ｒを配置しても良い。

【0065】

（変形例３）
図２１は、変形例３に係る終端部および外周部に配置するｐ型コラム領域を示す平面図である。図２１が図２０と異なる点は、図２１において、ストライプ形状のｐ型コラム領域１０４が配置されていないトレンチゲート１０５間に、ストライプ形状のｐ型コラム領域１０４１ｃが配置されている点である。ｐ型コラム領域１０４１ｃの第１方向Ｘの幅は、ｐ型コラム領域１０４の第１方向Ｘの幅と比較して、細く形成されている。ｐ型コラム領域１０４１ｃの幅は、ｐ型コラム領域１０４１ｂの幅と、同じとされても良い。ｐ型コラム領域１０４１ｂ、１０４１ｃの端部と接続用トレンチゲート１０５１との間の距離は、ｐ型コラム領域１０４１（ａ）と接続用トレンチゲート１０５１との間の距離Ｌ（図１２参照）と同様にされている。ｐ型コラム領域１０４１ｃの第２方向Ｙの長さ（長手方向の長さ）は、ｐ型コラム領域１０４１ｂの第２方向Ｙの長さ（長手方向の長さ）と比較して、長くされている。ｐ型コラム領域１０４１ｃの端部において、接続用トレンチゲート１０５１の側の端部と異なる端部は、第２方向Ｙにおいて、セル部ＣＥＬから延伸したストライプ状のｐ型コラム領域１０４の端部と重なるように配置されている。図２１の他の構成は、図２０と同じであるので、説明は省略する。変形例３においても、実施の形態１と同様な効果を得ることができる。

【0066】

(変形例４)
図２１において、ｐ型コラム領域１０４１ｂを、図８や図１９に示す様なドット状の３つのｐ型コラム領域１０４１へ置き換えても良い。

【0067】

（実施の形態２）
図２２は、実施の形態２による縦型ＭＯＳＦＥＴ構造を備える半導体装置の平面図である。図２３は、図２２に示された四角い領域ＲＲを拡大して示す平面図である。図２４は、図２３のＦ－Ｆ線に沿う断面図である。図２５は、図２４における空乏化領域を説明する平面図である。

【0068】

図２２に示す半導体装置１ａでは、外周部ＰＥＲに、環状の３本のｐ型コラム領域１０４１ｒが設けられている。図２２および図２３に示す様に、終端部ＴＥＲにおいて、隣接するｐ型コラム領域１０４間に設けられた２本のトレンチゲート１０５は接続用トレンチゲート１０５１ａに接続されている。隣接する２本のｐ型コラム領域１０４の間に設けられた２本のトレンチゲート１０５の両端のおのおのは、接続用トレンチゲート１０５１ａに接続されている。そして、ｐ型コラム領域１０４の各々は、セル部ＣＥＬから終端部ＴＥＲまで、延伸して配置される。ｐ型コラム領域１０４の端部のおのおのは、接続用トレンチゲート１０５１ａを挟む様な領域まで延伸している。つまり、接続用トレンチゲート１０５１ａのおのおの側壁は、セル部ＣＥＬから延伸した２本のｐ型コラム領域１０４の端部の間に配置されている。これにより、空乏化されない領域又は空乏化され難い領域を縮小することが可能となる。

【0069】

図２４に示す様に、接続用トレンチゲート１０５１ａのおのおのには、ゲートコンタクト電極１０１１Ｃが接続されている。図２４に示す様に、ｐ型コラム領域１０４は、ｐ型コラム領域１０４１ｒの近傍まで配置されている。

【0070】

図２５において、空乏化領域ＤＲ１はストライプ状のｐ型コラム領域１０４に基づく空乏層の広がる領域（範囲）を示している。また、空乏化領域ＤＲ２は、環状のｐ型コラム領域１０４２ｒに基づく空乏層の広がる領域を示している。図２５に示す様に、空乏化領域ＤＲ１、ＤＲ１２が重なり合っており、図１４や図１６に示したような非空乏化領域ＮＤＲが縮小されている。この例では、非空乏化領域ＮＤＲが発生していない。これにより、半導体装置の耐圧を向上することができる。

【0071】

実施の形態２によれば、実施の形態１と同様な効果を得ることができる。

【0072】

次に、セル部の変形例や半導体装置の製造方法等を説明する。

【0073】

（変形例５）
変形例５を図２６及び図２７に示す。図２６は、一実施の形態による縦型ＭＯＳＦＥＴ構造を備える半導体装置の変形例５を示すセル領域の拡大平面図である。図２７は、図２６におけるユニットセルＵＣの要部断面図である。

【0074】

実施の形態１と比較して、変形例５の変更点は、トレンチゲート１０５の繰り返し間隔を間隔Ｐｔｒ1及び間隔Ｐｔｒ２の２種類とし、ｐ型コラム領域１０４及びトレンチゲート１０５の繰り返し間隔を間隔Ｐｃｏｌとした場合、間隔Ｐｃｏｌは、間隔Ｐｔｒ1と間隔Ｐｔｒ２の加算の関係を持っている。

【0075】

このような関係を有することで、実施の形態１と比較して、ユニットセルの設計自由度が高くなり、ｐ型コラム領域１０４とトレンチゲート１０５間の距離を大きく取れるため、ｐ型コラム領域１０４によるチャネル抵抗への影響を抑制できる。さらにｐ型コラム領域とｎ型コラム領域（ｎ型ドリフト領域１０８）のＰＮ接合部とトレンチゲート１０５の距離を大きく取れるため、ＰＮ接合部とトレンチゲート１０５の下部のそれぞれで高くなる電界強度のカップリングを緩和できるため耐圧を向上させることができる。

【0076】

（製造方法）
以下、実施の形態１、２に係る縦型ＭＯＳＦＥＴの製造方法を説明する。

【0077】

図２８に示すように、例えば（１００）結晶面を有し、ｎ型高濃度半導体層からなるシリコン基板ＳＢ上にエピタキシャル層ＥＰが形成された半導体基板１００を準備する。

【0078】

次に、図２９に示すように、エピタキシャル層ＥＰの上面に絶縁膜１０とフォトレジスト膜１１で形成されたハードマスクＨＭ１を形成する。

【0079】

次に、図３０に示すように、ハードマスクＨＭ１から露出するエピタキシャル層ＥＰの上面をエッチングし、トレンチゲート用および接続用トレンチゲートの溝１２を形成する。

【0080】

次に、ハードマスクＨＭ１を除去した後、図３１に示すように、溝１２内を絶縁膜１３で埋め込んだ後に、エピタキシャル層ＥＰの上面に、絶縁膜１４、絶縁膜１５及び絶縁膜１６を順次形成する。絶縁膜１４及び絶縁膜１６は、例えばＣＶＤ法で形成されたシリコン酸化膜が用いられる。絶縁膜１５は、ＣＶＤ法で形成されたシリコン窒化膜が用いられる。

【0081】

次に、図３２に示すように、フォトレジスト膜１７と絶縁膜１６で形成されたハードマスクＨＭ２を通常のフォトリソグラフィ及びエッチング技術で形成する。次に、ハードマスクＨＭ２を不純物導入のマスクとして、例えば、ホウ素等のｐ型不純物をエピタキシャル層ＥＰ中にイオン注入し、ｐ型コラム領域１０４、１０４１、１０４１ｂ、１０４１ｃ、１０４２、１０４２ｒを形成する。

【0082】

次に、ハードマスクＨＭ２、絶縁膜１５、絶縁膜１４を除去した後、図３３に示すように、溝１２の表面を含むエピタキシャル層ＥＰの表面に、例えば、熱酸化処理により、ゲート酸化膜１１２を形成する。

【0083】

次に、図３４に示すように、溝１２を埋め込むように、トレンチゲート１０５、接続用トレンチゲート１０５１または１０５１ａを形成する。トレンチゲート１０５、接続用トレンチゲート１０５１または１０５１ａは、例えば、ｎ型不純物がドープされた多結晶シリコン膜で形成され、多結晶シリコン膜を半導体基板１００の全面上に堆積した後、ＣＭＰによりエッチバックすることにより、溝１２内に選択的に形成される。

【0084】

次に、図３５に示すように、ホウ素等のｐ型不純物をエピタキシャル層ＥＰ中に選択的にイオン注入し、ｐ型ベース領域１０６を形成する。ｐ型ベース領域１０６は、隣接するトレンチゲート１０５間に形成され、ｐ型コラム領域１０４に接続されるように形成され、また、トレンチゲート１０５の底面部よりも浅い位置に形成される。また、ｐ型ベース領域１０６は、ｐ型コラム領域１０４１、１０４１ｂ、１０４１ｃ、１０４２、１０４２ｒに接続されるように形成される。

【0085】

次に、図３６に示すように、ヒ素等のｎ型不純物をエピタキシャル層ＥＰ中に選択的にイオン注入し、ｎ型ソース領域１１１を形成する。ｎ型ソース領域１１１は、ベース領域１０６の表面に形成され、トレンチゲート１０５の端部に位置するように形成される。

【0086】

次に、絶縁膜１１３を半導体基板１００の全面上に形成した後、フォトレジスト膜１８を用いた通常のフォトリソグラフィ及びエッチング技術により、絶縁膜１１３をパターニングし、絶縁膜１１３中にコンタクトホールＣＨ１及びＣＨ２を形成する。コンタクトホールＣＨ１及びＣＨ２は、隣接するトレンチゲート１０５間とｐ型コラム領域１０４上に夫々が位置するよう形成される。また、コンタクトホールＣＨ１及びＣＨ２の底面は、ｐ型ベース領域１０６に達するように、エピタキシャル層ＥＰの表面が一部エッチングされて形成される。

【0087】

次に、フォトレジスト膜１８及び絶縁膜１１３をマスクとするｐ型不純物のイオン注入により、コンタクトホールＣＨ１及びＣＨ２から露出するｐ型ベース領域１０６中に、ベースコンタクト領域１０７を形成する。

【0088】

次に、フォトレジスト膜１８を除去した後、図３７に示すように、例えば、アルミニウムを主成分とするソース電極１１４を形成し、更に、半導体基板１００の下面に例えば、Ａｕ/Ｃｕ/Ｎｉからなる積層構造のドレンイ電極１１０を形成し、縦型ＭＯＳＦＥＴが完成する。

【0089】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

【0090】

例えば、本発明は、ｎチャネルの縦型ＭＯＳＦＥＴを示したが、ｐチャネルの縦型ＭＯＳＦＥＴにも適用できる。その場合は、ソース領域、ドレイン領域、ベース領域（チャネル形成領域とも称する）、ドリフト領域を構成する半導体層の導電型を逆に構成すればよい。

【0091】

また、実施の形態１、２に示したストライプ状のｐ型コラム領域１０４は、図３８乃至図４１に示すように、平面視において千鳥配置、又はメッシュ配置にして、ｎ型ドリフト領域中に点在して配置してもよい。

【0092】

この場合、図３８乃至図４１に示すように、平面視におけるｐ型コラム領域１０４の占有率は、図３８及び図４０に示す千鳥配置が最も低くなっており、電流パスの広さが広くなっているので、オン抵抗低減の効果が高い。また、図３９及び図４１に示す四角形メッシュ配置の場合も、実施の形態１、２に示すストライプ状のｐ型コラム領域１０４の配置よりも、電流パスの広さが広くなっているので、オン抵抗低減の効果が高い。

【0093】

一方、高耐圧を得るために必要な空乏化の容易さはｐ型コラム領域間の距離が短く、ｐ型コラム領域とｎ型コラム領域（ｎ型ドリフト領域）とで形成されるＰＮ接合の関係が一様なほどよいため、オン抵抗低減の容易さとは反対となり、ストライプ配置、四角形メッシュ配置、千鳥配置の順で高耐圧化に適している。

【0094】

なお、図３８乃至図４１に示すように、セル部ＣＥＬに、平面視において、ｐ型コラム領域１０４を、千鳥配置又はメッシュ配置の様に、ドット状に点在して配置させる場合、ｐ型コラム領域１０４間の間隔（ピッチ）は、図９の終端部ＴＥＲにドット状に配置するｐ型コラム領域１０４間の間隔(ピッチ)よりも、広くする。

【0095】

また、図４２に示すように、ｐ型コラム領域１０４は、ｐ型ベース領域１０６の底面に直接接続されていなくてもよい。ｐ型コラム領域１０４は、ｐ型ベース領域１０６の底面と所定の間隔（Ｔ１）だけ離して配置してよい。ｐ型コラム領域１０４１、１０４１ｂ、１０４１ｃ、１０４２、１０４２ｒも、ｐ型ベース領域１０６の底面に直接接続されていなくてもよい。この場合、ｐ型コラム領域１０４は、ｎ型ドリフト領域１０８に周囲を囲まれた状態になり、電位はフローティング状態となるが、ｐ型ベース領域１０６とｐ型コラム領域１０４間のn型領域の厚さ(間隔)Ｔ１を、縦型ＭＯＳＦＥＴの実動作時に、ｐ型ベース領域１０６からｐ型コラム領域１０４に正孔が供給可能な障壁に抑える程度の厚さに設定すればよい。ｐ型コラム領域１０４間のn型領域の厚さＴ１は、例えば０．５μm程度を好適な値として提示できる。

【0096】

このような構成とすることで、図３に示す構造よりも空乏層の分布を最適化できるので縦型ＭＯＳＦＥＴの耐圧向上に寄与できる。

【符号の説明】

【0097】

１、１ａ：半導体装置
１００：半導体基板
１０１：ゲートパッド
１０２：ソースパッド
１０４：ｐ型コラム領域（第１コラム領域）
１０４１：ｐ型コラム領域（第２コラム領域）
１０４１（ａ）：ｐ型コラム領域（第３コラム領域）
１０４１（ｂ）：ｐ型コラム領域（第４コラム領域）
１０４１ｂ、１０４１ｃ：ｐ型コラム領域
１０４２、１０４２ｒ：ｐ型コラム領域（第５コラム領域）
１０５：トレンチゲート
１０５１、１０５１ａ：接続用トレンチゲート
１０６：ｐ型ベース領域
１０７：ｐ^＋型ベースコンタクト領域
１０８：ｎ^－型ドリフト領域
１０９：ｎ^＋型ドレイン領域
１１０：ドレイン電極
１１１：ｎ^＋型ソース領域
１１２：ゲート酸化膜
１１３：絶縁膜
１１４：ソース電極
ＣＥＬ：セル部
ＴＥＲ：終端部
ＰＥＲ：外周部
Ｐｃｏｌ：ｐ型コラム領域の間隔
Ｐｔｒ：トレンチゲートの間隔
Ｗｔｒ：トレンチゲート幅
ＵＣ：ユニットセル
Ｔ１：ｎ型領域の厚さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】