(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-06
(45)【発行日】2023-06-14
(54)【発明の名称】ディスプレイ装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20230607BHJP
【ＦＩ】
G09F9/30 330
G09F9/30 308Z
G09F9/30 338
G09F9/30 348A
G09F9/30 348Z
【請求項の数】
20
(21)【出願番号】P 2019033080
(22)【出願日】2019-02-26
(65)【公開番号】P2019152857
(43)【公開日】2019-09-12
【審査請求日】2022-02-22
(31)【優先権主張番号】10-2018-0024734
(32)【優先日】2018-02-28
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100121382
【弁理士】
【氏名又は名称】山下 託嗣
(72)【発明者】
【氏名】朴 注 燦
(72)【発明者】
【氏名】金 善 浩
(72)【発明者】
【氏名】李 善 熙
【審査官】石本 努
(56)【参考文献】
【文献】米国特許出願公開第２０１７／００７７４４７（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０６７８３９１７（ＣＮ，Ａ）
【文献】米国特許出願公開第２０１８／００４７８０２（ＵＳ，Ａ１）
【文献】韓国公開特許第１０－２０１７－００７９６２９（ＫＲ，Ａ）
【文献】米国特許出願公開第２０１６／０１１８４５１（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ９／３０－９／４６
Ｈ０１Ｌ２１／３３６
２９／７８６
Ｈ０５Ｂ３３／００－３３／２８
４４／００
４５／６０
Ｈ１０Ｋ５０／００－９９／００
(57)【特許請求の範囲】
【請求項1】
複数の画素回路、及び、前記複数の画素回路のそれぞれに連結された複数のディスプレイ素子を具備して画像を具現するディスプレイ領域、並びに、前記ディスプレイ領域の外側の周辺領域を含む基板と、前記ディスプレイ領域に配置され、互いに隣接した第１画素回路と第２画素回路との間の領域に、穴または溝として形成された下部バレーを有する下部無機絶縁層と、
前記下部バレーを充填するとともに、前記第１画素回路及び前記第２画素回路を含む領域にわたって全面に配置された第１有機平坦化層と、
前記第１有機平坦化層上に配置され、前記第１画素回路と前記第２画素回路とを連結する連結配線と、を含み、
前記連結配線は、前記第１有機平坦化層を貫通する第１コンタクトホールを介して、前記第１画素回路に配置された第１導電層と連結され、前記第１有機平坦化層を貫通する第２コンタクトホールを介して、前記第２画素回路に配置された第２導電層と連結され、
前記連結配線に沿った第１方向へと、一つまたは複数の画素を横切るごとに、前記下部バレーを横切ることとなるように、前記下部バレーが配置されているディスプレイ装置。
【請求項2】
前記第１方向に交差する第２方向へと、一つまたは複数の画素を横切るごとにも、前記下部バレーを横切ることとなるように、前記下部バレーが配置されている、請求項１に記載のディスプレイ装置。
【請求項3】
複数の画素回路、及び、前記複数の画素回路のそれぞれに連結された複数のディスプレイ素子を具備して画像を具現するディスプレイ領域、並びに、前記ディスプレイ領域の外側の周辺領域を含む基板と、
前記ディスプレイ領域に配置され、互いに隣接した第１画素回路と第２画素回路との間の領域に、穴または溝として形成された下部バレーを有する下部無機絶縁層と、
前記下部バレーを充填するとともに、前記第１画素回路及び前記第２画素回路を含む領域にわたって全面に配置された第１有機平坦化層と、
前記第１有機平坦化層上に配置され、前記第１画素回路と前記第２画素回路とを連結する連結配線と、を含み、
前記連結配線は、前記第１有機平坦化層を貫通する第１コンタクトホールを介して、前記第１画素回路に配置された第１導電層と連結され、前記第１有機平坦化層を貫通する第２コンタクトホールを介して、前記第２画素回路に配置された第２導電層と連結され、
前記下部無機絶縁層は、第１ゲート絶縁層、及び、前記第１ゲート絶縁層上に配置された第２ゲート絶縁層を含み、
前記第１導電層及び前記第２導電層は、前記第１ゲート絶縁層上で、前記下部バレーを挟んで離隔されて配置され、
前記第２ゲート絶縁層は、前記第１導電層及び前記第２導電層を覆い、
前記の第１コンタクトホール及び第２コンタクトホールは、前記第２ゲート絶縁層をも貫通することを特徴とするディスプレイ装置。
【請求項4】
複数の画素回路、及び、前記複数の画素回路のそれぞれに連結された複数のディスプレイ素子を具備して画像を具現するディスプレイ領域、並びに、前記ディスプレイ領域の外側の周辺領域を含む基板と、
前記ディスプレイ領域に配置され、互いに隣接した第１画素回路と第２画素回路との間の領域に、穴または溝として形成された下部バレーを有する下部無機絶縁層と、
前記下部バレーを充填するとともに、前記第１画素回路及び前記第２画素回路を含む領域にわたって全面に配置された第１有機平坦化層と、
前記第１有機平坦化層上に配置され、前記第１画素回路と前記第２画素回路とを連結する連結配線と、を含み、
前記連結配線は、前記第１有機平坦化層を貫通する第１コンタクトホールを介して、前記第１画素回路に配置された第１導電層と連結され、前記第１有機平坦化層を貫通する第２コンタクトホールを介して、前記第２画素回路に配置された第２導電層と連結され、
前記下部バレーは、前記複数の画素回路のうちの少なくとも一部のものを取り囲むように配置されることを特徴とするディスプレイ装置。
【請求項5】
複数の画素回路、及び、前記複数の画素回路のそれぞれに連結された複数のディスプレイ素子を具備して画像を具現するディスプレイ領域、並びに、前記ディスプレイ領域の外側の周辺領域を含む基板と、
前記ディスプレイ領域に配置され、互いに隣接した第１画素回路と第２画素回路との間の領域に、穴または溝として形成された下部バレーを有する下部無機絶縁層と、
前記下部バレーを充填するとともに、前記第１画素回路及び前記第２画素回路を含む領域にわたって全面に配置された第１有機平坦化層と、
前記第１有機平坦化層上に配置され、前記第１画素回路と前記第２画素回路とを連結する連結配線と、を含み、
前記連結配線は、前記第１有機平坦化層を貫通する第１コンタクトホールを介して、前記第１画素回路に配置された第１導電層と連結され、前記第１有機平坦化層を貫通する第２コンタクトホールを介して、前記第２画素回路に配置された第２導電層と連結され、
前記連結配線上に配置され、前記第１画素回路と前記第２画素回路との間の領域に、穴または溝として形成された上部バレーを有する層間絶縁層をさらに含み、
前記上部バレーを充填し、前記第１画素回路及び前記第２画素回路を含む領域にわたって全面に配置される第２有機平坦化層をさらに含むことを特徴とするディスプレイ装置。
【請求項6】
複数の画素回路、及び、前記複数の画素回路のそれぞれに連結された複数のディスプレイ素子を具備して画像を具現するディスプレイ領域、並びに、前記ディスプレイ領域の外側の周辺領域を含む基板と、
前記ディスプレイ領域に配置され、互いに隣接した第１画素回路と第２画素回路との間の領域に、穴または溝として形成された下部バレーを有する下部無機絶縁層と、
前記下部バレーを充填するとともに、前記第１画素回路及び前記第２画素回路を含む領域にわたって全面に配置された第１有機平坦化層と、
前記第１有機平坦化層上に配置され、前記第１画素回路と前記第２画素回路とを連結する連結配線と、を含み、
前記連結配線は、前記第１有機平坦化層を貫通する第１コンタクトホールを介して、前記第１画素回路に配置された第１導電層と連結され、前記第１有機平坦化層を貫通する第２コンタクトホールを介して、前記第２画素回路に配置された第２導電層と連結され、
前記複数の画素回路は、前記第２画素回路と隣接した第３画素回路を含み、
前記連結配線と同一の配線パターン層中に配置され、前記第２画素回路と前記第３画素回路とを連結する追加連結配線と、
前記追加連結配線上に配置され、前記第２画素回路と前記第３画素回路との間の領域に上部バレーを有する層間絶縁層と、をさらに含むことを特徴とするディスプレイ装置。
【請求項7】
前記追加連結配線は、前記連結配線と一体に形成されたことを特徴とする請求項６に記載のディスプレイ装置。
【請求項8】
複数の画素回路、及び、前記複数の画素回路のそれぞれに連結された複数のディスプレイ素子を具備して画像を具現するディスプレイ領域、並びに、前記ディスプレイ領域の外側の周辺領域を含む基板と、
前記ディスプレイ領域に配置され、互いに隣接した第１画素回路と第２画素回路との間の領域に、穴または溝として形成された下部バレーを有する下部無機絶縁層と、
前記下部バレーを充填するとともに、前記第１画素回路及び前記第２画素回路を含む領域にわたって全面に配置された第１有機平坦化層と、
前記第１有機平坦化層上に配置され、前記第１画素回路と前記第２画素回路とを連結する連結配線と、を含み、
前記連結配線は、前記第１有機平坦化層を貫通する第１コンタクトホールを介して、前記第１画素回路に配置された第１導電層と連結され、前記第１有機平坦化層を貫通する第２コンタクトホールを介して、前記第２画素回路に配置された第２導電層と連結され、
前記複数の画素回路は、いずれも、
駆動薄膜トランジスタ及びストレージキャパシタを具備し、
前記駆動薄膜トランジスタとストレージキャパシタとは、重ね合わされて配置されたことを特徴とするディスプレイ装置。
【請求項9】
複数の画素回路、及び、前記複数の画素回路のそれぞれに連結された複数のディスプレイ素子を具備して画像を具現するディスプレイ領域、並びに、前記ディスプレイ領域の外側の周辺領域を含む基板と、
前記ディスプレイ領域に配置され、互いに隣接した第１画素回路と第２画素回路との間の領域に、穴または溝として形成された下部バレーを有する下部無機絶縁層と、
前記下部バレーを充填するとともに、前記第１画素回路及び前記第２画素回路を含む領域にわたって全面に配置された第１有機平坦化層と、
前記第１有機平坦化層上に配置され、前記第１画素回路と前記第２画素回路とを連結する連結配線と、を含み、
前記連結配線は、前記第１有機平坦化層を貫通する第１コンタクトホールを介して、前記第１画素回路に配置された第１導電層と連結され、前記第１有機平坦化層を貫通する第２コンタクトホールを介して、前記第２画素回路に配置された第２導電層と連結され、
前記周辺領域において、第１方向に延長されたベンディング軸を中心にベンディングされたベンディング領域に配置されたベンディング有機物層と、
前記ベンディング有機物層上を、前記第１方向と交差する第２方向へと通り過ぎるように延びるファンアウト配線と、を含むことを特徴とするディスプレイ装置。
【請求項10】
前記第１導電層と前記第２導電層は、前記下部バレーを挟んで離隔されて配置され、前記第１導電層と前記第２導電層は、前記下部無機絶縁層の上面に配置されたことを特徴とする請求項１～９のいずれかに記載のディスプレイ装置。
【請求項11】
画像を具現するディスプレイ領域に、第１方向に順次配置された第１画素回路、第２画素回路及び第３画素回路を含むディスプレイ装置において、前記第１画素回路と前記第２画素回路との間の第１領域に、穴または溝として形成された第１下部バレーを有する下部無機絶縁層と、
前記第１下部バレーを充填するとともに、前記第１画素回路、第２画素回路及び第３画素回路を含む領域にわたって全面に配置される第１有機平坦化層と、
前記第１有機平坦化層上に配置され、前記第１領域と重ねられて配置され、前記第１画素回路と前記第２画素回路とを連結する第１連結配線と、
前記第１有機平坦化層上に配置され、前記第２画素回路と前記第３画素回路とを連結する第２連結配線と、
前記第１連結配線及び前記第２連結配線を覆うように配置され、前記第２画素回路と前記第３画素回路との間の第２領域に、穴または溝として形成された第２上部バレーを有する層間絶縁層と、
前記第２上部バレーを充填するとともに、前記第１画素回路、第２画素回路及び第３画素回路を含む領域にわたって全面に配置される第２有機平坦化層と、を含むディスプレイ装置。
【請求項12】
前記層間絶縁層は、前記第１領域に対応するように、穴または溝として形成された第１上部バレーをさらに含むことを特徴とする請求項１１に記載のディスプレイ装置。
【請求項13】
前記下部無機絶縁層は、前記第２領域に対応するように、穴または溝として形成された第２下部バレーをさらに含むことを特徴とする請求項１１に記載のディスプレイ装置。
【請求項14】
前記層間絶縁層上に配置され、前記第１方向と交差する第２方向に延長された縦連結配線をさらに含むことを特徴とする請求項１１に記載のディスプレイ装置。
【請求項15】
前記縦連結配線は、駆動電圧線及びデータ線を含むことを特徴とする請求項１４に記載のディスプレイ装置。
【請求項16】
前記下部無機絶縁層は、第１ゲート絶縁層、及び前記第１ゲート絶縁層上に配置された第２ゲート絶縁層を含み、前記第１領域にて、前記第１ゲート絶縁層上に配置された第１導電層と、
前記第２領域にて、前記第１ゲート絶縁層上に配置された第２導電層と、をさらに含み、
前記第１導電層と前記第２導電層とは、前記第１下部バレーを挟んで離隔されて配置され、
前記第１連結配線は、前記第１有機平坦化層及び前記第１ゲート絶縁層を貫通する、第１コンタクトホール及び第２コンタクトホールを介して、前記第１導電層と前記第２導電層とにそれぞれ連結されることを特徴とする請求項１１に記載のディスプレイ装置。
【請求項17】
前記第１下部バレー及び前記第２上部バレーのうち少なくとも一方は、前記複数の画素回路のうちの少なくとも一部のものを取り囲むように配置されることを特徴とする請求項１１に記載のディスプレイ装置。
【請求項18】
前記第１画素回路及び前記第２画素回路は、いずれも、駆動薄膜トランジスタ及びストレージキャパシタを含み、前記駆動薄膜トランジスタとストレージキャパシタとは、互いに重ね合わされ、前記第１画素回路のストレージキャパシタの上部電極と、前記第２画素回路のストレージキャパシタの上部電極は、前記第１連結配線のうちの一つのものであるメッシュ連結線によって連結されたことを特徴とする請求項１１に記載のディスプレイ装置。
【請求項19】
前記第１画素回路、第２画素回路及び第３画素回路は、いずれも、画素電極、前記画素電極と対向する対向電極、及び、前記画素電極と前記対向電極との間に介在される有機発光層を含む中間層を含む有機発光素子と、
前記有機発光素子を覆う封止層と、をさらに具備し、
前記封止層は、第１無機封止層と、第２無機封止層と、前記第１無機封止層と前記第２無機封止層との間に介在された有機封止層と、を含むことを特徴とする請求項１１に記載のディスプレイ装置。
【請求項20】
前記ディスプレイ装置は、ディスプレイ領域が、折り畳み可能、または、巻き取り可能であることを特徴とする請求項１１に記載のディスプレイ装置。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ディスプレイ装置に関する。
【背景技術】
【0002】
一般的に、ディスプレイ装置は、ディスプレイ素子、及び該ディスプレイ素子に印加される電気的信号を制御するための電子素子を含む。該電子素子は、薄膜トランジスタ（ＴＦＴ：thin film transistor）、ストレージキャパシタ、及び複数の配線を含む。
【0003】
該ディスプレイ素子の発光のオンオフ及び発光の程度を正確に制御するために、１つのディスプレイ素子に電気的に連結される薄膜トランジスタの個数が増加し、そのような薄膜トランジスタに電気的信号を伝達する配線の本数も増加したのである。このような増加に伴い、該ディスプレイ装置の高集積化を具現すると共に、不良発生を低減させることができる方案に対する研究が活発に進められている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、外部衝撃に剛健でありながらも柔軟でありうるディスプレイ装置を提供することである。
【0005】
しかし、そのような課題は、例示的なものであり、それにより、本発明の範囲が限定されるものではない。
【課題を解決するための手段】
【0006】
本発明の一実施形態は、複数の画素回路、及び前記複数の画素回路それぞれに連結された複数のディスプレイ素子を具備して画像を具現するディスプレイ領域、並びに前記ディスプレイ領域外側の周辺領域を含む基板；前記ディスプレイ領域に配置され、互いに隣接した第１画素回路と第２画素回路との間の領域に、穴(hole）または溝（groove）として形成された下部バレー（valley）を有する下部無機絶縁層；前記下部バレーを充填しながら、前記第１画素回路及び前記第２画素回路に全面的に配置される第１有機平坦化層；及び前記第１有機平坦化層上に配置され、前記第１画素回路と前記第２画素回路とを連結する連結配線；を含み、前記連結配線は、前記第１有機平坦化層を貫通する第１コンタクトホールを介して、前記第１画素回路に配置された第１導電層と連結され、前記第１有機平坦化層を貫通する第２コンタクトホールを介して、前記第２画素回路に配置された第２導電層と連結されるディスプレイ装置を開示する。
【0007】
一実施形態において、前記第１導電層と前記第２導電層は、前記下部バレーを挟んで離隔されて配置され、前記第１導電層と前記第２導電層は、前記下部無機絶縁層の上面にも配置される。
【0008】
一実施形態において、前記下部無機絶縁層は、第１ゲート絶縁層、及び前記第１ゲート絶縁層上に配置された第２ゲート絶縁層を含み、前記第１導電層及び前記第２導電層は、前記第１ゲート絶縁層上で、前記下部バレーを挟んで離隔されて配置され、前記第２ゲート絶縁層は、前記第１導電層及び前記第２導電層を覆い、前記第１コンタクトホール及び第２コンタクトホールは、前記第２ゲート絶縁層を貫通することができる。
【0009】
一実施形態において、前記下部バレーは、前記複数の画素回路のうち少なくとも一部を取り囲みながら配置される。
【0010】
一実施形態において、前記連結配線上に配置され、前記第１画素回路と前記第２画素回路との間の領域に、開口またはグルーブによって形成された上部バレーを有する層間絶縁層をさらに含んでもよい。
【0011】
一実施形態において、前記上部バレーを充填し、前記第１画素回路及び前記第２画素回路に全面的に配置される第２有機平坦化層をさらに含んでもよい。
【0012】
一実施形態において、前記複数の画素回路は、前記第２画素回路と隣接した第３画素回路を含み、前記連結配線と同一層に配置され、前記第２画素回路と前記第３画素回路とを連結する追加連結配線；及び前記追加連結配線上に配置され、前記第２画素回路と前記第３画素回路との間の領域に上部バレーを有する層間絶縁層；をさらに含んでもよい。
【0013】
一実施形態において、前記追加連結配線は、前記連結配線と一体にも形成される。
【0014】
一実施形態において、前記複数の画素回路それぞれは、駆動薄膜トランジスタ及びストレージキャパシタを具備し、前記駆動薄膜トランジスタとストレージキャパシタは、重畳されても配置される。
【0015】
一実施形態において、前記周辺領域において、前記第１方向に延長されたベンディング軸を中心にベンディングされたベンディング領域に配置されたベンディング有機物層；及び前記ベンディング有機物層上部を、前記第２方向に過ぎるファンアウト配線を含んでもよい。
【0016】
本発明の他の実施形態は、画像を具現するディスプレイ領域に、第１方向に順次配置された第１画素回路、第２画素回路及び第３画素回路を含むディスプレイ装置において、前記第１画素回路と前記第２画素回路との間の第１領域に、穴(hole）または溝（groove）として形成された第１下部バレーを有する下部無機絶縁層；前記第１下部バレーを充填しながら、前記第１画素回路、第２画素回路及び第３画素回路に全面的に配置される第１有機平坦化層；前記第１有機平坦化層上に配置され、前記第１領域と重畳配置され、前記第１画素回路と前記第２画素回路とを連結する第１連結配線；前記第１有機平坦化層上に配置され、前記第２画素回路と前記第３画素回路とを連結する第２連結配線；前記第１連結配線及び前記第２連結配線上に配置され、前記第２画素回路と前記第３画素回路との間の第２領域に、開口またはグルーブによって形成された第２上部バレーを有する層間絶縁層；及び前記第２上部バレーを充填しながら、前記第１画素回路、第２画素回路及び第３画素回路に全面的に配置される第２有機平坦化層；を含むディスプレイ装置を開示する。
【0017】
一実施形態において、前記層間絶縁層は、前記第１領域に対応するように、開口またはグルーブによって形成された第１上部バレーをさらに含んでもよい。
【0018】
一実施形態において、前記下部無機絶縁層は、前記第２領域に対応するように、開口またはグルーブによって形成された第２下部バレーをさらに含んでもよい。
【0019】
一実施形態において、前記層間絶縁層上に配置され、前記第１方向と交差する第２方向に延長された縦連結配線をさらに含んでもよい。
【0020】
一実施形態において、前記縦連結配線は、駆動電圧線及びデータ線を含んでもよい。
【0021】
一実施形態において、前記下部無機絶縁層は、第１ゲート絶縁層、及び前記第１ゲート絶縁層上に配置された第２ゲート絶縁層を含み、前記第１画素領域において、前記第１ゲート絶縁層上に配置された第１導電層；及び前記第２画素領域において、前記第１ゲート絶縁層上に配置された第２導電層；をさらに含み、前記第１導電層及び前記第２導電層は、前記下部バレーを挟んで離隔されて配置され、前記第１連結配線は、前記第１有機平坦化層及び前記第１ゲート絶縁層を貫通する第１コンタクトホール及び第２コンタクトホールを介して、前記第１導電層と前記第２導電層とにそれぞれ連結されうる。
【0022】
一実施形態において、前記下部バレー及び前記上部バレーのうち少なくとも一つは、前記複数の画素回路のうちの少なくとも一部のものを取り囲むように配置される。
【0023】
一実施形態において、前記第１画素回路及び前記第２画素回路は、それぞれ駆動薄膜トランジスタ及びストレージキャパシタを含み、前記駆動薄膜トランジスタとストレージキャパシタは、互いに重畳され、前記第１画素回路のストレージキャパシタの上部電極と前記第２画素回路のストレージキャパシタの上部電極は、前記第１連結配線の１本のメッシュ連結線によって連結されうる。
【0024】
一実施形態において、前記第１画素回路、第２画素回路及び第３画素回路それぞれは、画素電極、前記画素電極と対向する対向電極、及び前記画素電極と前記対向電極との間に介在される有機発光層を含む中間層を含む有機発光素子；及び前記有機発光素子を覆う封止層；をさらに具備し、前記封止層は、第１無機封止層と、第２無機封止層と、前記第１無機封止層と前記第２無機封止層との間に介在された有機封止層と、を含んでもよい。
【0025】
一実施形態において、前記ディスプレイ装置は、ディスプレイ領域が折り畳まれるか、あるいは巻き取られる。
【発明の効果】
【0026】
前述のように、本発明の実施形態によるディスプレイ装置は、下部バレーを有する下部無機絶縁層及びそれを充填する有機平坦化層を具備するのであり、外部衝撃に対して剛健でありながら柔軟でもある。
【0027】
ここで、そのような効果により、本発明の範囲が限定されるものではないということは言うまでもない。
【図面の簡単な説明】
【0028】
【図1】本発明の一実施形態によるディスプレイ装置を概略的に示した図面である。
【図2】本発明の一実施形態による有機発光表示装置を概略的に示したブロック図である。
【図4】互いに隣接した２つ画素における複数の薄膜トランジスタ、ストレージキャパシタ及び画素電極の位置を概略的に示した配置図である。
【図12】本発明の他の実施形態によるディスプレイ装置の一部を図示した断面図である。下部バレー(谷部)に重なる位置に、上部バレー(谷部)がさらに形成されたものを示す。
【図13】本発明のさらに他の実施形態によるディスプレイ装置の一部を図示した断面図である。下部バレー(谷部)を、より浅く形成したものを示す。
【図14】本発明のさらに他の実施形態によるディスプレイ装置の一部を図示した断面図である。下部バレー(谷部)を、基板の表面を露出させるように、より深く形成したものを示す。
【図15】本発明のさらに他の実施形態によるディスプレイ装置の一部を図示した断面図である。上下のバレー(谷部)を互い違いの位置に形成したものを示す。
【図16】本発明のさらに他の実施形態によるディスプレイ装置の一部を図示した平面図である。上下のバレー(谷部)により形成される最小区画（マスメ）中に２個の画素が配置されたものを示す。
【図17】本発明のさらに他の実施形態によるディスプレイ装置の一部を図示した平面図である。上下のバレー(谷部)により形成される最小区画（マスメ）中に６個の画素が配置されたものを示す。
【図18】本発明のさらに他の実施形態によるディスプレイ装置を概略的に示した図面である。ディスプレイ領域が折り畳まれる様子を示す。
【図19】本発明のさらに他の実施形態によるディスプレイ装置を概略的に示した図面である。ディスプレイ領域が巻き取られた状態を示す。
【図20】本発明のさらに他の実施形態によるディスプレイ装置を概略的に示した図面である。手前側の端部を裏側に折り返すことができる構成を示す。
【発明を実施するための形態】
【0029】
本発明は、多様な変換を加えることができ、さまざまな実施形態を有することができるが、特定の複数の実施形態を図面に例示し、詳細な説明にて、詳細に説明することにする。本発明の効果、特徴、及びそれらを達成する方法は、図面と共に詳細に説明する実施形態を参照すれば、明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、多様な形態に具現されうる。
【0030】
以下、添付された図面を参照し、本発明の実施形態について詳細に説明するが、図面を参照して説明する際、同一であるか、あるいは対応する構成要素については、同一の図面符号を付し、それに係わる重複説明は、省略する。
【0031】
以下の実施形態において、第１、第２といった用語は、限定的な意味ではなく、１つの構成要素を他の構成要素と区別する目的に使用されている。
【0032】
以下の実施形態において、単数の表現は、文脈上、明白に複数でないことを意味しない限り、複数の表現を含む。
【0033】
以下の実施形態において、「含む」または「有する」といった用語は、明細書に記載された特徴または構成要素が存在するということを意味するのであり、１以上の他の特徴または構成要素が付加される可能性をあらかじめ排除するものではない。
【0034】
図面においては、説明の便宜のために、構成要素について、その大きさが誇張されていたり縮小されていたりする。例えば、図面に示された各構成の大きさ及び厚みは、説明の便宜のために、任意に示されているので、本発明は、必ずしも図示されたところに限定されるものではない。
【0035】
以下の実施形態において、膜、領域、構成要素などが連結されたというとき、膜、領域、構成要素などが、直接に連結された場合だけではなく、膜、領域、構成要素などとの間の中間に、他の膜、領域、構成要素などが介在されるようにして、間接的に連結された場合も含む。例えば、本明細書において、膜、領域、構成要素などが電気的に連結されたというとき、膜、領域、構成要素などが直接に電気的な連結が行なわれた場合だけではなく、中間に、他の膜、領域、構成要素などが介在されるようにして、間接的に電気的な連結が行なわれた場合も含む。
【0036】
図１は、本発明の一実施形態によるディスプレイ装置を概略的に示した図面である。
【0037】
基板１１０上のディスプレイ領域ＤＡには、有機発光素子（ＯＬＥＤ）といった多様なディスプレイ素子を具備した画素ＰＸが配置されうる。基板１１０の周辺領域ＰＡには、ディスプレイ領域ＤＡに印加する電気的信号を伝達する多様な配線が位置することができる。以下においては、便宜上、ディスプレイ素子として有機発光素子を具備するディスプレイ装置について説明する。しかし、本発明は、それに限定されるものではなく、液晶表示装置、電気泳動表示装置、無機電界発光（無機ＥＬ）表示装置など、多様な方式のディスプレイ装置に適用されうる。
【0038】
図２は、本発明の一実施形態によるディスプレイ装置を概略的に示したブロック図である。
【0039】
本発明の一実施形態によるディスプレイ装置は、複数の画素ＰＸを含む表示部１０、スキャン駆動部２０、データ駆動部３０、発光制御駆動部４０、及び制御部５０を含む。
【0040】
表示部１０は、図１の基板１１０におけるディスプレイ領域ＤＡが形成された部分であり、複数のスキャン線ＳＬ１ないしＳＬｎ＋１と、複数のデータ線ＤＬ１ないしＤＬｍ、及び、複数の発光制御線ＥＬ１ないしＥＬｎとがなす交差部に対応するように、ほぼ行列（マトリクス）の形態に配列された複数の画素ＰＸを含む。複数のスキャン線ＳＬ１ないしＳＬｎ＋１、及び複数の発光制御線ＥＬ１ないしＥＬｎは、行方向である第２方向に延長され、複数のデータ線ＤＬ１ないしＤＬｍ、及び駆動電圧線ＥＬＶＤＤＬは、列方向である第１方向に延長されている。１本の画素ラインにおいて、複数のスキャン線ＳＬ１ないしＳＬｎ＋１のｎ値は、複数の発光制御線ＥＬ１ないしＥＬｎのｎ値と異なっていてもよい。
【0041】
各画素ＰＸは、表示部１０に伝達される複数のスキャン線ＳＬ１ないしＳＬｎ＋１のうちの３本のスキャン線に連結されている。スキャン駆動部２０は、複数のスキャン線ＳＬ１ないしＳＬｎ＋１を介して、各画素ＰＸに、３つのスキャン信号を生成して伝達する。すなわち、スキャン駆動部２０は、スキャン線ＳＬ２～ＳＬｎ、前段のスキャン線ＳＬ１～ＳＬｎ－１または後段のスキャン線ＳＬ３～ＳＬｎ＋１に、スキャン信号を順次に供給する。
【0042】
初期化電圧線ＩＬは、外部の電源供給源ＶＩＮＴから、初期化電圧を印加され、各画素ＰＸに供給することができる。
【0043】
また、各画素ＰＸは、表示部１０に連結される複数のデータ線ＤＬ１ないしＤＬｍのうちの１本のデータ線、及び、表示部１０に連結される複数の発光制御線ＥＬ１ないしＥＬｎのうちの１本の発光制御線に連結されている。
【0044】
データ駆動部３０は、複数のデータ線ＤＬ１ないしＤＬｍを介して、各画素ＰＸにデータ信号を伝達する。該データ信号は、第１スキャン線ＳＬ２～ＳＬｎにスキャン信号が供給されるたびに、スキャン信号によって選択された画素ＰＸに供給される。
【0045】
発光制御駆動部４０は、複数の発光制御線ＥＬ１ないしＥＬｎを介して、各画素に、発光制御信号を生成して伝達する。該発光制御信号は、画素ＰＸの発光時間を制御する。発光制御駆動部４０は、画素ＰＸの内部構造によっては省略されてもよい。
【0046】
制御部５０は、外部から伝達される複数の映像信号ＩＲ，ＩＧ，ＩＢを、複数の映像データ信号ＤＲ，ＤＧ，ＤＢに変更し、データ駆動部３０に伝達する。また、制御部５０は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ及びクロック信号ＭＣＬＫの伝達を受けて、前記スキャン駆動部２０、データ駆動部３０、及び発光制御駆動部４０の駆動を制御するための制御信号を生成し、それぞれに伝達する。すなわち、制御部５０は、スキャン駆動部２０を制御するスキャン駆動制御信号ＳＣＳ、データ駆動部３０を制御するデータ駆動制御信号ＤＣＳ、及び、発光制御駆動部４０を制御する発光駆動制御信号ＥＣＳを、それぞれ生成して伝達する。
【0047】
複数の画素ＰＸのそれぞれは、外部の駆動電源電圧ＥＬＶＤＤ及び共通電源電圧ＥＬＶＳＳの供給を受ける。駆動電源電圧ＥＬＶＤＤは、所定のハイレベル電圧でありうるのであり、共通電源電圧ＥＬＶＳＳは、前記駆動電源電圧ＥＬＶＤＤより低い電圧や接地電圧でありうる。駆動電源電圧ＥＬＶＤＤは、駆動電圧線ＥＬＶＤＤＬを介して、各画素ＰＸに供給される。
【0048】
複数の画素ＰＸのそれぞれは、複数のデータ線ＤＬ１ないしＤＬｍを介して伝達されたデータ信号に応じて発光素子に供給される、駆動電流により、所定輝度の光を発光する。
【0049】
図３は、本発明の一実施形態によるディスプレイ装置に具備された１つの画素の等価回路図である。
【0050】
図３を参照すれば、各画素ＰＸは、信号線１２１，１２２，１２３，１５１、初期化電圧線１３１（ＩＬ）、駆動電圧線１５２（ＥＬＶＤＤＬ）に連結された画素回路ＰＣ、及び画素回路ＰＣに連結された発光素子、例えば、有機発光素子ＯＬＥＤを含む。
【0051】
画素回路ＰＣは、複数個の薄膜トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７、及びストレージキャパシタＣｓｔを含む。
【0052】
図３においては、１つの画素ＰＸごとに、信号線１２１，１２２，１２３，１５１（ＳＬｎ－１，ＳＬｎ，ＥＬｎ，ＤＬｍ）、初期化電圧線１３１及び駆動電圧線１５２が具備された場合を図示しているが、本発明は、それに限定されるものではない。他の実施形態として、信号線１２１，１２２，１２３，１５１のうちの少なくともいずれか１本、または／及び初期化電圧線１３１（ＩＬ）は、隣接する画素同士で共有されうる。
【0053】
薄膜トランジスタは、駆動薄膜トランジスタ（driving ＴＦＴ）Ｔ１、スイッチング薄膜トランジスタ（switching ＴＦＴ）Ｔ２、補償薄膜トランジスタＴ３、第１初期化薄膜トランジスタＴ４、動作制御薄膜トランジスタＴ５、発光制御薄膜トランジスタＴ６及び第２初期化薄膜トランジスタＴ７を含んでもよい。
【0054】
信号線は、スキャン信号Ｓｎを伝達するスキャン線１２１（ＳＬｎ）と、第１初期化薄膜トランジスタＴ４及び第２初期化薄膜トランジスタＴ７に、前段のスキャン信号Ｓｎ－１を伝達する前段スキャン線１２２（ＳＬｎ－１）と、動作制御薄膜トランジスタＴ５及び発光制御薄膜トランジスタＴ６に発光制御信号Ｅｎを伝達する発光制御線１２３と、スキャン線１２１と交差しデータ信号Ｄｍを伝達するデータ線１５１（ＤＬｍ）とを含む。駆動電圧線１５２（ＥＬＶＤＤＬ）は、駆動薄膜トランジスタＴ１に駆動電圧ＥＬＶＤＤを伝達するためのものであり、初期化電圧線１３１（ＩＬ）は、駆動薄膜トランジスタＴ１及び画素電極を初期化する初期化電圧Ｖｉｎｔを伝達するためのものである。
【0055】
駆動薄膜トランジスタＴ１の駆動ゲート電極Ｇ１は、ストレージキャパシタＣｓｔの第１電極Ｃｓｔ１に連結されており、駆動薄膜トランジスタＴ１の駆動ソース電極Ｓ１は、動作制御薄膜トランジスタＴ５を経由して、駆動電圧線１５２（ＥＬＶＤＤＬ）に連結されており、駆動薄膜トランジスタＴ１の駆動ドレイン電極Ｄ１は、発光制御薄膜トランジスタＴ６を経由して、有機発光素子ＯＬＥＤの画素電極３１０（図１０）と電気的に連結されている。駆動薄膜トランジスタＴ１は、スイッチング薄膜トランジスタＴ２のスイッチング動作により、データ信号Ｄｍの伝達を受け、有機発光素子ＯＬＥＤに駆動電流ＩOLEDを供給する。
【0056】
スイッチング薄膜トランジスタＴ２のスイッチングゲート電極Ｇ２は、スキャン線１２１（ＳＬｎ）に連結されており、スイッチング薄膜トランジスタＴ２のスイッチングソース電極Ｓ２は、データ線１５１（ＤＬｍ）に連結されており、また、スイッチング薄膜トランジスタＴ２のスイッチングドレイン電極Ｄ２は、駆動薄膜トランジスタＴ１の駆動ソース電極Ｓ１に連結されるとともに、動作制御薄膜トランジスタＴ５を経由して、駆動電圧線１５２（ＥＬＶＤＤＬ）に連結されている。スイッチング薄膜トランジスタＴ２は、スキャン線１２１（ＳＬｎ）を介して伝達されたスキャン信号Ｓｎによってターンオンされ、データ線１５１（ＤＬｍ）から伝達されたデータ信号Ｄｍを、駆動薄膜トランジスタＴ１の駆動ソース電極Ｓ１に伝達するスイッチング動作を遂行する。
【0057】
補償薄膜トランジスタＴ３の補償ゲート電極Ｇ３は、スキャン線１２１（ＳＬｎ）に連結されており、補償薄膜トランジスタＴ３の補償ソース電極Ｓ３は、駆動薄膜トランジスタＴ１の駆動ドレイン電極Ｄ１に連結されるとともに、発光制御薄膜トランジスタＴ６を経由して、有機発光素子ＯＬＥＤの画素電極３１０（図１０）と連結されており、また、補償薄膜トランジスタＴ３の補償ドレイン電極Ｄ３は、ストレージキャパシタＣｓｔの第１電極Ｃｓｔ１、第１初期化薄膜トランジスタＴ４の第１初期化ドレイン電極Ｄ４、及び、駆動薄膜トランジスタＴ１の駆動ゲート電極Ｇ１に連結されている。補償薄膜トランジスタＴ３は、スキャン線１２１を介して伝達されたスキャン信号Ｓｎによってターンオンされ、駆動薄膜トランジスタＴ１の駆動ゲート電極Ｇ１と、駆動ドレイン電極Ｄ１とを電気的に連結し、駆動薄膜トランジスタＴ１をダイオード連結させる。
【0058】
第１初期化薄膜トランジスタＴ４の第１初期化ゲート電極Ｇ４は、前段スキャン線１２２（ＳＬｎ－１）に連結されており、第１初期化薄膜トランジスタＴ４の第１初期化ドレイン電極Ｄ４は、第２初期化薄膜トランジスタＴ７の第２初期化ドレイン電極Ｄ７と初期化電圧線１３１（ＩＬ）に連結されており、また、第１初期化薄膜トランジスタＴ４の第１初期化ソース電極Ｓ４は、ストレージキャパシタＣｓｔの第１電極Ｃｓｔ１、補償薄膜トランジスタＴ３の補償ドレイン電極Ｄ３、及び駆動薄膜トランジスタＴ１の駆動ゲート電極Ｇ１に連結されている。第１初期化薄膜トランジスタＴ４は、前段スキャン線１２２を介して伝達された前段スキャン信号Ｓｎ－１によってターンオンされ、初期化電圧Ｖｉｎｔを、駆動薄膜トランジスタＴ１の駆動ゲート電極Ｇ１に伝達することで、駆動薄膜トランジスタＴ１の駆動ゲート電極Ｇ１の電圧を初期化させる、初期化動作を遂行する。
【0059】
動作制御薄膜トランジスタＴ５の動作制御ゲート電極Ｇ５は、発光制御線１２３（ＥＬｎ）に連結されており、動作制御薄膜トランジスタＴ５の動作制御ソース電極Ｓ５は、駆動電圧線１５２（ＥＬＶＤＤＬ）と連結されており、また、動作制御薄膜トランジスタＴ５の動作制御ドレイン電極Ｄ５は、駆動薄膜トランジスタＴ１の駆動ソース電極Ｓ１、及び、スイッチング薄膜トランジスタＴ２のスイッチングドレイン電極Ｄ２と連結されている。
【0060】
発光制御薄膜トランジスタＴ６の発光制御ゲート電極Ｇ６は、発光制御線１２３（ＥＬｎ）に連結されており、発光制御薄膜トランジスタＴ６の発光制御ソース電極Ｓ６は、駆動薄膜トランジスタＴ１の駆動ドレイン電極Ｄ１、及び補償薄膜トランジスタＴ３の補償ソース電極Ｓ３に連結されており、また、発光制御薄膜トランジスタＴ６の発光制御ドレイン電極Ｄ６は、第２初期化薄膜トランジスタＴ７の第２初期化ソース電極Ｓ７、及び有機発光素子ＯＬＥＤの画素電極３１０（図１０）に電気的に連結されている。
【0061】
動作制御薄膜トランジスタＴ５及び発光制御薄膜トランジスタＴ６は、発光制御線１２３を介して伝達された発光制御信号Ｅｎによって同時にターンオンされ、駆動電圧ＥＬＶＤＤが有機発光素子ＯＬＥＤに伝達され、有機発光素子ＯＬＥＤに駆動電流ＩＯＬＥＤが流れるようにする。
【0062】
第２初期化薄膜トランジスタＴ７の第２初期化ゲート電極Ｇ７は、前段スキャン線１２２（ＳＬｎ－１）に連結されており、第２初期化薄膜トランジスタＴ７の第２初期化ソース電極Ｓ７は、発光制御薄膜トランジスタＴ６の発光制御ドレイン電極Ｄ６、及び有機発光素子ＯＬＥＤの画素電極に連結されており、また、第２初期化薄膜トランジスタＴ７の第２初期化ドレイン電極Ｄ７は、第１初期化薄膜トランジスタＴ４の第１初期化ソース電極Ｓ４、及び初期化電圧線１３１（ＩＬ）に連結されている。第２初期化薄膜トランジスタＴ７は、前段スキャン線１２２（ＳＬｎ－１）を介して伝達された前段スキャン信号Ｓｎ－１によってターンオンされ、有機発光素子ＯＬＥＤの画素電極を初期化させる。
【0063】
図３においては、初期化薄膜トランジスタＴ４及び第２初期化薄膜トランジスタＴ７が、前段スキャン線１２２（ＳＬｎ－１）に連結された場合を図示したが、本発明は、それに限定されるものではない。他の実施形態として、初期化薄膜トランジスタＴ４は、前段スキャン線１２２（ＳＬｎ－１）に連結されて前段スキャン信号Ｓｎ－１によって駆動され、第２初期化薄膜トランジスタＴ７は、別途の信号線（例えば、後段スキャン線ＳＬｎ＋１）に連結されて、この信号線に伝達される信号によって駆動されるのでありうる。一方、図３のソース電極Ｓ１～Ｓ７及びドレイン電極Ｄ１～Ｄ４は、トランジスタの種類（ｐ－型またはｎ－型）により、位置が互いに変わりうる。
【0064】
一実施形態による各画素ＰＸの具体的な動作は、次の通りである。
【0065】
初期化期間の間、前段スキャン線１２２（ＳＬｎ－１）を介して、前段スキャン信号Ｓｎ－１が供給されれば、前段スキャン信号Ｓｎ－１に対応して、初期化薄膜トランジスタＴ４がターンオンされ、初期化電圧線１３１から供給される初期化電圧Ｖｉｎｔにより、駆動薄膜トランジスタＴ１が初期化される。
【0066】
データプログラミング期間の間、スキャン線１２１（ＳＬｎ）を介して、スキャン信号Ｓｎが供給されれば、スキャン信号Ｓｎに対応して、スイッチング薄膜トランジスタＴ２及び補償薄膜トランジスタＴ３がターンオンされる。この際、駆動薄膜トランジスタＴ１は、ターンオンされた補償薄膜トランジスタＴ３によってダイオード連結され、順方向にバイアスされる。
【0067】
それにより、データ線１５１（ＤＬｍ）を通じて供給されたデータ信号Ｄｍから、駆動薄膜トランジスタＴ１の閾値電圧Ｖｔｈだけ低減された補償電圧（Ｄｍ＋Ｖｔｈ及びＶｔｈは（－）の値）が、駆動薄膜トランジスタＴ１の駆動ゲート電極Ｇ１に印加される。
【0068】
ストレージキャパシタＣｓｔの両端には、駆動電圧ＥＬＶＤＤと補償電圧（Ｄｍ＋Ｖｔｈ）とが印加され、ストレージキャパシタＣｓｔには、両端間の電圧差に対応する電荷が保存される。
【0069】
発光期間の間、発光制御線１２３（ＥＬｎ）から供給される発光制御信号Ｅｎにより、動作制御薄膜トランジスタＴ５及び発光制御薄膜トランジスタＴ６がターンオンされる。駆動薄膜トランジスタＴ１のゲート電極の電圧と、駆動電圧ＥＬＶＤＤとの電圧差による駆動電流ＩＯＬＥＤが発生し、発光制御薄膜トランジスタＴ６を介して、駆動電流ＩＯＬＥＤが有機発光素子ＯＬＥＤに供給される。
【0070】
図４は、本発明の一実施形態によるディスプレイ装置において、互いに隣接した画素回路ＰＣ１，ＰＣ２における複数の薄膜トランジスタ、及びストレージキャパシタの位置を概略的に示した配置図であり、図５ないし図９は、図４に図示された複数個の薄膜トランジスタ、ストレージキャパシタ及び画素電極といった構成要素を、配線パターン層別に概略的に図示する配置図である。そして、図１０は、図４の画素部分をＩ－Ｉ’線及びＩＩ－ＩＩ’線に沿って切断した断面図である。
【0071】
図４ないし図１０を参照すれば、本発明の一実施形態によるディスプレイ装置は、隣り合う画素ＰＸの画素回路ＰＣ１，ＰＣ２間の領域に、下部バレー（valley）ＶＡ１を有する下部無機絶縁層１０５、及び、前記下部バレーＶＡ１を充填する第１有機平坦化層１６１を含む。本明細書において、下部バレーＶＡ１は、下部無機絶縁層１０５の一部の領域を除去して形成された穴(hole）または溝（groove）を指す。
【0072】
また、本実施形態によるディスプレイ装置は、第１有機平坦化層１６１上に配置されて前記第１有機平坦化層１６１を、第１方向に横切る横連結配線１４０、及び／または第２方向に横切る縦連結配線１５０を含んでもよい。
【0073】
本発明の実施形態において、横連結配線１４０の下層側に配置された、無機物を含むバリア層１０１、バッファ層１１１、第１ゲート絶縁層１１２、第２ゲート絶縁層１１３を総称して下部無機絶縁層１０５と言うことができる。特には、これらの４層の無機層からなる積層膜を下部無機絶縁層１０５と呼ぶことができる。そのような下部無機絶縁層１０５は、互いに隣接した画素回路同士の間の領域に、穴(hole）または溝（groove）として形成された下部バレーＶＡ１を含んでもよい。
【0074】
図１０においては、該下部無機絶縁層１０５が、溝（groove）として形成された下部バレーＶＡ１を有するものを図示している。すなわち、バリア層１０１は、互いに隣接した画素にある第１画素回路ＰＣ１及び第２画素回路ＰＣ２を含む全領域にわたって連続的でありうる。そして、バッファ層１１１、第１ゲート絶縁層１１２、第２ゲート絶縁層１１３は、互いに隣接した画素間の細長い領域にて、開口１１１ａ，１１２ａ，１１３ａを有することができる。
【0075】
それにより、バリア層１０１、バッファ層１１１、第１ゲート絶縁層１１２、第２ゲート絶縁層１１３を含む下部無機絶縁層１０５は、互いに隣接した画素間の領域に、溝（groove）として形成された下部バレーＶＡ１を有するものと理解されうる。前記溝（groove）は、積層膜としての下部無機絶縁層１０５に形成された掘割状の溝（trench）を意味しうる。
【0076】
一方、下部無機絶縁層１０５の穴(hole）というのは、バリア層１０１、バッファ層１１１、第１ゲート絶縁層１１２、及び第２ゲート絶縁層１１３のいずれにも開口が形成されていることで、基板１１０が露出されるように形成されたものを意味しうる。
【0077】
ここで、該下部無機絶縁層１０５は、上記のものとは異なる多様な形態の溝（groove）を含んでもよいということは言うまでもない。例えば、バリア層１０１の上面の一部も除去されうるのであり、また、それとは異なり、バッファ層１１１の下面側の部分は、除去されずに残存するといった、多様な変形が可能である。
【0078】
下部無機絶縁層１０５の下部バレーＶＡ１の幅ＶＡＷ１は、数μｍでありうる。例えば、下部無機絶縁層１０５の下部バレーＶＡ１の幅ＶＡＷ１は、約５μｍ～１０μｍの値を有することができる。
【0079】
そのような、穴(hole）または溝（groove）ＧＲとして形成された下部バレーＶＡ１を形成するために、前記第２ゲート絶縁層１１３まで形成した後、別途のマスク工程及びエッチング工程を利用して遂行されうる。前記エッチング工程により、バッファ層１１１、第１ゲート絶縁層１１２、及び、第２ゲート絶縁層１１３の開口１１１ａ，１１２ａ，１１３ａを形成することができる。前記エッチング工程は、ドライエッチング工程でありうる。
【0080】
前記下部無機絶縁層１０５の下部バレーＶＡ１には、第１有機平坦化層１６１が充填される。第１有機平坦化層１６１は、前記下部バレーＶＡ１を充填するとともに、第１画素回路ＰＣ１及び第２画素回路ＰＣ２の領域の全面にわたって配置されうる。そして、横連結配線１４０及び縦連結配線１５０は、第１有機平坦化層１６１の上方に位置することになる。
【0081】
そのような下部無機絶縁層１０５の下部バレーＶＡ１は、画素回路同士の間に、少なくとも一部が存在しうる。図４において、下部無機絶縁層１０５の下部バレーＶＡ１は、それぞれの画素回路ＰＣ１，ＰＣ２を取り囲んで配置されている。すなわち、下部バレーＶＡ１は、第１画素回路ＰＣ１の周囲、及び第２画素回路ＰＣ２の周囲をぐるりと取り囲むように配置されている。しかし、本発明は、それに限定されるものではない。
【0082】
例えば、該下部無機絶縁層１０５の下部バレーＶＡ１は、それぞれの画素回路ＰＣ１，ＰＣ２を取り囲むのではなく、左右方向（第１方向）に隣り合う左右の画素間の領域（第１画素回路ＰＣ１と第２画素ＰＣ２との間の領域）にて、第２方向に延長されるように形成されうる。または、該下部無機絶縁層１０５の下部バレーＶＡ１は、縦方向（第２方向）に隣り合う画素間の領域ごとに、第１方向に延長されるようにも形成されうるというように、多様な変形が可能である。
【0083】
そのような下部無機絶縁層１０５の下部バレーＶＡ１、及びそれを充填する第１有機平坦化層１６１は、ディスプレイ装置が外部からの衝撃によって受ける影響を最小化させるために導入されたものでありうる。該下部無機絶縁層１０５は、その硬度が、第１有機平坦化層１６１より高いために、外部の衝撃により、クラックが発生する確率が非常に高く、該下部無機絶縁層１０５にクラックが発生する場合、下部無機絶縁層１０５の中間または上方に配置された多様な信号線にもクラックが発生して、断線などの不良が発生する確率が非常に高くなる。
【0084】
しかし、本実施形態によるディスプレイ装置の場合、該下部無機絶縁層１０５は、複数の画素回路に挟まれる領域に下部バレーＶＡ１を有し、前記下部バレーＶＡ１を、第１有機平坦化層１６１が充填しており、外部衝撃があっても、クラックが伝播される確率が極めて低くなる。また、第１有機平坦化層１６１は、その硬度が無機物の層より低いために、外部衝撃によるストレスを第１有機平坦化層１６１が吸収し、第１有機平坦化層１６１上に位置する連結配線１４０，１５０にストレスが集中することを、効果的に最小化させることができる。
【0085】
また、第１有機平坦化層１６１は、複数の画素回路に全面的に配置され、平坦な上面を提供するが、連結配線１４０，１５０の製造において、不良発生の確率を画期的に低減させることができる。
【0086】
一方、横連結配線１４０及び縦連結配線１５０は、第１有機平坦化層１６１上に配置され、複数の画素回路を互いに連結することができる。そのような横連結配線１４０及び縦連結配線１５０は、複数の画素に電気的信号を伝達する配線として機能することができる。
【0087】
以下、図４ないし図１０を参照し、本発明の一実施形態によるディスプレイ装置について具体的に説明する。図４は、複数の画素回路ＰＣ１，ＰＣ２の平面図を示すものであり、各画素回路に連結された有機発光素子は、省略されている。図１０は、複数の画素回路ＰＣ１，ＰＣ２に、有機発光素子ＯＬＥＤが連結された、複数の画素ＰＸ１，ＰＸ２の断面を概略的に示している。
【0088】
図５ないし図９のそれぞれは、同一の配線パターン層中に位置する配線、電極、半導体層などの配置を図示したものであり、図５ないし図８に図示された配線パターン層の間には、それぞれ絶縁層が介在されうる。例えば、図５に図示された配線パターン層と、図６に図示された配線パターン層との間には、第１ゲート絶縁層１１２（図１０）が介在され、図６に図示された配線パターン層と、図７に図示された配線パターン層との間には、第２ゲート絶縁層１１３（図１０）が介在され、図７に図示された配線パターン層と、図８に図示された配線パターン層との間には、第１有機平坦化層１６１（図１０）が介在される。また、図８に図示された配線パターン層と、図９に図示された配線パターン層との間には、層間絶縁層１１５（図１０）が介在される。前述の絶縁層のうちの少なくとも一部の絶縁層を貫くコンタクトホールを介して、図５ないし図９に図示された配線パターン層が、互いに電気的に連結されうる。
【0089】
図４、図５及び図１０を参照すれば、駆動薄膜トランジスタＴ１、スイッチング薄膜トランジスタＴ２、補償薄膜トランジスタＴ３、第１初期化薄膜トランジスタＴ４、動作制御薄膜トランジスタＴ５、発光制御薄膜トランジスタＴ６、第２初期化薄膜トランジスタＴ７の半導体層ＡＳ１ないしＡＳ７は、同一の配線パターン層中に配置され、同一物質を含む。例えば、半導体層ＡＳ１ないしＡＳ７は、多結晶シリコンによって形成されうる。
【0090】
半導体層ＡＳ１ないしＡＳ７は、基板１１０上に配置されたバッファ層１１１（図１０）上に配置される。基板１１０は、ガラス材；金属材；またはポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、もしくはポリイミドといったプラスチック材から形成されうる。該バッファ層１１１は、酸化ケイ素（ＳｉＯx）といった酸化膜、及び／または窒化ケイ素（ＳｉＮx）といった窒化膜によって形成されうる。
【0091】
基板１１０は、ガラス材、セラミックス材、金属材、または、フレキシブルまたはベンダブル（特には、折り畳みまたは巻き取りが可能）な特性を有する物質（材料）を含むのでありうる。基板１１０がフレキシブルまたはベンダブルな特性を有する場合、基板１１０は、ポリエーテルスルホン（ＰＥＳ）、ポリアクリレート（ＰＡＲ）、ポリエーテルイミド（ＰＥＩ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリフェニレンスルフィド（ＰＰＳ）、ポリアリレート（polyallylate）、ポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）またはセルロースアセテートプロピオネート（ＣＡＰ）といった高分子樹脂を含んでもよい。基板１１０は、前記物質による単層構造または積層構造を有することができ、積層構造の場合、無機層をさらに含んでもよい。一部実施形態において、基板１１０は、有機物／無機物／有機物の構造、すなわち、２つの有機層の間に、無機層が挟みこまれた形の、少なくとも３層の積層構造を有することができる。
【0092】
基板１１０とバッファ層１１１との間には、バリア層１０１がさらに含まれてもよい。バリア層１０１は、基板１１０などからの不純物が、半導体層ＡＳ１ないしＡＳ７に浸透することを防止するか、あるいは最小化させる役割を行うことができる。バリア層１０１は、酸化物または窒化物のような無機物、有機物、または有無機複合物を含んでもよく、無機物と有機物との単層構造または多層構造によってもなる。
【0093】
バッファ層１１１は、基板１１０の上面の平滑性を高める役割を行うことガでき、シリコンオキサイド（シリコン酸化物）、シリコンナイトライド（シリコン窒化物）及び／またはシリコンオキシナイトライド（シリコン酸窒化物；酸化窒化シリコン）といった無機物を含んでもよい。
【0094】
図５の平面図に示すように、駆動薄膜トランジスタＴ１の駆動半導体層ＡＳ１、スイッチング薄膜トランジスタＴ２のスイッチング半導体層ＡＳ２、補償薄膜トランジスタＴ３の補償半導体層ＡＳ３、第１初期化薄膜トランジスタＴ４の第１初期化半導体層ＡＳ４、動作制御薄膜トランジスタＴ５の動作制御半導体層ＡＳ５、発光制御薄膜トランジスタＴ６の発光制御半導体層ＡＳ６、及び、第２初期化薄膜トランジスタＴ７の第２初期化半導体層ＡＳ７は、互いに連結され、多様な形状に折れ曲がっているのでありうる。
【0095】
図５の平面図、及び図１０の積層断面図に示すように、半導体層ＡＳ１ないしＡＳ７は、チャネル領域Ａ１ないしＡ７と、それぞれのチャネル領域を挟むようにその両側に位置するソース領域Ｓ１ないしＳ７及びドレイン領域Ｄ１ないしＤ７とを含んでもよい。一例として、ソース領域Ｓ１ないしＳ７及びドレイン領域Ｄ１ないしＤ７は、不純物によってドーピングされうるのであり、該不純物は、Ｎ型不純物またはＰ型不純物を含んでもよい。該ソース領域及び該ドレイン領域は、それぞれソース電極及びドレイン電極に該当する。以下では、ソース電極やドレイン電極の代わりに、ソース領域及びドレイン領域という用語を使用する。
【0096】
駆動半導体層ＡＳ１のパターンは、駆動チャネル領域Ａ１、及び、駆動チャネル領域Ａ１の両側にある駆動ソース領域Ｓ１及び駆動ドレイン領域Ｄ１を含む。駆動半導体層ＡＳ１は、屈曲された形状を有し、駆動チャネル領域Ａ１は、他のチャネル領域Ａ２ないしＡ７より長くも形成される。例えば、駆動半導体層ＡＳ１が、ギリシャ文字のオメガの大文字「Ω」またはアルファベット「Ｓ」のように、複数回折り曲げられた形状を有することにより、狭い空間内に長いチャネル長を形成することができる。駆動チャネル領域Ａ１が長く形成されるので、駆動ゲート電極Ｇ１に印加されるゲート電圧の駆動範囲（driving range）が広くなり、有機発光素子ＯＬＥＤから放出される光の階調を、さらに精巧に制御することができ、表示品質を向上させることができる。
【0097】
スイッチング半導体層ＡＳ２のパターンは、スイッチングチャネル領域Ａ２、及び、その両側にある、スイッチングソース領域Ｓ２及びスイッチングドレイン領域Ｄ２を含む。スイッチングドレイン領域Ｄ２は、駆動ソース領域Ｓ１と連結される。
【0098】
補償薄膜トランジスタＴ３の補償半導体層ＡＳ３のパターンは、２つの補償チャネル領域Ａ３ａ，Ａ３ｃ、及び、２つの補償チャネル領域Ａ３ａ，Ａ３ｃの外側にある、補償ソース領域Ｓ３及び補償ドレイン領域Ｄ３を含む。補償半導体層ＡＳ３を含む第１初期化薄膜トランジスタＴ３は、２つの薄膜トランジスタ部分からなるデュアル薄膜トランジスタであり、２つの補償チャネル領域Ａ３ａ，Ａ３ｃを具備している。ここで、２つの補償チャネル領域Ａ３ａ，Ａ３ｃの間の領域Ａ３ｂは、不純物がドーピングされた領域であって、一方の側の部分が、一方の薄膜トランジスタ部分のソース領域をなすとともに、他方の側の部分が、他方の薄膜トランジスタ部分のドレイン領域をなす。
【0099】
同様に、第１初期化半導体層ＡＳ４のパターンは、第１初期化チャネル領域Ａ４ａ，Ａ４ｃ、及び、その両側にある、第１初期化ソース領域Ｓ４及び第１初期化ドレイン領域Ｄ４を含む。第１初期化半導体層ＡＳ４を含む第１初期化薄膜トランジスタＴ４は、２つの薄膜トランジスタ部分からなるデュアル薄膜トランジスタであり、２個の第１初期化チャネル領域Ａ４ａ，Ａ４ｃを具備している。ここで、２つの第１初期化チャネル領域Ａ４ａ，Ａ４ｃの間の領域Ａ４ｂは、不純物がドーピングされた領域であって、一方の側の部分が、一方の薄膜トランジスタ部分のソース領域をなすとともに、他方の側の部分が、他方の薄膜トランジスタ部分のドレイン領域をなす。
【0100】
動作制御半導体層ＡＳ５のパターンは、動作制御チャネル領域Ａ５、及び、その両側の動作制御ソース領域Ｓ５及び動作制御ドレイン領域Ｄ５を含む。動作制御ドレイン領域Ｄ５は、駆動ソース領域Ｓ１と連結されうる。
【0101】
発光制御半導体層ＡＳ６のパターンは、発光制御チャネル領域Ａ６、及び、その両側にある、発光制御ソース領域Ｓ６及び発光制御ドレイン領域Ｄ６を含む。発光制御ソース領域Ｓ６は、駆動ドレイン領域Ｄ１とも連結される。
【0102】
第２初期化半導体層ＡＳ７のパターンは、第２初期化チャネル領域Ａ７、及び、その両側の第２初期化ソース領域Ｓ７及び第２初期化ドレイン領域Ｄ７を含む。
【0103】
半導体層ＡＳ１ないしＡＳ７の上には、第１ゲート絶縁層１１２が位置する。第１ゲート絶縁層１１２は、酸化物または窒化物を含む無機物を含んでもよい。例えば、第１ゲート絶縁層１１２は、シリコン酸化物（ＳｉＯ2）、シリコン窒化物（ＳｉＮx）、シリコン酸窒化物（ＳｉＯＮ）、アルミニウム酸化物（Ａｌ2Ｏ3）、チタン酸化物（ＴｉＯ2）、タンタル酸化物（Ｔａ2Ｏ5）、ハフニウム酸化物（ＨｆＯ2）または亜鉛酸化物（ＺｎＯ2）などを含むのでありうる。
【0104】
本実施形態において、半導体層ＡＳ１ないしＡＳ７は、複数の画素のそれぞれにて、互いに連結された一つのパターンをなすとともに、隣り合う画素同士の間で、互いに分離されて形成される。例えば、一の画素中の第１画素回路ＰＣ１の半導体層ＡＳ１ないしＡＳ７は、その隣りの画素中にある第２画素回路ＰＣ２の半導体層ＡＳ１ないしＡＳ７と、互いに離隔されて形成される。
【0105】
図４、図６及び図１０を参照すれば、第１ゲート絶縁層１１２上に、スキャン線１２１（ＳＬｎ）、前段スキャン線１２２（ＳＬｎ－１）、発光制御線１２３（ＥＬｎ）及び駆動ゲート電極Ｇ１が配置される。スキャン線１２１、前段スキャン線１２２、発光制御線１２３及び駆動ゲート電極Ｇ１は、同一の配線パターン層中に配置され、同一の物質を含む。例えば、スキャン線１２１、前段スキャン線１２２、発光制御線１２３、駆動ゲート電極Ｇ１は、モリブデン（Ｍｏ）、銅（Ｃｕ）、チタン（Ｔｉ）などを含む、単層膜または積層膜として形成されうる。
【0106】
駆動ゲート電極Ｇ１は、図６に示すように、面積の大きいアイランドタイプ（島状）であり、駆動半導体層ＡＳ１の駆動チャネル領域Ａ１と重ねられて配置される。駆動ゲート電極Ｇ１は、駆動薄膜トランジスタＴ１のゲート電極としての機能だけではなく、ストレージキャパシタＣｓｔの第１電極Ｃ１としての機能も遂行することができる。すなわち、駆動ゲート電極Ｇ１と第１電極Ｃ１とは、一体であるものとして理解されうる。
【0107】
スキャン線１２１、前段スキャン線１２２、発光制御線１２３の一部または突出した部分は、薄膜トランジスタＴ２ないしＴ７のゲート電極に該当する。
【0108】
スキャン線１２１のうち、スイッチングチャネル領域Ａ２及び補償チャネル領域Ａ３ａ，Ａ３ｃと重畳する領域は、それぞれスイッチングゲート電極Ｇ２及び補償ゲート電極Ｇ３ａ，Ｇ３ｂに該当する。前段スキャン線１２２のうち、第１初期化チャネル領域Ａ４ａ，Ａ４ｃ及び第２初期化チャネル領域Ａ７と重ねられる領域は、それぞれ第１初期化ゲート電極Ｇ４ａ，Ｇ４ｂ及び第２初期化ゲート電極Ｇ７に該当する。発光制御線１２３のうち、動作制御チャネル領域Ａ５及び発光制御チャネル領域Ａ６と重ねられる領域は、それぞれ動作制御ゲート電極Ｇ５及び発光制御ゲート電極Ｇ６に該当する。
【0109】
補償ゲート電極Ｇ３ａ，Ｇ３ｂは、第１補償ゲート電極Ｇ３ａと第２補償ゲート電極Ｇ３ｂとを含むデュアルゲート電極であり、漏れ電流の発生を防止するか、あるいは漏れ電流を減らす役割を行うことができる。
【0110】
本実施形態において、スキャン線１２１、前段スキャン線１２２、発光制御線１２３及び駆動ゲート電極Ｇ１のパターンは、複数の画素のそれぞれに配置され、左右方向（第１方向）または縦方向（第２方向）に隣り合う画素同士の間で、互いに分離されて、別個に形成される。例えば、第１画素回路ＰＣ１のスキャン線１２１、前段スキャン線１２２、発光制御線１２３及び駆動ゲート電極Ｇ１のパターンは、第２画素回路ＰＣ２のスキャン線１２１、前段スキャン線１２２、発光制御線１２３及び駆動ゲート電極Ｇ１のパターンと、それぞれ、互いに離隔されて形成される。
【0111】
ここで、第１画素回路ＰＣ１のスキャン線１２１、前段スキャン線１２２及び発光制御線１２３のパターンは、追って、他の配線パターン層中に配置された横連結配線１４０により、左右方向（第１方向）から隣り合う第２画素回路ＰＣ２のスキャン線１２１、前段スキャン線１２２及び発光制御線１２３のパターンと、それぞれ連結される。
【0112】
スキャン線１２１、前段スキャン線１２２、発光制御線１２３、駆動ゲート電極Ｇ１の上には、第２ゲート絶縁層１１３が位置する。第２ゲート絶縁層１１３は、酸化物または窒化物を含む無機物を含んでもよい。例えば、第２ゲート絶縁層１１３は、シリコン酸化物（ＳｉＯ2）、シリコン窒化物（ＳｉＮx）、シリコン酸窒化物（ＳｉＯＮ）、アルミニウム酸化物（Ａｌ2Ｏ3）、チタン酸化物（ＴｉＯ2）、タンタル酸化物（Ｔａ2Ｏ5）、ハフニウム酸化物（ＨｆＯ2）または亜鉛酸化物（ＺｎＯ2）などを含んでもよい。
【0113】
【0114】
ストレージキャパシタＣｓｔの第２電極Ｃ２、及び初期化電圧線１３１は、同一の配線パターン層中に配置され、同一の物質を含む。例えば、ストレージキャパシタＣｓｔの第２電極Ｃ２、及び初期化電圧線１３１は、モリブデン（Ｍｏ）、銅（Ｃｕ）、チタン（Ｔｉ）などを含む導電物質（材料）を含んでもよく、これらのうちのいずれかの導電材料を含む積層膜または単層膜として形成されうる。
【0115】
本実施形態において、隣り合う画素回路ＰＣ１，ＰＣ２同士の間で、ストレージキャパシタＣｓｔの第２電極Ｃ２、及び初期化電圧線１３１は、互いに分離されて形成される。例えば、第１画素回路ＰＣ１のストレージキャパシタＣｓｔの第２電極Ｃ２と、第２画素回路ＰＣ２のストレージキャパシタＣｓｔの第２電極Ｃ２は、互いに離隔されて配置され、第１画素回路ＰＣ１の初期化電圧線１３１と、第２画素回路ＰＣ２の初期化電圧線１３１は、互いに離隔されて配置される。
【0116】
ストレージキャパシタＣｓｔの第２電極Ｃ２、及び初期化電圧線１３１の上には、第１有機平坦化層１６１が位置する。第１有機平坦化層１６１は、下部無機絶縁層１０５によって形成された下部バレーＶＡ１を充填するとともに、前記ストレージキャパシタＣｓｔの第２電極Ｃ２、及び初期化電圧線１３１の上に配置されうる。
【0117】
第１有機平坦化層１６１は、アクリレート（acrylate）、メタクリレート（metacrylate）、ポリエステル、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリカーボネート、ポリイミド、ポリエチレンスルホネート、ポリオキシメチレン、ポリアリレート、及び、ヘキサメチルジシロキサン（ＨＭＤＳＯ；hexamethyldisiloxane）からなる群から選択された１以上の樹脂材料を含んでもよい。第１有機平坦化層１６１は、薄膜トランジスタＴ１ないしＴ７を覆う保護膜の機能を行うとともに、その上面を概ね平坦化させる役割を行うことができる。第１有機平坦化層１６１は、単層膜または積層膜として具備されうる。
【0118】
図４、図８及び図１０を参照すれば、第１有機平坦化層１６１上に、第１方向に延長される横連結配線１４０が位置する。横連結配線１４０は、第１画素回路ＰＣ１から第２画素回路ＰＣ２に延長されて、第１画素回路ＰＣ１と第２画素回路ＰＣ２とを連結する。横連結配線１４０は、第１方向に羅列された複数の画素を連結することができる。
【0119】
本実施形態において、横連結配線１４０の下方に配置された、半導体層ＡＳ１ないしＡＳ７、並びに、信号線１２１，１２２，１２３、初期化電圧線１３１、ストレージキャパシタの第１電極Ｃ１及び第２電極Ｃ２などの導電層は、画素回路ごとに分離されて形成される。それにより、１つの画素回路で発生しうるストレスが、他の画素に伝播されることが防止される。一方、横連結配線１４０は、延伸率（伸び率）が高い物質によって形成することができ、ストレスによる不良を最小化させることができる。
【0120】
横連結配線１４０は、発光制御連結線１４１、メッシュ連結線１４２、スキャン連結線１４３、前段スキャン連結線１４４、及び初期化電圧連結線１４５を含んでもよい。
【0121】
発光制御連結線１４１は、第１有機平坦化層１６１及び第２ゲート絶縁層１１３を貫通して形成されたコンタクトホールＣＮＴ１ａ，ＣＮＴ１ｂを介して、第１画素回路ＰＣ１の発光制御線１２３と、第２画素回路ＰＣ２の発光制御線１２３とを連結する。発光制御連結線１４１は、第１画素回路ＰＣ１の発光制御線１２３、及び第２画素回路ＰＣ２の発光制御線１２３と重ね合わせられながら、第１方向に延長されうる。
【0122】
【0123】
メッシュ連結線１４２は、第１有機平坦化層１６１を貫通して形成されたコンタクトホールＣＮＴ３ａ，ＣＮＴ２ｂを介して、第１画素回路ＰＣ１の第２電極Ｃ２と、第２画素回路ＰＣ２の第２電極Ｃ２とを連結する。ストレージキャパシタＣｓｔの第２電極Ｃ２は、駆動電圧線１５２と連結されて駆動電圧を伝達されるので、メッシュ連結線１４２は、第１方向に羅列された複数の画素にわたって、駆動電圧を伝達する役割を行うことができる。メッシュ連結線１４２により、第１方向に連続して延長される別途の駆動電圧線を配置する空間を確保せずとも、メッシュ構造の駆動電圧線を形成することができる。それにより、ストレージキャパシタＣｓｔのための空間をさらに確保することができ、高画質のディスプレイ装置を具現することができる。
【0124】
ここで、メッシュ構造とは、上層側の断続的な配線と、下層側の断続的な配線とが組み合わさって、一方向に連続する配線をなすことを言うこととする。すなわち、ここでは、
メッシュ連結線１４２が、画素間の境界部の近傍のみ、すなわち、谷部（下部バレーＶＡ１）の近傍のみに配置されることで、上層側の断続的な配線をなし、下層側にある、ストレージキャパシタＣｓｔの第２電極Ｃ２が、下層側の断続的な配線をなし、これらの組み合わせで、一方向に連続する配線をなしている。
メッシュ連結線１４２が、画素間の境界部の近傍のみ、すなわち、谷部（下部バレーＶＡ１）の近傍のみに配置されることで、上層側の断続的な配線をなし、下層側にある、ストレージキャパシタＣｓｔの第２電極Ｃ２が、下層側の断続的な配線をなし、これらの組み合わせで、一方向に連続する配線をなしている。
【0125】
スキャン連結線１４３は、第１有機平坦化層１６１及び第２ゲート絶縁層１１３を貫通して形成されたコンタクトホールＣＮＴ４ａ，ＣＮＴ４ｂを介して、第１画素回路ＰＣ１のスキャン線１２１と、第２画素回路ＰＣ２のスキャン線１２１とを連結する。スキャン連結線１４３は、第１画素回路ＰＣ１のスキャン線１２１、及び第２画素回路ＰＣ２のスキャン線１２１と重畳されながら、第１方向に延長されうる。
【0126】
前段スキャン連結線１４４は、第１有機平坦化層１６１及び第２ゲート絶縁層１１３を貫通して形成されたコンタクトホールＣＮＴ５ａ，ＣＮＴ５ｂを介して、第１画素回路ＰＣ１の前段スキャン線１２２と、第２画素回路ＰＣ２の前段スキャン線１２２とを連結する。前段スキャン連結線１４４は、第１画素回路ＰＣ１の前段スキャン線１２２、及び第２画素回路ＰＣ２の前段スキャン線１２２と重ね合わせられながら、第１方向に延長されうる。
【0127】
初期化電圧連結線１４５は、第１有機平坦化層１６１を貫通して形成されたコンタクトホールＣＮＴ６ａ，ＣＮＴ６ｂを介して、第１画素回路ＰＣ１の初期化電圧線１３１と、第２画素回路ＰＣ２の初期化電圧線１３１とを連結する。初期化電圧連結線１４５は、第１画素回路ＰＣ１の初期化電圧線１３１、及び第２画素回路ＰＣ２の初期化電圧線１３１と重ね合わせられながら、第１方向に延長される。
【0128】
上記のように、横連結配線１４０は、第１画素回路ＰＣ１と第２画素回路ＰＣ２とを連結するのであり、複数の画素に電気的信号を供給する役割を行うことができる。
【0129】
横連結配線１４０上には、層間絶縁層１１５が位置する。層間絶縁層１１５は、酸化物または窒化物を含む無機物を含んでもよい。例えば、層間絶縁層１１５は、シリコン酸化物（ＳｉＯ2）、シリコン窒化物（ＳｉＮx）、シリコン酸窒化物（ＳｉＯＮ）、アルミニウム酸化物（Ａｌ2Ｏ3）、チタン酸化物（ＴｉＯ2）、タンタル酸化物（Ｔａ2Ｏ5）、ハフニウム酸化物（ＨｆＯ2）または亜鉛酸化物（ＺｎＯ2）などを含んでもよい。
【0130】
図４、図９及び図１０を参照すれば、層間絶縁層１１５上には、第２方向(向かって縦の方向)に延長された縦連結配線１５０が位置する。縦連結配線１５０は、横連結配線１４０とは、層間絶縁層１１５によって絶縁される。縦連結配線１５０は、データ線１５１、駆動電圧線１５２、第１ノード連結線１５３、第２ノード連結線１５４、及び中間連結線１５５を含んでもよい。
【0131】
データ線１５１、駆動電圧線１５２、第１ノード連結線１５３、第２ノード連結線１５４、及び中間連結線１５５は、同一の配線パターン層中に配置され、同一の物質を含む。例えば、データ線１５１、駆動電圧線１５２、第１ノード連結線１５３、第２ノード連結線１５４及び中間連結線１５５は、延伸率が高い導電物質によって形成されうる。
【0132】
例えば、データ線１５１、駆動電圧線１５２、第１ノード連結線１５３、第２ノード連結線１５４及び中間連結線１５５は、アルミニウムを含むのでありうる。一部の実施形態において、データ線１５１、駆動電圧線１５２、第１ノード連結線１５３、第２ノード連結線１５４、及び中間連結線１５５は、Ｔｉ／Ａｌ／Ｔｉの積層構造で形成されうる。すなわち、アルミニウムの金属層または合金層が、上下から、チタンまたはチタン合金によるキャッピング層により挟まれた三層構造で形成されうる。
【0133】
データ線１５１は、層間絶縁層１１５、第１有機平坦化層１６１、第２ゲート絶縁層１１３及び第１ゲート絶縁層１１２を貫通するコンタクトホールＣＮＴ７を介して、スイッチング薄膜トランジスタＴ２のスイッチングソース領域Ｓ２（図５）と連結される。データ線１５１は、第２方向に羅列された複数の画素回路を連結することができる。
【0134】
駆動電圧線１５２は、層間絶縁層１１５、第１有機平坦化層１６１、第２ゲート絶縁層１１３及び第１ゲート絶縁層１１２を貫通するコンタクトホールＣＮＴ８を介して、動作制御薄膜トランジスタＴ５の動作制御ソース領域Ｓ５と連結される。
【0135】
また、駆動電圧線１５２は、層間絶縁層１１５及び第１有機平坦化層１６１を貫通するコンタクトホールＣＮＴ９を介して、ストレージキャパシタＣｓｔの第２電極Ｃ２と連結される。駆動電圧線１５２は、第２方向に羅列された複数の画素回路を連結することができる。
【0136】
第１ノード連結線１５３は、駆動薄膜トランジスタＴ１及び画素電極３１０を初期化させる初期化電圧Ｖｉｎｔを伝達する。第１ノード連結線１５３は、層間絶縁層１１５、第１有機平坦化層１６１、第２ゲート絶縁層１１３及び第１ゲート絶縁層１１２を貫通するコンタクトホールＣＮＴ１１を介して、第１初期化薄膜トランジスタＴ４及び第２初期化薄膜トランジスタＴ７に連結され、層間絶縁層１１５及び第１有機平坦化層１６１を貫通するコンタクトホールＣＮＴ１２を介して、初期化電圧線１３１に連結される。
【0137】
第２ノード連結線１５４は、コンタクトホールＣＮＴ１２，ＣＮＴ１３を介して、駆動ゲート電極Ｇ１と、補償薄膜トランジスタＴ３の補償ドレイン領域Ｄ３とを連結する。第２ノード連結線１５４により、アイランドタイプの駆動ゲート電極Ｇ１は、補償薄膜トランジスタＴ３と電気的に連結されうる。
【0138】
中間連結線１５５は、層間絶縁層１１５、第１有機平坦化層１６１、第２ゲート絶縁層１１３及び第１ゲート絶縁層１１２を貫通するコンタクトホールＣＮＴ１４を介して、第２初期化薄膜トランジスタＴ７の第２初期化ソース領域Ｓ７に連結されうる。中間連結線１５５は、層間絶縁層１１５、第１有機平坦化層１６１、第２ゲート絶縁層１１３及び第１ゲート絶縁層１１２を貫通するコンタクトホールＣＮＴ１５を介して、発光制御薄膜トランジスタＴ６の発光制御ドレイン領域Ｄ６と連結されうる。
【0139】
データ線１５１、駆動電圧線１５２及び中間連結線１５５は、第２方向に隣接する画素回路を互いに連結することができる。
【0140】
データ線１５１、駆動電圧線１５２、第１ノード連結線１５３、第２ノード連結線１５４及び中間連結線１５５の上には、第２有機平坦化層１６３が位置する。第２有機平坦化層１６３は、アクリル樹脂、メタクリル樹脂、ポリエステル、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリカーボネート、ポリイミド、ポリエチレンスルホネート、ポリオキシメチレン、ポリアリレート、ヘキサメチルジシロキサン樹脂からなる群から選択された１以上の樹脂材料を含んでもよい。第２有機平坦化層１６３は、単層または多層によっても具備される。
【0141】
図１０を参照すれば、第１有機平坦化層１６１は、第１画素回路ＰＣ１と第２画素回路ＰＣ２との間で、下部無機絶縁層１０５の下部バレーＶＡ１を充填すると共に、第１画素回路ＰＣ１の領域及び第２画素回路ＰＣ２の領域にわたって全面に配置される。
【0142】
そのような第１有機平坦化層１６１は、アクリル樹脂、メタクリル樹脂、ポリエステル、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリカーボネート、ポリイミド、ポリエチレンスルホネート、ポリオキシメチレン、ポリアリレート、ヘキサメチルジシロキサン樹脂からなる群から選択された１以上の樹脂材料を含んでもよい。一部の実施形態において、第１有機平坦化層１６１は、ポリイミド系、フェニレン系、シロキサン系の高耐熱性有機物によって形成されうる。そのような物質は、第１有機平坦化層１６１にコンタクトホールを形成するにおいて有利でありうる。しかし、本発明は、それらに限定されるものではない。
【0143】
下部無機絶縁層１０５は、第１有機平坦化層１６１に比べ、硬度が高いのであり、ストレスに脆弱でありうる。一方、第１有機平坦化層１６１は、有機物の特性上、ストレスを吸収することができる。
【0144】
本実施形態において、下部無機絶縁層１０５は、その一部が除去されて形成された下部バレーＶＡ１を具備し、第１有機平坦化層１６１は、前記下部バレーＶＡ１を充填して配置されているのであり、ディスプレイ装置に印加されてしまうストレスや、前記ストレスによるクラックが、画素回路ＰＣ１，ＰＣ２間に伝播されることを防止することができる。
【0145】
また、第１有機平坦化層１６１は、画素回路ＰＣ１，ＰＣ２の全領域にわたって全面に配置され、平坦な上面を提供するが、その上に形成される横連結配線１４０の形成時に発生しうる不良を低減させることができ、横連結配線１４０と、その上方に配置される縦連結配線１５０との間に発生しうるカップリングを低減させることができる。
【0146】
もしも、第１有機平坦化層１６１の上面が平坦ではなく、その一部が凸状であるならば、導電層をパターニングして横連結配線１４０を形成する過程にて、横連結配線１４０の幅が異なって形成されてしまう。また、横連結配線１４０が第１有機平坦化層１６１の形状に沿って凸状に形成されるならば、その上方に配置される縦連結配線１５０とのカップリングが発生しうる。従って、第１有機平坦化層１６１の上面は、平坦に形成することが望ましい。
【0147】
第１有機平坦化層１６１上には、横連結配線１４０が配置される。前記横連結配線１４０は、第１画素回路ＰＣ１と第２画素回路ＰＣ２との間の領域に配置された、下部バレーＶＡ１と重ね合わされて配置される。
【0148】
第１連結配線中の一つのもであるメッシュ連結線１４２の一端は、第１有機平坦化層１６１を貫通するコンタクトホールＣＮＴ３ａにより、第１画素回路ＰＣ１に配置された導電層であるストレージキャパシタＣｓｔの第２電極Ｃ２と連結される。
【0149】
メッシュ連結線１４２の他端は、第１有機平坦化層１６１を貫通するコンタクトホールＣＮＴ２ｂにより、第２画素回路ＰＣ２に配置された導電層である、ストレージキャパシタＣｓｔの第２電極Ｃ２と連結される。
【0150】
第２有機平坦化層１６３上には、画素電極３１０と、対向電極３３０と、これらの間に介在される、発光層を含む中間層３２０とを有する有機発光素子ＯＬＥＤが位置することができる。
【0151】
画素電極３１０は、第２有機平坦化層１６３に区画形成されたコンタクトホールＣＮＴ１６を介して、中間連結線１５５に連結され、中間連結線１５５により、発光制御薄膜トランジスタＴ６の発光制御ドレイン領域Ｄ６に連結される。
【0152】
画素電極３１０は、反射層を含む反射電極でありうる。例えば、反射層は、銀（Ａｇ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）及びクロム（Ｃｒ）を含むグループから選択された少なくとも一つを含むことができ、反射層上には、ＩＴＯ（indium tin oxide）、ＩＺＯ（indium zinc oxide）、ＺｎＯ、Ｉｎ2Ｏ3、ＩＧＯ（indium gallium oxide）及びＡＺＯ（aluminum doped zinc oxide）を含むグループから選択された少なくとも一つによって形成された透明または半透明の電極層がさらに配置されうる。
【0153】
一実施形態によれば、画素電極３１０は、ＩＴＯ／Ａｇ／ＩＴＯの３層によって構成されうる。すなわち、銀またはその合金の層を、上下から、酸化インジウムスズによる保護層で挟み込んだ積層構造とすることができる。
【0154】
第２有機平坦化層１６３上には、画素区画形成膜１１７が配置されうる。この画素区画形成膜１１７は、各副画素に対応する開口、すなわち、少なくとも画素電極３１０の中央部を露出させる開口を有することにより、画素を区画形成する役割を行う。また、画素区画形成膜１１７は、画素電極３１０のエッジと、画素電極３１０の上方の対向電極３３０との間の距離を増大させることにより、画素電極３１０のエッジにて、アークなどが発生することを防止する役割を行う。そのような画素区画形成膜１１７は、例えば、ポリイミドまたはＨＭＤＳＯ（hexamethyldisiloxane）樹脂といった有機物によって形成されうる。
【0155】
有機発光素子ＯＬＥＤの中間層３２０は、低分子または高分子の物質を含んでもよい。低分子物質を含む場合ホール注入層（ＨＩＬ：hole injection layer）、ホール輸送層（ＨＴＬ：hole transport layer）、発光層（ＥＭＬ：emission layer）、電子輸送層（ＥＴＬ：electron transport layer）、電子注入層（ＥＩＬ：electron injection layer）などが、それぞれ単独で形成された層、及び／または、これらのうちの複数が複合された層を含む積層された構造を有することができ、積層構造をなす各層は、銅フタロシアニン（ＣｕＰｃ）、Ｎ，Ｎ－ジ（ナフタレン－１－イル）－Ｎ，Ｎ’－ジフェニル－ベンジジン（ＮＰＢ）、トリス－８－ヒドロキシキノリンアルミニウム（Ａｌｑ３）などといった、多様な有機物質を含みうる。そのような層は、真空蒸着法によって形成されうる。
【0156】
中間層３２０が高分子物質を含む場合には、概してホール輸送層（ＨＴＬ）及び発光層（ＥＭＬ）を含む構造を有することができる。そのとき、該ホール輸送層は、ポリ（３，４－エチレンジオキシチオフェン）（ＰＥＤＯＴ）を含み、該発光層は、ポリフェニレンビニレン（ＰＰＶ）系及びポリフルオレン系など高分子物質を含んでもよい。そのような中間層３２０は、スクリーン印刷法やインクジェット印刷法、レーザ熱転写方法（ＬＩＴＩ：laser induced thermal imaging）などで形成することができる。
【0157】
ここで、中間層３２０は、必ずしもそれに限定されるものではなく、多様な構造を有することもできるということは言うまでもない。そして、中間層３２０は、複数個の画素電極３１０にかけて一体である層を含み、複数個の画素電極３１０それぞれに対応するようにパターニングされた層を含んでもよい。
【0158】
対向電極３３０は、ディスプレイ領域ＤＡ上部に配置されるが、図１０に図示されているように、ディスプレイ領域ＤＡを覆うようにも配置される。すなわち、対向電極３３０は、複数個の有機発光素子において一体に形成され、複数個の画素電極３１０に対応する。対向電極３３０は、（半）透明電極でもある。例えば、対向電極３３０は、銀（Ａｇ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、銅（Ｃｕ）、ＬｉＦ／Ｃａ、ＬｉＦ／Ａｌ、ＭｇＡｇ及びＣａＡｇのうちから選択された１以上の物質を含んでもよく、光を透過させることができるように、数ないし数十ｎｍの厚みを有する薄膜によっても形成される。
【0159】
そのような有機発光素子ＯＬＥＤは、外部からの水分や酸素などによって容易に損傷されてしまうために、封止層４００がそのような有機発光素子を覆い、それらを保護する。封止層４００は、ディスプレイ領域ＤＡを覆い、ディスプレイ領域ＤＡ外側まで延長される。そのような封止層４００は、第１無機封止層４１０、有機封止層４２０及び第２無機封止層４３０を含んでもよい。
【0160】
第１無機封止層４１０は、対向電極３３０を覆い、セラミックス、金属酸化物、金属窒化物、金属炭化物、金属酸窒化物、インジウム酸化物（Ｉｎ2Ｏ3）、スズ酸化物（ＳｎＯ2）、インジウムスズ酸化物（ＩＴＯ）、シリコンオキサイド、シリコンナイトライド及び／またはシリコンオキシナイトライドなどを含んでもよい。ここで、必要によっては、第１無機封止層４１０と対向電極３３０との間に、キャッピング層のような他層が介在されうるということは言うまでもない。そのような第１無機封止層４１０は、その下部の構造物に沿って形成されるために、第１無機封止層４１０の上面が平坦ではなくなる。
【0161】
有機封止層４２０は、そのような第１無機封止層４１０を覆うが、第１無機封止層４１０と異なり、その上面がほぼ平坦になりうる。具体的には、有機封止層４２０は、ディスプレイ領域ＤＡに対応する部分においては、上面がほぼ平坦になる。そのような有機封止層４２０は、アクリレート、メタアクリレート、ポリエステル、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリカーボネート、ポリイミド、ポリエチレンスルホネート、ポリオキシメチレン、ポリアリレート、及びヘキサメチルジシロキサンからなる群から選択された１以上の材料を含んでもよい。
【0162】
第２無機封止層４３０は、有機封止層４２０を覆い、セラミックス、金属酸化物、金属窒化物、金属炭化物、金属酸窒化物、インジウム酸化物（Ｉｎ2Ｏ3）、スズ酸化物（ＳｎＯ2）、インジウムスズ酸化物（ＩＴＯ）、シリコンオキサイド、シリコンナイトライド及び／またはシリコンオキシナイトライドなどを含んでもよい。
【0163】
そのように、封止層４００は、第１無機封止層４１０、有機封止層４２０及び第２無機封止層４３０を含むが、そのような多層構造を介して、封止層４００内にクラックが発生するとしても、第１無機封止層４１０と有機封止層４２０との間、または有機封止層４２０と第２無機封止層４３０との間において、そのようなクラックが連結されない。それを介して、外部からの水分や酸素などが、ディスプレイ領域ＤＡに浸透することになりうる経路の形成を防止するか、あるいは最小化させることができる。
【0164】
図示されていないが、画素区画形成膜１１７上には、マスク損傷防止のためのスペーサがさらに含まれ、封止層４００上には、外光反射を低減させるための偏光層、ブラックマットリックス、カラーフィルタ及び／またはタッチ電極を具備したタッチスクリーン層など多様な機能層が具備されてもよい。
【0165】
【0166】
図１１を参照すれば、本実施形態によるディスプレイ装置は、互いに隣接する第１画素回路ＰＣ１と第２画素回路ＰＣ２との間の領域に、下部バレーＶＡ１を有する下部無機絶縁層１０５（無機積層膜）、及び、前記下部バレーＶＡ１を充填するとともに第１画素回路ＰＣ１と第２画素回路ＰＣ２とにわたって全面に配置される第１有機平坦化層１６１を具備する。
【0167】
一方、横連結配線１４０のうちの一つのものである前段スキャン連結線１４４は、前記第１有機平坦化層１６１を貫くように配置された、第１画素回路ＰＣ１のコンタクトホールＣＮＴ５ａを介して、第１画素回路ＰＣ１の前段スキャン線１２２ａと連結されており、また、第１画素回路ＰＣ１に左右方向（第１方向）から隣り合う第２画素回路ＰＣ２中にて、同様に前記第１有機平坦化層１６１を貫くように配置されたコンタクトホールＣＮＴ５ｂを介して、第２画素回路ＰＣ１の前段スキャン線１２２ｂと連結されている。
【0168】
第１画素回路ＰＣ１の前段スキャン線１２２ａと、左右方向（第１方向）から隣り合う第２画素回路ＰＣ１の前段スキャン線１２２ｂは、下部バレーＶＡ１を挟んで離隔されて配置され、前段スキャン連結線１４４によって互いに連結される。前段スキャン線１２２ａ，１２２ｂは、第１ゲート絶縁層１１２上に配置され、第１ゲート絶縁層１１２の下方には、補償薄膜トランジスタＴ４（図４）の半導体層ＡＳ４が配置されうる。前段スキャン線１２２ａ，１２２ｂの一部は、補償薄膜トランジスタＴ４のゲート電極として機能することができる。前段スキャン線１２２ａ，１２２ｂの上方には、第２ゲート絶縁層１１３が配置されうる。
【0169】
前記第１画素回路ＰＣ１のコンタクトホールＣＮＴ５ａ、及び、第２画素回路ＰＣ２のコンタクトホールＣＮＴ５ｂは、第１有機平坦化層１６１とともに第２ゲート絶縁層１１３を貫通し、前記前段スキャン連結線１４４は、前記コンタクトホールＣＮＴ５ａ，ＣＮＴ５ｂを介して、前段スキャン線１２２ａ，１２２ｂ（図１１）に連結されうる。
【0170】
図１２は、本発明の他の実施形態によるディスプレイ装置の一部分を図示する断面図である。具体的には、図４のＩ－Ｉ’に対応する箇所を概略的に図示する断面図である。図１２において、図１０と同一の参照符号は、同一の部材であることを意味する。
【0171】
図１２を参照すれば、本実施形態によるディスプレイ装置は、左右方向（第１方向）に互いに隣接する第１画素回路ＰＣ１と第２画素回路ＰＣ２との間の領域に、下部バレーＶＡ１を有する積層膜としての下部無機絶縁層１０５、及び、前記下部バレーＶＡ１を充填するとともに、第１画素回路ＰＣ１と第２画素回路ＰＣ２とにわたって全面に配置された第１有機平坦化層１６１を具備する。
【0172】
また、第１有機平坦化層１６１上に配置され、第１画素回路ＰＣ１と第２画素回路ＰＣ２とを連結する横連結配線１４０を含み、前記横連結配線１４０は、第１有機平坦化層１６１を貫通するコンタクトホールＣＮＴ３ａを介して、第１画素回路ＰＣ１の第２電極Ｃ２に連結され、同様に第１有機平坦化層１６１を貫通するコンタクトホールＣＮＴ２ｂを介して、第２画素回路ＰＣ２の第２電極Ｃ２に連結される。
【0173】
一方、本実施形態において、該ディスプレイ装置は、前記横連結配線１４０上に配置された層間絶縁層１１５に、上部バレーＶＡ２が具備される。前記上部バレーＶＡ２は、第１画素回路ＰＣ１と前記第２画素回路ＰＣ２との間の領域に、穴(hole）または溝（groove）として形成されうる。そして、上部バレーＶＡ２は、第２有機平坦化層１６３で充填されうる。それにより、横連結配線１４０の一部は、第１有機平坦化層１６１と第２有機平坦化層１６３とに直接接するように、これらの間に配置されうる。
【0174】
上部バレーＶＡ２は、下部バレーＶＡ１と少なくとも一部が重なり合うように配置されうる。しかし、本発明は、それに限定されるものではない。上部バレーＶＡ２と下部バレーＶＡ１は、それぞれ別途の領域に配置されうるというように、多様な変形が可能である。
【0175】
層間絶縁層１１５に、上部バレーＶＡ２が形成されるのであり、下部無機絶縁層１０５として具備された層間絶縁層１１５に印加されるストレスを、各画素回路に伝播させないようにすることができる。また、上部バレーＶＡ２の内部には、第２有機平坦化層１６３が配置されるが、そのような第２有機平坦化層１６３は、ディスプレイ装置に印加されるストレスを吸収することができる。
【0176】
複数の画素回路同士の間の領域において、横連結配線１４０は、下方の第１有機平坦化層１６１と、上方の第２有機平坦化層１６３とに、直接に接するように、これらの間に配置されるので、横連結配線１４０が、外部ストレスに対してさらに剛健でありうる。
【0177】
第１有機平坦化層１６１及び第２有機平坦化層１６３は、ポリアクリルレート、ポリメタクリルレート、ポリエステル、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリカーボネート、ポリイミド、ポリエチレンスルホネート、ポリオキシメチレン、ポリアリレート、及び、ポリヘキサメチルジシロキサンからなる群から選択された１つ以上の材料を含んでもよい。
【0178】
【0179】
【0180】
図１３において、無機積層膜としての下部無機絶縁層１０５中、バリア層１０１及びバッファ層１１１は、複数の画素にわたって全面に連続して延びるものでありうる。そして、第１ゲート絶縁層１１２及び第２ゲート絶縁層１１３のみが、互いに隣接した画素同士の間の領域において、開口１１２ａ，１１３ａを有するのでありうる。このようにして、バリア層１０１、バッファ層１１１、第１ゲート絶縁層１１２、第２ゲート絶縁層１１３を含む無機積層膜としての下部無機絶縁層１０５は、第１画素回路ＰＣ１と第２画素回路ＰＣ２との間の領域にて、下部バレーＶＡ１を有するものと理解されうる。
【0181】
前記下部バレーＶＡ１は、第２ゲート絶縁層１１３が形成された後、実質上、下部バレーＶＡ１のみを形成するための別途のマスク工程及びエッチング工程を利用して形成されうる。それにより、下部無機絶縁層１０５の下部バレーＶＡ１の形状を、他のパターニング工程から独立して、適宜に選択することができる。
【0182】
図１３のような構造は、第１ゲート絶縁層１１２及び第２ゲート絶縁層１１３の開口１１２ａ，１１３ａを形成するエッチング工程によって可能である。
【0183】
下部無機絶縁層１０５の下部バレーＶＡ１の形状は、多様に具備されうる。例えば、バリア層１０１、バッファ層１１１、及び第１ゲート絶縁層１１２が、第１画素回路ＰＣ１と第２画素回路ＰＣ２とを含む領域の全体にわたって連続的に形成されうるのであって、第２ゲート絶縁層１１３だけが開口１１３ａを有することができ、第２ゲート絶縁層１１３の一部だけが除去されてもよいというように、多様な変形が可能である。
【0184】
前記下部バレーＶＡ１の内部には、第１有機平坦化層１６１が充填され、第１有機平坦化層１６１上に、左右方向（第1方向）から互いに隣接した画素同士の間で、左右方向に延びる配線パターン同士を連結する、横連結配線１４０が配置される。
【0185】
図１４を参照すれば、積層膜としての下部無機絶縁層１０５は、複数の画素回路同士の間、すなわち、第１画素回路ＰＣ１と第２画素回路ＰＣ２との間の細長い領域にて、穴(hole）を形成することにより、下部バレーＶＡ１を形成することができる。すなわち、この下部無機絶縁層１０５では、バリア層１０１、バッファ層１１１、第１ゲート絶縁層１１２、及び第２ゲート絶縁層１１３のいずれもが、互いに隣接した画素同士の間の領域にて、開口１０１ａ、１１１ａ，１１２ａ，１１３ａを有することができる。
【0186】
前記穴(hole）の幅は、数μｍでありうる。前記穴(hole）は、第２ゲート絶縁層１１３が形成された後、実質上、この穴(hole）のみを形成するための別途のマスク工程及びドライエッチング工程を利用して形成されうる。それにより、該下部無機絶縁層１０５の下部バレーＶＡ１は、開口またはグルーブの形状を、他のパターニング工程から独立して、適宜に選択することができる。
【0187】
前記穴(hole）の内部には、第１有機平坦化層１６１が充填され、第１有機平坦化層１６１上に、左右方向（第1方向）から互いに隣接した画素同士の間で、左右方向に延びる配線パターン同士を連結する横連結配線１４０が配置される。
【0188】
【0189】
図１５を参照すれば、本発明の一実施形態によるディスプレイ装置は、第１方向（左右方向）に順次配置された、第１画素回路ＰＣ１、第２画素回路ＰＣ２、及び第３画素回路ＰＣ３を含む。
【0190】
本実施形態において、該ディスプレイ装置は、互いに隣接する第１画素回路ＰＣ１と第２画素回路ＰＣ２との間の領域に、下部バレーＶＡ１を有する積層膜としての下部無機絶縁層１０５、及び、前記下部バレーＶＡ１を充填するとともに、第１画素回路ＰＣ１と第２画素回路ＰＣ２とを含む領域に全面的に配置される第１有機平坦化層１６１を具備する。
【0191】
また、該ディスプレイ装置は、第１有機平坦化層１６１とその上方の層間絶縁層１１５の間に配置されて、第１画素回路ＰＣ１と第２画素回路ＰＣ２とを連結する第１連結配線１４０ａを含む。
【0192】
一方、第２画素回路ＰＣ２と第３画素回路ＰＣ３との間の領域には、上部バレーＶＡ２を有する層間絶縁層１１５が具備され、前記上部バレーＶＡ２は、第２有機平坦化層１６３で充填される。第２連結配線１４０ｂは、第１有機平坦化層１６１とその上方の層間絶縁層１１５との間に配置され、前記上部バレーＶＡ２と一部重ねられ、第２画素回路ＰＣ２と第３画素回路ＰＣ３とを連結する。
【0193】
本実施形態において、ディスプレイ装置の全領域または一部の領域にて、下部バレーＶＡ１と上部バレーＶＡ２とは、互いに重ならない。下部バレーＶＡ１及び上部バレーＶＡ２の具備により、ディスプレイ装置の柔軟性を確保することができるが、相対的な強度が低下してしまう。従って、下部バレーＶＡ１と上部バレーＶＡ２とを、複数の画素回路同士の間の領域のうちの、少なくとも一部の領域に、重なり合わないよう（非重畳）に配置することで、ディスプレイ装置の柔軟性及び強度（stiffness）に対する信頼性を確保することができる。
【0194】
一部の実施形態において、下部バレーＶＡ１と上部バレーＶＡ２とは、一方向に沿った、複数の画素回路同士の間の領域にて、互いに交差するように配置されうる。
【0195】
すなわち、例えば、下部バレーＶＡ１を左右方向（第１方向）に延びるように配置し、上部バレーＶＡ２を左右方向（第１方向）から少し傾いた方向に延びるように配置することができる。また、下部バレーＶＡ１及び上部バレーＶＡ２の少なくとも一方を、波線状とすることができる。なお、下部バレーＶＡ１及び上部バレーＶＡ２の少なくとも一方が、断続的に延びるのであっても良い。
【0196】
【0197】
図１６及び図１７を参照すれば、下部無機絶縁層１０５の下部バレーＶＡ１、または層間絶縁層の上部バレーＶＡ２は、複数の画素をグルーピングして取り囲むように配置されうる。すなわち、直交格子状に延びる下部バレーＶＡ１及び上部バレーＶＡ２がなす矩形状の各区画（マスメ）中に、複数の画素が含まれるように配置されうる。図１６の場合、下部バレーＶＡ１または上部バレーＶＡ２は、２つの画素回路、すなわち、第１画素回路ＰＣ１及び第２画素回路ＰＣ２を取り囲む矩形状の最小区画（マスメ）をなすように配置されている。図１７の場合、下部無機絶縁層１０５の下部バレーＶＡ１、または該層間絶縁層の上部バレーＶＡ２は、６個の画素回路ＰＣ１～６を取り囲む矩形状の最小区画（マスメ）をなすように配置されている。それ以外に、グルーピングする画素回路の数は、多様に変形されうる。
【0198】
一方、グルーピングする画素の個数は、１つのディスプレイ装置中にて同一であったり、あるいは位置によっても異なる。例えば、クラックの危険や、ストレスを多く受ける領域である場合は、下部無機絶縁層１０５の下部バレーＶＡ１または該層間絶縁層の上部バレーＶＡ２が、１つの画素を取り囲んで配置され、残り領域には、複数の画素を取り囲むようにも配置される。または、下部無機絶縁層１０５の下部バレーＶＡ１、または層間絶縁層１１５の上部バレーＶＡ２は、ディスプレイ領域に、一部にのみ形成される。
【0199】
図１８及び図１９は、本発明の一実施形態によるディスプレイ装置を概略的に示した図面である。図１８は、ディスプレイ領域が折り畳まれる様子を図示しており、図１９は、ディスプレイ領域が巻き取られたところを図示している。
【0200】
本発明によるディスプレイ装置は、ディスプレイ領域ＤＡに、下部無機絶縁層１０５の下部バレーＶＡ１、及びそれを充填する第１有機平坦化層１６１を具備しており、図１８及び図１９の場合のように、ディスプレイ領域ＤＡを折り畳んだり（foldable）巻き取ったり（rollable）する。
【0201】
すなわち、ディスプレイ領域ＤＡを折り畳んだり巻き取ったりしても、下部無機絶縁層１０５に下部バレーＶＡ１を具備し、クラック発生が最小化され、下部バレーＶＡ１を充填する第１有機平坦化層１６１は、ベンディングによる引っ張りストレスを吸収することができるのである。
【0202】
図２０は、本発明の他の実施形態によるディスプレイ装置を概略的に図示した平面図である。図２０を参照すれば、本発明の一実施形態によるディスプレイ装置は、周辺領域ＰＡに、ベンディング軸ＢＡＸを中心に、断面が円弧状または楕円弧状となるようにベンディングされるベンディング領域ＢＡを有し、ベンディング領域ＢＡにおいて、ベンディングバレーＶＡ’、及びそれを充填するベンディング有機物層１６１’をさらに含んでもよい。また、前記ベンディング有機物層１６１’上に配置され、ディスプレイ領域ＤＡから延長され、ベンディング領域ＢＡを横切るファンアウト配線１５０’をさらに含んでもよい。
【0203】
ベンディングバレーＶＡ’は、ベンディング領域ＢＡに対応して下部無機絶縁層１０５に形成される穴(hole）または溝（groove）を指す。前記ベンディングバレーＶＡ’は、ディスプレイ領域ＤＡの下部無機絶縁層１０５に、下部バレーＶＡ１（図１０）を形成する際に、同時に形成することができる。
【0204】
ベンディング有機物層１６１’は、前記ベンディングバレーＶＡ’を充填し、ベンディング時に印加される引っ張りストレスを吸収する役割を行うことができる。ベンディング有機物層１６１’は、ディスプレイ領域ＤＡの第１有機平坦化層１６１と同時に、同一の物質によって形成されうる。
【0205】
ファンアウト配線１５０’は、周辺領域ＰＡに配置され、周辺領域ＰＡに配置される駆動ドライバＩＣ（integrated circuit）または軟性回路基板から提供される電気的信号をディスプレイ領域ＤＡに伝達する配線を意味する。
【0206】
ファンアウト配線１５０’は、ディスプレイ領域ＤＡの横連結配線１４０または縦連結配線１５０と同時に、同一物質によって形成されうる。すなわち、ファンアウト配線１５０’は、延伸率が高い物質によって形成されうる。例えば、ファンアウト配線１５０’は、アルミニウムを含んでもよい。ここで、ファンアウト配線１５０’は、必要によっては、多層構造を有することができるということは言うまでもない。一部の実施形態において、ファンアウト配線１５０’には、Ｔｉ／Ａｌ／Ｔｉの積層構造を適用することができる。
【0207】
そのような構造により、本発明によるディスプレイ装置は、ディスプレイ領域ＤＡまたは／及び周辺領域ＰＡを折り畳んだり巻き取ったりすることができる。
【0208】
以上、本発明は、図面に図示された実施形態を参照して説明したが、それらは例示的なものに過ぎず、当該技術分野において当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
【0209】
好ましい一実施形態では、下記のとおりである。
【0210】
特に有機発光表示装置（OLED display）は、折り畳み可能（foldable）または巻き取り可能（rollable, windable）なディスプレイ装置とするのに適している。
【0211】
ところが、有機発光表示装置などのディスプレイ装置は、各画素ドット中に、複数のTFTと、ストレージキャパシタと、これらのための配線を配置する必要がある。そして、これらのための配線パターン層を互いに絶縁し、また被覆するための、複数層の無機絶縁層を基板上に配置する必要がある。
【0212】
前提として、下記Ａ１のとおりである。
Ａ１ TFTなどのための複数層からなる無機絶縁層（「下部無機絶縁層」：参照符号105を追加しました）と、表層側の画素電極３１０との間には、樹脂からなる平坦化膜１６１が配置される。平坦化膜の厚みは、例えば１～３μｍである。
Ａ１ TFTなどのための複数層からなる無機絶縁層（「下部無機絶縁層」：参照符号105を追加しました）と、表層側の画素電極３１０との間には、樹脂からなる平坦化膜１６１が配置される。平坦化膜の厚みは、例えば１～３μｍである。
【0213】
このような、複数層からなる無機絶縁層（「下部無機絶縁層」105）は、ディスプレイ装置を曲げた際、特には、表示面を外側にして曲げた際に、クラックが生じうる。この無機絶縁層（「下部無機絶縁層」105）の厚みは、例えば、１００～８００ｎｍである。
【0214】
そこで、下記Ｂ１～Ｂ３とする。
【0215】
Ｂ１ 隣り合う画素同士の境界に沿って、TFTなどのための複数層の無機絶縁層（「下部無機絶縁層」105）に、谷部（下部バレーＶＡ１）を設ける。
【0216】
Ｂ２ 谷部（下部バレーＶＡ１）は、樹脂からなる平坦化膜（第１有機平坦化層１６１）を形成する際に、この樹脂により埋められる（充填される）ようにする。
【0217】
Ｂ３ 谷部（下部バレーＶＡ１）を横切って延びる配線のうち、少なくとも一部のものについて、下記(i)～(iii)を含むようにする。
【0218】
(i)「下部無機絶縁層」105の内部に、またはその上面に接して形成される下層配線部分。この下層配線部分は、谷部（下部バレーＶＡ１）の近傍で省かれて、非連続となっている。
（下層配線部分：スキャン配線１２１、前段スキャン配線１２２、発光制御線１２３、及び駆動ゲート電極Ｇ１、並びに、初期化電圧線１３１、及び、ストレージキャパシタＣｓｔの第２電極Ｃ２。）
（下層配線部分：スキャン配線１２１、前段スキャン配線１２２、発光制御線１２３、及び駆動ゲート電極Ｇ１、並びに、初期化電圧線１３１、及び、ストレージキャパシタＣｓｔの第２電極Ｃ２。）
【0219】
(ii)「下部無機絶縁層」105を覆う平坦化膜（第１有機平坦化層１６１）の上に配置される中層配線（横連結配線１４０）。
この上部配線は、少なくとも谷部（下部バレーＶＡ１）を横切る部分を含む。
この上部配線は、少なくとも谷部（下部バレーＶＡ１）を横切る部分を含む。
【0220】
(iii)谷部（下部バレーＶＡ１）の近傍以外にて、平坦化膜（第１有機平坦化層１６１）を貫き、下層配線部分と、中層配線（横連結配線１４０）とを接続するコンタクトホールＣＮＴ１ａ～ＣＮＴ６ｂ。
【0221】
好ましい実施形態では、さらに下記Ａ２～Ａ４を前提として、下記Ｂ４～Ｂ５とする。
【0222】
Ａ２ 「下部無機絶縁層」105と、画素電極３１０との間には、さらに、第１の平坦化膜（第１有機平坦化層１６１）を覆う層間絶縁層１１５と、これをさらに覆う第２の平坦化膜（第２有機平坦化層１６３）とが配置される。この平坦化膜の厚みも、例えば１～３μｍである。
【0223】
Ａ３ 層間絶縁層１１５と、第２の平坦化膜（第２有機平坦化層１６３）との間には、上層配線（連結配線１５０）が配置される。
この上層配線は、特には、中層配線（横連結配線１４０）と交差する方向に、複数の画素にわたって延びる。
この上層配線は、特には、中層配線（横連結配線１４０）と交差する方向に、複数の画素にわたって延びる。
【0224】
Ａ４ 上層配線（連結配線１５０）は、第１～２の平坦化膜（第１～２有機平坦化層１６１及び１６３）及び層間絶縁層１１５を少なくとも貫くコンタクトホールＣＮＴ７～ＣＮＴ１５を介して、下層配線部分の電極や端子に接続されている。
【0225】
Ｂ４ 隣り合う画素同士の境界に沿って、層間絶縁層１１５に、谷部（上部バレーＶＡ２）を設ける。
【0226】
Ｂ５ この谷部（上部バレーＶＡ２）は、樹脂からなる平坦化膜（第２有機平坦化層２６３）を形成する際に、この樹脂により埋められる（充填される）ようにする。
【0227】
好ましい具体的な実施形態では、下記Ａ５～７、及び下記Ｂ６～１１のうちの少なくともいずれか、またはその組合せとすることができる。
【0228】
Ａ５ 中層配線（横連結配線１４０）及び上層配線（連結配線１５０）は、アルミニウムを主体とする積層膜や単層膜で設けることができる。アルミニウムは、融点が低いものの延性及び導電性に優れた金属である。
【0229】
例えば、アルミニウムまたはアルミニウムを主体（例えば７０％以上）とする合金の層に、これより厚みの小さい、チタンなどの高融点（例えば融点１２００℃以上）で耐食性のキャッピング層を、上下または上方に積層した積層膜（Ｔｉ／Ａｌ／Ｔｉ）を用いることができる。場合により、アルミニウムに代えて、銅（融点約１１００℃）などを用いることもできる。
【0230】
中層配線（横連結配線１４０）及び上層配線（連結配線１５０）の一方をこのような積層膜とし、他方を、アルミニウムなどの単体または合金による、単層膜とすることもできる。
【0231】
一方、下層配線部分は、モリブデン（Ｍｏ）、銅（Ｃｕ）、チタン（Ｔｉ）などを主体とする単層膜または積層膜とすることができる。
【0232】
Ａ６ 各ＴＦＴは、ポリシリコンまたは酸化物半導体を半導体活性層とすることで、同時に形成される半導体層ＡＳ１～７のパターンにより、ドレイン電極及びソース電極（ドレイン領域及びソース領域）、並びに、一部の配線を形成することができる。
【0233】
Ａ７ 駆動ＴＦＴのゲート電極（駆動ゲート電極Ｇ１）は、大面積（例えば、縦方向の寸法がスキャン配線の３倍以上で、左右方向の寸法が画素開口の幅の半分以上である矩形状）に形成されて、ストレージキャパシタＣｓｔの第１電極Ｃ１を兼ねる。
【0234】
Ｂ６ ストレージキャパシタＣｓｔの第２電極Ｃ２は、同様に大面積（特には上記寸法の矩形状）に形成され、中層配線（横連結配線１４０）に属するメッシュ連結線１４２とともに、左右方向（第１方向）に延びる駆動電圧線ＥＬＶＤＤＬをなすことができる。
【0235】
これにより、縦方向（第２方向）に延びる上層配線（連結配線１５０）中の駆動電圧線１５２とともに、マトリクス状の駆動電圧線ＥＬＶＤＤＬを形成して、各画素ＰＸへの駆動電圧を安定させることができる。また、上層配線（連結配線１５０）中の駆動電圧線１５２を省くこともできる。
【0236】
Ｂ７ 隣り合う画素同士の境界に沿って配置される谷部（下部バレーＶＡ１及び上部バレーＶＡ２）は、少なくとも、ベンディング軸に沿った方向の境界に沿って設ける。
【0237】
Ｂ８ 谷部（下部バレーＶＡ１及び上部バレーＶＡ２）は、ベンディング軸に垂直または交差する方向の境界に沿った箇所にも設けることができる。
すなわち、直交格子状、または交差格子状に設けることができる。
すなわち、直交格子状、または交差格子状に設けることができる。
【0238】
Ｂ９ 上下の谷部（下部バレーＶＡ１及び上部バレーＶＡ２）は、互いに重なるように設けることもできる。また、互い違いになるように配置することもできる。すなわち、同じ方向の谷部を並列に設けるにあたり、隣り合う画素同士の一の境界部には下方の谷部（下部バレーＶＡ１）のみを設け、次の一の境界部では、上方の谷部（上部バレーＶＡ２）のみを設けることができる。
【0239】
Ｂ１０ 谷部（下部バレーＶＡ１及び上部バレーＶＡ２）は、好ましくは、幅が、３～２０μｍ、３～１５μｍ、３～１０μｍまたは５～１０μｍである。
【0240】
Ｂ１１ 谷部（下部バレーＶＡ１及び上部バレーＶＡ２）は、絶縁層（「下部無機絶縁層」105または層間絶縁層１１５）の形成後に、フォトリソグラフィーなどによるパターニングなどの工程により設けることができ、これによりテーパー角を５０°以上、６０°以上、７０°以上、または８０°以上とすることができる。
【産業上の利用可能性】
【0241】
本発明のディスプレイ装置は、例えば、表示関連の技術分野に効果的に適用可能である。
【符号の説明】
【0242】
１６１ 第１有機平坦化層
１６３ 第２有機平坦化層
１４０ 横連結配線
１５０ 縦連結配線
１１０ 基板
１０１ バリア層
１１１ バッファ層
１１２ 第１ゲート絶縁層
１１３ 第２ゲート絶縁層
１１５ 層間絶縁層
１１７ 画素区画形成膜
４００ 封止層
ＤＡ ディスプレイ領域
ＰＡ 周辺領域
ＰＣ１，ＰＣ２ 画素回路
Ｔ１～Ｔ７ 薄膜トランジスタ
１６３ 第２有機平坦化層
１４０ 横連結配線
１５０ 縦連結配線
１１０ 基板
１０１ バリア層
１１１ バッファ層
１１２ 第１ゲート絶縁層
１１３ 第２ゲート絶縁層
１１５ 層間絶縁層
１１７ 画素区画形成膜
４００ 封止層
ＤＡ ディスプレイ領域
ＰＡ 周辺領域
ＰＣ１，ＰＣ２ 画素回路
Ｔ１～Ｔ７ 薄膜トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】