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特許7291434アンチヒューズ型ワンタイムプログラミングメモリセルおよびそれを備えたセルアレイ構造体
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-07
(45)【発行日】2023-06-15
(54)【発明の名称】アンチヒューズ型ワンタイムプログラミングメモリセルおよびそれを備えたセルアレイ構造体
(51)【国際特許分類】
   G11C 17/16 20060101AFI20230608BHJP
【FI】
G11C17/16
【請求項の数】 13
【外国語出願】
(21)【出願番号】P 2022033734
(22)【出願日】2022-03-04
(65)【公開番号】P2023026297
(43)【公開日】2023-02-24
【審査請求日】2022-04-18
(31)【優先権主張番号】63/232,668
(32)【優先日】2021-08-13
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/536,414
(32)【優先日】2021-11-29
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】512149787
【氏名又は名称】イーメモリー テクノロジー インコーポレイテッド
(74)【代理人】
【識別番号】110000154
【氏名又は名称】弁理士法人はるか国際特許事務所
(72)【発明者】
【氏名】ルン チュン チェン
(72)【発明者】
【氏名】ジュン レン チェン
(72)【発明者】
【氏名】ピン ルン ホ
(72)【発明者】
【氏名】シン ミン チェン
【審査官】後藤 彰
(56)【参考文献】
【文献】米国特許出願公開第2005/0007855(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 17/16
(57)【特許請求の範囲】
【請求項1】
第1のアンチヒューズ型ワンタイムプログラミングメモリセルを備えるセルアレイ構造であって、前記第1のアンチヒューズ型ワンタイムプログラミングメモリセルは、
第1の選択素子であって、前記第1の選択素子の第1の端子が第1のビット線に接続され、前記第1の選択素子の第2の端子が第1のノードに接続され、前記第1の選択素子の選択端子が第1のワード線に接続されている、第1の選択素子と、
第1の追従素子であって、前記第1の追従素子の第1の端子が第1のノードに接続され、前記第1の追従素子の第2の端子が第2のノードに接続され、前記第1の追従素子の第1の制御端子が第1の追従制御線に接続されている、第1の追従素子と、
第1のアンチヒューズトランジスタであって、前記第1のアンチヒューズトランジスタの第1のドレイン/ソース端子が前記第2のノードに接続され、前記第1のアンチヒューズトランジスタのゲート端子が第1のアンチヒューズ制御線に接続され、前記第1のアンチヒューズトランジスタの第2のドレイン/ソース端子がフローティング状態である、第1のアンチヒューズトランジスタと、を備え、
前記第1の選択素子は、第1の選択トランジスタおよび第2の選択トランジスタを含み、前記第1の選択トランジスタの第1のドレイン/ソース端子が前記第1のビット線に接続され、前記第1の選択トランジスタのゲート端子が前記第1のワード線に接続され、前記第1の選択トランジスタの第2のドレイン/ソース端子が前記第2の選択トランジスタの第1のドレイン/ソース端子に接続され、前記第2の選択トランジスタのゲート端子が前記第1のワード線に接続され、前記第2の選択トランジスタの第2のドレイン/ソース端子が前記第1のノードに接続されている、セルアレイ構造。
【請求項2】
第2のアンチヒューズ型ワンタイムプログラミングメモリセルをさらに備え、前記第2のアンチヒューズ型ワンタイムプログラミングメモリセルは、
第2の選択素子であって、前記第2の選択素子の第1の端子が第2のビット線に接続され、前記第2の選択素子の第2の端子が第3のノードに接続され、前記第2の選択素子の選択端子が前記第1のワード線に接続されている、第2の選択素子と、
第2の追従素子であって、前記第2の追従素子の第1の端子が前記第3のノードに接続され、前記第2の追従素子の第2の端子が第4のノードに接続され、前記第2の追従素子の第1の制御端子が前記第1の追従制御線に接続されている、第2の追従素子と、
第2のアンチヒューズトランジスタであって、前記第2のアンチヒューズトランジスタの第1のドレイン/ソース端子が前記第4のノードに接続され、前記第2のアンチヒューズトランジスタのゲート端子が前記第1のアンチヒューズ制御線に接続され、前記第2のアンチヒューズトランジスタの第2のドレイン/ソース端子は、フローティング状態である、第2のアンチヒューズトランジスタと、を備える、請求項1に記載のセルアレイ構造。
【請求項3】
第3のアンチヒューズ型ワンタイムプログラミングメモリセルをさらに備え、前記第3のアンチヒューズ型ワンタイムプログラミングメモリセルは、
第3の選択素子であって、前記第3の選択素子の第1の端子が前記第1のビット線に接続され、前記第3の選択素子の第2の端子は第5のノードに接続され、前記第3の選択素子の選択端子が第2のワード線に接続されている、第3の選択素子と、
第3の追従素子であって、前記第3の追従素子の第1の端子は、前記第5のノードに接続され、前記第3の追従素子の第2の端子が第6のノードに接続され、前記第3の追従素子の第1の制御端子が2の追従制御線に接続されている、第3の追従素子と、
第3のアンチヒューズトランジスタであって、前記第3のアンチヒューズトランジスタの第1のドレイン/ソース端子が前記第6のノードに接続され、前記第3のアンチヒューズトランジスタのゲート端子が第2のアンチヒューズ制御線に接続され、前記第3のアンチヒューズトランジスタの第2のドレイン/ソース端子は、フローティング状態である、第3のアンチヒューズトランジスタと、を備える、請求項2に記載のセルアレイ構造。
【請求項4】
第1の追従素子は、第1の追従トランジスタを備え、前記第1の追従トランジスタの第1のドレイン/ソース端子が前記第1のノードに接続され、前記第1の追従トランジスタのゲート端子が第1の追従制御線に接続され、前記第1の追従トランジスタの第2のドレイン/ソース端子が前記第2のノードに接続されている、請求項1に記載のセルアレイ構造。
【請求項5】
プログラム動作が実行されると、前記第1のビット線には接地電圧が入力され、前記第1のワード線にはオン電圧が入力され、前記第1の追従制御線には第1の制御電圧が入力され、前記第1のアンチヒューズ制御線にはプログラム電圧が入力され、前記プログラム動作が実行されると、前記第1の選択素子がオンになり、前記第1の追従素子が導通状態となり、前記第1のアンチヒューズトランジスタのゲート酸化膜が破れるので、前記第1のアンチヒューズ型ワンタイムプログラミングメモリセルが低抵抗記憶状態となり、前記プログラム電圧は、前記第1の制御電圧より高く、前記第1の制御電圧は、前記オン電圧より高い、請求項1に記載のセルアレイ構造。
【請求項6】
プログラム抑制動作が実行されると、前記第1のビット線には接地電圧が入力され、前記第1のワード線にはオフ電圧が入力され、前記第1の追従制御線には第1の制御電圧が入力され、前記第1のアンチヒューズ制御線にはプログラム電圧が入力され、前記プログラム抑制動作が実行されると、前記第1の選択素子がオフになり、前記第1の追従素子が導通状態となり、前記第1のアンチヒューズトランジスタのゲート酸化膜が破れないので、前記第1のアンチヒューズ型ワンタイムプログラミングメモリセルが高抵抗記憶状態となる、請求項1に記載のセルアレイ構造。
【請求項7】
前記第1の追従素子が、第1の追従トランジスタおよび第2の追従トランジスタを備え、前記第1の追従トランジスタの第1のドレイン/ソース端子が前記第1のノードに接続され、前記第1の追従トランジスタのゲート端子が第1の追従制御線に接続され、第1の追従トランジスタの第2のドレイン/ソース端子が前記第2の追従トランジスタの第1のドレイン/ソース端子に接続され、前記第2の追従トランジスタのゲート端子が第2の追従制御線に接続され、前記第2の追従トランジスタの第2のドレイン/ソース端子が前記第2のノードに接続されている、請求項1に記載のセルアレイ構造。
【請求項8】
プログラム動作が実行されると、前記第1のビット線には接地電圧が入力され、前記第1のワード線にはオン電圧が入力され、前記第1の追従制御線には第1の制御電圧が入力され、前記第2の追従制御線には第2の制御電圧が入力され、前記第1のアンチヒューズ制御線にはプログラム電圧が入力され、前記プログラム動作が実行されると、前記第1の選択素子がオンになり、前記第1の追従トランジスタが導通状態となり、前記第1のアンチヒューズトランジスタのゲート酸化膜が破れるので、前記第1のアンチヒューズ型ワンタイムプログラミングメモリセルが低抵抗記憶状態となり、前記プログラム電圧は、前記第2の制御電圧より高く、前記第2の制御電圧は、第1の制御電圧以上であり、第1の制御電圧は、前記オン電圧より高い、請求項7に記載のセルアレイ構造。
【請求項9】
プログラム抑制動作が実行されると、前記第1のビット線には接地電圧が入力され、前記第1のワード線にはオフ電圧が入力され、前記第1の追従制御線には第1の制御電圧が入力され、前記第2の追従制御線には第2の制御電圧が入力され、前記第1のアンチヒューズ制御線にはプログラム電圧が入力され、前記プログラム抑制動作が実行されると、前記第1の選択素子がオフになり、前記第1の追従素子が導通状態となり、前記第1のアンチヒューズトランジスタのゲート酸化膜が破れないので、前記第1のアンチヒューズ型ワンタイムプログラミングメモリセルが高抵抗記憶状態となる、請求項7に記載のセルアレイ構造。
【請求項10】
第1のアンチヒューズ型ワンタイムプログラミングメモリセルを備えるセルアレイ構造であって、前記第1のアンチヒューズ型ワンタイムプログラミングメモリセルは、
第1の選択素子であって、前記第1の選択素子の第1の端子が第1のビット線に接続され、前記第1の選択素子の第2の端子が第1のノードに接続され、前記第1の選択素子の選択端子が第1のワード線に接続されている、第1の選択素子と、
第1の追従素子であって、前記第1の追従素子の第1の端子が前記第1のノードに接続され、前記第1の追従素子の第2の端子が第2のノードに接続され、前記第1の追従素子の第1の制御端子が第1の追従制御線に接続され、前記第1の追従素子の第2の制御端子が第2の追従制御線に接続されている、第1の追従素子と、
第1のアンチヒューズトランジスタであって、前記第1のアンチヒューズトランジスタの第1のドレイン/ソース端子が前記第2のノードに接続され、前記第1のアンチヒューズトランジスタのゲート端子が第1のアンチヒューズ制御線に接続され、前記第1のアンチヒューズトランジスタの第2のドレイン/ソース端子はフローティング状態である、第1のアンチヒューズトランジスタと、を備え、
前記第1の追従素子が、第1の追従トランジスタおよび第2の追従トランジスタを備え、前記第1の追従トランジスタの第1のドレイン/ソース端子が前記第1のノードに接続され、前記第1の追従トランジスタのゲート端子が前記第1の追従制御線に接続され、第1の追従トランジスタの第2のドレイン/ソース端子が前記第2の追従トランジスタの第1のドレイン/ソース端子に接続され、前記第2の追従トランジスタのゲート端子が前記第2の追従制御線に接続され、前記第2の追従トランジスタの第2のドレイン/ソース端子が前記第2のノードに接続されている、セルアレイ構造。
【請求項11】
前記第1の選択素子が、第1の選択トランジスタを備え、前記第1の選択トランジスタの第1のドレイン/ソース端子が前記第1のビット線に接続され、前記第1の選択トランジスタのゲート端子が第1のワード線に接続され、前記第1の選択トランジスタの第2のドレイン/ソース端子が前記第1のノードに接続されている、請求項10に記載のセルアレイ構造。
【請求項12】
プログラム動作が実行されると、前記第1のビット線には接地電圧が入力され、前記第1のワード線にはオン電圧が入力され、前記第1の追従制御線には、第1の制御電圧が入力され、前記第2の追従制御線には第2の制御電圧が入力され、前記第1のアンチヒューズ制御線にはプログラム電圧が入力され、前記プログラム動作が実行されると、前記第1の選択素子がオンになり、前記第1の追従素子が導通状態となり、前記第1のアンチヒューズトランジスタのゲート酸化膜が破れるので、前記第1のアンチヒューズ型ワンタイムプログラミングメモリセルが低抵抗記憶状態となり、前記プログラム電圧は、前記第2の制御電圧より高く、前記第2の制御電圧は、前記第1の制御電圧以上であり、前記第1の制御電圧は、前記オン電圧より高い、請求項10に記載のセルアレイ構造。
【請求項13】
プログラム抑制動作が実行されると、前記第1のビット線には接地電圧が入力され、前記第1のワード線にはオフ電圧が入力され、前記第1の追従制御線には第1の制御電圧が入力され、前記第2の追従制御線には第2の制御電圧が入力され、前記第1のアンチヒューズ制御線にはプログラム電圧が入力され、前記プログラム抑制動作が実行されると、前記第1の選択素子がオフになり、前記第1の追従素子が導通状態となり、前記第1のアンチヒューズトランジスタのゲート酸化膜が破れないので、前記第1のアンチヒューズ型ワンタイムプログラミングメモリセルが高抵抗記憶状態となる、請求項10に記載のセルアレイ構造。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性メモリセルに関し、より詳細には、アンチヒューズ型ワンタイムプログラミングメモリセル、および関連するセルアレイ構造に関する。
【背景技術】
【0002】
周知のように、不揮発性メモリは、供給電力が遮断された後も継続的にデータを保持できる。一般的に、不揮発性メモリが工場から出荷された後に、ユーザが、不揮発性メモリにデータを書き込むために不揮発性メモリをプログラムすることがある。
【0003】
不揮発性メモリがプログラムされた回数によって、不揮発性メモリは、マルチタイムプログラミングメモリ(MTPメモリともいう)、ワンタイムプログラミングメモリ(OTPメモリともいう)、そしてマスクリードオンリーメモリ(マスクROMともいう)に分類することができる。
【0004】
一般的に、MTPメモリは、何度もプログラムすることができ、また、MTPメモリの記憶データは何度も変更することができる。逆に、OTPメモリは一度しかプログラムできない。OTPメモリは、一度プログラムされると、記憶データを変更することはできない。また、マスクROMは、工場出荷時に、すべての記憶データが記憶されている。ユーザは、マスクROMから記憶データを読み取ることはできるが、マスクROMをプログラムすることはできない。
【0005】
さらに、特性に応じて、OTPメモリは、2つのタイプ、すなわち、ヒューズ型OTPメモリとアンチヒューズ型OTPメモリに分類できる。ヒューズ型OTPメモリのメモリセルがプログラムされる前は、メモリセルは、低抵抗記憶状態になっている。ヒューズ型OTPメモリのメモリセルがプログラムされた後は、メモリセルは、高抵抗記憶状態になっている。
【0006】
一方、アンチヒューズ型OTPメモリのメモリセルは、プログラムされる前には、高抵抗記憶状態であり、アンチヒューズ型OTPメモリのメモリセルは、プログラムされた後は低抵抗記憶状態となる。
【0007】
図1Aは、従来型のアンチヒューズ型OTPメモリセルを示す概略回路図である。図1Aに示すように、アンチヒューズ型OTPメモリセル100は、選択トランジスタMおよびアンチヒューズトランジスタMAFを備える。選択トランジスタMの第1のドレイン/ソース端子は、ビット線BLに接続されている。選択トランジスタMのゲート端子は、ワード線WLに接続されている。選択トランジスタMの第2のドレイン/ソース端子は、アンチヒューズトランジスタMAFの第1のドレイン/ソース端子に接続されている。アンチヒューズトランジスタMAFのゲート端子は、アンチヒューズ制御線AFに接続されている。アンチヒューズトランジスタMAFの第2のドレイン/ソース端子は、フローティング状態である。
【0008】
アンチヒューズトランジスタMAFの第2のドレイン/ソース端子がフローティング状態であるため、アンチヒューズトランジスタMAFはコンデンサとみなすことができる。さらに、アンチヒューズ型OTPメモリセル100は、1つのトランジスタと1つのコンデンサを含んでいることから、アンチヒューズ型OTPメモリセル100は、1T1Cセルとも呼ぶことができる。
【0009】
図1Bは、図1Aに示すような従来型のアンチヒューズ型OTPメモリセルに対してプログラム動作を実行する際に同伴するバイアス電圧を概略的に示す図である。図1Cは、図1Aに示す従来型のアンチヒューズ型OTPメモリセルにプログラム抑制動作を実行する際に同伴するバイアス電圧を概略で示す図である。
【0010】
図1Bを参照されたい。プログラム動作が実行されると、ビット線BLには接地電圧(0V)が入力され、アンチヒューズ制御線AFには、プログラム電圧VPPが入力され、ワード線WLにはオン電圧VONが入力される。例えば、プログラム電圧VPPは5Vであり、オン電圧VONは2.5Vである。
【0011】
プログラム動作が実行されると、選択トランジスタMがオンとなり、ビット線BLの接地電圧(0V)がアンチヒューズトランジスタMAFの第1のドレイン/ソース端子に伝達される。その結果、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の電圧ストレスは、プログラム電圧VPPと等しくなる。この状況下で、アンチヒューズトランジスタMAFのゲート酸化膜が破れ、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の領域は低い抵抗値を有するようになる。すなわち、アンチヒューズ型OTPメモリセル100は、低抵抗記憶状態になる。
【0012】
図1Cを参照されたい。プログラム抑制動作が実行されると、ビット線BLには接地電圧(0V)が入力され、アンチヒューズ制御線AFには、プログラム電圧VPPが入力され、ワード線WLにはオフ電圧VOFFが入力される。例えば、オフ電圧VOFFは、0Vである。
【0013】
プログラム抑制動作が実行されると、選択トランジスタMがオフとなり、ビット線BLの接地電圧(0V)をアンチヒューズトランジスタMAFの第1のドレイン/ソース端子に伝達できなくなる。その結果、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の電圧ストレスは、非常に低くなる。この状況下では、アンチヒューズトランジスタMAFのゲート酸化膜が破れることはなく、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の領域は高い抵抗値に維持される。すなわち、アンチヒューズ型OTPメモリセル100は、高抵抗記憶状態になる。
【0014】
再度図1Cを参照されたい。プログラム抑制動作が実行されると、選択トランジスタMがオフになる。一方、選択トランジスタMは、リーク電流を発生させる。例えば、リーク電流は、パンチ電流IPunchおよびゲート誘導ドレインリーク(GIDL)電流IGIDLを含んでいる。
【0015】
選択トランジスタMがオフになると、選択トランジスタMの第2のドレイン/ソース端子の電圧は、(VPP-VtAF)とほぼ等しい。なお、式中、VtAFはアンチヒューズトランジスタMAFの閾値電圧である(例えば、約1V)。言い換えれば、選択トランジスタMの第2のドレイン/ソース端子の電圧は、約4Vである(すなわち、5V-1V=4V)。
【0016】
さらに、選択トランジスタMがオフになると、選択トランジスタMSの第1のドレイン/ソース端子と第2のドレイン/ソース端子の間の電圧差は、パンチ電流IPunchを発生させる場合がある。電圧差が大きくなると、パンチ電流IPunchの大きさが大きくなる。例えば、図1Cに示すように、選択トランジスタMの第1のドレイン/ソース端子と第2のドレイン/ソース端子の間の電圧差は、約4Vである。その結果、パンチ電流Ipunchの大きさは、大きくなる。パンチ電流IPunchは、選択トランジスタMの第2のドレイン/ソース端子から、選択トランジスタMの第1のドレイン/ソース端子へ向かう方向に流れる。
【0017】
さらに、選択トランジスタMがオフになると、選択トランジスタMの第2のドレイン/ソース端子と第ゲート端子との間の電圧差は、GIDL電流IGIDLを発生させる場合がある。電圧差が大きくなると、GIDL電流IGIDLも大きくなる。例えば、図1Cに示すように、選択トランジスタMの第1のドレイン/ソース端子と第2のドレイン/ソース端子の間の電圧差は、約4Vである。その結果、GIDL電流IGIDLの大きさは、大きくなる。GIDL電流GGIDLは、選択トランジスタMの第2のドレイン/ソース端子から、選択トランジスタMのボディ端子へ向かう方向に流れる。
【0018】
図2Aは、別の従来型のアンチヒューズ型OTPメモリセルを示す概略回路図である。図2Aに示すように、アンチヒューズ型OTPメモリセル200は、選択トランジスタMと、追従トランジスタMFLと、アンチヒューズトランジスタMAFとを備える。選択トランジスタMの第1のドレイン/ソース端子は、ビット線BLに接続されている。選択トランジスタMのゲート端子は、ワード線WLに接続されている。選択トランジスタMの第2のドレイン/ソース端子は、追従トランジスタMFLの第1のドレイン/ソース端子に接続されている。追従トランジスタMFLのゲート端子は、追従制御線FLに接続されている。追従トランジスタMFLの第2のドレイン/ソース端子は、アンチヒューズトランジスタMAFの第1のドレイン/ソース端子に接続されている。アンチヒューズトランジスタMAFのゲート端子は、アンチヒューズ制御線AFに接続されている。アンチヒューズトランジスタMAFの第2のドレイン/ソース端子は、フローティング状態である。
【0019】
アンチヒューズトランジスタMAFの第2のドレイン/ソース端子がフローティング状態であるため、アンチヒューズトランジスタMAFはコンデンサとみなすことができる。さらに、アンチヒューズ型OTPメモリセル200は、2つのトランジスタと1つのコンデンサを含んでいることから、アンチヒューズ型OTPメモリセル200は、2T1Cセルとも呼ぶことができる。
【0020】
図2Bは、図2Aに示すような従来型のアンチヒューズ型OTPメモリセルに対してプログラム動作を実行する際に同伴するバイアス電圧を概略的に示す図である。図2Cは、図2Aに示す従来型のアンチヒューズ型OTPメモリセルにプログラム抑制動作を実行する際に同伴するバイアス電圧を概略で示す図である。
【0021】
図2Bを参照されたい。プログラム動作が実行されると、ビット線BLには接地電圧(0V)が入力され、アンチヒューズ制御線AFには、プログラム電圧VPPが入力され、ワード線WLにはオン電圧VONが入力され、追従制御線FLには、制御電圧VFLが入力される。例えば、プログラム電圧VPPは5Vであり、オン電圧VONは1.8Vであり、制御電圧VFLは1.8Vである。制御電圧VFLに応答して、追従トランジスタMFLは導通状態となるように制御される。
【0022】
選択トランジスタMSがオンになり、追従トランジスタMFLが導通状態になると、ビット線BLの接地電圧(0V)がアンチヒューズトランジスタMAFの第1のドレイン/ソース端子に伝達される。その結果、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の電圧ストレスは、プログラム電圧VPPと等しくなる。この状況下で、アンチヒューズトランジスタMAFのゲート酸化膜が破れ、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の領域は低い抵抗値を有するようになる。すなわち、アンチヒューズ型OTPメモリセル200は、低抵抗記憶状態になる。
【0023】
図2Cを参照されたい。プログラム抑制動作が実行されると、ビット線BLには接地電圧(0V)が入力され、アンチヒューズ制御線AFには、プログラム電圧VPPが入力され、ワード線WLにはオフ電圧VOFFが入力され、追従制御線FLには、制御電圧VFLが入力される。例えば、オフ電圧VOFFは、0Vである。
【0024】
その結果、選択トランジスタMSがオフとなり、追従トランジスタMFLが導通状態になると、ビット線BLの接地電圧(0V)をアンチヒューズトランジスタMAFの第1のドレイン/ソース端子に伝達できなくなる。その結果、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の電圧ストレスは、非常に低くなる。この状況下では、アンチヒューズトランジスタMAFのゲート酸化膜が破れることはなく、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の領域は高い抵抗値に維持される。すなわち、アンチヒューズ型OTPメモリセル200は、高抵抗記憶状態になる。
【0025】
再度図2Cを参照されたい。プログラム抑制動作が実行されると、選択トランジスタMがオフになる。一方、選択トランジスタMSの第2のドレイン/ソース端子の電圧は、(VFL-VtFL)にほぼ等しくなり、選択トランジスタMはリーク電流を発生させる。例えば、リーク電流は、パンチ電流IPunchおよびゲート誘導ドレインリーク(GIDL)電流IGIDL1を含んでいる。さらに、アンチヒューズトランジスタMAFの第2のドレイン/ソース端子の電圧は、(VPP-VtAF)にほぼ等しく、アンチヒューズトランジスタMAFは、リーク電流、例えば、ゲート誘導ドレインリーク(GIDL)電流IGIDL2を発生させる。例えば、VtFLは、追従トランジスタMFLの閾値電圧(例えば約1V)であり、VtAFは、アンチヒューズトランジスタMAFの閾値電圧である(例えば、約0.7V)。言い換えれば、選択トランジスタMSの第2のドレイン/ソース端子の電圧は、約1.1V(すなわち1.8V-0.7V=1.1V)であり、追従トランジスタMFLの第2のドレイン/ソース端子の電圧は、約4V(すなわち、5V-1V=4V)である。
【0026】
さらに、選択トランジスタMの第2のドレイン/ソース端子と第1のドレイン/ソース端子との間の電圧差(例えば1.1V)は、パンチ電流IPunchを発生させる場合があり、また、選択トランジスタMの第2のドレイン/ソース端子とゲート端子の間の電圧差(例えば1.1V)は、GIDL電流IGIDL1を発生させる場合がある。追従トランジスタMFLの第2のドレイン/ソース端子とゲート端子との間の電圧差は2.2V(すなわち4V-1.8V=2.2V)であり、この電圧差は、GIDL電流IGIDL2を発生させる場合がある。
【0027】
一般的に、制御電圧VFLを調整することによって、従来型のアンチヒューズ型OTPメモリセル200のリーク電流の大きさをさらに調整できるようになる。図2Dは、従来型のアンチヒューズ型OTPメモリセルにプログラム抑制動作をさせた場合の、制御電圧VFLとリーク電流との間の関係を示したプロット図である。例えば、アンチヒューズ型OTPメモリセル200の選択トランジスタMS、追従トランジスタMFL、およびアンチヒューズトランジスタMAFの各々のチャネル長は、36nmである。
【0028】
図2Dを参照されたい。制御電圧VFLが低下するに従って、選択トランジスタMSが発生するパンチ電流IPunchおよびGIDL電流IGIDL1は小さくなるが、追従トランジスタMFLが発生するGIDL電流IGIDL2は大きくなる。一方、制御電圧VFLが大きくなるに従って、追従トランジスタMFLが発生するGIDL電流IGIDL2は小さくなるが、選択トランジスタMSが発生するパンチ電流IPunchおよびGIDL電流IGIDL1は大きくなる。
【0029】
図2Dに示すように、制御電圧VFLが2.0Vに調整されている場合は、アンチヒューズ型OTPメモリセル200が発生する合計リーク電流は小さい。この状況下で、選択トランジスタMSが生成するパンチ電流IPunchは約50pAであり、選択トランジスタMSが発生するGIDL電流IGIDL1は約7nAであり、追従トランジスタMFLが発生するGIDL電流IGIDL2は約7nAである。
【0030】
半導体製造プロセスの高度化に伴い、トランジスタのサイズは、ますます小さくなり、リーク電流が急激に大きくなる。例えば、アンチヒューズ型OTPメモリセル200のトランジスタのチャネル長が16nm未満である場合、リーク電流の発生の問題はより深刻となる。
【0031】
特許文献1は、リーク電流を低減するとともに遅いビット応答を防ぐことができるワンタイムプログラマブルメモリセル、およびそれを備えるメモリアレイをプログラムする方法を開示している。OTPメモリセルは、選択ゲートトランジスタ、追従ゲートトランジスタ、アンチヒューズバラクタ、およびダミートランジスタを含む。ダミートランジスタのゲート端子を使用して、OTPメモリセルの性能を阻害することなく、任意のバイアス電圧を受けることも、バイアス電圧を受けないことも可能である。また、ダミートランジスタのゲート端子は性能を損なうことなしにフローティング状態にすることができる。
【先行技術文献】
【特許文献】
【0032】
【文献】米国特許出願公開第2017/0117284号
【発明の概要】
【課題を解決するための手段】
【0033】
本発明の実施形態は、セルアレイ構造を提供する。セルアレイ構造は、第1のアンチヒューズ型ワンタイムプログラミングメモリセルを含む。第1のアンチヒューズ型ワンタイムプログラミングメモリセルは、第1の選択素子、第1の追従素子、および第1のアンチヒューズトランジスタを含む。第1の選択素子の第1の端子は、第1のビット線に接続されている。第1の選択素子の第2の端子は、第1のノードに接続されている。第1の選択素子の選択端子は、第1のワード線に接続されている。第1の追従素子の第1の端子は、第1のノードに接続されている。第1の追従素子の第2の端子は、第2のノードに接続されている。第1の追従素子の第1の制御端子は、第1の追従制御線に接続されている。第1のアンチヒューズトランジスタの第1のドレイン/ソース端子は、第2のノードに接続されている。第1のアンチヒューズトランジスタのゲート端子は、第1のアンチヒューズ制御線に接続されている。第1のアンチヒューズトランジスタの第2のドレイン/ソース端子は、フローティング状態である。第1の選択素子は、第1の選択トランジスタおよび第2の選択トランジスタを含む。第1の選択トランジスタの第1のドレイン/ソース端子は、第1のビット線に接続されている。第1の選択トランジスタのゲート端子は、第1のワード線に接続されている。第1の選択トランジスタの第2のドレイン/ソース端子は、第2の選択トランジスタの第1のドレイン/ソース端子に接続されている。第2の選択トランジスタのゲート端子は、第1のワード線に接続されている。第2の選択トランジスタの第2のドレイン/ソース端子は、第1のノードに接続されている。
【0034】
本発明の別の実施形態は、セルアレイ構造を提供する。セルアレイ構造は、第1のアンチヒューズ型ワンタイムプログラミングメモリセルを含む。第1のアンチヒューズ型ワンタイムプログラミングメモリセルは、第1の選択素子、第1の追従素子、および第1のアンチヒューズトランジスタを含む。第1の選択素子の第1の端子は、第1のビット線に接続されている。第1の選択素子の第2の端子は、第1のノードに接続されている。第1の選択素子の選択端子は、第1のワード線に接続されている。第1の追従素子の第1の端子は、第1のノードに接続されている。第1の追従素子の第2の端子は、第2のノードに接続されている。第1の追従素子の第1の制御端子は、第1の追従制御線に接続されている。第1の追従素子の第2の制御端子は、第2の追従制御線に接続されている。第1のアンチヒューズトランジスタの第1のドレイン/ソース端子は、第2のノードに接続されている。第1のアンチヒューズトランジスタのゲート端子は、第1のアンチヒューズ制御線に接続されている。第1のアンチヒューズトランジスタの第2のドレイン/ソース端子は、フローティング状態である。第1の追従素子は、第1の追従トランジスタと第2の追従トランジスタを備える。第1の追従トランジスタの第1のドレイン/ソース端子は、第1のノードに接続されている。第1の追従トランジスタのゲート端子は、第1の追従制御線に接続されている。第1の追従トランジスタの第2のドレイン/ソース端子は、第2の追従トランジスタの第1のドレイン/ソース端子に接続されている。第2の追従トランジスタのゲート端子は、第2の追従制御線に接続されている。第2の追従トランジスタの第2のドレイン/ソース端子は、第2のノードに接続されている。
【0035】
本発明の数多くの目的、特徴、および利点は、本発明の実施形態の詳細な説明を添付の図面と共に読めば容易に明らかになるであろう。しかし、本明細書で採用する図面については、説明を目的とするものであり、限定的なものとしてみなしてはならない。
【図面の簡単な説明】
【0036】
本発明の上記の目的および利点は、当業者にとっては、下記の詳細な説明および添付の図面を検討すれば、さらに容易に明らかとなるであろう。
図1A】(従来技術)従来型のアンチヒューズ型OTPメモリセルを示す概略回路図である。
図1B】(従来技術)図1Aに示す従来型のアンチヒューズ型OTPメモリセルに対してプログラム動作を実行する際に同伴するバイアス電圧を概略的に示す図である。
図1C】(従来技術)従来型のアンチヒューズ型OTPメモリセルにプログラム抑制動作を実行する際に同伴するバイアス電圧を概略的に示す図である。
図2A】(従来技術)別の従来型のアンチヒューズ型OTPメモリセルを示す概略的な回路図である。
図2B】(従来技術)図2Aに示す従来型のアンチヒューズ型OTPメモリセルに対してプログラム動作を実行する際に同伴するバイアス電圧を概略的に示す。
図2C】(従来技術)図2Aに示す従来型のアンチヒューズ型OTPメモリセルに対してプログラム抑制動作を実行する際に同伴するバイアス電圧を概略的に示す。
図2D】(従来技術)従来型のアンチヒューズ型OTPメモリセルにプログラム抑制動作をさせた場合の、制御電圧とリーク電流との間の関係を示したプロット図である。
図3A】本発明の第1の実施形態によるアンチヒューズ型OTPメモリセルを示す概略回路図である。
図3B図3Aに示すアンチヒューズ型OTPメモリセルに対してプログラム動作を実行する際に同伴するバイアス電圧を概略的に示す。
図3C図3Aに示すアンチヒューズ型OTPメモリセルに対してプログラム抑制動作を実行する際に同伴するバイアス電圧を概略的に示す。
図4A】本発明の第2の実施形態によるアンチヒューズ型OTPメモリセルを示す概略回路図である。
図4B図4Aに示すアンチヒューズ型OTPメモリセルに対してプログラム動作を実行する際に同伴するバイアス電圧を概略的に示す。
図4C図4Aに示すアンチヒューズ型OTPメモリセルに対してプログラム抑制動作を実行する際に同伴するバイアス電圧を概略的に示す。
図5】第2の実施形態による複数のアンチヒューズ型OTPメモリセルを有するセルアレイ構造と、その同伴バイアス電圧を示す概略回路図である。
図6A】本発明の第3の実施形態によるアンチヒューズ型OTPメモリセルを示す概略回路図である。
図6B図6Aに示すアンチヒューズ型OTPメモリセルに対してプログラム動作を実行する際に同伴するバイアス電圧を概略的に示す。
図6C図6Aに示すアンチヒューズ型OTPメモリセルに対してプログラム抑制動作を実行する際に同伴するバイアス電圧を概略的に示す。
図7】第3の実施形態による複数のアンチヒューズ型OTPメモリセルを有するセルアレイ構造と、その同伴バイアス電圧を示す概略回路図である。
【発明を実施するための形態】
【0037】
図3Aは、本発明の第1の実施形態によるアンチヒューズ型OTPメモリセルを示す概略回路図である。図3Aに示すように、アンチヒューズ型OTPメモリセル300は、選択素子310と、追従素子320と、アンチヒューズトランジスタMAFを備える。
【0038】
アンチヒューズ型OTPメモリセル300の関連する構成要素間の接続関係について、以下に説明する。選択素子310の第1の端子は、ビット線BLに接続されている。選択素子310の選択端子は、ワード線WLに接続されている。選択素子310の第2の端子は、ノードyに接続されている。追従素子320の第1の端子は、ノードyに接続されている。追従素子320の複数の制御端子は、対応する追従制御線に接続されている。簡潔さのため、追従制御線FL1およびFL2の2つのみを示す。追従素子320の第2の端子は、ノードzに接続されている。アンチヒューズトランジスタMAFの第1のドレイン/ソース端子は、ノードzに接続されている。アンチヒューズトランジスタMAFのゲート端子は、アンチヒューズ制御線AFに接続されている。アンチヒューズトランジスタMAFの第2のドレイン/ソース端子は、フローティング状態である。
【0039】
本実施形態では、選択素子310は、2つの選択トランジスタMS1およびMS2を備え、追従素子320は、2つの追従トランジスタMFL1およびMFL2を備える。選択素子310の関連する構成要素間の接続関係について、以下に説明する。選択トランジスタMS1の第1のドレイン/ソース端子は、ビット線BLに接続されている。選択トランジスタMS1のゲート端子は、ワード線WLに接続されている。選択トランジスタMS1の第2のドレイン/ソース端子は、選択トランジスタMS2の第1のドレイン/ソース端子に接続されている。選択トランジスタMS2のゲート端子は、ワード線WLに接続されている。選択トランジスタMS2の第2のドレイン/ソース端子は、ノードyに接続されている。追従素子320の関連する構成要素間の接続関係について、以下に説明する。追従トランジスタMFL1の第1のドレイン/ソース端子は、ノードyに接続されている。追従トランジスタMFL1のゲート端子は、追従制御線FL1に接続されている。追従トランジスタMFL1の第2のドレイン/ソース端子は、追従トランジスタMFL2の第1のドレイン/ソース端子に接続されている。追従トランジスタMFL2のゲート端子は、追従制御線FL2に接続されている。追従トランジスタMFL2の第2のドレイン/ソース端子は、ノードzに接続されている。
【0040】
アンチヒューズトランジスタMAFの第2のドレイン/ソース端子がフローティング状態であるため、アンチヒューズトランジスタMAFはコンデンサとみなすことができる。さらに、アンチヒューズ型OTPメモリセル300は、4つのトランジスタと1つのコンデンサを含んでいることから、アンチヒューズ型OTPメモリセル300は、4T1Cセルとも呼ぶことができる。プログラム動作またはプログラム抑制動作は、アンチヒューズ型OTPメモリセル300に対して選択的に実行することができる。2つの選択トランジスタMS1およびMS2は、プログラム動作を実行するか、プログラム抑制動作を実行するかに応じてオンオフするものとする。2つの追従トランジスタMFL1およびMFL2は、プログラム動作およびプログラム抑制動作において常に導通状態でオンとするものとする。プログラム動作またはプログラム抑制動作を実行するためのバイアス電圧について以下に説明する。一実施形態では、アンチヒューズ型OTPメモリセル300のトランジスタのチャネル長は16nmである。
【0041】
図3Bは、図3Aに示す第1の実施形態の従来型のアンチヒューズ型OTPメモリセルに対してプログラム動作を実行する際に同伴するバイアス電圧を概略的に示す。図3Cは、図3Aに示す第1の実施形態の従来型のアンチヒューズ型OTPメモリセルに対してプログラム抑制動作を実行する際に同伴するバイアス電圧を概略的に示す。
【0042】
図3Bを参照されたい。プログラム動作が実行されると、ビット線BLには接地電圧(0V)が入力され、アンチヒューズ制御線AFには、プログラム電圧VPPが入力され、ワード線WLにはオン電圧VONが入力され、追従制御線FL1には、第1の制御電圧VFL1が入力され、追従制御線FL2には、第2の制御電圧VFL2が入力される。例えば、プログラム電圧VPPは5Vであり、オン電圧VONは1Vであり、第1の制御電圧VFL1は1.5Vであり、第2の制御電圧VFL2は2Vである。オン電圧VONに呼応して、2つの選択トランジスタMS1およびMS2をオンにすることができる。すなわち、オン電圧VONに呼応して、選択素子310をオンにすることができる。2つの制御電圧VFL1およびVFL2に呼応して、追従トランジスタMFL1およびMFL2は、それぞれ、導通状態となるように制御される。すなわち、追従素子320は、導通状態にある。その結果、ノードyとノードzの間の領域は導通している。本実施形態において、プログラム電圧VPPは、第2の制御電圧VFL2より高く、第2の制御電圧VFL2は第1の制御電圧VFL1以上であり、第1の制御電圧VFL1は、オン電圧VONより高い。
【0043】
選択素子310がオンになり、追従素子320が導通状態になると、ビット線BLの接地電圧(0V)がアンチヒューズトランジスタMAFの第1のドレイン/ソース端子に伝達される。その結果、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の電圧ストレスは、プログラム電圧VPPと等しくなる。この状況下で、アンチヒューズトランジスタMAFのゲート酸化膜が破れ、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の領域は低い抵抗値を有するようになる。すなわち、アンチヒューズ型OTPメモリセル300は、低抵抗記憶状態になる。
【0044】
図3Cを参照されたい。プログラム抑制動作が実行されると、ビット線BLには接地電圧(0V)が入力され、アンチヒューズ制御線AFには、プログラム電圧VPPが入力され、ワード線WLにはオフ電圧VOFFが入力され、追従制御線FL1には、第1の制御電圧VFL1が入力され、追従制御線FL2には、第2の制御電圧VFL2が入力される。例えば、プログラム電圧VPPは5Vであり、オフ電圧VOFFは0Vであり、第1の制御電圧VFL1は1.5Vであり、第2の制御電圧VFL2は2Vである。オフ電圧VOFFに呼応して、2つの選択トランジスタMS1およびMS2がオフにされる。すなわち、オフ電圧VOFFに呼応して、選択素子310をオフにすることができる。
【0045】
選択素子310がオフとなり、追従素子320が導通状態である(2つの追従トランジスタMFL1およびMFL2が導通状態にある)と、ビット線BLの接地電圧(0V)をアンチヒューズトランジスタMAFの第1のドレイン/ソース端子に伝達できなくなる。その結果、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の電圧ストレスは、非常に低くなる。この状況下では、アンチヒューズトランジスタMAFのゲート酸化膜が破れることはなく、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の領域は高い抵抗値に維持される。すなわち、アンチヒューズ型OTPメモリセル300は、高抵抗記憶状態になる。
【0046】
再度図3Cを参照されたい。プログラム抑制動作が実行されると、選択素子310がオフになる。一方、ノードyの電圧は、Vy=(VFL1-VtFL1)のように表され、選択素子310がリーク電流を発生させる。例えば、リーク電流は、パンチ電流IPunchおよびゲート誘導ドレインリーク(GIDL)電流IGIDL1を含んでいる。さらに、ノードzの電圧は、Vz=(VPP-VtAF)のように表され、追従素子320の追従トランジスタMFL2はリーク電流、例えば、ゲート誘導ドレインリーク(GIDL)電流IGIDL2を発生させる。例えば、VtFL1は、追従トランジスタMFL1の閾値電圧(例えば約0.7V)であり、VtAFは、アンチヒューズトランジスタMAFの閾値電圧である(例えば、約1V)。
【0047】
上記のように、第1の制御電圧VFL1の大きさを調整することによって、ノードyの電圧Vyをさらに調整することができる。その結果、パンチ電流IPunchおよびゲート誘導ドレインリーク電流IGIDL1をさらに調整することができる。例えば、第1の制御電圧VFL1が1.5Vの場合、ノードyの電圧Vyは、約0.8V(すなわち1.5V-0.7V=0.8V)である。この状況下では、選択素子310は、パンチ電流IPunchをほとんど発生させず、ゲート誘導ドレインリーク電流IGIDL1は非常に低い(例えば約1nA)。
【0048】
同様に、第2の制御電圧VFL2の大きさを調整することによって、追従トランジスタMFL2の第2のドレイン/ソース端子(すなわちノードz)と追従トランジスタMFL2のゲート端子との間の電圧差をさらに調整することができる。その結果、ゲート誘導ドレインリーク電流IGIDL2をさらに調整することができる。例えば、第2の制御電圧VFL2が2Vの場合、ノードzの電圧Vは約4V(すなわち、5V-1V=4V)であり、追従トランジスタMFL2の第2のドレイン/ソース端子と追従トランジスタMFL2のゲート端子の間の電圧差は約2V(すなわち4V-2V=2V)である。この状況下では、ゲート誘導ドレインリーク電流IGIDL2は非常に低い(例えば、約3nA)。
【0049】
本実施形態では、選択素子310は、2つの選択トランジスタMS1およびMS2を含む。直列接続された選択トランジスタMS1およびMS2は、選択素子310の有効チャネル長を長くとることができるので、パンチ電流IPunchを減少させることができる。
【0050】
さらに、半導体製造プロセスのばらつきにより、選択素子310には、オフ電圧VOFFが入力される場合があるが、完全にオフにはできず、リーク電流が増加することになる。選択素子310が2つの直列接続された選択トランジスタMS1およびMS2を含むため、選択トランジスタMS1およびMS2のいずれか一方にオフ電圧VOFFが入力されて完全にオフとなる限り、選択素子310は、完全にオフとなって、リーク電流路を遮断することができる。すなわち、プログラム抑制動作が実行されると、アンチヒューズ型OTPメモリセル300のリーク電流を減少させることができる。
【0051】
第1の実施形態では、選択素子310および追従素子320の各々は、2つの直列接続されたトランジスタを備える。なお、本発明の教示を維持しつつ、多くの修正および変更を加えることができるものとする。例えば、トランジスタのチャネル長が短い場合、選択素子310または追従素子320は、少なくとも2つの直列接続されたトランジスタを備えてもよい。例えば、アンチヒューズ型OTPメモリセルの変形例では、選択素子は、3つのトランジスタを備え、追従素子は、2つのトランジスタを備える。選択素子の3つのトランジスタは、ビット線BLとノードyの間で直列に接続されている。追従素子の3つのトランジスタは、ノードyとノードzの間で直列に接続される。その結果、このアンチヒューズ型OTPメモリセルは5T1Cセルと呼ぶことができる。選択素子の3つのトランジスタのゲート端子は、ワード線に接続されている。追従素子の2つのトランジスタのゲート端子は、それぞれ、2つの異なる追従制御線に接続されている。
【0052】
別の実施形態では、選択素子は、2つの選択トランジスタを備え、追従素子は、3つの追従トランジスタを備える。選択素子の2つの選択トランジスタは、ビット線BLとノードyの間で直列に接続されている。追従素子の3つの追従トランジスタは、ノードyとノードzの間で直列に接続される。その結果、このアンチヒューズ型OTPメモリセルは5T1Cセルと呼ぶことができる。選択素子の2つのトランジスタのゲート端子は、ワード線に接続されている。追従素子の3つのトランジスタのゲート端子は、それぞれ、3つの異なる追従制御線に接続されている。
【0053】
別の実施形態では、選択素子は、3つの選択トランジスタを備え、追従素子は、3つの追従トランジスタを備える。選択素子の3つの選択トランジスタは、ビット線BLとノードyの間で直列に接続されている。追従素子の3つの追従トランジスタは、ノードyとノードzの間で直列に接続される。その結果、このアンチヒューズ型OTPメモリセルは6T1Cセルと呼ぶことができる。選択素子の3つのトランジスタのゲート端子は、ワード線に接続されている。追従素子の3つのトランジスタのゲート端子は、それぞれ、3つの異なる追従制御線に接続されている。
【0054】
アンチヒューズ型OTPメモリセルのリーク電流が許容範囲内であれば、3T1Cセル構成のアンチヒューズ型OTPメモリセルも実現可能である。以下、いくつかの例を説明する。
【0055】
図4Aは、本発明の第2の実施形態によるアンチヒューズ型OTPメモリセルを示す概略回路図である。図4Aに示すように、アンチヒューズ型OTPメモリセル400は、選択素子410、追従素子420、およびアンチヒューズトランジスタMAFを備える。
【0056】
アンチヒューズ型OTPメモリセル400の関連する構成要素間の接続関係について、以下に説明する。選択素子410の第1の端子は、ビット線BLに接続されている。選択素子410の選択端子は、ワード線WLに接続されている。選択素子410の第2の端子は、ノードyに接続されている。追従素子420の第1の端子は、ノードyに接続されている。追従素子420の制御端子は、対応する追従制御線FL1に接続されている。追従素子420の第2の端子は、ノードzに接続されている。アンチヒューズトランジスタMAFの第1のドレイン/ソース端子は、ノードzに接続されている。アンチヒューズトランジスタMAFのゲート端子は、アンチヒューズ制御線AFに接続されている。アンチヒューズトランジスタMAFの第2のドレイン/ソース端子は、フローティング状態である。
【0057】
本実施形態では、選択素子410は、2つの選択トランジスタMS1およびMS2を備え、追従素子420は、追従トランジスタMFL1を備える。選択トランジスタ410の関連する構成要素間の接続関係について、以下に説明する。選択トランジスタMS1の第1のドレイン/ソース端子は、ビット線BLに接続されている。選択トランジスタMS1のゲート端子は、ワード線WLに接続されている。選択トランジスタMS1の第2のドレイン/ソース端子は、選択トランジスタMS2の第1のドレイン/ソース端子に接続されている。選択トランジスタMS2のゲート端子は、ワード線WLに接続されている。選択トランジスタMS2の第2の端子は、ノードyに接続されている。追従素子420の関連する構成要素間の接続関係について、以下に説明する。追従トランジスタMFL1の第1のドレイン/ソース端子は、ノードyに接続されている。追従トランジスタMFL1のゲート端子は、追従制御線FL1に接続されている。追従トランジスタMFL1の第2のドレイン/ソース端子は、ノードzに接続されている。
【0058】
アンチヒューズトランジスタMAFの第2のドレイン/ソース端子がフローティング状態であるため、アンチヒューズトランジスタMAFはコンデンサとみなすことができる。さらに、アンチヒューズ型OTPメモリセル400は、3つのトランジスタと1つのコンデンサを含んでいることから、アンチヒューズ型OTPメモリセル400は、3T1Cセルとも呼ぶことができる。
【0059】
図4Bは、図4Aに示すアンチヒューズ型OTPメモリセルに対してプログラム動作を実行する際に同伴するバイアス電圧を概略的に示す。図4Cは、図4Aに示すアンチヒューズ型OTPメモリセルに対してプログラム抑制動作を実行する際に同伴するバイアス電圧を概略的に示す。
【0060】
図4Bを参照されたい。プログラム動作が実行されると、ビット線BLには接地電圧(0V)が入力され、アンチヒューズ制御線AFには、プログラム電圧VPPが入力され、ワード線WLにはオン電圧VONが入力され、追従制御線FL1には、第1の制御電圧VFL1が入力される。例えば、プログラム電圧VPPは5Vであり、オン電圧VONは1.2Vであり、第1の制御電圧VFL1は2Vである。オン電圧VONに呼応して、2つの選択トランジスタMS1およびMS2がオンになる。すなわち、オン電圧VONに呼応して、選択素子410がオンになる。第1の制御電圧VFL1に応答して、追従トランジスタMFL1は導通状態となるように制御される。すなわち、追従素子420は、導通状態にある。その結果、ノードyとノードzの間の領域は導通している。本実施形態において、プログラム電圧VPPは、第1の制御電圧VFL1より高く、第1の制御電圧VFL1は、オン電圧VONより高い。
【0061】
選択素子410がオンになり、追従素子420が導通状態になると、ビット線BLの接地電圧(0V)がアンチヒューズトランジスタMAFの第1のドレイン/ソース端子に伝達される。その結果、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の電圧ストレスは、プログラム電圧VPPと等しくなる。この状況下で、アンチヒューズトランジスタMAFのゲート酸化膜が破れ、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子MAFとの間の領域は低い抵抗値を有するようになる。すなわち、アンチヒューズ型OTPメモリセル400は、低抵抗記憶状態になる。
【0062】
図4Cを参照されたい。プログラム抑制動作が実行されると、ビット線BLには接地電圧(0V)が入力され、アンチヒューズ制御線AFには、プログラム電圧VPPが入力され、ワード線WLにはオフ電圧VOFFが入力され、追従制御線FL1には、第1の制御電圧VFL1が入力される。例えば、プログラム電圧VPPは5Vであり、オフ電圧VOFFは0Vであり、第1の制御電圧VFL1は2Vである。オフ電圧VOFFに呼応して、2つの選択トランジスタMS1およびMS2がオフにされる。すなわち、オフ電圧VOFFに呼応して、選択素子410がオフになる。
【0063】
選択素子410がオフになり、追従素子420が導通状態にあると、ビット線BLの接地電圧(0V)がアンチヒューズトランジスタMAFの第1のドレイン/ソース端子に伝達できなくなる。その結果、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の電圧ストレスは、非常に低くなる。この状況下では、アンチヒューズトランジスタMAFのゲート酸化膜が破れることはなく、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の領域は高い抵抗値に維持される。すなわち、アンチヒューズ型OTPメモリセル400は、高抵抗記憶状態になる。
【0064】
再び図4Cを参照されたい。プログラム抑制動作が実行されると、選択素子410がオフになる。一方、ノードyの電圧は、Vy=(VFL1-VtFL1)のように表され、選択素子410がリーク電流を発生させる。例えば、リーク電流は、パンチ電流IPunchおよびゲート誘導ドレインリーク(GIDL)電流IGIDL1を含んでいる。さらに、ノードzの電圧は、Vz=(VPP-VtAF)のように表され、追従素子420の追従トランジスタMFL2はリーク電流、例えば、ゲート誘導ドレインリーク(GIDL)電流IGIDL2を発生させる。例えば、VtFL1は、追従トランジスタMFL1の閾値電圧(例えば約0.7V)であり、VtAFは、アンチヒューズトランジスタMAFの閾値電圧である(例えば、約1V)。
【0065】
上記のように、第1の制御電圧VFL1を調整することによって、ノードyの電圧Vyをさらに調整することができる。その結果、パンチ電流IPunchおよびゲート誘導ドレインリーク電流IGIDL1がさらに調整される。例えば、第1の制御電圧VFL1が2Vの場合、ノードyの電圧Vyは、約1.3V(すなわち2V-0.7V=1.3V)である。この状況下では、パンチ電流IPunchは約50pAであり、ゲート誘導ドレインリーク電流IGIDL1は約7nAである。
【0066】
同様に、第1の制御電圧VFL1を調整することによって、追従トランジスタMFL1の第2のドレイン/ソース端子(すなわちノードz)と追従トランジスタMFL1のゲート端子の間の電圧差をさらに調整することができる。その結果、ゲート誘導ドレインリーク電流IGIDL2をさらに調整することができる。例えば、同様に、第1の制御電圧VFL1が2Vの場合、ノードzの電圧Vは約4V(すなわち、5V-1V=4V)であり、追従トランジスタMFL1の第2のドレイン/ソース端子と追従トランジスタMFL1のゲート端子の間の電圧差は約2V(すなわち4V-2V=2V)である。この状況下では、ゲート誘導ドレインリーク電流IGIDL2は非常に低い(例えば、約3nA)。
【0067】
図5は、第2の実施形態による複数のアンチヒューズ型OTPメモリセルを有するセルアレイ構造と、その同伴バイアス電圧を示す概略回路図である。セルアレイ構造は、m×n個のアンチヒューズ型OTPメモリセルを備え、mおよびnは正の整数である。例示すると、本実施形態のセルアレイ構造450は、2×2個のアンチヒューズ型OTPメモリセルc11~c22を備える。アンチヒューズ型OTPメモリセルc11~c22の各々が、図4Aに示す構造を有する。例えば、アンチヒューズ型OTPメモリセルc11は、選択素子451、追従素子452、およびアンチヒューズトランジスタMAFを備える。
【0068】
図5のセルアレイ構造450を参照されたい。1行目の2つのアンチヒューズ型OTPメモリセルc11~c12は、共に、第1のワード線WL1、第1の追従制御線FL1、および第1のアンチヒューズ制御線AF1に接続されている。さらに、1行目の2つのアンチヒューズ型OTPメモリセルc11~c12は、それぞれ、第1のビット線BL1および第2のビット線BL2に接続されている。2行目の2つのアンチヒューズ型OTPメモリセルc21~c22は、共に、第2のワード線WL2、第2の追従制御線FL2、および第2のアンチヒューズ制御線AF2に接続されている。さらに、2行目の2つのアンチヒューズ型OTPメモリセルc21~c22は、それぞれ、第1のビット線BL1および第2のビット線BL2に接続されている。
【0069】
再度図5を参照されたい。アンチヒューズ制御線AF1およびAF2には、プログラム電圧VPPが入力され、追従制御線FL1およびFL2には、第1の制御電圧VFL1が入力され、第1のビット線BL1には、接地電圧(0V)が入力され、第2のビット線BL2には、抑制電圧VINHが入力され、第1のワード線WL1には、オン電圧VONが入力され、第2のワード線WL2には、オフ電圧VOFFが入力される。例えば、プログラム電圧VPPは5Vであり、第1の制御電圧VFL1は2Vであり、オン電圧VONは1.2Vであり、オフ電圧VOFFは0Vであり、抑制電圧VINHは1.2Vである。
【0070】
その結果、第1のワード線WL1に接続された1行目は選択行となり、第2のワード線WL2に接続された2行目は非選択行となる。さらに、2行目の2つのアンチヒューズ型OTPメモリセルc21~c22は非選択セルとなる。さらに、第1のビット線BL1には、接地電圧(0V)が入力され、第2のビット線BL2には、抑制電圧VINHが入力される。その結果、アンチヒューズ型OTPメモリセルc11は、選択セルとなり、アンチヒューズ型OTPメモリセルc12は、非選択セルとなる。さらに、セルアレイ構造450では、選択されたセルc11がプログラム動作を受け、非選択セルc12は抑制動作を受ける。
【0071】
図6Aは、本発明の第3の実施形態によるアンチヒューズ型OTPメモリセルを示す概略回路図である。図6Aに示すように、アンチヒューズ型OTPメモリセル500は、選択素子510、追従素子520、およびアンチヒューズトランジスタMAFを備える。
【0072】
アンチヒューズ型OTPメモリセル500の関連する構成要素間の接続関係について、以下に説明する。選択素子510の第1の端子は、ビット線BLに接続されている。選択素子510の選択端子は、ワード線WLに接続されている。選択素子510の第2の端子は、ノードyに接続されている。追従素子520の第1の端子は、ノードyに接続されている。追従素子520の複数の制御端子は、対応する追従制御線に接続されている。簡潔さのため、追従制御線FL1およびFL2の2つのみを示す。追従素子520の第2の端子は、ノードzに接続されている。アンチヒューズトランジスタMAFの第1のドレイン/ソース端子は、ノードzに接続されている。アンチヒューズトランジスタMAFのゲート端子は、アンチヒューズ制御線AFに接続されている。アンチヒューズトランジスタMAFの第2のドレイン/ソース端子は、フローティング状態である。
【0073】
本実施形態では、選択素子510は、選択トランジスタMS1を備え、追従素子520は、2つの追従トランジスタMFL1およびMFL2を備える。選択トランジスタ510の関連する構成要素間の接続関係について、以下に説明する。選択トランジスタMS1の第1のドレイン/ソース端子は、ビット線BLに接続されている。選択トランジスタMS1のゲート端子は、ワード線WLに接続されている。選択トランジスタMS1の第2のドレイン/ソース端子は、ノードyに接続されている。追従素子520の関連する構成要素間の接続関係について、以下に説明する。追従トランジスタMFL1の第1のドレイン/ソース端子は、ノードyに接続されている。追従トランジスタMFL1のゲート端子は、追従制御線FL1に接続されている。追従トランジスタMFL1の第2のドレイン/ソース端子は、追従トランジスタMFL2の第1のドレイン/ソース端子に接続されている。追従トランジスタMFL2のゲート端子は、追従制御線FL2に接続されている。追従トランジスタMFL2の第2のドレイン/ソース端子は、ノードzに接続されている。
【0074】
アンチヒューズトランジスタMAFの第2のドレイン/ソース端子がフローティング状態であるため、アンチヒューズトランジスタMAFはコンデンサとみなすことができる。さらに、アンチヒューズ型OTPメモリセル500は、3つのトランジスタと1つのコンデンサを含んでいることから、アンチヒューズ型OTPメモリセル500は、3T1Cセルとも呼ぶことができる。
【0075】
図6Bは、図6Aに示すアンチヒューズ型OTPメモリセルに対してプログラム動作を実行する際に同伴するバイアス電圧を概略的に示す。図6Cは、図6Aに示すアンチヒューズ型OTPメモリセルに対してプログラム抑制動作を実行する際に同伴するバイアス電圧を概略的に示す。
【0076】
図6Bを参照されたい。プログラム動作が実行されると、ビット線BLには接地電圧(0V)が入力され、アンチヒューズ制御線AFには、プログラム電圧VPPが入力され、ワード線WLにはオン電圧VONが入力され、第1の追従制御線FL1には、第1の制御電圧VFL1が入力され、第2の追従制御線FL2には、第2の制御電圧VFL2が入力される。例えば、プログラム電圧VPPは5Vであり、オン電圧VONは1Vであり、第1の制御電圧VFL1は1.5Vであり、第2の制御電圧VFL2は2Vである。オン電圧VONに呼応して、選択トランジスタMS1がオンになる。すなわち、オン電圧VONに呼応して、選択素子510がオンになる。第1の制御電圧VFL1および第2の制御電圧VFL2に呼応して、追従トランジスタMFL1およびMFL2は、導通状態となるように制御される。すなわち、追従素子520は、導通状態にある。その結果、ノードyとノードzの間の領域は導通している。本実施形態において、プログラム電圧VPPは、第2の制御電圧VFL2より高く、第2の制御電圧VFL2は第1の制御電圧VFL1以上であり、第1の制御電圧VFL1は、オン電圧VONより高い。
【0077】
選択素子510がオンになり、追従素子520が導通状態になると、ビット線BLの接地電圧(0V)がアンチヒューズトランジスタMAFの第1のドレイン/ソース端子に伝達される。その結果、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の電圧ストレスは、プログラム電圧VPPと等しくなる。この状況下で、アンチヒューズトランジスタMAFのゲート酸化膜が破れ、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の領域は低い抵抗値を有するようになる。すなわち、アンチヒューズ型OTPメモリセル500は、低抵抗記憶状態になる。
【0078】
図6Cを参照されたい。プログラム抑制動作が実行されると、ビット線BLには接地電圧(0V)が入力され、アンチヒューズ制御線AFには、プログラム電圧VPPが入力され、ワード線WLにはオフ電圧VOFFが入力され、第1の追従制御線FL1には、第1の制御電圧VFL1が入力され、第2の追従制御線FL2には、第2の制御電圧VFL2が入力される。例えば、プログラム電圧VPPは5Vであり、オフ電圧VOFFは0Vであり、第1の制御電圧VFL1は1.5Vであり、第2の制御電圧VFL2は2Vである。オフ電圧VOFFに呼応して、2つの選択トランジスタMS1およびMS2がオフにされる。すなわち、オフ電圧VOFFに呼応して、選択素子510がオフになる。
【0079】
選択素子510がオフになり、追従素子520が導通状態にあると、ビット線BLの接地電圧(0V)がアンチヒューズトランジスタMAFの第1のドレイン/ソース端子に伝達できなくなる。その結果、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の電圧ストレスは、非常に低くなる。この状況下では、アンチヒューズトランジスタMAFのゲート酸化膜が破れることはなく、アンチヒューズトランジスタMAFのゲート端子と第1のドレイン/ソース端子との間の領域は高い抵抗値に維持される。すなわち、アンチヒューズ型OTPメモリセル500は、高抵抗記憶状態になる。
【0080】
再度図6Cを参照されたい。プログラム抑制動作が実行されると、選択素子510がオフになる。一方、ノードyの電圧は、Vy=(VFL1-VtFL1)のように表され、選択素子510がリーク電流を発生させる。例えば、リーク電流は、パンチ電流IPunchおよびゲート誘導ドレインリーク(GIDL)電流IGIDL1を含んでいる。さらに、ノードzの電圧は、Vz=(VPP-VtAF)のように表され、追従素子520の追従トランジスタMFL2はリーク電流、例えば、ゲート誘導ドレインリーク(GIDL)電流IGIDL2を発生させる。例えば、VtFL1は、追従トランジスタMFL1の閾値電圧(例えば約0.7V)であり、VtAFは、アンチヒューズトランジスタMAFの閾値電圧である(例えば、約1V)。
【0081】
上記のように、第1の制御電圧VLF1を調整することによって、ノードyの電圧Vyをさらに調整することができる。その結果、パンチ電流IPunchおよびゲート誘導ドレインリーク電流IGIDL1がさらに調整される。例えば、第1の制御電圧VFL1が1.5Vの場合、ノードyの電圧Vyは、約0.8V(すなわち1.5V-0.7V=0.8V)である。この状況下では、選択素子510は、パンチ電流IPunchをほとんど発生させることができず、ゲート誘導ドレインリーク電流IGIDL1は非常に低い(例えば約1nA)。
【0082】
同様に、第2の制御電圧VFL2の大きさを調整することによって、追従トランジスタMFL2の第2のドレイン/ソース端子(すなわちノードz)と追従トランジスタMFL2のゲート端子との間の電圧差をさらに調整することができる。その結果、ゲート誘導ドレインリーク電流IGIDL2をさらに調整することができる。例えば、第2の制御電圧VFL2が2Vの場合、ノードzの電圧Vは約4V(すなわち、5V-1V=4V)であり、追従トランジスタMFL2の第2のドレイン/ソース端子と追従トランジスタMFL2のゲート端子の間の電圧差は約2V(すなわち4V-2V=2V)である。この状況下では、ゲート誘導ドレインリーク電流IGIDL2は非常に低い(例えば、約3nA)。
【0083】
図7は、第3の実施形態による複数のアンチヒューズ型OTPメモリセルを有するセルアレイ構造と、その同伴バイアス電圧を示す概略回路図である。セルアレイ構造は、m×n個のアンチヒューズ型OTPメモリセルを備え、mおよびnは正の整数である。例示すると、本実施形態のセルアレイ構造550は、2×2個のアンチヒューズ型OTPメモリセルc11~c22を備える。アンチヒューズ型OTPメモリセルc11~c22の各々が、図6Aに示す構造を有する。例えば、アンチヒューズ型OTPメモリセルc11は、選択素子551、追従素子552、およびアンチヒューズトランジスタMAFを備える。
【0084】
図7のセルアレイ構造550を参照されたい。1行目の2つのアンチヒューズ型OTPメモリセルc11~c12は、共に、第1のワード線WL1、第1の追従制御線FL1、第2の追従制御線FL2、および第1のアンチヒューズ制御線AF1に接続されている。さらに、1行目の2つのアンチヒューズ型OTPメモリセルc11~c12は、それぞれ、第1のビット線BL1および第2のビット線BL2に接続されている。2行目の2つのアンチヒューズ型OTPメモリセルc21~c22は、共に、第2のワード線WL2、第3の追従制御線FL3、第4の追従制御線FL4、および第2のアンチヒューズ制御線AF2に接続されている。さらに、2行目の2つのアンチヒューズ型OTPメモリセルc21~c22は、それぞれ、第1のビット線BL1および第2のビット線BL2に接続されている。
【0085】
再度図7を参照されたい。アンチヒューズ制御線AF1およびAF2には、プログラム電圧VPPが入力され、追従制御線FL1およびFL3には、第1の制御電圧VFL1が入力され、追従制御線FL2およびFL4には、第2の制御電圧VFL2が入力され、第1のビット線BL1には、接地電圧(0V)が入力され、第2のビット線BL2には、抑制電圧VINHが入力され、第1のワード線WL1には、オン電圧VONが入力され、第2のワード線WL2には、オフ電圧VOFFが入力される。例えば、プログラム電圧VPPは5Vであり、第1の制御電圧VFL1は1.5Vであり、第2の制御電圧VFL2は2Vであり、オン電圧VONは1Vであり、オフ電圧VOFFは0Vであり、抑制電圧VINHは1.2Vである。
【0086】
その結果、第1のワード線WL1に接続された1行目は選択行となり、第2のワード線WL2に接続された2行目は非選択行となる。さらに、2行目の2つのアンチヒューズ型OTPメモリセルc21~c22は非選択セルとなる。さらに、第1のビット線BL1には、接地電圧(0V)が入力され、第2のビット線BL2には、抑制電圧VINHが入力される。その結果、アンチヒューズ型OTPメモリセルc11は、選択セルとなり、アンチヒューズ型OTPメモリセルc12は、非選択セルとなる。さらに、セルアレイ構造550の中の選択セルc11は、プログラム動作を受け、非選択セルc12は抑制動作を受ける。
【0087】
同様に、第1の実施形態の複数のアンチヒューズ型OTPメモリセルはセルアレイ構造として組み合わせることができる。セルアレイ構造に適切なバイアス電圧を与えることによって、プログラム動作およびプログラム抑制動作をセルアレイ構造のメモリセル上で選択的に実行することができる。なお、プログラム動作またはプログラム抑制動作を本発明のアンチヒューズ型OTPメモリセルで実行するためのバイアス電圧は特に限定されない。すなわち、プログラム動作またはプログラム抑制動作をアンチヒューズ型OTPメモリセルで実行するためのバイアス電圧は、実用上の要求に応じて変化させることができる。
【0088】
本発明は、現在のところ、何が最も実用的で好ましい実施形態であると考えられるかについて説明してきたが、本発明は、開示された実施形態に限定されるものではないことは理解できよう。逆に、本発明は、添付の特許請求の範囲の精神と範囲に含まれる様々な変形例や類似した配置を含むことを意図しており、特許請求項には、すべてのそのような変形例や類似の構造を包含するように最も広い解釈が与えられる。
【符号の説明】
【0089】
AF アンチヒューズ制御線
BL ビット線
FL 追従制御線
FL1、FL2 追従制御線
Punch パンチ電流
FL 追従トランジスタ
AF アンチヒューズトランジスタ
選択トランジスタ
FL 制御電圧
OFF オフ電圧
ON オン電圧
PP プログラム電圧
tAF アンチヒューズトランジスタMAFの閾値電圧
WL ワード線
z ノード
y ノード
320、420、520、552 追従素子
310、410、510、551 選択素子
100、200、300、400、c11~c22 アンチヒューズ型OTPメモリセル
550 セルアレイ構造
図1A
図1B
図1C
図2A
図2B
図2C
図2D
図3A
図3B
図3C
図4A
図4B
図4C
図5
図6A
図6B
図6C
図7