特許 7294385 半導体増幅素子及び半導体増幅装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-06-12

(45)【発行日】2023-06-20

(54)【発明の名称】半導体増幅素子及び半導体増幅装置

(51)【国際特許分類】

   H03F 1/02 20060101AFI20230613BHJP

   H03F 3/68 20060101ALI20230613BHJP

   H03F 1/30 20060101ALI20230613BHJP

   H03F 3/60 20060101ALI20230613BHJP

【ＦＩ】

H03F1/02 188

H03F3/68 220

H03F1/30 210

H03F3/60

【請求項の数】 9

(21)【出願番号】P 2021180948

(22)【出願日】2021-11-05

(62)【分割の表示】P 2017218488の分割

【原出願日】2017-11-13

(65)【公開番号】P2022010090

(43)【公開日】2022-01-14

【審査請求日】2021-11-22

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100136722

【弁理士】

【氏名又は名称】▲高▼木 邦夫

(74)【代理人】

【識別番号】100174399

【弁理士】

【氏名又は名称】寺澤 正太郎

(72)【発明者】

【氏名】田能村 昌宏

【審査官】▲高▼橋 徳浩

(56)【参考文献】

【文献】特開２００５－３０３７７１（ＪＰ，Ａ）

【文献】特開２００８－１６７３００（ＪＰ，Ａ）

【文献】特開２０１２－０２８８８０（ＪＰ，Ａ）

【文献】特表２０１２－５００５８３（ＪＰ，Ａ）

【文献】特表２０１３－５３３７１３（ＪＰ，Ａ）

【文献】国際公開第２０１１／０３９７９２（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ１／００－Ｈ０３Ｆ３／７２

Ｈ０３Ｆ７／００－Ｈ０３Ｆ７／０６

(57)【特許請求の範囲】

【請求項1】

ドハティ型の増幅動作を行う半導体増幅素子であって、
キャリア増幅器としての複数の第１のトランジスタと、
ピーク増幅器としての複数の第２のトランジスタと、
信号入力端と、
信号出力端と、
第１の方向において互いに対向する第１及び第２の辺、並びに前記第１の方向と交差する第２の方向において互いに対向する第３及び第４の辺を有する配線層と、
を備え、
前記配線層は、
前記信号入力端から延びる第１入力線路、並びに前記第１入力線路からそれぞれ前記第１及び第２の辺側に分岐された第２入力線路及び第３入力線路を含み、前記第２入力線路が前記複数の第１のトランジスタの制御端子に接続され、前記第３入力線路が前記複数の第２のトランジスタの制御端子に接続され、前記第３の辺寄りに配置された信号入力配線と、
前記複数の第１のトランジスタの電流出力端子から延びる第１出力線路、前記複数の第２のトランジスタの電流出力端子から延びる第２出力線路、並びに第１出力線路及び第２出力線路を結合して前記信号出力端へ延びる第３出力線路を含み、前記第４の辺寄りに配置された信号出力配線と、
を含み、
前記複数の第１のトランジスタと前記複数の第２のトランジスタとは、共通の半導体基板において交互に配置されるとともに、前記信号入力端と前記信号出力端とを結ぶ線と交差する前記第１の方向に沿って並んでおり、
前記信号入力端はＲＦ信号を入力し、前記信号出力端は当該半導体増幅素子による増幅後の前記ＲＦ信号を出力し、
前記第２入力線路と前記第３入力線路との線路長差、及び前記第１出力線路と前記第２出力線路との線路長差が、入力信号の周期の１／４であり、
前記第２入力線路は、前記第１の辺側にＵ字状に張り出した部分を含み、
前記第３入力線路は、前記第３の辺側にＵ字状に張り出した部分と、前記第２の辺側にＵ字状に張り出し、前記第３入力線路の他の部分よりも線幅が広い部分とを含み、
各第１のトランジスタは、一対のソース電極と、一対の前記ソース電極の間に挟まれたドレイン電極と、前記ソース電極と前記ドレイン電極との間に挟まれた一対のゲート電極とを有し、
各第２のトランジスタは、一対のソース電極と、一対の前記ソース電極の間に挟まれたドレイン電極と、前記ソース電極と前記ドレイン電極との間に挟まれた一対のゲート電極とを有し、
互いに隣接する前記第１及び第２のトランジスタにおいて、前記第１のトランジスタの前記一対のソース電極の一方と、前記第２のトランジスタの前記一対のソース電極の一方とが互いに一体化されている、半導体増幅素子。

【請求項2】

前記第２入力線路及び前記第３入力線路のうち一方の線路の少なくとも一部が他方の線路とは異なる層に設けられることにより、前記第２入力線路と前記第３入力線路とが立体的に交差している、請求項１に記載の半導体増幅素子。

【請求項3】

前記第１出力線路及び前記第２出力線路のうち一方の線路の少なくとも一部が他方の線路とは異なる層に設けられることにより、前記第１出力線路と前記第２出力線路とが立体的に交差している、請求項１に記載の半導体増幅素子。

【請求項4】

前記少なくとも一部が設けられる層と、前記他方の線路が設けられる層との間に設けられた基準電位層を更に備える、請求項２または請求項３に記載の半導体増幅素子。

【請求項5】

前記第１のトランジスタの並び方向と交差する方向における前記複数の第１のトランジスタの位置と、前記並び方向と交差する方向における前記複数の第２のトランジスタの位置とが互いに揃っている、請求項１から請求項４のいずれか１項に記載の半導体増幅素子。

【請求項6】

前記信号入力端と前記信号出力端とを結ぶ線に沿った方向における前記複数の第１のトランジスタの位置と、前記結ぶ線に沿った方向における前記複数の第２のトランジスタの位置とが互いにずれている、請求項１から請求項４のいずれか１項に記載の半導体増幅素子。

【請求項7】

前記第１出力線路は、前記第４の辺側にＵ字状に張り出した部分と、前記第１の辺側にＵ字状に張り出し、前記第１出力線路の他の部分よりも線幅が広い部分とを含み、前記第３入力線路と等しい長さを有し、
前記第２出力線路は、前記第２の辺側に張り出した部分を有し、前記第２入力線路と等しい長さを有する、請求項１から請求項６のいずれか１項に記載の半導体増幅素子。

【請求項8】

前記複数の第１のトランジスタ及び前記複数の第２のトランジスタを収容する共通のパッケージを更に備える、請求項１から請求項７のいずれか１項に記載の半導体増幅素子。

【請求項9】

請求項１～７のいずれか１項に記載の半導体増幅素子と、
前記半導体増幅素子を搭載する基板と、
を備え、
前記複数の第１のトランジスタ及び前記複数の第２のトランジスタが形成されている側の前記半導体増幅素子の面が前記基板と対向する、半導体増幅装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体増幅素子及び半導体増幅装置に関する。

【背景技術】

【0002】

特許文献１には、電力増幅器回路に関する技術が記載されている。この電力増幅器回路は、ドハティ（Doherty）型の増幅器であって、入力信号に対して線形に動作するキャリア増幅器と、キャリア増幅器の飽和の後に動作するピーク増幅器とを含む。この電力増幅器回路では、増幅器の出力をさらに高めるためにピーク増幅器が複数設けられている。

【0003】

特許文献２には、ドハティ型の高周波電力増幅器に関する技術が記載されている。この高周波電力増幅器では、キャリア増幅器を構成するＦＥＴチップの出力端子には出力高調波反射回路が接続される。出力高調波反射回路は、該出力端子における出力信号の偶数次高調波負荷を短絡あるいは短絡に近接する低インピーダンスとし、且つ、該出力端子における出力信号の奇数次高調波負荷を開放あるいは開放に近接する高インピーダンスとする。また、ピーク増幅器を構成するＦＥＴチップの出力端子には出力高調波反射回路が接続される。出力高調波反射回路は、該出力端子における出力信号の偶数次高調波負荷を開放あるいは開放に近接する高インピーダンスとし、且つ、該出力端子における出力信号の奇数次高調波負荷を短絡あるいは短絡に近接する低インピーダンスとする。

【0004】

特許文献３には、ドハティ型の増幅器に関する技術が記載されている。この増幅器は、半導体パッケージを備える。半導体パッケージは、ＧＮＤプレーンを有する。ＧＮＤプレーン上には、キャリア増幅器およびピーク増幅器が、互いに近接して設けられる。キャリア増幅器とピーク増幅器との間には、導電性材料からなる隔離壁が設けられる。隔離壁は、半導体パッケージの動作中にキャリア増幅器とピーク増幅器との間の誘導結合を低減する。

【0005】

特許文献４には、複数の半導体チップを備える半導体装置に関する技術が記載されている。この半導体装置では、半導体チップの発熱領域が集中して配置されることによる熱抵抗の増大を防止するために、複数の半導体チップが互いに前後して配置されている。

【先行技術文献】

【特許文献】

【0006】

【文献】特表２００６－５２５７４９号公報

【文献】特開２００５－３０３７７１号公報

【文献】特開２０１５－１１５９６０号公報

【文献】特開２００７－２７４１８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

通信システムにおいては、低コスト化の観点から、増幅器の効率を向上することが期待されている。増幅器の効率が向上することによって、増幅器自体の消費電力だけでなく、冷却に要する消費電力も低減することが可能になるからである。増幅器の高効率化のための一つの方式として、ドハティ型の増幅器を採用することが考えられる。ドハティ型の増幅器は、入力信号に対して線形に動作するキャリア増幅器と、キャリア増幅器の飽和の後に動作するピーク増幅器とを含む。このようなドハティ型の増幅器によれば、ピーク出力時の効率を高めるだけでなく、最も使用頻度が高い中出力時の効率を高めることが可能となる。

【0008】

一方、通信システムにおいては、伝送速度の増大に伴い、信号周波数が例えばミリ波帯といった極めて高い周波数帯に移りつつある。このような高い周波数帯で増幅器を動作させると、増幅器の発熱が顕著となる。ドハティ型の増幅器においてピーク増幅器は高出力領域以外ではオン状態とならないので、中出力領域ないし低出力領域では専らキャリア増幅器のみが動作する。従って、キャリア増幅器の発熱が顕著に増大し、キャリア増幅器が高温にさらされることとなる。

【0009】

本発明は、このような問題点に鑑みてなされたものであり、ドハティ型の増幅器におけるキャリア増幅器の温度上昇を緩和できる半導体増幅素子及び半導体増幅装置を提供することを目的とする。

【課題を解決するための手段】

【0010】

上述した課題を解決するために、一実施形態に係る半導体増幅素子は、ドハティ型の増幅動作を行う半導体増幅素子であって、キャリア増幅器としての複数の第１のトランジスタと、ピーク増幅器としての複数の第２のトランジスタと、を備え、互いに隣り合う第１のトランジスタの間に少なくとも１つの第２のトランジスタが配置されている。

【発明の効果】

【0011】

本発明による半導体増幅素子及び半導体増幅装置によれば、ドハティ型の増幅器におけるキャリア増幅器の温度上昇を緩和できる。

【図面の簡単な説明】

【0012】

【図1】図１は、一実施形態に係る半導体増幅装置１Ａの構成を示す側断面図である。

【図2】図２は、配線層２０の表面２０ａを示す平面図である。

【図3】図３の（ａ）は、信号増幅部１１の構成の一例として信号増幅部１１Ａを示す平面図である。図３の（ｂ）は、信号増幅部１１の構成の別の例として信号増幅部１１Ｂを示す平面図である。

【図4】図４は、配線層２０の内部構成を示す平面図であって、配線層２０に含まれる各金属配線の形状を示している。

【図5】図５は、図４に示される各金属配線を層毎に分解して示す平面図であって、第１層Ｍ１すなわち半導体基板１０に最も近い層を表す。

【図6】図６は、図４に示される各金属配線を層毎に分解して示す平面図であって、第１層Ｍ１上の第２層Ｍ２を表す。

【図7】図７は、図４に示される各金属配線を層毎に分解して示す平面図であって、第２層Ｍ２上の第３層Ｍ３を表す。

【図8】図８は、図４に示される各金属配線を層毎に分解して示す平面図であって、第３層Ｍ３上の第４層Ｍ４を表す。

【発明を実施するための形態】

【0013】

本発明の実施形態に係る半導体増幅素子及び半導体増幅装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

【0014】

図１は、一実施形態に係る半導体増幅装置１Ａの構成を示す側断面図である。図１に示されるように、本実施形態の半導体増幅装置１Ａは、実装基板２と、実装基板２上に搭載された半導体増幅素子３とを備える。実装基板２は、誘電体からなる絶縁性の平板状の基体２ａと、基体２ａの一方の板面２ｂ上に設けられた金属膜である配線パターン２ｄと、基体２ａの他方の板面２ｃの全面にわたって設けられた金属膜２ｅとを有する。配線パターン２ｄは、半導体増幅素子３と対向しており、基準電位（ＧＮＤ）パターン２ｄ１と、信号配線パターン２ｄ２と、信号配線パターン２ｄ３と、を含む。ＧＮＤパターン２ｄ１は、基体２ａを厚さ方向に貫通する複数のビア２ｆを介して金属膜２ｅと導通している。金属膜２ｅは、基準電位（ＧＮＤ）に規定される。信号配線パターン２ｄ２は、伝送線路であって、半導体増幅素子３へ入力される高周波の入力信号を伝送する。信号配線パターン２ｄ３は、伝送線路であって、半導体増幅素子３から出力される高周波の出力信号を伝送する。

【0015】

半導体増幅素子３は、ドハティ型の増幅動作を行うＭＭＩＣ（Monolithic Microwave Integrated Circuit）増幅器であって、実装基板２にフリップチップ実装されている。半導体増幅素子３は、半導体基板１０と、配線層２０と、複数のバンプ電極３０とを備える。半導体基板１０は、主面１０ａ及び裏面１０ｂを有する平板状の部材である。主面１０ａの略中央部には、複数のトランジスタを含む信号増幅部１１が形成されている。配線層２０は、主面１０ａ上の全面にわたって設けられている。配線層２０の表面２０ａは、基体２ａの一方の板面２ｂと対向する。配線層２０は、信号入力端２１、信号出力端２２、信号入力配線２３、信号出力配線２４、及び基準電位（ＧＮＤ）パターン２５を有する。信号入力端２１、信号出力端２２、信号入力配線２３、信号出力配線２４、及びＧＮＤパターン２５は、絶縁膜２６の内部若しくは表面に設けられた金属膜である。

【0016】

信号入力端２１は、実装基板２の信号配線パターン２ｄ２と電気的に接続され、信号配線パターン２ｄ２を介して高周波（ＲＦ）信号を入力する。例えば、信号入力端２１は、配線層２０の最上層に設けられ、配線層２０の表面２０ａにおいて絶縁膜２６から露出している。そして、信号入力端２１は、一のバンプ電極３０を介して実装基板２の信号配線パターン２ｄ２と導電接合されている。信号出力端２２は、実装基板２の信号配線パターン２ｄ３と電気的に接続される。例えば、信号出力端２２は、配線層２０の最上層に設けられ、配線層２０の表面２０ａにおいて絶縁膜２６から露出している。そして、信号出力端２２は、一のバンプ電極３０を介して実装基板２の信号配線パターン２ｄ３と導電接合され、増幅後のＲＦ信号を信号配線パターン２ｄ３へ出力する。ＧＮＤパターン２５は、配線層２０の最上層に設けられ、配線層２０の表面２０ａにおいて絶縁膜２６から露出している。ＧＮＤパターン２５は、複数のバンプ電極３０を介して実装基板２のＧＮＤパターン２ｄ１と導電接合されている。

【0017】

図２は、配線層２０の表面２０ａを示す平面図である。図２に示されるように、半導体増幅素子３は四角形状といった平面形状を有する。表面２０ａもまた四角形状を呈しており、一対の辺２０ｂ，２０ｃと、一対の辺２０ｄ，２０ｅとを有する。辺２０ｂ，２０ｃは、或る方向Ｄ１に沿って延びており、方向Ｄ１と交差（例えば直交）する方向Ｄ２において互いに対向する。辺２０ｄ，２０ｅは、辺２０ｂと辺２０ｃとの間において方向Ｄ２に沿って延びており、方向Ｄ１において互いに対向する。

【0018】

信号入力端２１は、方向Ｄ２において辺２０ｂ寄りに配置され、方向Ｄ１において辺２０ｄと辺２０ｅとの中間に位置する。信号出力端２２は、方向Ｄ２において辺２０ｃ寄りに配置され、方向Ｄ１において辺２０ｄと辺２０ｅとの中間に位置する。ＧＮＤパターン２５は、信号入力端２１及び信号出力端２２を除く表面２０ａの全面に設けられている。ＧＮＤパターン２５は、辺２０ｂ～２０ｅにそれぞれ沿う４つの直線状の縁２５ｂ～２５ｅを有する。ＧＮＤパターン２５の辺２０ｂに沿う縁２５ｂの中央には切り欠き部２５ｆが形成されており、切り欠き部２５ｆの内側には信号入力端２１が設けられる。ＧＮＤパターン２５の辺２０ｃに沿う縁２５ｃの中央には切り欠き部２５ｇが形成されており、切り欠き部２５ｇの内側には信号出力端２２が設けられる。ＧＮＤパターン２５と信号入力端２１，信号出力端２２との間には間隙が設けられる。

【0019】

信号入力端２１上には一のバンプ電極３０が設けられている。信号出力端２２上には別のバンプ電極３０が設けられている。ＧＮＤパターン２５上には複数のバンプ電極３０が設けられている。これらのバンプ電極３０は、配線層２０の表面２０ａ上において正方格子状に配列されている。

【0020】

図３の（ａ）は、信号増幅部１１の構成の一例として信号増幅部１１Ａを示す平面図である。図３の（ｂ）は、信号増幅部１１の構成の別の例として信号増幅部１１Ｂを示す平面図である。信号増幅部１１Ａ，１１Ｂは、複数の第１のトランジスタ１２と、複数の第２のトランジスタ１３とを有する。例として、図３の（ａ）及び（ｂ）では、２つのトランジスタ１２と、２つのトランジスタ１３とが示されている。これらのトランジスタ１２，１３は、共通のパッケージ内に収容される。一例では、これらのトランジスタ１２，１３は、共通の半導体基板１０に形成されている。更に、半導体基板１０におけるこれらのトランジスタ１２，１３の活性領域が一体に形成されてもよい。

【0021】

前述したように、半導体増幅素子３はドハティ型の増幅動作を行う。トランジスタ１２はキャリア増幅器（Carrier Amplifier：ＣＡ）であり、入力信号に対して線形に動作する。トランジスタ１２にはＡ級又はＡＢ級動作のためのバイアスが外部から印加される。トランジスタ１３はピーク増幅器（Peak Amplifier：ＰＡ）であり、キャリア増幅器の飽和の後に動作する。トランジスタ１３にはＢ級（またはＣ級）動作のためのバイアスが外部から印加される。

【0022】

本実施形態では、複数のトランジスタ１２と複数のトランジスタ１３とが方向Ｄ１に沿って並んでおり、互いに隣り合うトランジスタ１２の間には、少なくとも１つのトランジスタ１３が配置されている。例えば、図３の（ａ）及び（ｂ）に示される例では、複数のトランジスタ１２と複数のトランジスタ１３とが方向Ｄ１において交互に配置されている。また、図３の（ａ）に示される例では、方向Ｄ２における複数の第１のトランジスタ１２の位置と、同方向における複数のトランジスタ１３の位置とが互いに揃っている。一方、図３の（ｂ）に示される例では、方向Ｄ２における複数の第１のトランジスタ１２の位置と、同方向における複数のトランジスタ１３の位置とが互いにずれている。より詳細には、複数のトランジスタ１２と複数のトランジスタ１３とが、方向Ｄ２において互いに重ならない位置に配置されている。

【0023】

各トランジスタ１２は、一対のソース電極１２ａと、一対のソース電極１２ａの間に挟まれたドレイン電極１２ｂと、ソース電極１２ａとドレイン電極１２ｂとの間に挟まれた一対のゲート電極１２ｃとを有する。各電極１２ａ～１２ｃは、方向Ｄ２を長手方向とし、方向Ｄ１を短手方向とする細長形状を有しており、方向Ｄ１に沿って並んでいる。各トランジスタ１３は、一対のソース電極１３ａと、一対のソース電極１３ａの間に挟まれたドレイン電極１３ｂと、ソース電極１３ａとドレイン電極１３ｂとの間に挟まれた一対のゲート電極１３ｃとを有する。各電極１３ａ～１３ｃは、方向Ｄ２を長手方向とし、方向Ｄ１を短手方向とする細長形状を有しており、方向Ｄ１に沿って並んでいる。そして、互いに隣接するトランジスタ１２，１３のソース電極１２ａ，１３ａは互いに一体化されている。

【0024】

ここで、配線層２０の詳細な構成について説明する。図４は、配線層２０の内部構成を示す平面図であって、絶縁膜２６を省き、配線層２０に含まれる各金属配線の形状を示している。図５～図８は、図４に示される各金属配線を層毎に分解して示す平面図である。図５は第１層Ｍ１すなわち半導体基板１０に最も近い層を表しており、図６は第１層Ｍ１上の第２層Ｍ２を表しており、図７は第２層Ｍ２上の第３層Ｍ３を表しており、図８は第３層Ｍ３上の第４層Ｍ４を表している。なお、図１及び図２に示された信号入力端２１、信号出力端２２、及びＧＮＤパターン２５は、第４層Ｍ４の更に上層（再表層）に配置される。これらの層間には、図示しない絶縁膜２６が介在している。

【0025】

図４に示されるように、配線層２０は、複数（例えば５つ）のソース配線４１と、複数（例えば４つ）の電流出力端子としてのドレイン配線４２と、複数（例えば４つ）の制御端子としてのゲート配線４３とを含む。ソース配線４１、ドレイン配線４２、及びゲート配線４３は、図５に示される第１層Ｍ１に設けられている。各ソース配線４１は、互いに一体化されたソース電極１２ａ，１３ａ（図３を参照）上に設けられ、ソース電極１２ａ，１３ａと接触する。複数のドレイン配線４２のうち一部のドレイン配線４２ａは、キャリア増幅部であるトランジスタ１２のドレイン電極１２ｂ（図３を参照）上に設けられ、ドレイン電極１２ｂと接触する。残りのドレイン配線４２ｂは、ピーク増幅部であるトランジスタ１３のドレイン電極１３ｂ（図３を参照）上に設けられ、ドレイン電極１３ｂと接触する。これらのドレイン配線４２ａ，４２ｂは、信号増幅部１１に対して方向Ｄ２の一端側（信号出力端２２側）に延出している。

【0026】

複数のゲート配線４３のうち一部のゲート配線４３ａは、方向Ｄ２に沿って延出する一対のゲート電極１２ｃを含む。上述したように、ゲート電極１２ｃは、キャリア増幅部であるトランジスタ１２のゲート電極である。ゲート電極１２ｃは、ソース配線４１とドレイン配線４２ａとの間を方向Ｄ２に沿って延びている。複数のゲート配線４３のうち残りのゲート配線４３ｂは、方向Ｄ２に沿って延出する一対のゲート電極１３ｃを含む。上述したように、ゲート電極１３ｃは、キャリア増幅部であるトランジスタ１３のゲート電極である。ゲート電極１３ｃは、ソース配線４１とドレイン配線４２ｂとの間を方向Ｄ２に沿って延びている。

【0027】

信号入力配線２３は、信号入力端２１から延びる第１入力線路２３１と、第１入力線路２３１から分岐された第２入力線路２３２及び第３入力線路２３３とを含む。第２入力線路２３２及び第３入力線路２３３へは、ＲＦ信号は均等なパワーで分岐される。第２入力線路２３２は、各トランジスタ１２の制御端子（ゲート配線４３ａ）に接続されている。第３入力線路２３３は、複数のトランジスタ１３の制御端子（ゲート配線４３ｂ）に接続されている。

【0028】

第２入力線路２３２は、トランジスタ１２に対する入力インピーダンス整合のため、配線層２０の辺２０ｄ側にＵ字状に張り出しており、その長さを確保している。トランジスタ１２側の第２入力線路２３２の一端には、複数のゲート配線４３ａに向けて分岐する部分２３２ｂが設けられている。その部分２３２ｂに、複数のゲート配線４３ａと層間接続されるための複数の接続部２３２ａが接続している。また、第２入力線路２３２には、入力バイアスを印加するための入力バイアス配線２３４が繋がっている。入力バイアス配線２３４は、複数のゲート配線４３ａに向けて分岐した後の第２入力線路２３２の部分２３２ｂに接続されている。

【0029】

第３入力線路２３３は、トランジスタ１３に対する入力インピーダンス整合のため、配線層２０の辺２０ｂ側にＵ字状に張り出し、その長さを確保している。なお、トランジスタ１２，１３の寸法形状は互いに同一であるため、入力インピーダンスもほぼ同等である。従って、第３入力線路２３３における入力インピーダンス整合のための回路部分は第２入力線路２３２とほぼ同様である。

【0030】

但し、第３入力線路２３３は、第２入力線路２３２よりも長い。例えば、第２入力線路２３２と第３入力線路２３３との線路長差は入力信号の周期の１／４である。第３入力線路２３３は、第２入力線路２３２に対して線路長差を稼ぐための余長部分２３３ｃを含む。余長部分２３３ｃは、第３入力線路２３３において辺２０ｅ側に張り出したＵ字状の部分を構成する。余長部分２３３ｃの線幅は、第３入力線路２３３の他の部分の線幅よりもわずかに広い。

【0031】

トランジスタ１３側の第３入力線路２３３の一端には、複数のゲート配線４３ｂに向けて分岐する部分２３３ｂが設けられている。その部分２３３ｂに、複数のゲート配線４３ｂと層間接続されるための複数の接続部２３３ａが接続している。また、第３入力線路２３３には、入力バイアスを印加するための入力バイアス配線２３５が繋がっている。入力バイアス配線２３５は、複数のゲート配線４３ｂに向けて分岐した後の第３入力線路２３３の部分２３３ｂに接続されている。なお、トランジスタ１３をピーク増幅器として動作させるため、入力バイアス配線２３５に印加される入力バイアスの大きさは、入力バイアス配線２３４に印加される入力バイアスの大きさと異なる。

【0032】

本実施形態では、第２入力線路２３２及び第３入力線路２３３のうち一方の線路の少なくとも一部が他方の線路とは異なる配線層に設けられることにより、第２入力線路２３２と第３入力線路２３３とが立体的に交差している。例えば、図８に示されるように、第３入力線路２３３の部分２３３ｂ及び入力バイアス配線２３５が第４層Ｍ４に設けられ、図６に示されるように、第３入力線路２３３の残部が第２層Ｍ２に設けられる。第４層Ｍ４に設けられた第３入力線路２３３の部分２３３ｂと、第２層Ｍ２に設けられた第３入力線路２３３の残部とは、層間配線によって相互に接続される。また、図６に示されるように、第２入力線路２３２の全部及び入力バイアス配線２３４は第２層Ｍ２に設けられる。そして、第３入力線路２３３のうち第４層Ｍ４に設けられた部分２３３ｂと、第２層Ｍ２に設けられた第２入力線路２３２の部分２３２ｂとが、立体的に交差する。これにより、交互に配設されたゲート配線４３ａ，４３ｂそれぞれに第２入力線路２３２及び第３入力線路２３３それぞれを接続することができる。

【0033】

信号出力配線２４は、複数のトランジスタ１２の電流出力端子（ドレイン配線４２ａ）から延びる第１出力線路２４１と、複数のトランジスタ１３の電流出力端子（ドレイン配線４２ｂ）から延びる第２出力線路２４２と、第１出力線路２４１及び第２出力線路２４２を結合して信号出力端２２へ延びる第３出力線路２４３とを含む。第３出力線路２４３は、信号出力端２２に接続されている。

【0034】

第１出力線路２４１は、第３入力線路２３３と同等の長さを有しており、トランジスタ１２に対する出力インピーダンス整合のため、配線層２０の辺２０ｃ側にＵ字状に張り出し、その長さを確保している。トランジスタ１２側の第１出力線路２４１の端には、複数のドレイン配線４２ａと層間接続されるための複数の接続部２４１ａが設けられている。第１出力線路２４１は、これらの接続部２４１ａを相互に結合する部分２４１ｂを含む。また、第１出力線路２４１には、出力バイアスを印加するための出力バイアス配線２４４が繋がっている。出力バイアス配線２４４は、複数の接続部２４１ａを結合する前の第１出力線路２４１の部分２４１ｂに接続されている。

【0035】

第２出力線路２４２は、第２入力線路２３２と同等の長さを有しており、トランジスタ１３に対する出力インピーダンス整合のため、配線層２０の辺２０ｅ側に張り出てその長さを確保している。なお、トランジスタ１２，１３の寸法形状は互いに同一であるため、出力インピーダンスもほぼ同等である。従って、第２出力線路２４２における出力インピーダンス整合のための回路部分は第１出力線路２４１とほぼ同様である。

【0036】

但し、第１出力線路２４１は第２出力線路２４２よりも長い。例えば、第１出力線路２４１と第２出力線路２４２との線路長差は入力信号の周期の１／４である。第１出力線路２４１は、第２出力線路２４２に対して線路長差を稼ぐための余長部分２４１ｃを含む。余長部分２４１ｃは、第１出力線路２４１のうち辺２０ｄ側にＵ字状に張り出した部分を構成する。余長部分２４１ｃの線幅は、第１出力線路２４１の他の部分の線幅よりもわずかに広い。

【0037】

トランジスタ１３側の第２出力線路２４２の端には、複数のドレイン配線４２ｂと層間接続されるための複数の接続部２４２ａが設けられている。第２出力線路２４２は、これらの接続部２４２ａを相互に結合する部分２４２ｂを含む。また、第２出力線路２４２には、出力バイアスを印加するための出力バイアス配線２４５が繋がっている。出力バイアス配線２４５は、複数の接続部２４２ａを結合する前の第２出力線路２４２の部分２４２ｂに接続されている。なお、トランジスタ１３をピーク増幅器として動作させるため、出力バイアス配線２４５に印加される出力バイアスの大きさは、出力バイアス配線２４４に印加される出力バイアスの大きさと異なる。

【0038】

本実施形態では、第１出力線路２４１及び第２出力線路２４２のうち一方の線路の少なくとも一部が他方の線路とは異なる配線層に設けられることにより、第１出力線路２４１と第２出力線路２４２とが立体的に交差している。例えば、図８に示されるように、第２出力線路２４２の部分２４２ｂ及び出力バイアス配線２４５が第４層Ｍ４に設けられ、図６に示されるように、第２出力線路２４２の残部が第２層Ｍ２に設けられる。第４層Ｍ４に設けられた第２出力線路２４２の部分２４２ｂと、第２層Ｍ２に設けられた第２出力線路２４２の残部とは、層間配線によって相互に接続される。また、図６に示されるように、第１出力線路２４１の全部及び出力バイアス配線２４４は第２層Ｍ２に設けられる。そして、第２出力線路２４２のうち第４層Ｍ４に設けられた部分２４２ｂと、第２層Ｍ２に設けられた第１出力線路２４１の部分２４１ｂとが、立体的に交差する。これにより、交互に配設されたドレイン配線４２ａ，４２ｂそれぞれに第１出力線路２４１及び第２出力線路２４２それぞれを接続することができる。

【0039】

図７に示されるように、配線層２０は基準電位（ＧＮＤ）層２７を更に有する。ＧＮＤ層２７は、第３入力線路２３３の部分２３３ｂ及び第２出力線路２４２の部分２４２ｂが設けられる第４層Ｍ４と、第３入力線路２３３の残部及び第２入力線路２３２、並びに第２出力線路２４２の残部及び第１出力線路２４１が設けられる第２層Ｍ２との間の第３層Ｍ３に設けられる。配線層２０の厚さ方向から見て、ＧＮＤ層２７は少なくとも第３入力線路２３３の部分２３３ｂ及び第２出力線路２４２の部分２４２ｂと重なる。ＧＮＤ層２７は、層間配線を介してＧＮＤパターン２５と導通する。これにより、ＧＮＤ層２７は基準電位に規定される。

【0040】

ＧＮＤ層２７は、トランジスタ１３の個数に応じた複数の開口２７ａと、トランジスタ１３の個数に応じた複数の開口２７ｂとを有する。各開口２７ａは、第４層Ｍ４に設けられた第３入力線路２３３の各接続部２３３ａと、第１層Ｍ１に設けられた各ゲート配線４３ｂとを接続する層間配線を通す。各開口２７ｂは、第４層Ｍ４に設けられた第２出力線路２４２の各接続部２４２ａと、第１層Ｍ１に設けられた各ドレイン配線４２ｂとを接続する層間配線を通す。なお、ソース配線４１は、ＧＮＤ層２７に形成された図示しない開口を介してＧＮＤパターン２５に接続されている。

【0041】

以上に説明した、本実施形態の半導体増幅装置１Ａ及び半導体増幅素子３によって得られる効果について説明する。ドハティ型の増幅器においては、キャリア増幅器が入力信号に対して線形に動作し、ピーク増幅器がキャリア増幅器の飽和の後に動作する。ピーク増幅器は高出力領域以外ではオン状態とならないので、中出力領域ないし低出力領域では専らキャリア増幅器のみが動作する。従って、キャリア増幅器の発熱が顕著に増大し、キャリア増幅器が高温にさらされることとなる。更に、近年の伝送速度の増大に伴い、信号周波数が例えばミリ波帯といった極めて高い周波数帯に移行しつつある。このような高い周波数帯で増幅器を動作させると、増幅器の発熱が顕著となる。

【0042】

この課題に対し、本実施形態の半導体増幅素子３では、キャリア増幅器である複数のトランジスタ１２が方向Ｄ１に沿って並んでおり、互いに隣り合うトランジスタ１２の間に、ピーク増幅器であるトランジスタ１３が少なくとも１つ配置されている。この配置により、トランジスタ１２，１３の実装密度を維持しつつ、トランジスタ１２同士の間隔を広げて、トランジスタ１２が放熱する際の熱抵抗を低減することができる。なお、上述したように、ピーク増幅器であるトランジスタ１３は高出力領域以外ではオン状態とならないので、トランジスタ１２の放熱を妨げることは殆どない。故に、本実施形態の半導体増幅素子３によれば、ドハティ型の増幅器におけるキャリア増幅器の温度上昇を緩和することができる。

【0043】

下の表１～表３は、本実施形態の半導体増幅素子３による上述した効果を検証した結果を示す表である。表１～表３において、Ｃ１～Ｃ４は方向Ｄ１に沿って順に付与されたトランジスタ番号を表す。表１は、比較例として、Ｃ１，Ｃ２がピーク増幅器であり、Ｃ３，Ｃ４がキャリア増幅器である場合を示す。表２及び表３は、本実施形態のようにＣ１，Ｃ３がキャリア増幅器であり、Ｃ２，Ｃ４がピーク増幅器である場合を示す。なお、表２は図３の（ａ）に示された配置の場合であり、表３は図３の（ｂ）に示された配置の場合である。各表１～３には、半導体増幅素子３を最大出力で動作させた時（すなわちキャリア増幅器及びピーク増幅器の双方が動作している時）の各トランジスタＣ１～Ｃ４の温度（単位：℃）と、半導体増幅素子３を中出力で動作させた時（すなわちキャリア増幅器のみが動作している時）の各トランジスタＣ１～Ｃ４の温度（単位：℃）とが示されている。

【表1】

【表2】

【表3】

上の表１～表３に示されるように、２つのキャリア増幅器を隣接させた比較例において各キャリア増幅器の中出力時の温度上昇が１９．２℃及び１８．０℃であるのに対し、本実施形態では、各キャリア増幅器の中出力時の温度上昇が１６．９℃（表２）若しくは１６．５℃（表３）まで低下している。この結果からも、上述した本実施形態による効果は明らかである。

【0044】

なお、従来はドハティ増幅器を構成するキャリア増幅器及びピーク増幅器を個別にパッケージングし、回路基板上にこれらを実装することが一般的であった。しかしながら、近年、ドハティ増幅器を例えばミリ波帯若しくは準ミリ波帯の増幅器として応用することが検討されている。このような高い周波数帯においては、各増幅器を個別のパッケージとする構成では増幅器同士の間隔が開きすぎてしまい周波数特性に暴れが生じてしまう。従って、各増幅器を一つのパッケージに収納して互いに近接させ、該パッケージ内に信号入出力配線をも納めることが望まれる。しかし、各増幅器を近接して配置すると、各増幅器（特にキャリア増幅器）からの放熱が問題となる。特に、半導体増幅素子３を実装基板２にフリップチップ実装する場合、バンプ電極３０の最小間隔は、一般的に数百μｍ程度である。他方、ミリ波帯の信号周期の１／４の線路長差は、例えば周波数８０ＧＨｚにおいて約３００μｍである。従って、放熱経路としてのバンプ電極３０の個数が制限されてしまう。本実施形態の半導体増幅素子３によれば、キャリア増幅器としてのトランジスタ１２の間に少なくとも１つのピーク増幅器としてのトランジスタ１３を配置することによって、このような問題を解決し、キャリア増幅器の温度上昇を緩和することができる。

【0045】

本実施形態のように、トランジスタ１２とトランジスタ１３とは方向Ｄ１に沿って交互に配置されてもよい。これにより、トランジスタ１２に接続される第２入力線路２３２及び第１出力線路２４１の線路長と、トランジスタ１３に接続される第３入力線路２３３及び第２出力線路２４２とを、互いに対称な形状とすることができる。

【0046】

本実施形態のように、トランジスタ１２とトランジスタ１３とは共通の半導体基板１０に形成されてもよい。これにより、ドハティ型の半導体増幅素子３を小型化することができる。

【0047】

本実施形態のように、第２入力線路２３２と第３入力線路２３３との線路長差、及び第１出力線路２４１と第２出力線路２４２との線路長差が、入力信号の周期の１／４であってもよい。このような線路長差が設けられることによって、ドハティ増幅器としての動作をより好適に行うことができる。また、例えば入力信号の周波数がミリ波帯である場合、入力信号の周期の１／４は３００μｍ程度と短い。故に、第２入力線路２３２及び第３入力線路２３３、並びに第１出力線路２４１及び第２出力線路２４２を半導体基板１０上の配線層２０に収めることができる。

【0048】

本実施形態のように、第２入力線路２３２及び第３入力線路２３３のうち一方の線路の少なくとも一部（例えば部分２３３ｂ）が他方の線路とは異なる層に設けられることにより、第２入力線路２３２と第３入力線路２３３とが立体的に交差してもよい。例えばこのような構成によって、キャリア増幅器としてのトランジスタ１２に挟まれたピーク増幅器としてのトランジスタ１３に対し、トランジスタ１２とは異なる経路で入力信号を伝達するとともに、トランジスタ１２とは異なる大きさの入力バイアスを提供することができる。

【0049】

本実施形態のように、第１出力線路２４１及び第２出力線路２４２のうち一方の線路の少なくとも一部（例えば部分２４２ｂ）が他方の線路とは異なる層に設けられることにより、第１出力線路２４１と第２出力線路２４２とが立体的に交差してもよい。例えばこのような構成によって、キャリア増幅器としてのトランジスタ１２に挟まれたピーク増幅器としてのトランジスタ１３に対し、トランジスタ１２とは異なる経路で出力信号を取り出すとともに、トランジスタ１２とは異なる大きさの出力バイアスを提供することができる。

【0050】

本実施形態のように、第２入力線路２３２及び第３入力線路２３３のうち一方の線路の少なくとも一部（例えば部分２３３ｂ）が設けられる第４層Ｍ４と、他方の線路が設けられる第２層Ｍ２との間の第３層Ｍ３に、ＧＮＤ層２７が設けられてもよい。これにより、第２入力線路２３２を伝送される信号と、第３入力線路２３３を伝送される信号との立体交差による相互漏洩（リーク）を抑制して、出力信号に含まれる雑音を低減できる。同様に、第１出力線路２４１及び第２出力線路２４２のうち一方の線路の少なくとも一部（例えば部分２４２ｂ）が設けられる第４層Ｍ４と、他方の線路が設けられる第２層Ｍ２との間の第３層Ｍ３に、ＧＮＤ層２７が設けられてもよい。これにより、第１出力線路２４１を伝送される信号と、第２出力線路２４２を伝送される信号との立体交差による相互漏洩（リーク）を抑制して、出力信号に含まれる雑音を低減できる。

【0051】

図３の（ａ）に示されたように、方向Ｄ２における複数のトランジスタ１２の位置と、同方向における複数のトランジスタ１３の位置とは、互いに揃っていてもよい。これにより、方向Ｄ２における信号増幅部１１の省スペース化を図ることができる。

【0052】

図３の（ｂ）に示されたように、方向Ｄ２における複数のトランジスタ１２の位置と、同方向における複数のトランジスタ１３の位置とは、互いにずれていてもよい。これにより、方向Ｄ１における信号増幅部１１の全幅を抑えつつ、トランジスタ１２とトランジスタ１３との距離を広げてトランジスタ１２の放熱効率をより高めることができる。

【0053】

本実施形態の半導体増幅装置１Ａのように、トランジスタ１２，１３が形成されている側の半導体増幅素子３の面が実装基板２と対向してもよい。これにより、トランジスタ１２，１３から生じる熱を実装基板２に逃がしやすくなり、放熱効率より高めることができる。

【0054】

本発明による半導体増幅素子及び半導体増幅装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態では２つのキャリア増幅器と２つのピーク増幅器とが交互に配置された例を示したが、２つのキャリア増幅器の間に２つのピーク増幅器が配置されてもよい。上述した実施形態ではキャリア増幅器の個数とピーク増幅器の個数とが等しい場合を例示したが、キャリア増幅器の個数とピーク増幅器の個数とは互いに異なっていてもよい。また、キャリア増幅器及びピーク増幅器の個数は２個に限られず、３個以上であってもよい。

【符号の説明】

【0055】

１Ａ…半導体増幅装置
２…実装基板
２ａ…基体
２ｂ，２ｃ…板面
２ｄ…配線パターン
２ｄ１…ＧＮＤパターン
２ｄ２，２ｄ３…信号配線パターン
２ｅ…金属膜
２ｆ…ビア
３…半導体増幅素子
１０…半導体基板
１０ａ…主面
１０ｂ…裏面
１１，１１Ａ，１１Ｂ…信号増幅部
１２，１３…トランジスタ
１２ａ，１３ａ…ソース電極
１２ｂ，１３ｂ…ドレイン電極
１２ｃ，１３ｃ…ゲート電極
２０…配線層
２０ａ…表面
２０ｂ～２０ｅ…辺
２１…信号入力端
２２…信号出力端
２３…信号入力配線
２４…信号出力配線
２５…ＧＮＤパターン
２５ｂ～２５ｅ…縁
２５ｆ，２５ｇ…切り欠き部
２６…絶縁膜
２７…ＧＮＤ層
２７ａ，２７ｂ…開口
３０…バンプ電極
４１…ソース配線
４２，４２ａ，４２ｂ…ドレイン配線
４３，４３ａ，４３ｂ…ゲート配線
２３１…第１入力線路
２３２…第２入力線路
２３３…第３入力線路
２３４，２３５…入力バイアス配線
２４１…第１出力線路
２４２…第２出力線路
２４３…第３出力線路
２４４，２４５…出力バイアス配線
Ｄ１，Ｄ２…方向
Ｍ１…第１層
Ｍ２…第２層
Ｍ３…第３層
Ｍ４…第４層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】