(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-12
(45)【発行日】2023-06-20
(54)【発明の名称】マルチレベル電力変換装置
(51)【国際特許分類】
H02M 7/483 20070101AFI20230613BHJP
H02M 7/48 20070101ALI20230613BHJP
【ＦＩ】
H02M7/483
H02M7/48 K
【請求項の数】
1
(21)【出願番号】P 2022123686
(22)【出願日】2022-08-03
(62)【分割の表示】P 2019050594の分割
【原出願日】2019-03-19
(65)【公開番号】P2022145778
(43)【公開日】2022-10-04
【審査請求日】2022-08-03
(73)【特許権者】
【識別番号】000006105
【氏名又は名称】株式会社明電舎
(74)【代理人】
【識別番号】100086232
【弁理士】
【氏名又は名称】小林 博通
(74)【代理人】
【識別番号】100092613
【弁理士】
【氏名又は名称】富岡 潔
(74)【代理人】
【識別番号】100104938
【弁理士】
【氏名又は名称】鵜澤 英久
(74)【代理人】
【識別番号】100210240
【弁理士】
【氏名又は名称】太田 友幸
(72)【発明者】
【氏名】長谷川 勇
【審査官】東 昌秋
(56)【参考文献】
【文献】特開平１１－５５９５６（ＪＰ，Ａ）
【文献】特開２０１０－９３９７８（ＪＰ，Ａ）
【文献】特開２００３－３３０４４（ＪＰ，Ａ）
【文献】特開２００９－５００８０（ＪＰ，Ａ）
【文献】特開２０１８－１９６２５０（ＪＰ，Ａ）
【文献】米国特許出願公開第２００６／００５０５３７（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ １／００－７／９８
(57)【特許請求の範囲】
【請求項1】
直列接続された第１，第２直流リンクキャパシタと、第１～第４半導体スイッチが当該第１～第４の順に直列接続された半導体直列回路と、
第１～第４スナバコンデンサが当該第１～第４の順に直列接続されたコンデンサ直列回路と、
第１，第２スナバコンデンサの両者間に挿入接続された第１スナバダイオードと、
第２，第３スナバコンデンサの両者間に挿入接続された第２，第３スナバダイオードの直列回路と、
第３，第４スナバコンデンサの両者間に挿入接続された第４スナバダイオードと、
を備え、
半導体直列回路の一端側に位置する第１半導体スイッチの一端が、第１直流リンクキャパシタの正極端に接続され、当該半導体直列回路の他端側に位置する第４半導体スイッチの一端が、第２直流リンクキャパシタの負極端に接続され、
コンデンサ直列回路の一端側に位置する第１スナバコンデンサの一端が、第１直流リンクキャパシタの正極端と第１半導体スイッチとの共通接続点に接続され、当該コンデンサ直列回路の他端側に位置する第４スナバコンデンサの一端が、第２直流リンクキャパシタの負極端と第４半導体スイッチとの共通接続点に接続され、
第１スナバダイオードは、アノードが第１スナバコンデンサに接続され、カソードが第１，第２半導体スイッチの共通接続点に接続され、
第２スナバダイオードは、アノードが第２スナバコンデンサに接続され、カソードが第２，第３半導体スイッチの共通接続点に接続され、
第３スナバダイオードは、アノードが第２，第３半導体スイッチの共通接続点に接続され、カソードが、第３スナバコンデンサに接続され、
第４スナバダイオードは、アノードが第３，第４半導体スイッチの共通接続点に接続され、カソードが第４スナバコンデンサに接続され、
フライングキャパシタの正極端が、第２スナバコンデンサと第１スナバダイオードとの共通接続点に接続され、当該フライングキャパシタの負極端が、第３スナバコンデンサと第４スナバダイオードとの共通接続点に接続され、
第１スナバコンデンサと第１スナバダイオードとの共通接続点に、第１抵抗の一端が接続され、当該第１抵抗の他端が、第１，第２直流リンクキャパシタの共通接続点に接続され、
第２スナバコンデンサと第２スナバダイオードとの共通接続点に、第２抵抗の一端が接続され、当該第２抵抗の他端が、フライングキャパシタの負極端，第３スナバコンデンサ，第４スナバダイオードの共通接続点に接続され、
第３スナバコンデンサと第３スナバダイオードとの共通接続点に、第３抵抗の一端が接続され、当該第３抵抗の他端が、フライングキャパシタの正極端，第２スナバコンデンサ，第１スナバダイオードの共通接続点に接続され、
第４スナバコンデンサと第４スナバダイオードとの共通接続点に、第４抵抗の一端が接続され、当該第４抵抗の他端が、第１，第２直流リンクキャパシタの共通接続点に接続されており、
前記第１～第４半導体スイッチそれぞれが、前記フライングキャパシタを含んだ回路に構成されて、スナバ回路が設けられた構成となっている、
ことを特徴とするマルチレベル電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、多相のマルチレベル電力変換装置に係り、特に、マルチレベル電力変換装置に備えられたスナバ回路に関する。
【背景技術】
【0002】
種々の分野で適用されている電力変換装置において、例えば、使用する半導体スイッチング素子等の耐圧を高耐圧化せずに回路自体の高圧化を図った構成としては、半導体スイッチング素子を多数直列に接続したマルチレベル電力変換装置が検討されている。
【0003】
従来のマルチレベル電力変換装置としては、例えば図４に示すように、複数の相モジュール２と１つの共通モジュール１より構成された５レベル電力変換装置が挙げられる。図４の共通モジュール１は、直列接続された２つの基本セルＣｅｌｌ１，Ｃｅｌｌ２を有し、各基本セルＣｅｌｌ１，Ｃｅｌｌ２は４つの半導体スイッチ（ＩＧＢＴ）とフライングキャパシタにより構成されている。
【0004】
図４の５レベル電力変換装置が３相の場合は、３台の相モジュール２が共通モジュール１の出力に並列接続される。この構成は、特許文献１に開示されている。なお、図４の第１，第２ダイオードＤ１，Ｄ２は第９，第１０スイッチングデバイスＳ９，Ｓ１０（ＩＧＢＴ）に置き換えてもよい。この場合、第９スイッチングデバイスＳ９のコレクタ端子を第３スイッチングデバイスＳ３と第４スイッチングデバイスＳ４との共通接続点に接続し、第１０スイッチングデバイスＳ１０のエミッタ端子を第５スイッチングデバイスＳ５と第６スイッチングデバイスＳ６との共通接続点に接続する。さらに、図４内の各半導体スイッチ，スイッチングデバイス（またはダイオード）は、複数の半導体スイッチ，スイッチングデバイス（またはダイオード）を直列接続または並列接続する構成としてもよい。
【0005】
基本セルＣｅｌｌ１，Ｃｅｌｌ２は、図５に示すような二種類のスイッチングパターン（ＭＯＤＥ１，ＭＯＤＥ２）を有する。電流経路に応じて２種類のスイッチングパターン（ＭＯＤＥ１，ＭＯＤＥ２）を選択することで第１，第２フライングキャパシタＦＣ１，ＦＣ２の充電または放電を選択し、第１，第２フライングキャパシタＦＣ１，ＦＣ２の電圧を制御することができる。ここで、図５中（および後述の各図中）の丸印は、導通中の半導体スイッチ，スイッチングデバイスを示す。
【0006】
ＩＧＢＴにはオン状態からオフ状態に移行するまでに時間がかかることから基本セルＣｅｌｌ１，Ｃｅｌｌ２の２つのＭＯＤＥ（スイッチングパターン）の移行時には一度すべての半導体スイッチをオフしてからもう一つのスイッチングパターンに移行する必要がある。このすべての半導体スイッチがオフの状態（図５（ａ））をデッドタイムと呼ぶ。デッドタイムはフライングキャパシタの直流短絡を防ぐために設ける。
【0007】
基本セルＣｅｌｌ１，Ｃｅｌｌ２が相モジュール２を介して交流出力端子に電流を流していると、デッドタイム中に半導体スイッチ，スイッチングデバイスに並列接続されているダイオードが導通して電流が流れる現象が起きる。これを転流と定義する。この転流現象により、図６（ｂ）のような過電圧（２Ｅ）が第１スイッチングデバイスＳ１に印加される問題が発生する。
【0008】
第１，第２直流リンクキャパシタＣＤＣ１，ＣＤＣ２を２Ｅの電圧に制御し、第１，第２フライングキャパシタＦＣ１，ＦＣ２をＥの電圧に制御すると、転流現象が起きていないときには共通モジュール１と相モジュール２を接続する接点の電位は、図６（ａ）に示すように常に２Ｅ，Ｅ，０，－Ｅ，－２Ｅに保たれる（電位の基準点はＮＰ端子（第１，第２直流リンクキャパシタＣＤＣ１，ＣＤＣ２の共通接続点）とする）。
【0009】
ここで、図６（ｂ）に示すように、第２半導体スイッチＳｆ２と第４半導体スイッチＳｆ４のダイオードに電流が流れる転流現象が発生すると、第２半導体スイッチＳｆ２→第４半導体スイッチＳｆ４→第２スイッチングデバイスＳ２→第３スイッチングデバイスＳ３→第４スイッチングデバイスＳ４→交流出力端子を介して電流が流れる。その結果、共通モジュール１の出力電位が２Ｅ，０，０，－Ｅ，－２Ｅとなり、第１スイッチングデバイスＳ１に２Ｅが印加されてしまう。
【0010】
同様に上下対称の回路構成であることから、図７に示すように第８スイッチングデバイスＳ８に２Ｅが印加される現象も起きる。第１，第８スイッチングデバイスＳ１，Ｓ８に２Ｅが印加されることにより、以下の（１），（２）の問題が生じる。
【0011】
（１）第１，第８スイッチングデバイスＳ１，Ｓ８に過電圧が印加されるため、第１，第８スイッチングデバイスＳ１，Ｓ８が過電圧損傷等を引き起こすおそれがある。これにより、５レベル電力変換装置の信頼性が低下する可能性がある。
【0012】
（２）交流出力端子の電位が＋Ｅまたは－Ｅのときに上記の基本セルＣｅｌｌ１，Ｃｅｌｌ２のスイッチングパターンが移行する場合、交流出力端子の電位が不変（＋Ｅまたは－Ｅ）であることが望ましい。しかし、図６（ｂ）に示す転流期間中、交流出力端子の電位は０となる。これにより、電力変換装置の出力電圧の精度が劣化する可能性がある。
【0013】
そこで、上記（１），（２）の問題点を解消するために、マルチレベル電力変換装置にスナバ回路を設けた構成が検討されている。図８にスナバ回路を設けた５レベル電力変換装置の構成例を示す。図８中の破線は電流経路を表す。
【0014】
図８に示すようにスナバ回路として第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点と第２半導体スイッチＳｆ２の一端（つまりＮＰ端子）との間、および、第５半導体スイッチＳｆ５の一端（つまりＮＰ端子）と第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点の間に、第１，第２スナバコンデンサＣｆ１、Ｃｆ２を接続する。
【0015】
これにより、共通モジュール１のデッドタイム時においても電流は第１，第２スナバコンデンサＣｆ１、Ｃｆ２を通るようになる。これは第１スナバコンデンサＣｆ１が充電されている場合、第１スナバコンデンサＣｆ１の上側の端子の電位はＮＰ端子の電位よりも高くなるので、第２半導体スイッチＳｆ２と第４半導体スイッチＳｆ４のダイオードが導通しなくなるためである。したがって、図６、図７のような過電圧現象を抑制することができる。
【0016】
また、第１，第２スナバコンデンサＣｆ１、Ｃｆ２の電圧は第１，第２フライングキャパシタＦＣ１，ＦＣ２と接続することで一定に保つことができる。
【0017】
図９に第１スナバコンデンサＣｆ１の電圧の充電・放電方法を示す。第２，第３半導体スイッチＳｆ２，Ｓｆ３をオンし、第１スナバコンデンサＣｆ１を第１フライングキャパシタＦＣ１と接続することで、第１フライングキャパシタＦＣ１と同じ電圧に制御可能である。第２スナバコンデンサＣｆ２の充電・放電方法も同様である。
【0018】
基本セルＣｅｌｌ，Ｃｅｌｌ２の２種類のスイッチングパターン（ＭＯＤＥ１，ＭＯＤＥ２）のいずれにおいても、第１スナバコンデンサＣｆ１の上側の端子の電位は＋Ｅ，第２スナバコンデンサＣｆ２の下側の端子の電位は－Ｅに保たれている。５レベル電力変換装置の運転中、基本セルＣｅｌｌ１，Ｃｅｌｌ２はデッドタイム期間を除く大半の期間において上記２種類のスイッチングパターン（ＭＯＤＥ１，ＭＯＤＥ２）のいずれかを選択しているため、第１，第２スナバコンデンサＣｆ１，Ｃｆ２の静電容量を第１，第２フライングキャパシタＦＣ１，ＦＣ２よりも十分小さくすることで、第１，第２スナバコンデンサＣｆ１、Ｃｆ２の電圧を＋Ｅまたは－Ｅに制御することが可能である。
【先行技術文献】
【特許文献】
【0019】
【文献】特開２０１５－４７０５６号公報
【発明の概要】
【発明が解決しようとする課題】
【0020】
図８に示したような回路構成（以下、単に従来構成と適宜称する）では共通モジュール１の転流時に生じる過電圧を防ぐことはできるが、特定経路（例えば第１直流リンクキャパシタＣＤＣ１の正極側、および、第２直流リンクキャパシタＣＤＣ２の負極側の経路）上の配線インダクタンスに起因するサージ電圧を防ぐことはできない。
【0021】
また、従来構成のスナバ回路は、主に相モジュール２を想定（例えば第１スイッチングデバイスＳ１等が電流ｉをターンオフした際に発生し得るサージ電圧Ｌ＊ｄｉ／ｄｔを想定）したものとなっている。
【0022】
そこで、フライングキャパシタを含んだ回路（例えば、共通モジュール１の各Ｃｅｌｌ１，Ｃｅｌｌ２）においても、スナバ回路を適用して、配線インダクタンスに起因してスイッチングデバイスのターンオフ時に発生するサージ電圧を抑制することが考えられるが、具体的な構成については出現していない。
【0023】
以上示したようなことから、マルチレベル電力変換装置において、配線インダクタンスに起因してスイッチングデバイスのターンオフ時に発生し得るサージ電圧を抑制することにより、スイッチングデバイスの破損を抑制し、装置の信頼性を向上させることが課題となる。
【課題を解決するための手段】
【0024】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直列接続された第１，第２直流リンクキャパシタと、第１～第４半導体スイッチが当該第１～第４の順に直列接続された半導体直列回路と、第１～第４スナバコンデンサが当該第１～第４の順に直列接続されたコンデンサ直列回路と、第１，第２スナバコンデンサの両者間に挿入接続された第１スナバダイオードと、第２，第３スナバコンデンサの両者間に挿入接続された第２，第３スナバダイオードの直列回路と、第３，第４スナバコンデンサの両者間に挿入接続された第４スナバダイオードと、を備えたマルチレベル電力変換装置である。
【0025】
当該一態様によるマルチレベル電力変換装置では、半導体直列回路の一端側に位置する第１半導体スイッチの一端が、第１直流リンクキャパシタの正極端に接続され、当該半導体直列回路の他端側に位置する第４半導体スイッチの一端が、第２直流リンクキャパシタの負極端に接続されている
また、コンデンサ直列回路の一端側に位置する第１スナバコンデンサの一端が、第１直流リンクキャパシタの正極端と第１半導体スイッチとの共通接続点に接続され、当該コンデンサ直列回路の他端側に位置する第４スナバコンデンサの一端が、第２直流リンクキャパシタの負極端と第４半導体スイッチとの共通接続点に接続されている。
また、コンデンサ直列回路の一端側に位置する第１スナバコンデンサの一端が、第１直流リンクキャパシタの正極端と第１半導体スイッチとの共通接続点に接続され、当該コンデンサ直列回路の他端側に位置する第４スナバコンデンサの一端が、第２直流リンクキャパシタの負極端と第４半導体スイッチとの共通接続点に接続されている。
【0026】
また、第１スナバダイオードは、アノードが第１スナバコンデンサに接続され、カソードが第１，第２半導体スイッチの共通接続点に接続され、第２スナバダイオードは、アノードが第２スナバコンデンサに接続され、カソードが第２，第３半導体スイッチの共通接続点に接続され、第３スナバダイオードは、アノードが第２，第３半導体スイッチの共通接続点に接続され、カソードが第３スナバコンデンサに接続され、第４スナバダイオードは、アノードが第３，第４半導体スイッチの共通接続点に接続され、カソードが第４スナバコンデンサに接続されている。
【0027】
また、フライングキャパシタの正極端が、第２スナバコンデンサと第１スナバダイオードとの共通接続点に接続され、当該フライングキャパシタの負極端が、第３スナバコンデンサと第４スナバダイオードとの共通接続点に接続されている。
【0028】
そして、第１スナバコンデンサと第１スナバダイオードとの共通接続点に、第１抵抗の一端が接続され、当該第１抵抗の他端が、第１，第２直流リンクキャパシタの共通接続点に接続され、第２スナバコンデンサと第２スナバダイオードとの共通接続点に、第２抵抗の一端が接続され、当該第２抵抗の他端が、フライングキャパシタの負極端，第３スナバコンデンサ，第４スナバダイオードの共通接続点に接続され、第３スナバコンデンサと第３スナバダイオードとの共通接続点に、第３抵抗の一端が接続され、当該第３抵抗の他端が、フライングキャパシタの正極端，第２スナバコンデンサ，第１スナバダイオードの共通接続点に接続され、第４スナバコンデンサと第４スナバダイオードとの共通接続点に、第４抵抗の一端が接続され、当該第４抵抗の他端が、第１，第２直流リンクキャパシタの共通接続点に接続されている、ことを特徴とするものである。
【0029】
他の態様においては、直流リンクキャパシタと、第１～第４半導体スイッチが当該第１～第４の順に直列接続された半導体直列回路と、第１～第４スナバコンデンサが当該第１～第４の順に直列接続されたコンデンサ直列回路と、第１，第２スナバコンデンサの両者間に挿入接続された第１スナバダイオードと、第２，第３スナバコンデンサの両者間に挿入接続された第２，第３スナバダイオードの直列回路と、第３，第４スナバコンデンサの両者間に挿入接続された第４スナバダイオードと、を備えたマルチレベル電力変換装置である。
【0030】
当該他の態様によるマルチレベル電力変換装置では、半導体直列回路の一端側に位置する第１半導体スイッチの一端が、直流リンクキャパシタの正極端に接続され、当該半導体直列回路の他端側に位置する第４半導体スイッチの一端が、直流リンクキャパシタの負極端に接続されている。
【0031】
また、コンデンサ直列回路の一端側に位置する第１スナバコンデンサの一端が、直流リンクキャパシタの正極端と第１半導体スイッチとの共通接続点に接続され、当該コンデンサ直列回路の他端側に位置する第４スナバコンデンサの一端が、直流リンクキャパシタの負極端と第４半導体スイッチとの共通接続点に接続されている。
【0032】
また、第１スナバダイオードは、アノードが第１スナバコンデンサに接続され、カソードが第１，第２半導体スイッチの共通接続点に接続され、第２スナバダイオードは、アノードが第２スナバコンデンサに接続され、カソードが第２，第３半導体スイッチの共通接続点に接続され、第３スナバダイオードは、アノードが第２，第３半導体スイッチの共通接続点に接続され、カソードが第３スナバコンデンサに接続され、第４スナバダイオードは、アノードが第３，第４半導体スイッチの共通接続点に接続され、カソードが第４スナバコンデンサに接続されている。
【0033】
また、フライングキャパシタの正極端が、第２スナバコンデンサと第１スナバダイオードとの共通接続点に接続され、フライングキャパシタの負極端が、第３スナバコンデンサと第４スナバダイオードとの共通接続点に接続されている。
【0034】
そして、第１スナバコンデンサと第１スナバダイオードとの共通接続点に、第１抵抗の一端が接続され、当該第１抵抗の他端が、直流リンクキャパシタの負極端と第４スナバコンデンサとの共通接続点に接続され、第２スナバコンデンサと第２スナバダイオードとの共通接続点に、第２抵抗の一端が接続され、当該第２抵抗の他端が、フライングキャパシタの負極端，第３スナバコンデンサ，第４スナバダイオードの共通接続点に接続され、第３スナバコンデンサと第３スナバダイオードとの共通接続点に、第３抵抗の一端が接続され、当該第３抵抗の他端が、フライングキャパシタの正極端，第２スナバコンデンサ，第１スナバダイオードの共通接続点に接続され、第４スナバコンデンサと第４スナバダイオードとの共通接続点に、第４抵抗の一端が接続され、当該第４抵抗の他端が、直流リンクキャパシタの正極端と第１スナバコンデンサとの共通接続点に接続されている、ことを特徴とするものである。
【0035】
他の態様においては、第１スナバコンデンサ，第１スナバダイオード，第１抵抗の共通接続点に、第１アバランシェ素子のアノードが接続され、当該第１アバランシェ素子のカソードが、直流リンクキャパシタの正極端と第１スナバコンデンサとの共通接続点に接続され、第２スナバコンデンサ，第２スナバダイオード，第２抵抗の共通接続点に、第２アバランシェ素子のアノードが接続され、当該第２アバランシェ素子のカソードが、フライングキャパシタの正極端，第２スナバコンデンサ，第１スナバダイオードの共通接続点に接続され、フライングキャパシタの負極端，第３スナバコンデンサ，第４スナバダイオードの共通接続点に、第３アバランシェ素子のアノードが接続され、当該第３アバランシェ素子のカソードが、第３スナバコンデンサ，第３スナバダイオード，第３抵抗の共通接続点に接続され、直流リンクキャパシタの負極端と第４スナバコンデンサとの共通接続点に、第４アバランシェ素子のアノードが接続され、当該第４アバランシェ素子のカソードが、第４スナバコンデンサ，第４スナバダイオード，第４抵抗の共通接続点に接続されている、ことを特徴しても良い。
【発明の効果】
【0036】
本発明によれば、マルチレベル電力変換装置において、配線インダクタンスに起因してスイッチングデバイスのターンオフ時に発生し得るサージ電圧を抑制することにより、スイッチングデバイスの破損を抑制し、装置の信頼性の向上に貢献可能となる。
【図面の簡単な説明】
【0037】
【図1】実施例１によるマルチレベル電力変換装置を示す回路構成図。
【図2】実施例２によるマルチレベル電力変換装置を示す回路構成図。
【図3】実施例３によるマルチレベル電力変換装置を示す回路構成図。
【図4】従来のマルチレベル電力変換装置の一例を示す回路構成図。
【図5】基本セルのスイッチングパターンを示す図。
【図6】出力Ｅの時の転流現象を示す図。
【図7】出力－Ｅの時の転流現象を示す図。
【図8】出力Ｅの時の転流現象を示す図。
【図9】スナバコンデンサの電圧制御例を示す図。
【図10】配線インダクタンスに起因するサージ電圧発生を示す図。
【図11】参考例１によるマルチレベル電力変換装置を示す回路構成図。
【図12】参考例１によるマルチレベル電力変換装置の動作例（放電時）を示す図。
【図13】参考例１によるマルチレベル電力変換装置の動作例を示す図。
【図14】参考例２によるマルチレベル電力変換装置を示す回路構成図。
【図15】参考例２によるマルチレベル電力変換装置のスイッチングパターンを示す図。
【図16】参考例２によるマルチレベル電力変換装置の配線インダクタンスに起因するサージ電圧発生を示す図。
【発明を実施するための形態】
【0038】
本発明の実施形態によるマルチレベル電力変換装置は、フライングキャパシタを含んだ回路を有したものであって、単に従来構成に示すようなスナバ回路を適用するものとは、全く異なるものである。
【0039】
すなわち、本実施形態によるマルチレベル電力変換装置では、フライングキャパシタを含んだ回路に構成されている各半導体スイッチに対し、スナバコンデンサ，スナバダイオード，抵抗を有したスナバ回路を、それぞれ設けた構成である。
【0040】
このような構成のスナバ回路を、フライングキャパシタを含んだ回路に適用することにより、単に従来構成のスナバ回路を適用した場合と比較して、配線インダクタンスによる影響を小さくすることができる。
【0041】
これにより、配線インダクタンスに起因してスイッチングデバイスのターンオフ時に発生し得るサージ電圧を抑制することにより、スイッチングデバイスの破損を抑制し、装置の信頼性の向上に貢献可能となる。
【0042】
本実施形態のマルチレベル電力変換装置は、前述のようにスナバコンデンサ，スナバダイオード，抵抗を有したスナバ回路を、フライングキャパシタを含んだ回路に適用した構成であれば良く、種々の分野（例えばマルチレベル電力変換装置技術，スナバ回路技術，フライングキャパシタ技術等の分野）の技術常識を適宜適用して設計することが可能であり、その一例として後述の実施例１～３が挙げられる。
【0043】
【0044】
≪参考例１≫
まず、図８に示した従来構成に着目すると、以下に示すことが言える。図８の従来構成の場合、共通モジュール１の転流時に生じる過電圧を防ぐことはできるが、特定経路（第１直流リンクキャパシタＣＤＣ１の正極側、および、第２直流リンクキャパシタＣＤＣ２の負極側の経路）上の配線インダクタンスに起因するサージ電圧を防ぐことはできない。
まず、図８に示した従来構成に着目すると、以下に示すことが言える。図８の従来構成の場合、共通モジュール１の転流時に生じる過電圧を防ぐことはできるが、特定経路（第１直流リンクキャパシタＣＤＣ１の正極側、および、第２直流リンクキャパシタＣＤＣ２の負極側の経路）上の配線インダクタンスに起因するサージ電圧を防ぐことはできない。
【0045】
図１０にその例を示す。図１０中の破線の丸で囲んだ半導体スイッチ，スイッチングデバイスは導通している。また、図１０の電流経路に配線インダクタンスＬが存在する。よって、相モジュール２の第１スイッチングデバイスＳ１が電流ｉをターンオフした際に配線インダクタンスＬのインダクタンス値Ｌに比例したサージ電圧Ｌ＊ｄｉ／ｄｔが第１スイッチングデバイスＳ１に発生する。
【0046】
このとき、第１スイッチングデバイスＳ１に印加される電圧は、第１，第２直流リンクキャパシタＣＤＣ１，ＣＤＣ２の電圧合計値が２Ｅ，第１，第２フライングキャパシタＦＣ１，ＦＣ２の電圧合計値がＥとすると、Ｅ＋Ｌｄｉ／ｄｔとなる。インダクタンス値Ｌが大きい場合、第１スイッチングデバイスＳ１の印加電圧が大きくなるため第１スイッチングデバイスＳ１の過電圧破損につながる可能性があった。
【0047】
そこで、例えば図１１に示すようにマルチレベル電力変換装置を構成することが考えられる。図１１では、各相共通の共通モジュール１と、１相以上の相モジュール２と、各相共通のスナバ回路３と、を備え、直流－交流変換、または、交流－直流変換を行えるように構成されている。なお、図１では、簡略化して相モジュール２を１相分のみ示している。
【0048】
共通モジュール１は、直列接続された第１，第２直流リンクキャパシタＣＤＣ１，ＣＤＣ２を有している。第１直流リンクキャパシタＣＤＣ１の正極端には、第１半導体スイッチＳｆ１の一端が接続されている。第１直流リンクキャパシタＣＤＣ１の負極端には、第２半導体スイッチＳｆ２の一端が接続されている。第１半導体スイッチＳｆ１の他端と第２半導体スイッチＳｆ２の他端との間には、第１フライングキャパシタＦＣ１が接続されている。
【0049】
第１半導体スイッチＳｆ１と第１フライングキャパシタＦＣ１の共通接続点と第２半導体スイッチＳｆ２と第１フライングキャパシタＦＣ１の共通接続点との間には、第３，第４半導体スイッチＳｆ３，Ｓｆ４が直列接続されている。
【0050】
第２直流リンクキャパシタＣＤＣ２の正極端には、第５半導体スイッチＳｆ５の一端が接続されている。第２直流リンクキャパシタＣＤＣ２の負極端には、第６半導体スイッチＳｆ６の一端が接続されている。第５半導体スイッチＳｆ５の他端と第６半導体スイッチＳｆ６の他端との間には、第２フライングキャパシタＦＣ２が接続されている。
【0051】
第５半導体スイッチＳｆ５と第２フライングキャパシタＦＣ２の共通接続点と第６半導体スイッチＳｆ６と第２フライングキャパシタＦＣ２の共通接続点との間には、第７，第８半導体スイッチＳｆ７，Ｓｆ８が直列接続されている。
【0052】
相モジュール２は、第１半導体スイッチＳｆ１の一端と第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点との間には、第１，第２スイッチングデバイスＳ１，Ｓ２が直列接続されている。
【0053】
第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点と第６半導体スイッチＳｆ６の一端との間には、第７，第８スイッチングデバイスＳ７，Ｓ８が直列接続されている。第１，第２スイッチングデバイスＳ１，Ｓ２の共通接続点と、第７，第８スイッチングデバイスＳ７，Ｓ８の共通接続点との間には、第３，第４，第５，第６スイッチングデバイスＳ３，Ｓ４，Ｓ５，Ｓ６が直列接続されている。
【0054】
前記第３，第４スイッチングデバイスＳ３，Ｓ４の共通接続点と第５，第６スイッチングデバイスＳ５，Ｓ６の共通接続点との間には、第１，第２ダイオードＤ１，Ｄ２が直列接続されている。なお、この第１，第２ダイオードＤ１，Ｄ２は、第９，第１０スイッチングデバイス（ＩＧＢＴ等）に置き換えても良い。
【0055】
スナバ回路３は、第１半導体スイッチＳｆ１の一端と第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点との間には、第１スナバコンデンサＣｆ１が接続されている。第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点と第２半導体スイッチＳｆ２の一端との間には、第２スナバコンデンサＣｆ２が接続されている。
【0056】
第５半導体スイッチＳｆ５の一端と第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点との間には、第３スナバコンデンサＣｆ３が接続されている。第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点と第６半導体スイッチＳｆ６の一端との間には、第４スナバコンデンサＣｆ４が接続されている。
【0057】
また、前記第１～第４スナバコンデンサＣｆ１～Ｃｆ４には、第１～第４スナバダイオードＤｆ１～Ｄｆ４がそれぞれ直列接続されている。
【0058】
図１１の場合、第１スナバダイオードＤｆ１は、アノードが第１スナバコンデンサＣｆ１に接続され、カソードが第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点に接続されている。第２スナバダイオードＤｆ２は、アノードが第３，第４半導体スイッチＳｆ３，Ｓｆ４の共通接続点に接続され、カソードが第２スナバコンデンサＣｆ２に接続されている。
【0059】
第３スナバダイオードＤｆ３は、アノードが第３スナバコンデンサＣｆ３に接続され、カソードが第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点に接続されている。第４スナバダイオードＤｆ４は、アノードが第７，第８半導体スイッチＳｆ７，Ｓｆ８の共通接続点に接続され、カソードが第４スナバコンデンサＣｆ４に接続されている。
【0060】
前記のように第１～第４スナバコンデンサＣｆ１～Ｃｆ４それぞれに第１～第４スナバダイオードＤｆ１～Ｄｆ４を直列接続したことにより、第１，第２ダイオードＤｆ１，Ｄｆ２の直列回路、および、第３，第４ダイオードＤｆ３，Ｄｆ４の直列回路が構成され、当該各直列回路には、第５，第６抵抗Ｒｆ５，Ｒｆ６がそれぞれ並列接続されている。
【0061】
図１１に示した電力変換装置のスナバ回路３の放電経路は、図１２に示すとおりとなる。まず、第１，第２直流リンクキャパシタＣＤＣ１，ＣＤＣ２の電圧合計値２Ｅよりも第１，第２スナバコンデンサＣｆ１，Ｃｆ２の電圧合計値が高くなると、第１，第２スナバコンデンサＣｆ１，Ｃｆ２の電圧は第５抵抗Ｒｆ５を介して放電される。第３，第４スナバコンデンサＣｆ３，Ｃｆ４も同様にして第６抵抗Ｒ６で放電される。そして、第１，第２スナバコンデンサＣｆ１，Ｃｆ２の電圧合計値が２Ｅまで低下すると放電動作が終了することとなる。
【0062】
図１３は、第１スイッチングデバイスＳ１をターンオフした場合の動作例を示すものである。第１スナバコンデンサＣｆ１と第１ダイオードＤ１，第４スナバコンデンサＣｆ４と第４ダイオードＤ４を第１，第８スイッチングデバイスＳ１，Ｓ８の一端にも接続することで相モジュール２の第１，第８スイッチングデバイスＳ１，Ｓ８に印加されるサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
【0063】
配線インダクタンスＬに流れていた電流は、第１スイッチングデバイスＳ１のターンオフ直後に第１スナバコンデンサＣｆ１→第１スナバダイオードＤｆ１→第３半導体スイッチＳｆ３→第１半導体スイッチＳｆ１を通って流れ続ける。よって、配線インダクタンスＬによるサージ電圧Ｌｄｉ／ｄｔ分のエネルギーをスナバコンデンサＣｆ１が吸収するため、第１スイッチングデバイスＳ１に印加されるサージ電圧を低減することが可能となる。第８スイッチングデバイスＳ８をターンオフした場合での動作も同様である。
【0064】
ゆえに、図１１に示したような電力変換装置によれば、従来装置と比較して、以下に示すことが言える。すなわち、配線インダクタンスに起因して、スイッチングデバイスのターンオフ時に発生し得るサージ電圧を抑制することができる。これにより、スイッチングデバイスの過電圧破損を低減できるため、電力変換装置の信頼性の向上に貢献可能となる。
【0065】
≪参考例２≫
参考例１に示した電力変換装置において、フライングキャパシタを有した回路部に着目すると、図１４に示すような３レベル電力変換装置の構成が挙げられる。
参考例１に示した電力変換装置において、フライングキャパシタを有した回路部に着目すると、図１４に示すような３レベル電力変換装置の構成が挙げられる。
【0066】
図１４の電力変換装置では、一個のフライングキャパシタＦＣと４つの半導体スイッチＳａ～Ｓｄ（ＩＧＢＴなど）により１アームが構成されており、直流リンクキャパシタＣｄｃの電圧をＶｄｃ，フライングキャパシタＦＣの電圧をＶｄｃ／２に制御して動作する構成となっている。
【0067】
図１４において、第１～第４半導体スイッチＳａ～Ｓｄは直列接続されており、当該直列一端側に位置する第１半導体スイッチＳａの一端が、直流リンクキャパシタＣｄｃの正極端に接続され，当該直列他端側に位置する第４半導体スイッチＳｄの一端が、直流リンクキャパシタＣｄｃの負極端に接続されている。
【0068】
第１，第２半導体スイッチＳａ，Ｓｂの共通接続点と、第３，第４半導体スイッチＳｃ，Ｓｄの共通接続点と、の間にはフライングキャパシタＦＣが接続されている。第２，第３半導体スイッチＳｂ，Ｓｃの共通接続点は、交流出力端子となる。
【0069】
図１４の電力変換装置の場合、第１～第４半導体スイッチＳａ～Ｓｄを適宜導通させることにより、図１５に示すような４種類のスイッチングパターンを適宜選択し、３レベルの電圧を出力することができる。したがって、流れる相電流Ｉ１の方向に応じてスイッチングパターンを選択することにより、フライングキャパシタＦＣの充電または放電を選択し、当該フライングキャパシタＦＣの電圧を制御することができる。ここで、図１５中の「ＯＮ」は、導通中の半導体スイッチを示す。
【0070】
【0071】
図１６の電力変換装置の場合、２つの半導体スイッチに対して１つのスナバ回路が接続されているに等しい構成となっている。すなわち、半導体スイッチＳａ～Ｓｄごとにはスナバ回路が接続されていないため、例えば２素子分の配線インダクタンス（例えば図１６中のＬ）によるサージ電圧が発生し得る。
【0072】
例えば図１４の経路ｋ１に配線インダクタンスがある場合、第１，第２半導体スイッチＳａ，Ｓｂのサージ電圧が大きくなり、経路ｋ２に配線インダクタンスがある場合には、第３，第４半導体スイッチＳｃ，Ｓｄのサージ電圧が大きくなり得る。これにより、各半導体スイッチＳａ～Ｓｄにおいては、素子の耐圧を超えて破損等に至る可能性がある。
【0073】
≪実施例１≫
図１は、実施例１による電力変換装置を示すものであり、参考例１，２等に基づいて見出されたものである。なお、参考例１，２等と同様のものには同一符号を付する等により、その詳細な説明を適宜省略する。
図１は、実施例１による電力変換装置を示すものであり、参考例１，２等に基づいて見出されたものである。なお、参考例１，２等と同様のものには同一符号を付する等により、その詳細な説明を適宜省略する。
【0074】
図１の電力変換装置では、半導体スイッチＳａ～Ｓｄに対し、スナバコンデンサ（Ｃ１～Ｃ４），スナバダイオード（Ｄｓ１～Ｄｓ４），抵抗（Ｒ１～Ｒ４）を有したスナバ回路が、それぞれ設けられた構成となっている。
【0075】
図１の電力変換装置においては、直列接続された第１，第２直流リンクキャパシタＣｄｃ１，Ｃｄｃ２を有している。また、第１～第４半導体スイッチＳａ～Ｓｄが当該第１～第４の順に直列接続された直列回路（以下、単に半導体直列回路と適宜称する）を有し、当該半導体直列回路の一端側に位置する第１半導体スイッチＳａの一端が、第１直流リンクキャパシタＣｄｃ１の正極端に接続され、当該半導体直列回路の他端側に位置する第４半導体スイッチＳｄの一端が、第２直流リンクキャパシタＣｄｃ２の負極端に接続されている。
【0076】
また、第１～第４スナバコンデンサＣ１～Ｃ４が当該第１～第４の順に直列接続された直列回路（以下、単にコンデンサ直列回路と適宜称する）を有しており、当該コンデンサ直列回路の一端側に位置する第１スナバコンデンサＣ１の一端が、第１直流リンクキャパシタＣｄｃ１の正極端と第１半導体スイッチＳａとの共通接続点に接続され、当該コンデンサ直列回路の他端側に位置する第４スナバコンデンサＣ４の一端が、第２直流リンクキャパシタＣｄｃ２の負極端と第４半導体スイッチＳｄとの共通接続点に接続されている。
【0077】
第１～第４スナバコンデンサＣ１～Ｃ４には、第１～第４スナバダイオードＤｓ１～Ｄｓ４がそれぞれ直列接続されている。
【0078】
具体的には、第１，第２スナバコンデンサＣ１，Ｃ２の両者間に第１スナバダイオードＤｓ１が挿入接続され、第２，第３スナバコンデンサＣ２，Ｃ３の両者間に第２，第３スナバダイオードＤｓ２，Ｄｓ３の直列回路が挿入接続され、第３，第４スナバコンデンサＣ３，Ｃ４の両者間に第４スナバダイオードＤｓ４が挿入接続されている。
【0079】
第１スナバダイオードＤｓ１は、アノードが第１スナバコンデンサＣ１に接続され、カソードが第１，第２半導体スイッチＳａ，Ｓｂの共通接続点に接続されている。第２スナバダイオードＤｓ２は、アノードが第２スナバコンデンサＣ２に接続され、カソードが第２，第３半導体スイッチＳｂ，Ｓｃの共通接続点に接続されている。
【0080】
第３スナバダイオードＤｓ３は、アノードが第２，第３半導体スイッチＳｂ，Ｓｃの共通接続点に接続され、カソードが第３スナバコンデンサＣ３に接続されている。第４スナバダイオードＤｓ４は、アノードが第３，第４半導体スイッチＳｃ，Ｓｄの共通接続点に接続され、カソードが第４スナバコンデンサＣ４に接続されている。
【0081】
フライングキャパシタＦＣの正極端は、第２スナバコンデンサＣ２と第１スナバダイオードＤｓ１との共通接続点に接続され、フライングキャパシタＦＣの負極端は、第３スナバコンデンサＣ３と第４スナバダイオードＤｓ４との共通接続点に接続されている。
【0082】
第１スナバコンデンサＣ１と第１スナバダイオードＤｓ１との共通接続点には、第１抵抗Ｒ１の一端が接続され、当該第１抵抗Ｒ１の他端が、第１，第２直流リンクキャパシタＣｄｃ１，Ｃｄｃ２の共通接続点に接続されている。
【0083】
第２スナバコンデンサＣ２と第２スナバダイオードＤｓ２との共通接続点には、第２抵抗Ｒ２の一端が接続され、当該第２抵抗Ｒ２の他端が、フライングキャパシタＦＣの負極端，第３スナバコンデンサＣ３，第４スナバダイオードＤｓ４の共通接続点に接続されている。
【0084】
第３スナバコンデンサＣ３と第３スナバダイオードＤｓ３との共通接続点には、第３抵抗Ｒ３の一端が接続され、当該第３抵抗Ｒ３の他端が、フライングキャパシタＦＣの正極端，第２スナバコンデンサＣ２，第１スナバダイオードＤｓ１の共通接続点に接続されている。
【0085】
第４スナバコンデンサＣ４と第４スナバダイオードＤｓ４との共通接続点には、第４抵抗Ｒ４の一端が接続され、当該第４抵抗Ｒ４の他端が、第１，第２直流リンクキャパシタＣｄｃ１，Ｃｄｃ２の共通接続点に接続されている。
【0086】
図１の電力変換装置において、第１～第４スナバコンデンサＣ１～Ｃ４は、第１，第２直流リンクキャパシタＣｄｃ１，Ｃｄｃ２による電圧Ｖｄｃの半分の電圧、またはフライングキャパシタＦＣの電圧であるＶｄｃ／２に充電されることとなる。
【0087】
そして、第１半導体スイッチＳａに印加される電圧がＶｄｃ／２の値を超えた場合には、第１スナバダイオードＤｓ１が導通し、第１スナバコンデンサＣ１に電流が流れることになり、発生し得るサージ電圧をバイパスできることとなる。これにより、第１半導体スイッチＳａに印加され得るサージ電圧を抑制できる。第１スナバコンデンサＣ１の電圧は、第１抵抗Ｒ１を通して第１直流リンクキャパシタＣｄｃ１に放電され、Ｖｄｃ／２に戻る。
【0088】
第２半導体スイッチＳｂに印加される電圧がＶｄｃ／２の値を超えた場合には、第２スナバダイオードＤｓ２が導通し、第２スナバコンデンサＣ２に電流が流れることになり、発生し得るサージ電圧をバイパスできることとなる。これにより、第２半導体スイッチＳｂに印加され得るサージ電圧を抑制できる。第２スナバコンデンサＣ２の電圧は、第２抵抗Ｒ２を通してフライングキャパシタＦＣに放電され、Ｖｄｃ／２に戻る。
【0089】
第３半導体スイッチＳｃに印加される電圧がＶｄｃ／２の値を超えた場合には、第３スナバダイオードＤｓ３が導通し、第３スナバコンデンサＣ３に電流が流れることになり、発生し得るサージ電圧をバイパスできることとなる。これにより、第３半導体スイッチＳｃに印加され得るサージ電圧を抑制できる。第３スナバコンデンサＣ３の電圧は、第３抵抗Ｒ３を通してフライングキャパシタＦＣに放電され、Ｖｄｃ／２に戻る。
【0090】
第４半導体スイッチＳｄに印加される電圧がＶｄｃ／２の値を超えた場合には、第４スナバダイオードＤｓ４が導通し、第４スナバコンデンサＣ４に電流が流れることになり、発生し得るサージ電圧をバイパスできることとなる。これにより、第４半導体スイッチＳｄに印加され得るサージ電圧を抑制できる。第４スナバコンデンサＣ４の電圧は、第４抵抗Ｒ４を通して第２直流リンクキャパシタＣｄｃ２に放電され、Ｖｄｃ／２に戻る。
【0091】
以上示したように実施例１によれば、半導体スイッチＳａ，Ｓｂ，Ｓｃ，Ｓｄに対してスナバ回路がそれぞれ設けられた構成となっているため、例えば単に従来構成のスナバ回路を適用した場合と比較して、配線インダクタンスによる影響を小さくできることが判る。
【0092】
≪実施例２≫
実施例１の場合、第１～第４スナバコンデンサＣ１～Ｃ４の電圧がＶｄｃ／２と低いため、サージ電圧に対して吸収すべきエネルギーが大きくなる。このため、スイッチング周波数が高い場合には、例えば第１，第４抵抗Ｒ１，Ｒ４で消費する電力が大きくなってしまうおそれがある。これにより、スイッチング損失の増加や抵抗の大型化を招くおそれがある。
実施例１の場合、第１～第４スナバコンデンサＣ１～Ｃ４の電圧がＶｄｃ／２と低いため、サージ電圧に対して吸収すべきエネルギーが大きくなる。このため、スイッチング周波数が高い場合には、例えば第１，第４抵抗Ｒ１，Ｒ４で消費する電力が大きくなってしまうおそれがある。これにより、スイッチング損失の増加や抵抗の大型化を招くおそれがある。
【0093】
そこで、実施例２では、図２に示すように電力変換装置を構成して、第１～第４スナバコンデンサＣ１～Ｃ４の電圧が高くなるようにし、サージ電圧に対して吸収すべきエネルギーを抑制できるようにした。なお、図１に示すものと同様のものには同一符号を付する等により、その詳細な説明を適宜省略する。
【0094】
図２の電力変換装置においては、第１，第２直流リンクキャパシタＣｄｃ１，Ｃｄｃ２の替わりに直流リンクキャパシタＣｄｃを有し、第１～第４半導体スイッチＳａ～Ｓｄの半導体直列回路の一端側に位置する第１半導体スイッチＳａの一端が、直流リンクキャパシタＣｄｃの正極端に接続され、当該半導体直列回路の他端側に位置する第４半導体スイッチＳｄの一端が、直流リンクキャパシタＣｄｃの負極端に接続されている。
【0095】
また、第１～第４スナバコンデンサＣ１～Ｃ４のコンデンサ直列回路の一端側に位置する第１スナバコンデンサＣ１の一端が、直流リンクキャパシタＣｄｃの正極端と第１半導体スイッチＳａとの共通接続点に接続され、当該コンデンサ直列回路の他端側に位置する第４スナバコンデンサＣ４の一端が、直流リンクキャパシタＣｄｃの負極端と第４半導体スイッチＳｄとの共通接続点に接続されている。
【0096】
第１抵抗Ｒ１においては、当該第１抵抗Ｒ１の一端が、第１スナバコンデンサＣ１と第１スナバダイオードＤｓ１との共通接続点に接続され、当該第１抵抗Ｒ１の他端が、直流リンクキャパシタＣｄｃの負極端と第４スナバコンデンサＣ４との共通接続点に接続されている。
【0097】
第４抵抗Ｒ４においては、当該第４抵抗Ｒ４の一端が、第４スナバコンデンサＣ４と第４スナバダイオードＤｓ４との共通接続点に接続され、当該第４抵抗Ｒ４の他端が、直流リンクキャパシタＣｄｃの正極端と第１スナバコンデンサＣ１との共通接続点に接続されている。
【0098】
図２の電力変換装置において、第１，第４スナバコンデンサＣ１，Ｃ４は、直流リンクキャパシタＣｄｃの電圧であるＶｄｃに充電されることとなる。また、第２，第３スナバコンデンサＣ２，Ｃ３は、フライングキャパシタＦＣの電圧であるＶｄｃ／２に充電されることとなる。
【0099】
そして、第１半導体スイッチＳａに印加される電圧がＶｄｃの値を超えた場合には、第１スナバダイオードＤｓ１が導通し、第１スナバコンデンサＣ１に電流が流れることになり、発生し得るサージ電圧をバイパスできることとなる。これにより、第１半導体スイッチＳａに印加され得るサージ電圧を抑制できる。第１スナバコンデンサＣ１の電圧は、第１抵抗Ｒ１を通して直流リンクキャパシタＣｄｃに放電され、Ｖｄｃに戻る。
【0100】
第２半導体スイッチＳｂに印加される電圧がＶｄｃ／２の値を超えた場合には、第２スナバダイオードＤｓ２が導通し、第２スナバコンデンサＣ２に電流が流れることになり、発生し得るサージ電圧をバイパスできることとなる。これにより、第２半導体スイッチＳｂに印加され得るサージ電圧を抑制できる。第２スナバコンデンサＣ２の電圧は、第２抵抗Ｒ２を通してフライングキャパシタＦＣに放電され、Ｖｄｃ／２に戻る。
【0101】
第３半導体スイッチＳｃに印加される電圧がＶｄｃ／２の値を超えた場合には、第３スナバダイオードＤｓ３が導通し、第３スナバコンデンサＣ３に電流が流れることになり、発生し得るサージ電圧をバイパスできることとなる。これにより、第３半導体スイッチＳｃに印加され得るサージ電圧を抑制できる。第３スナバコンデンサＣ３の電圧は、第３抵抗Ｒ３を通してフライングキャパシタＦＣに放電され、Ｖｄｃ／２に戻る。
【0102】
第４半導体スイッチＳｄに印加される電圧がＶｄｃの値を超えた場合には、第４スナバダイオードＤｓ４が導通し、第４スナバコンデンサＣ４に電流が流れることになり、発生し得るサージ電圧をバイパスできることとなる。これにより、第４半導体スイッチＳｄに印加され得るサージ電圧を抑制できる。第４スナバコンデンサＣ４の電圧は、第４抵抗Ｒ４を通して直流リンクキャパシタＣｄｃに放電され、Ｖｄｃに戻る。
【0103】
以上示したように実施例２によれば、実施例１と同様の作用効果を奏する他に、以下のことが言える。すなわち、スイッチング損失の低減や、第１，第４抵抗Ｒ１，Ｒ４の小型化に貢献することが可能となる。
【0104】
≪実施例３≫
実施例２の場合、配線インダクタンスによるサージエネルギーを、第１～第４スナバコンデンサＣ１～Ｃ４で吸収することになる。このため、第１～第４スナバコンデンサにおいて大型化してしまうおそれがある。
実施例２の場合、配線インダクタンスによるサージエネルギーを、第１～第４スナバコンデンサＣ１～Ｃ４で吸収することになる。このため、第１～第４スナバコンデンサにおいて大型化してしまうおそれがある。
【0105】
そこで、実施例３では、図３に示す電力変換装置のように、第１～第４スナバコンデンサＣ１～Ｃ４に対し、アバランシェ特性を持つ第１～第４アバランシェ素子Ｚ１～Ｚ４をそれぞれ並列接続した構成とすることで、第１～第４スナバコンデンサＣ１～Ｃ４が吸収しきれないエネルギーを、当該第１～第４アバランシェ素子Ｚ１～Ｚ４にバイパスできるようにした。なお、図２に示すものと同様のものには同一符号を付する等により、その詳細な説明を適宜省略する。
【0106】
図３の電力変換装置においては、第１スナバコンデンサＣ１，第１スナバダイオードＤｓ１，第１抵抗Ｒ１の共通接続点に、第１アバランシェ素子Ｚ１のアノードが接続され、当該第１アバランシェ素子Ｚ１のカソードが、直流リンクキャパシタＣｄｃの正極端と第１スナバコンデンサＣ１との共通接続点に接続されている。
【0107】
第２スナバコンデンサＣ２，第２スナバダイオードＤｓ２，第２抵抗Ｒ２の共通接続点には、第２アバランシェ素子Ｚ２のアノードが接続され、当該第２アバランシェ素子Ｚ２のカソードが、フライングキャパシタＦＣの正極端，第２スナバコンデンサＣ２，第１スナバダイオードＤｓ１の共通接続点に接続されている。
【0108】
フライングキャパシタＦＣの負極端，第３スナバコンデンサＣ３，第４スナバダイオードＤｓ４の共通接続点には、第３アバランシェ素子Ｚ３のアノードが接続され、当該第３アバランシェ素子Ｚ３のカソードが、第３スナバコンデンサＣ３，第３スナバダイオードＤｓ３，第３抵抗Ｒ３の共通接続点に接続されている。
【0109】
直流リンクキャパシタＣｄｃの負極端と第４スナバコンデンサＣ４との共通接続点には、第４アバランシェ素子Ｚ４のアノードが接続され、当該第４アバランシェ素子Ｚ４のカソードが、第４スナバコンデンサＣ４，第４スナバダイオードＤｓ４，第４抵抗Ｒ４の共通接続点に接続されている。
【0110】
第１～第４アバランシェ素子Ｚ１～Ｚ４の動作開始電圧においては、それぞれ第１～第４半導体スイッチＳａ～Ｓｄの各耐圧に合わせて設定することが可能である。
【0111】
図３の電力変換装置において、第１，第４スナバコンデンサＣ１，Ｃ４は、直流リンクキャパシタＣｄｃの電圧であるＶｄｃに充電されることとなる。また、第２，第３スナバコンデンサＣ２，Ｃ３は、フライングキャパシタＦＣの電圧であるＶｄｃ／２に充電されることとなる。
【0112】
そして、第１半導体スイッチＳａに印加される電圧がＶｄｃの値を超えた場合には、第１スナバダイオードＤｓ１が導通し、第１スナバコンデンサＣ１に電流が流れることになり、発生し得るサージ電圧をバイパスできることとなる。これにより、第１半導体スイッチＳａに印加され得るサージ電圧を抑制できる。
【0113】
また、第１スナバコンデンサＣ１に印加される電圧が第１アバランシェ素子Ｚ１の動作開始電圧を超過した場合には、第１アバランシェ素子Ｚ１が動作し、当該印加される電圧が当該動作開始電圧を超過して上昇しないように、バイパスする。第１スナバコンデンサＣ１の電圧は、第１抵抗Ｒ１を通して直流リンクキャパシタＣｄｃに放電され、Ｖｄｃに戻る。
【0114】
第２半導体スイッチＳｂに印加される電圧がＶｄｃ／２の値を超えた場合には、第２スナバダイオードＤｓ２が導通し、第２スナバコンデンサＣ２に電流が流れることになり、発生し得るサージ電圧をバイパスできることとなる。これにより、第２半導体スイッチＳｂに印加され得るサージ電圧を抑制できる。
【0115】
また、第２スナバコンデンサＣ２に印加される電圧が第２アバランシェ素子Ｚ２の動作開始電圧を超過した場合には、第２アバランシェ素子Ｚ２が動作し、当該印加される電圧が当該動作開始電圧を超過して上昇しないように、バイパスする。第２スナバコンデンサＣ２の電圧は、第２抵抗Ｒ２を通してフライングキャパシタＦＣに放電され、Ｖｄｃ／２に戻る。
【0116】
第３半導体スイッチＳｃに印加される電圧がＶｄｃ／２の値を超えた場合には、第３スナバダイオードＤｓ３が導通し、第３スナバコンデンサＣ３に電流が流れることになり、発生し得るサージ電圧をバイパスできることとなる。これにより、第３半導体スイッチＳｃに印加され得るサージ電圧を抑制できる。
【0117】
また、第３スナバコンデンサＣ３に印加される電圧が第３アバランシェ素子Ｚ３の動作開始電圧を超過した場合には、第３アバランシェ素子Ｚ３が動作し、当該印加される電圧が当該動作開始電圧を超過して上昇しないように、バイパスする。第３スナバコンデンサＣ３の電圧は、第３抵抗Ｒ３を通してフライングキャパシタＦＣに放電され、Ｖｄｃ／２に戻る。
【0118】
第４半導体スイッチＳｄに印加される電圧がＶｄｃの値を超えた場合には、第４スナバダイオードＤｓ４が導通し、第４スナバコンデンサＣ４に電流が流れることになり、発生し得るサージ電圧をバイパスできることとなる。これにより、第４半導体スイッチＳｄに印加され得るサージ電圧を抑制できる。
【0119】
また、第４スナバコンデンサＣ４に印加される電圧が第４アバランシェ素子Ｚ４の動作開始電圧を超過した場合には、第４アバランシェ素子Ｚ４が動作し、当該印加される電圧が当該動作開始電圧を超過して上昇しないように、バイパスする。第４スナバコンデンサＣ４の電圧は、第４抵抗Ｒ４を通して直流リンクキャパシタＣｄｃに放電され、Ｖｄｃに戻る。
【0120】
以上示したように実施例３によれば、実施例２と同様の作用効果を奏する他に、以下のことが言える。すなわち、第１～第４スナバコンデンサＣ１～Ｃ４が吸収しきれないエネルギーを、第１～第４アバランシェ素子Ｚ１～Ｚ４を介してバイパスでき、スナバ回路の小型化に貢献することが可能となる。
【0121】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
【符号の説明】
【0122】
Ｃｄｃ…直流リンクキャパシタ
Ｃｄｃ１，Ｃｄｃ２…第１，第２直流リンクキャパシタ
ＦＣ…フライングキャパシタ
Ｓａ～Ｓｄ…第１～第４半導体スイッチ
Ｃ１～Ｃ４…第１～第４スナバコンデンサ
Ｄｓ１～Ｄｓ４…第１～第４スナバダイオード
Ｒ１～Ｒ４…第１～第４抵抗
Ｚ１～Ｚ４…第１～第４アバランシェ素子
Ｃｄｃ１，Ｃｄｃ２…第１，第２直流リンクキャパシタ
ＦＣ…フライングキャパシタ
Ｓａ～Ｓｄ…第１～第４半導体スイッチ
Ｃ１～Ｃ４…第１～第４スナバコンデンサ
Ｄｓ１～Ｄｓ４…第１～第４スナバダイオード
Ｒ１～Ｒ４…第１～第４抵抗
Ｚ１～Ｚ４…第１～第４アバランシェ素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】