特許 7294570 高電子移動度トランジスタの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-06-12

(45)【発行日】2023-06-20

(54)【発明の名称】高電子移動度トランジスタの製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20230613BHJP

   H01L 29/778 20060101ALI20230613BHJP

   H01L 29/812 20060101ALI20230613BHJP

【ＦＩ】

H01L29/80 H

H01L29/80 F

【請求項の数】 6

(21)【出願番号】P 2019164843

(22)【出願日】2019-09-10

(65)【公開番号】P2021044357

(43)【公開日】2021-03-18

【審査請求日】2022-02-21

(73)【特許権者】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100136722

【弁理士】

【氏名又は名称】▲高▼木 邦夫

(74)【代理人】

【識別番号】100174399

【弁理士】

【氏名又は名称】寺澤 正太郎

(72)【発明者】

【氏名】中野 拓真

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２０１１－１１４２６７（ＪＰ，Ａ）

【文献】特開２０１９－１４５６０５（ＪＰ，Ａ）

【文献】中国特許出願公開第１０５３５５５５７（ＣＮ，Ａ）

【文献】特開２０１３－０２６４４２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２１／３３８

(57)【特許請求の範囲】

【請求項1】

窒化物半導体によって構成されバリア層及び電子供給層を含む半導体積層の表面を覆う第１のＳｉＮ膜を減圧ＣＶＤ法により形成する工程と、
前記第１のＳｉＮ膜上に第２のＳｉＮ膜をプラズマＣＶＤ法により形成する工程と、
開口パターンを有するレジストマスクを前記第２のＳｉＮ膜上に形成する工程と、
前記開口パターンを介して前記第１及び第２のＳｉＮ膜にドライエッチングを施し、前記第１及び第２のＳｉＮ膜に開口を形成して前記半導体積層の表面を露出させる開口形成工程と、
前記開口を介して前記半導体積層にドライエッチングを施し、前記半導体積層にリセスを形成するリセス形成工程と、
前記開口内及び前記リセス内にゲート電極を形成する工程と、
を含み、
前記開口形成工程において、前記開口の側壁を前記半導体積層の表面の法線に対して傾斜させ、前記開口の幅を前記半導体積層から遠ざかるほど拡大させ、
前記開口形成工程の前記ドライエッチングではフッ素系ガスを用い、
前記リセス形成工程の前記ドライエッチングでは塩素系ガスを用い、
前記フッ素系ガスはＳＦ ₆ であり、前記開口形成工程の前記ドライエッチングの圧力は２Ｐａ以上３Ｐａ以下である、高電子移動度トランジスタの製造方法。

【請求項2】

前記塩素系ガスはＣｌ ₂ 及びＳｉＣｌ ₄ の混合ガスであり、前記リセス形成工程の前記ドライエッチングの圧力は０．３Ｐａ以上３．０Ｐａ以下である、請求項１に記載の高電子移動度トランジスタの製造方法。

【請求項3】

窒化物半導体によって構成されバリア層及び電子供給層を含む半導体積層の表面を覆う第１のＳｉＮ膜を減圧ＣＶＤ法により形成する工程と、
前記第１のＳｉＮ膜上に第２のＳｉＮ膜をプラズマＣＶＤ法により形成する工程と、
開口パターンを有するレジストマスクを前記第２のＳｉＮ膜上に形成する工程と、
前記開口パターンを介して前記第１及び第２のＳｉＮ膜にドライエッチングを施し、前記第１及び第２のＳｉＮ膜に開口を形成して前記半導体積層の表面を露出させる開口形成工程と、
前記開口を介して前記半導体積層にドライエッチングを施し、前記半導体積層にリセスを形成するリセス形成工程と、
前記開口内及び前記リセス内にゲート電極を形成する工程と、
を含み、
前記開口形成工程において、前記開口の側壁を前記半導体積層の表面の法線に対して傾斜させ、前記開口の幅を前記半導体積層から遠ざかるほど拡大させ、
前記開口形成工程の前記ドライエッチングではフッ素系ガスを用い、
前記リセス形成工程の前記ドライエッチングでは塩素系ガスを用い、
前記塩素系ガスはＣｌ ₂ 及びＳｉＣｌ ₄ の混合ガスであり、前記リセス形成工程の前記ドライエッチングの圧力は０．３Ｐａ以上３．０Ｐａ以下である、高電子移動度トランジスタの製造方法。

【請求項4】

前記半導体積層の表面に対する前記開口の側壁の平均角度は４０°以上８０°以下である、請求項１から請求項３のいずれか１項に記載の高電子移動度トランジスタの製造方法。

【請求項5】

前記リセスの深さは１．０ｎｍ以上２．５ｎｍ以下である、請求項１から請求項４のいずれか１項に記載の高電子移動度トランジスタの製造方法。

【請求項6】

前記リセス形成工程後において、前記開口の側壁と前記リセスの内面とが滑らかに連続する、請求項１から請求項５のいずれか１項に記載の高電子移動度トランジスタの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、高電子移動度トランジスタの製造方法に関する。

【背景技術】

【0002】

特許文献１には、半導体装置に関する発明が記載されている。この半導体装置は、チャネル層、電子供給層、キャップ層、絶縁膜、及びゲート電極を有する。チャネル層は、ＧａＮからなる。電子供給層は、チャネル層上に設けられ、ＡｌＧａＮ、ＩｎＡｌＮおよびＩｎＡｌＧａＮの何れかからなる。キャップ層は、電子供給層上に設けられ、ｎ型ＧａＮからなる。絶縁膜は、キャップ層上に設けられ、開口部を有する。ゲート電極は、開口部内のキャップ層に接して設けられている。開口部内におけるキャップ層の厚さは、開口部外の領域のキャップ層の厚さよりも小さい。開口部外の領域におけるキャップ層の厚さは５ｎｍ以下である。

【0003】

特許文献２には、窒化物半導体からなるヘテロ接合電界効果トランジスタに関する発明が記載されている。この電界効果トランジスタは、半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極とを備える。半導体層は、バリア層と、バリア層の上に形成されたキャップ層とを有する。

【0004】

特許文献３には、高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）に関する発明が記載されている。このＨＥＭＴは、基板上に形成されたバッファ層と、アルミニウム（Ａｌ）及び窒素（Ｎ）、並びにインジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくとも１つを含み、バッファ層上に形成されたバリア層と、Ｎ、並びにＩｎまたはＧａの少なくとも１つを含み、バリア層上に形成されたキャップ層と、キャップ層に直接連結され、その層上に形成されたゲートとを含む。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１７－０１１０８８号公報

【文献】特開２０１１－０９１０７５号公報

【文献】特開２０１３－０８９９７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

高電子移動度トランジスタのゲート電極を形成する際、半導体層の表面にリセス（凹部）を形成し、ゲート電極の下部をリセス内に埋め込むことがある。これにより、通電中の閾値の変動を抑制することができるからである。しかしながら、リセスの深さは数ｎｍと極めて浅く、リセスを再現性良く安定的に形成することは難しい。

【0007】

そこで、本開示は、ゲート電極のためのリセスを再現性良く安定的に形成することが可能な高電子移動度トランジスタの製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

一実施形態に係る高電子移動度トランジスタの製造方法は、窒化物半導体によって構成されバリア層及び電子供給層を含む半導体積層の表面を覆う第１のＳｉＮ膜を減圧ＣＶＤ法により形成する工程と、第１のＳｉＮ膜上に第２のＳｉＮ膜をプラズマＣＶＤ法により形成する工程と、開口パターンを有するレジストマスクを第２のＳｉＮ膜上に形成する工程と、開口パターンを介して第１及び第２のＳｉＮ膜にドライエッチングを施し、第１及び第２のＳｉＮ膜に開口を形成して半導体積層の表面を露出させる開口形成工程と、開口を介して半導体積層にドライエッチングを施し、半導体積層にリセスを形成するリセス形成工程と、開口内及びリセス内にゲート電極を形成する工程と、を含む。開口形成工程において、開口の側壁を半導体積層の表面の法線に対して傾斜させ、開口の幅を半導体積層から遠ざかるほど拡大させる。

【発明の効果】

【0009】

本開示によれば、ゲート電極のためのリセスを再現性良く安定的に形成することが可能な高電子移動度トランジスタの製造方法を提供できる。

【図面の簡単な説明】

【0010】

【図1】図１は、一実施形態に係る製造方法によって製造されるトランジスタ１Ａの一例を示す断面図である。

【図2】図２は、ゲート電極２３とキャップ層６との接触部分を拡大して示す断面図である。

【図3】図３の（ａ）及び（ｂ）は、一実施形態に係るトランジスタ１Ａの製造方法を説明するための図である。

【図4】図４の（ａ）及び（ｂ）は、一実施形態に係るトランジスタ１Ａの製造方法を説明するための図である。

【図5】図５の（ａ）及び（ｂ）は、一実施形態に係るトランジスタ１Ａの製造方法を説明するための図であって、トランジスタ１Ａのうちゲート電極２３付近の製造方法を拡大して示している。

【図6】図６の（ａ）及び（ｂ）は、一実施形態に係るトランジスタ１Ａの製造方法を説明するための図であって、トランジスタ１Ａのうちゲート電極２３付近の製造方法を拡大して示している。

【図7】図７の（ａ）及び（ｂ）は、一実施形態に係るトランジスタ１Ａの製造方法を説明するための図であって、トランジスタ１Ａのうちゲート電極２３付近の製造方法を拡大して示している。

【図8】図８の（ａ）は、従来の製造方法を示す断面図である。図８の（ａ）及びその部分拡大図である。図８の（ｂ）は、図８の（ａ）の部分拡大図である。

【図9】図９は、従来の製造方法を示す断面図である。

【発明を実施するための形態】

【0011】

［本開示の実施形態の説明］
最初に、本開示の実施形態を列記して説明する。一実施形態に係る高電子移動度トランジスタの製造方法は、窒化物半導体によって構成されバリア層及び電子供給層を含む半導体積層の表面を覆う第１のＳｉＮ膜を減圧ＣＶＤ法により形成する工程と、第１のＳｉＮ膜上に第２のＳｉＮ膜をプラズマＣＶＤ法により形成する工程と、開口パターンを有するレジストマスクを第２のＳｉＮ膜上に形成する工程と、開口パターンを介して第１及び第２のＳｉＮ膜にドライエッチングを施し、第１及び第２のＳｉＮ膜に開口を形成して半導体積層の表面を露出させる開口形成工程と、開口を介して半導体積層にドライエッチングを施し、半導体積層にリセスを形成するリセス形成工程と、開口内及びリセス内にゲート電極を形成する工程と、を含む。開口形成工程において、開口の側壁を半導体積層の表面の法線に対して傾斜させ、開口の幅を半導体積層から遠ざかるほど拡大させる。

【0012】

通常のドライエッチングの条件では、ドライエッチングの異方性を活かして、サイドエッチングを抑えつつ深さ方向にエッチングを進行させる。第１及び第２のＳｉＮ膜に開口を形成する際にこのような条件でドライエッチングを行うと、開口の側壁が半導体積層の表面の法線にほぼ沿った形となる。本発明者は、このような開口側壁の形状故に、開口側壁付近のリセス部分がエッチングされにくくなり、リセス形状の再現性・安定性を損ねていることを突き止めた。上記の製造方法では、第１及び第２のＳｉＮ膜に開口を形成する際、該開口の側壁を半導体積層の表面の法線に対して傾斜させ、該開口の幅を半導体積層から遠ざかるほど拡大させる。これにより、開口側壁付近のリセス部分がエッチングされ易くなるので、リセスを再現性良く安定的に形成することが可能となる。

【0013】

上記の製造方法において、半導体積層の表面に対する開口の側壁の平均角度は４０°以上８０°以下であってもよい。例えばこのような傾斜角度を開口側壁に与えることにより、開口側壁付近のリセス部分が顕著にエッチングされ易くなり、リセスを更に再現性良く安定的に形成することができる。

【0014】

上記の製造方法において、開口形成工程のドライエッチングではフッ素系ガスを用い、リセス形成工程のドライエッチングでは塩素系ガスを用いてもよい。この場合、ＳｉＮ膜の開口と、窒化物半導体層のリセスとをそれぞれ好適に形成することができる。

【0015】

上記の製造方法において、フッ素系ガスはＳＦ₆であり、開口形成工程のドライエッチングの圧力は２Ｐａ以上３Ｐａ以下であってもよい。通常、ＳｉＮ膜に開口を形成する際にはサイドエッチングを抑えつつ深さ方向にエッチングを進行させるが、その際のドライエッチングの圧力は１Ｐａ程度である（フッ素系ガスがＳＦ₆である場合）。これに対し、例えば２Ｐａ以上３Ｐａ以下といった比較的大きな圧力でもってＳｉＮ膜の開口を形成すれば、開口の側壁を効果的に傾斜させることができ、上記の製造方法を容易に実現することができる。

【0016】

上記の製造方法において、塩素系ガスはＣｌ₂及びＳｉＣｌ₄の混合ガスであり、リセス形成工程のドライエッチングの圧力は０．３Ｐａ以上３．０Ｐａ以下であってもよい。例えばこのような条件によって、リセスを再現性良く安定的に形成することができる。

【0017】

上記の製造方法において、リセスの深さは１．０ｎｍ以上２．５ｎｍ以下であってもよい。このように浅いリセスであっても、上記の製造方法によれば、再現性良く安定的に形成することが可能となる。

【0018】

上記の製造方法のリセス形成工程後において、開口の側壁とリセスの内面とが滑らかに連続してもよい。上記の製造方法によれば、開口側壁付近のリセス部分がエッチングされ易くなるので、このように開口の側壁とリセスの内面とを滑らかに連続させることができる。

【0019】

［本開示の実施形態の詳細］
本開示の高電子移動度トランジスタの製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

【0020】

図１は、一実施形態に係る製造方法によって製造されるトランジスタ１Ａの一例を示す断面図である。図１に示されるように、トランジスタ１Ａは、基板２、半導体積層７、ＳｉＮ膜１１（第１のＳｉＮ膜）、ＳｉＮ膜１２（第２のＳｉＮ膜）、ソース電極２１、ドレイン電極２２、及びゲート電極２３を備える。半導体積層７は、基板２側から順に、バッファ層３、チャネル層４、バリア層５、及びキャップ層６を含む。トランジスタ１Ａは高電子移動度トランジスタ（ＨＥＭＴ）であり、チャネル層４とバリア層５との界面に２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生じることにより、チャネル層４内にチャネル領域が形成される。

【0021】

基板２は、結晶成長用の基板である。基板２として、例えばＳｉＣ基板、ＧａＮ基板、又はサファイア（Ａｌ_２Ｏ_３）基板が挙げられる。本実施形態では、基板２はＳｉＣ基板である。バッファ層３は、チャネル層４及びバリア層５を異種基板である基板２上にエピタキシャル成長するための緩衝層である。バッファ層３は、窒化物半導体で構成され、例えばＡｌＮ層である。バッファ層３の厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。チャネル層４は、基板２上（本実施形態ではバッファ層３上）にエピタキシャル成長した層であり、上述した２次元電子ガスが生じ、ドレイン電流が流れるチャネル領域を有する。チャネル層４は、窒化物半導体で構成され、例えばＧａＮ層である。チャネル層４の厚さは、例えば４００ｎｍ以上２０００ｎｍ以下である。

【0022】

バリア層５は、チャネル層４上にエピタキシャル成長した層である。バリア層５は、チャネル層４よりも電子親和力が大きい窒化物半導体で構成され、例えばＡｌＧａＮ層、ＩｎＡｌＮ層、またはＩｎＡｌＧａＮ層を含む。バリア層５には不純物が含まれてもよい。本実施形態では、バリア層５は、ｎ型のＡｌＧａＮ層である。バリア層５の厚さは、例えば５ｎｍ以上３０ｎｍ以下である。キャップ層６は、バリア層５上にエピタキシャル成長した層である。キャップ層６は、窒化物半導体で構成され、例えばＧａＮ層である。キャップ層６も不純物を含んでもよい。本実施形態では、キャップ層６は、ｎ型ＧａＮ層からなる。キャップ層６の厚さの下限値は、例えば１．５ｎｍである。キャップ層６の厚さの上限値は、例えば５．０ｎｍである。

【0023】

ＳｉＮ膜１１は、キャップ層６上に設けられた窒化シリコン（ＳｉＮ）からなる絶縁性の保護膜である。ＳｉＮ膜１１は、半導体積層７の表面を保護するために設けられる。後述するように、ＳｉＮ膜１２よりもエッチング耐性を高めるために、ＳｉＮ膜１１は減圧ＣＶＤ（LowPressure Chemical Vapor Deposition；ＬＰＣＶＤ）法によって形成される。減圧ＣＶＤ法では成膜温度が高温のため、ＳｉＮ膜１１の膜質は緻密である。

【0024】

ＳｉＮ膜１１の厚さの下限値は例えば１０ｎｍであり、上限値は例えば１００ｎｍである。ＳｉＮ膜１１には、ゲート開口１１ａと、ソース開口１１ｂと、ドレイン開口１１ｃとが形成されている。ゲート開口１１ａは、ソース開口１１ｂとドレイン開口１１ｃとの間に位置する。ゲート開口１１ａ内では、キャップ層６が露出している。ゲート開口１１ａの側壁は、ゲート開口１１ａの幅が半導体積層７から離れるほど徐々に拡がるように、半導体積層７の表面（本実施形態ではキャップ層６の表面）の法線Ｂに対して傾斜している。なお、本実施形態では、法線Ｂは半導体積層７の厚さ方向（積層方向）に沿っている。ソース開口１１ｂ及びドレイン開口１１ｃ内では、キャップ層６が除去されておりバリア層５が露出している。

【0025】

ソース電極２１は、ソース開口１１ｂを塞ぎ、かつ、半導体積層７上にも設けられ、ソース開口１１ｂを介してバリア層５と接している。ドレイン電極２２は、ドレイン開口１１ｃを塞ぎ、かつ、半導体積層７上にも設けられ、ドレイン開口１１ｃを介してバリア層５と接している。ソース電極２１及びドレイン電極２２は、オーミック電極であり、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層構造を合金化して形成されたものである。ソース電極２１及びドレイン電極２２は、Ａｌ層の上に他のＴｉ層をさらに積層化した上で合金化されてもよい。

【0026】

ゲート電極２３は、ソース電極２１とドレイン電極２２との間の半導体積層７上の領域に設けられ、ＳｉＮ膜１１に接し、また開口１１ａを介してキャップ層６に接している。具体的には、ゲート電極２３は、ゲート開口１１ａを埋め込んでおり、ゲート開口１１ａ内のキャップ層６と、ゲート開口１１ａの側壁とに接している。ゲート電極２３はキャップ層６とショットキ接触する材料を含み、例えばニッケル（Ｎｉ）層と金（Ａｕ）層との積層構造を有する。この場合、Ｎｉ層がキャップ層６にショットキ接触する。なお、キャップ層６とショットキ接触できる材料としては、Ｎｉの他にＰｔ（白金）等が挙げられる。Ｎｉ層の厚さは例えば２００ｎｍであり、Ａｕ層の厚さは例えば７００ｎｍである。

【0027】

図２は、ゲート電極２３とキャップ層６との接触部分を拡大して示す断面図である。図２に示すように、キャップ層６の表面にはリセス（凹部）６ａが形成されている。リセス６ａは、ゲート開口１１ａを介してキャップ層６がエッチングされることにより形成されたものである。リセス６ａの深さ（言い換えると、キャップ層６のうちリセス６ａ以外の部分の厚さと、リセス６ａの部分の厚さとの差）は、例えば１．０ｎｍ以上３．０ｎｍ以下である。また、キャップ層６のうちリセス６ａの部分の厚さは、例えば０．５ｎｍ以上２．０ｎｍ以下である。リセス６ａの底面のうち中央付近の部分は平坦である。リセス６ａの底面は、ゲート開口１１ａの側壁に近づくにつれてせり上がり、リセス６ａは次第に浅くなる。ゲート開口１１ａの側壁とリセス６ａの底面（内面）とは、段差無く滑らかに連続する。言い換えると、リセス６ａの端部はゲート開口１１ａの下端と重なっている。

【0028】

再び図１を参照する。ＳｉＮ膜１２は、ＳｉＮ膜１１上に設けられた窒化シリコン（ＳｉＮ）からなる膜である。後述するように、ＳｉＮ膜１１よりもエッチング耐性を低くするために、ＳｉＮ膜１２はプラズマＣＶＤ法によって形成される。プラズマＣＶＤ法では成膜温度が低温のため、ＳｉＮ膜１２の膜質はＳｉＮ膜１１よりも疎である。ＳｉＮ膜１２の厚さの下限値は例えば１０ｎｍであり、上限値は例えば１００ｎｍである。ＳｉＮ膜１２には、開口１２ａ，１２ｂ及び１２ｃが形成されている。開口１２ａは、ＳｉＮ膜１１のゲート開口１１ａ上に位置し、ＳｉＮ膜１１のうちゲート開口１１ａ及びその周辺部を露出させる。ゲート電極２３は、ＳｉＮ膜１２上に乗り上げており、ＳｉＮ膜１２の上面および開口１２ａの側壁に接している。開口１２ａの側壁は、開口１２ａの幅が半導体積層７から離れるほど徐々に拡がるように、半導体積層７の表面の法線Ｂに対して傾斜している。

【0029】

開口１２ｂは、ＳｉＮ膜１２のうちソース電極２１を覆う部分に形成されており、ソース電極２１の上面を露出させる。ソース電極２１は、開口１２ｂを介して、図示しないソース電極パッドと接する。開口１２ｃは、ＳｉＮ膜１２のうちドレイン電極２２を覆う部分に形成されており、ドレイン電極２２の上面を露出させる。ドレイン電極２２は、開口１２ｃを介して、図示しないドレイン電極パッドと接する。

【0030】

ここで、図３から図７を参照しながら本実施形態に係るトランジスタ１Ａの製造方法を説明する。図３から図７それぞれの（ａ）及び（ｂ）は、本実施形態に係るトランジスタ１Ａの製造方法を説明する図である。なお、図５から図７は、トランジスタ１Ａのうちゲート電極２３付近の製造方法を拡大して示している。

【0031】

まず、図３の（ａ）に示されるように、バッファ層３、チャネル層４、バリア層５、及びキャップ層６を含む半導体積層７を基板２上に形成する。例えば、有機金属気相成長法（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）を用いて、バッファ層３として機能するＡｌＮ層、チャネル層４として機能するＧａＮ層、バリア層５として機能するＡｌＧａＮ層、及びキャップ層６として機能するＧａＮ層を、ＳｉＣ基板上に順に成長する。

【0032】

次に、図３の（ｂ）に示されるように、半導体積層７の表面を覆うＳｉＮ膜１１を成膜する。この工程では、ジクロロシランガス及びアンモニアガスを原料とする減圧ＣＶＤ法により、ＳｉＮ膜１１をキャップ層６上に堆積する。この工程において、ＳｉＮ膜１１の成膜温度の下限値は例えば８００℃であり、上限値は例えば９００℃である。これは、プラズマＣＶＤ法における成膜温度よりも極めて高い温度である。但し、この温度は、半導体積層７の成長温度と同等か、それよりも低い。また、ＳｉＮ膜１１の成長圧力の下限値は例えば１０Ｐａであり、上限値は例えば１００Ｐａである。一実施例では、成膜圧力は５０Ｐａであり、成膜温度は８５０℃である。

【0033】

続いて、図４の（ａ）に示されるように、ＳｉＮ膜１１の一部を選択的にエッチングし、ソース開口１１ｂ及びドレイン開口１１ｃを形成する。例えば、レジストマスクを介する選択的なドライエッチングにより、ＳｉＮ膜１１にソース開口１１ｂ及びドレイン開口１１ｃを形成する。さらに、ソース開口１１ｂ及びドレイン開口１１ｃ内のキャップ層６を、塩素系ガスを反応ガスとするドライエッチングにより除去する。これにより、ソース開口１１ｂ及びドレイン開口１１ｃ内においてバリア層５が露出する。その後、ソース開口１１ｂ内にソース電極２１を形成し、ドレイン開口１１ｃ内にドレイン電極２２を形成する。この工程では、ソース電極２１及びドレイン電極２２を、例えば真空蒸着及びリフトオフにより形成する。その後、これらをオーミック電極とするための熱処理による合金化を行う。

【0034】

続いて、図４の（ｂ）に示されるように、ＳｉＮ膜１１上にＳｉＮ膜１２を成膜する。ＳｉＮ膜１２は、ＳｉＮ膜１１、ソース電極２１及びドレイン電極２２を含む半導体積層７上の全面を覆う。この工程では、シランガス及びアンモニアガスを原料とするプラズマＣＶＤ法により、ＳｉＮ膜１２を堆積する。この工程において、ＳｉＮ膜１２の成膜温度の下限値は例えば３００℃であり、上限値は例えば３５０℃である。このように成膜温度を低くできるのは、ＳｉＮの成膜過程をプラズマが補助するからである。ＳｉＮ膜１２の成膜圧力の下限値は例えば５０Ｐａであり、上限値は例えば２００Ｐａである。一実施例では、成膜圧力は１３３Ｐａであり、成膜温度は３５０℃であり、ＲＦパワーは２００Ｗである。

【0035】

続いて、図５の（ａ）に示されるように、開口パターンＲａを有するマスクＲをＳｉＮ膜１２上に形成する。開口パターンＲａの形成位置及び平面形状は、ゲート開口１１ａの形成位置及び平面形状に対応する。マスクＲは、例えば紫外線露光用レジスト若しくは電子線露光用レジストからなる。開口パターンＲａは、例えば紫外線露光若しくは電子線露光により形成される。開口パターンＲａの幅Ｌ₀は、ＥＢ露光の場合には例えば５０ｎｍであり、紫外線露光の場合には例えば４００ｎｍである。幅Ｌ₀は、ＳｉＮ膜１１のゲート開口１１ａの所望の最小幅Ｌ₁（図５の（ｂ）を参照）から逆算して決定されるとよい。

【0036】

続いて、図５の（ｂ）に示されるように、開口パターンＲａを介してＳｉＮ膜１１，１２に対し選択的にドライエッチングを施すことにより、ＳｉＮ膜１１，１２に開口１１ａ，１２ａを形成して半導体積層７を露出させる（開口形成工程）。この工程では、ＳｉＮ膜１１，１２に対して共通のエッチング条件を適用し、ＳｉＮ膜１１，１２に有意なサイドエッチを生じさせる。ドライエッチングは、例えば反応性イオンエッチング（ReactiveIon Etching；ＲＩＥ）である。エッチングガスとしては、例えばフッ素系ガスが用いられる。フッ素系ガスとしては、例えば、ＳＦ₆，ＣＦ₄，ＣＨＦ₃，Ｃ₃Ｆ₆，及びＣ₂Ｆ₆からなる群から１つ以上が選択される。ＲＩＥ装置は、誘導結合型（InductiveCoupled Plasma；ＩＣＰ）のものであってもよい。フッ素系ガス（ＳＦ₆）を用いる場合のエッチング条件としては、反応圧力を２Ｐａ以上３Ｐａ以下（一実施例では２Ｐａ）に、ＲＦパワー（ＩＣＰパワー）を５０Ｗ以上３００Ｗ以下（一実施例では１００Ｗ）に、Ｂｉａｓパワーを５．０Ｗ以上５０Ｗ以下（一実施例では１０Ｗ）にそれぞれ設定する。この工程では、ＲＦパワーと同様に、反応圧力もイオンの平均自由工程に影響するので、エッチングの異方性の程度を左右する。

【0037】

図６の（ａ）は、図５の（ｂ）の一部を拡大して示す断面図である。従来、反応圧力は例えば１Ｐａといった大きさに設定される。これに対し、本実施形態では上記のように反応圧力を１Ｐａよりも十分に大きく設定する。この場合、エッチングの異方性が緩和され（等方性が増し）、図６の（ａ）に示されるようにＳｉＮ膜１１，１２の開口１１ａ，１２ａの側壁に有効な傾斜が生じる。これにより、開口１１ａ，１２ａの幅が半導体積層７から離れるほど徐々に拡がるように、開口１１ａ，１２ａの側壁が半導体積層７の表面の法線Ｂに対して傾斜する。半導体積層７の表面に沿った基準面に対する、開口１１ａの側壁の平均角度θ₁、及び開口１２ａの側壁の平均角度θ₂は共に４０°以上８０°以下である。開口１１ａ，１２ａの側壁は平坦ではないため、これらの側壁の角度には面内ばらつきが存在する。故に、ここではθ₁，θ₂を平均角度として定義する。一実施例では、平均角度θ₁，θ₂は共に６０°である。

【0038】

続いて、図６の（ｂ）に示されるように、開口１１ａ，１２ａを介して半導体積層７にドライエッチングを施し、半導体積層７にリセス６ａを形成する（リセス形成工程）。ドライエッチングは、例えばＲＩＥである。ＲＩＥ装置は、誘導結合型（ＩＣＰ）のものであってもよい。エッチングガスとしては、例えば塩素系ガスが用いられる。塩素系ガスは、例えばＣｌ₂及びＳｉＣｌ₄の混合ガスである。その場合、一実施例ではＣｌ₂の流量は２２ｓｃｃｍであり、ＳｉＣｌ₄の流量は８ｓｃｃｍである。また、エッチング条件としては、反応圧力を０．３Ｐａ以上３．０Ｐａ以下（一実施例では０．３Ｐａ）に、ＲＦパワー（ＩＣＰパワー）を２０Ｗ以上２００Ｗ以下（一実施例では１００Ｗ）に、Ｂｉａｓパワーを２．０Ｗ以上２０Ｗ以下（一実施例では５．０Ｗ）にそれぞれ設定する。

【0039】

前述したように、リセス６ａの底面のうち中央付近の部分は平坦である。そして、リセス６ａの底面は、ゲート開口１１ａの側壁に近づくにつれてせり上がり、リセス６ａは次第に浅くなる。このようにしてリセス６ａに形成される傾斜によって、ゲート開口１１ａの側壁とリセス６ａの底面（内面）とは、段差無く滑らかに連続する。半導体積層７の表面に沿った基準面に対する、リセス６ａの傾斜部分の角度θ₃は例えば５°以上４０°以下であり、平均角度は例えば１０°である。

【0040】

続いて、図７の（ａ）に示されるように、ＳｉＮ膜１２上からマスクＲを除去（剥離）する。そして、図７の（ｂ）に示されるように、開口１１ａ，１２ａ内及びリセス６ａ内にゲート電極２３を形成する。このとき、リセス６ａの内面、開口１１ａの側壁、開口１２ａの側壁、及びＳｉＮ膜１２の上面に接し、ＳｉＮ膜１２上に乗り上げるようにゲート電極２３を形成するとよい。具体的には、ＳｉＮ膜１１に形成されたゲート開口１１ａを露出し、ＳｉＮ膜１２に形成された開口１２ａを覆うパターンをレジストにより形成する。その後、ゲート金属としてニッケル（Ｎｉ）、金（Ａｕ）の多層膜を、レジストパターンから露出した半導体積層７及びＳｉＮ膜１１上に、例えば抵抗加熱式の真空蒸着法により堆積する。この時、レジスト上にもゲート金属は堆積するが、次工程においてレジストを除去することにより、レジスト上のゲート金属もレジストと同時に除去される（リフトオフ工程）。以上の工程により図７（ｂ）に示すゲート電極２３が形成される。

【0041】

なお、上記の例では、ゲート金属を形成するレジストに、ＳｉＮ膜１２の開口１２ａを露出するパターンを設けることにより、ゲート電極２３をＳｉＮ膜１２に乗り上げさせている。しかしながら、ゲート電極２３はＳｉＮ膜１２には接していない構造でもよい。図示しないが、開口１２ａから離間した位置にゲート電極２３を設けてもよい。

【0042】

以上に説明した本実施形態によるトランジスタ１Ａの製造方法によって得られる効果について説明する。通常のドライエッチングの条件では、ドライエッチングの異方性を活かして、サイドエッチングを抑えつつ深さ方向にエッチングを進行させる。ＳｉＮ膜１１，１２に開口１１ａ，１２ａを形成する際にそのような条件でドライエッチングを行うと、図８の（ａ）及びその部分拡大図である図８の（ｂ）に示されるように、開口１１ａ，１２ａの側壁は半導体積層７の表面の法線Ｂにほぼ沿った形（すなわち、半導体積層７の表面に対してほぼ垂直）となる。この場合、リセス６ａのうち開口１１ａ，１２ａの側壁付近の部分がエッチングされにくくなり、図９のＡ部に示されるようにリセス６ａの端が開口１１ａの側壁に達しない。このような状態では、リセス６ａの形状の再現性・安定性が損われる。

【0043】

リセス６ａのうち開口１１ａ，１２ａの側壁付近の部分がエッチングされにくくなる原因としては、次の２つが考えられる。１つは、ＳｉＮ膜１１，１２を構成するＳｉＮが、半導体積層７表面のエッチング対象領域の近傍に多く存在することである。リセス６ａをドライエッチングにより形成する際、例えばエッチングガスがＣｌ₂、ＳｉＣｌ₄等であっても、僅かではあるがＳｉＮもエッチングされる。故に、半導体積層７表面のエッチング対象領域のうち開口１１ａ，１２ａの側壁付近の部分には、Ｓｉが少なからず存在する。Ｓｉはエッチングガスの主因子であるＣｌと結合し、エッチングガスの密度を局所的に低下させる。故に、エッチング対象領域のうち開口１１ａ，１２ａの側壁付近の部分のエッチングレートが低下し、リセス６ａは図９に示されたような形状となる。他の１つは、マスクＲがエッチング対象領域の一部に被るか若しくはエッチング対象領域に近過ぎるため、マスクＲが庇となってイオンの進入を遮ることである。この場合、エッチング対象領域のうちイオンが遮られた部分のエッチングレートが低下し、リセス６ａは図９に示されたような形状となる。

【0044】

上記の課題に対し、本実施形態の製造方法では、ＳｉＮ膜１１，１２に開口１１ａ，１２ａを形成する際、ドライエッチングの条件を調整して、開口１１ａ，１２ａの側壁を半導体積層７の表面の法線Ｂに対して傾斜させ、開口１１ａ，１２ａの幅を半導体積層７から遠ざかるほど拡大させる。これにより、ＳｉＮ膜１１，１２を構成するＳｉＮを、エッチング対象領域の近傍から減じることができる。故に、エッチング対象領域のうち開口１１ａ，１２ａの側壁付近の部分におけるＳｉ濃度を低減し、エッチングガス密度の低下を抑制できるので、図６の（ｂ）に示されたように開口１１ａ，１２ａの側壁までリセス６ａを形成し、リセス６ａを再現性良く安定的に形成することが可能となる。また、開口１１ａ，１２ａの幅が半導体積層７から遠ざかるほど拡大するので、エッチング対象領域の隅々までイオンが進入し易くなる。このこともまた、開口１１ａ，１２ａの側壁までのリセス６ａの形成に寄与する。

【0045】

加えて、このようなエッチング条件下ではエッチングの等方性が増すので、マスクＲもまたサイドエッチングされ易くなり、開口パターンＲａの側壁がより後退する。故に、イオンの進入をマスクＲが遮る度合いを低減し、エッチングレートの低下を抑制できるので、図６の（ｂ）に示されたように開口１１ａ，１２ａの側壁までリセス６ａを形成し、リセス６ａをより再現性良く、且つより安定的に形成することが可能となる。

【0046】

本実施形態のように、半導体積層７の表面に対する開口１１ａ，１２ａの側壁の平均角度θ₁，θ₂は４０°以上８０°以下であってもよい。例えばこのような傾斜角度を開口１１ａ，１２ａの側壁に与えることにより、開口１１ａ，１２ａの側壁付近のエッチング対象領域が顕著にエッチングされ易くなり、リセス６ａを更に再現性良く安定的に形成することができる。

【0047】

本実施形態のように、開口形成工程のドライエッチングではフッ素系ガスを用い、リセス形成工程のドライエッチングでは塩素系ガスを用いてもよい。この場合、ＳｉＮ膜１１，１２の開口１１ａ，１２ａと、窒化物半導体層（半導体積層７）のリセス６ａとをそれぞれ好適に形成することができる。

【0048】

本実施形態のように、フッ素系ガスはＳＦ₆であり、開口形成工程のドライエッチングの圧力は２Ｐａ以上３Ｐａ以下であってもよい。通常、ＳｉＮ膜１１，１２に開口１１ａ，１２ａを形成する際にはサイドエッチングを抑えつつ深さ方向にエッチングを進行させるが、その際のドライエッチングの圧力は１Ｐａ程度である（フッ素系ガスがＳＦ₆である場合）。これに対し、例えば２Ｐａ以上３Ｐａ以下といった比較的大きな圧力でもって開口１１ａ，１２ａを形成すれば、開口１１ａ，１２ａの側壁を効果的に傾斜させることができ、上記の製造方法を容易に実現することができる。

【0049】

本実施形態のように、塩素系ガスはＣｌ₂及びＳｉＣｌ₄の混合ガスであり、リセス形成工程のドライエッチングの圧力は０．３Ｐａ以上３．０Ｐａ以下であってもよい。例えばこのような条件によって、僅か数ｎｍの深さのリセス６ａを再現性良く安定的に形成することができる。

【0050】

本実施形態のように、リセス６ａの深さは１．０ｎｍ以上２．５ｎｍ以下であってもよい。このように浅いリセス６ａであっても、上記の製造方法によれば、再現性良く安定的に形成することが可能となる。

【0051】

本実施形態のように、リセス形成工程後において、開口１１ａ，１２ａの側壁とリセス６ａの内面とが滑らかに連続してもよい。上記の製造方法によれば、開口１１ａ，１２ａの側壁付近のエッチング対象領域がエッチングされ易くなるので、このように開口１１ａ，１２ａの側壁とリセス６ａの内面とを滑らかに連続させることができる。

【0052】

本発明による高電子移動度トランジスタの製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態ではオーミック電極（ソース電極２１及びドレイン電極２２）を形成した後にＳｉＮ膜１２を形成しているが、ＳｉＮ膜１２を先に形成し、その後にオーミック電極を形成してもよい。また、ＳｉＮ膜１１，１２をエッチングする際の条件（反応圧力、ＲＦパワー（ＩＣＰパワー）、Ｂｉａｓパワー）は上記実施形態の例示に限定されず、本発明の効果を奏する範囲で様々な条件を適用することができる。

【符号の説明】

【0053】

１Ａ…トランジスタ、２…基板、３…バッファ層、４…チャネル層、５…バリア層、６…キャップ層、６ａ…リセス、７…半導体積層、１１…（第１の）ＳｉＮ膜、１１ａ…ゲート開口、１１ｂ…ソース開口、１１ｃ…ドレイン開口、１２…（第２の）ＳｉＮ膜、１２ａ，１２ｂ，１２ｃ…開口、２１…ソース電極、２２…ドレイン電極、２３…ゲート電極、Ｂ…法線、Ｒ…マスク、Ｒａ…開口パターン。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】