特許 7294600 半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-06-12

(45)【発行日】2023-06-20

(54)【発明の名称】半導体パッケージ

(51)【国際特許分類】

   H01L 23/00 20060101AFI20230613BHJP

   H01L 23/06 20060101ALI20230613BHJP

【ＦＩ】

H01L23/00 B

H01L23/06 Z

H01L23/06 B

【請求項の数】 5

(21)【出願番号】P 2021059286

(22)【出願日】2021-03-31

(65)【公開番号】P2022155857

(43)【公開日】2022-10-14

【審査請求日】2021-12-10

(73)【特許権者】

【識別番号】000006208

【氏名又は名称】三菱重工業株式会社

(73)【特許権者】

【識別番号】000123354

【氏名又は名称】音羽電機工業株式会社

(74)【代理人】

【識別番号】110000800

【氏名又は名称】弁理士法人創成国際特許事務所

(72)【発明者】

【氏名】山本 修作

(72)【発明者】

【氏名】神納 祐一郎

(72)【発明者】

【氏名】東條 孝俊

(72)【発明者】

【氏名】塚崎 稔

(72)【発明者】

【氏名】塚本 直之

【審査官】庄司 一隆

(56)【参考文献】

【文献】特開２００１－００７１５３（ＪＰ，Ａ）

【文献】特開２００３－２３４５９５（ＪＰ，Ａ）

【文献】特開２０１２－２２７２２９（ＪＰ，Ａ）

【文献】特開平０５－３３５４２８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／００

Ｈ０１Ｌ ２３／０６

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板に対向して配置されているシールリッドと、
前記基板に配置されているＩＣチップと、
前記ＩＣチップを外部に接続する複数の接続部と、
前記ＩＣチップと対応する前記複数の接続部とを接続する複数のボンディングワイヤと、
前記複数の接続部の何れかに印加されたサージ電流を、前記複数のボンディングワイヤとは異なる経路である、少なくとも前記シールリッドに流すことにより前記接続部から接地電位にバイパスする機構と、を備える半導体パッケージ。

【請求項2】

サージ電流を前記接続部から接地電位にバイパスする機構は、
前記複数の接続部のそれぞれの上下方向についての少なくとも一方側の表面に接して配置されており、所定値以上の電圧が印加された時に抵抗値が低下する防護要素と、
前記防護要素の前記複数のそれぞれの接続部に対し反対側の表面に接して配置されている導電性の外部バイパス要素と、を備え、
前記外部バイパス要素は、前記基板に接して配置されている前記外部バイパス要素と、
前記シールリッドに接して配置されている前記外部バイパス要素との少なくとも一方である、請求項１に記載の半導体パッケージ。

【請求項3】

前記防護要素は、前記複数の接続部の両面側のそれぞれの表面に接して配置されており、
前記外部バイパス要素は、前記防護要素の前記複数の接続部に対し反対側のそれぞれの表面に接して配置されており、
前記外部バイパス要素は、前記基板に接して配置されている前記外部バイパス要素と、
前記シールリッドに接して配置されている前記外部バイパス要素と、を含んでいる、請求項２に記載の半導体パッケージ。

【請求項4】

前記防護要素は、薄膜状に形成された非線形抵抗体である、請求項２又は３に記載の半導体パッケージ。

【請求項5】

隣接する前記防護要素は、互いに分離されて配置されている、請求項２～４の何れか一項に記載の半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電磁パルス照射等により、電子回路に誘発される高電圧パルスを防護し得る改良された半導体パッケージに関する。

【背景技術】

【0002】

従来、多くの装置において半導体デバイスを含む電子回路が用いられている。電子回路機器は、雷サージ及び静電気サージなどに代表されるサージに加え、電磁パルス照射により電子回路内に誘発される高電圧パルスなど、使用環境において様々な外的要因が存在する。サージに対する防護には、バリスタ、アバランシェダイオード、等のサージ防護デバイスが用いられており、それらの防護デバイスの選定基準や、適用方法に関する技術は凡そ確立していると考えられている。しかし、後者の数nsレベルの急峻な立ち上がりを有する電磁パルス照射で誘発される高電圧に対するデバイスレベルの防護指針については検討されている例はあまりない。

【0003】

HEMP（High Altitude Electro Magnetic Pulse：高高度の核爆発により誘起される、立ち上がりが速く強力な電磁パルス）に代表される電磁パルスで誘発される高電圧パルスが半導体デバイスのリードインダクタンス等に印加されると、端子電圧が増大し、その高電圧が半導体パッケージとベアチップを接続するボンディングワイヤ、及び、半田バンプに印加される恐れがある。正常動作電圧を超える高電圧が半導体デバイスに印加された場合の被害としては、まず半導体デバイスの誤動作が考えられる。また、ボンディングワイヤと半田バンプとは、直径１００μｍに満たない狭小な導電パスであるため、数百Ｖの高電圧が流れた場合には、それらが溶損し飛散して、半導体デバイスが物理的破壊に至る可能性が予想される。すなわち、電磁パルスが流れた場合、デバイスとして致命的な状況が生じることは免れない。以上より、高電圧パルスを対象とした防護デバイスの重要性が年々高まっている。

【0004】

このような高電圧パルスに対して現状行われているわずかな対策例として、特許文献１に開示されているように、防護対象の電子回路機器全体をファラデーケージで覆う方法が存在する。

【先行技術文献】

【特許文献】

【0005】

【文献】特開昭４９－８５９６３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、ファラデーケージは比較的大掛かりで特殊な構造を有する設備であるため、導入費用が極めて高額となる。このため、民生品はもとより重要インフラにおいてもその適用は極めて限られているのが現状である。従って、世の中に存在するほとんどの電子回路機器は、電磁パルスに代表される数ｎｓの立ち上がり電圧に対して無防備な状態にある。

【0007】

本発明は、上記課題を解決するためになされたものであり、電磁パルス等、急峻な立ち上がりの電磁パルスに対する防護を、デバイスレベルで可能とするデバイスを実装する半導体パッケージを提供することを課題とする。

【課題を解決するための手段】

【0008】

本発明の半導体パッケージは、基板と、基板に配置されているＩＣチップと、ＩＣチップを外部に接続する複数の接続部と、ＩＣチップと対応する複数の接続部とを接続する複数のボンディングワイヤと、複数の接続部の何れかに印加されたサージ電流を、複数のボンディングワイヤとは異なる経路により接続部から接地電位にバイパスする機構と、備えることを特徴とする。

【0009】

また、本発明の半導体パッケージは、基板に対向して配置されているシールリッドと、複数の接続部のそれぞれの上下方向についての少なくとも一方側の表面に接して配置されており、所定値以上の電圧が印加された時に抵抗値が低下する防護要素と、防護要素の複数のそれぞれの接続部に対し反対側の表面に接して配置されている導電性の外部バイパス要素と、をさらに備え、外部バイパス要素は、基板に接して配置されている外部バイパス要素と、シールリッドに接して配置されている外部バイパス要素との少なくとも一方であることが好ましい。

【0010】

本発明の半導体パッケージにおいて、防護要素は、複数の接続部の両面側のそれぞれの表面に接して配置されており、外部バイパス要素は、防護要素の複数の接続部に対し反対側のそれぞれの表面に接して配置されており、外部バイパス要素は、基板に接して配置されている外部バイパス要素と、シールリッドに接して配置されている外部バイパス要素と、を含んでいることが好ましい。

【0011】

また、本発明の半導体パッケージにおける防護要素は、薄膜状に形成された非線形抵抗体として構成されていることが好ましい。

【0012】

また、本発明の半導体パッケージにおいて、隣接する前記防護要素は、互いに分離されて配置されていることが好ましい。

【発明の効果】

【0013】

本発明の半導体パッケージによれば、半導体パッケージがサージ電流をバイパスする機構を備えているので、半導体パッケージ外部に防護素子を追加する構造は必要なく、基板実装面積を最小に抑えられる。それにより、急峻な立ち上がりの電磁パルスが発生した場合においても、半導体パッケージ内のボンディングワイヤの破壊、及び、ＩＣチップの誤作動の防止をデバイスレベルにおいて可能とすることができる。

【0014】

また、本発明の半導体パッケージによれば、半導体パッケージ内部に所定値以上の電圧が印加された時に抵抗値が変化する防護要素が設けられているので、適切に半導体パッケージの破壊、及び、誤作動を防ぐことができる。

【0015】

また、本発明の半導体パッケージによれば、半導体パッケージ内部に設けられている防護要素はサージ電流が流入する接続部の両面に配置されているので、より確実に半導体パッケージの破壊、及び、誤作動を防ぐことができる。

【0016】

また、本発明の半導体パッケージによれば、防護要素が薄膜状に形成された非線形抵抗体で構成されているので、防護要素を半導体パッケージに容易に設けることができる。

【0017】

また、本発明の半導体パッケージによれば、隣接する防護要素が互いに分離されていない場合であれば、電磁パルスによる電流が隣接する接続部に回り込み、他の接続部を通ってＩＣチップに流れるところ、隣接する防護要素が互いに分離されているので、この現象を防ぐことができる。したがって、より確実に半導体パッケージの破壊、及び、誤作動を防ぐことができる。

【図面の簡単な説明】

【0018】

【図1】本発明の実施の形態１に係る半導体パッケージの上面図である。

【図2】図１の半導体パッケージにおけるII－II断面を示す断面図である。

【図3】図２の半導体パッケージにおけるIII－III断面を示す断面図である。

【図4】本発明の実施の形態２に係る半導体パッケージの断面を示す、図２に相当する断面図である。

【図5】本発明の実施の形態３に係る半導体パッケージの断面を示す、図２に相当する断面図である。

【発明を実施するための形態】

【0019】

＜実施の形態１＞
以下、本発明の実施の形態１である半導体パッケージ１を、添付図面を参照して説明する。図１は、本発明の実施の形態１に係る半導体パッケージ１の上面図である。また、図２は、図１の半導体パッケージ１のII－II断面を示す断面図である。また、図３は、図２の半導体パッケージ１のIII－III断面を示す断面図である。

【0020】

図１に示されているように、半導体パッケージ１は四角形状に形成されている。半導体パッケージ１は、平板状に形成された複数の接続部３０を半導体パッケージ１の外周端部の全周に備えている。複数の接続部３０は、半導体パッケージ１が搭載される図示しない電子回路に備えられた対応する配線部にそれぞれ接続される。半導体パッケージ１の外周端部の全周に渡って絶縁体１３が配置されている。複数の接続部３１は、それぞれの長手方向を半導体パッケージ１の内部から外部に向けて、絶縁体１３を貫通して配置されている。

【0021】

図２～図３を参照して、半導体パッケージ１の構造をさらに説明する。半導体パッケージ１は、基板１２と、シールリッド１１と、ＩＣチップ２１と、ＩＣチップ２１が載置される絶縁ベース２２と、ＩＣチップ２１と外部とを接続する複数の接続部３０と、ボンディングワイヤ４０と、半導体パッケージ１の外周部分に配置された絶縁体１３と、防護要素３２と、外部バイパス要素３３と、を備えている。半導体パッケージ１は、基板１２と、シールリッド１１と、複数の接続部３１と、防護要素３２と、外部バイパス要素３３とにより形成されている内部空間４１を有する気密パッケージとして構成されている。内部空間４１は、エポキシ樹脂等の封止材で封止されている。

【0022】

基板１２は、半導体パッケージ１の底板を構成するとともに、高電圧パルスにより発生した電流をアースに流す部材である。基板１２は、半導体パッケージ１の形状に合わせて、四角形状に形成されている導電性部材である。基板１２は金属板で形成されている。図２に示されているように、基板１２には、アース線５０が接続されており、接地電位である図示しない部材に接続されている。

【0023】

シールリッド１１は、半導体パッケージ１の上板を構成するとともに、高電圧パルスによる電流をアースに流す部材である。シールリッド１１は、半導体パッケージ１の形状に合わせて、四角形状に形成されている導電性部材である。シールリッド１１は金属板で形成されている。図２に示されているように、シールリッド１１には、アース線５０が接続されており、接地電位である図示しない部材に接続されている。なお、製造コスト低減のために、基板１２と、シールリッド１１とは、同じ部材を用いることもできる。

【0024】

ＩＣチップ２１は、公知のように、表面に電子回路が形成されたシリコンチップである。ＩＣチップ２１は、絶縁ベース２２上に載置されて、絶縁ベース２２とともに基板１２上に配置されている。

【0025】

接続部３０は、公知のように、ＩＣチップ２１に接続されているボンディングワイヤ４０を介して、ＩＣチップ２１を半導体パッケージ１の外部装置と接続するための部材であり、実施の形態１では接続ピン３１である。接続ピン３１は金属製の平板で形成されている。複数の接続ピン３１は、接続ピン３１の長手方向が半導体パッケージ１の外周の四角形状を画定する４つの外周線のそれぞれにおいて、各々の外周線に対し垂直、かつ、互いに所定の間隔で半導体パッケージ１の外周線に沿って配置されている。複数の接続ピン３１は、それぞれの一方端である内側端３５を半導体パッケージ１の内部空間４１に、他方端である外側端３４を半導体パッケージ１の外部に露出してそれぞれ配置され、半導体パッケージ１の外周端部の全周に渡って配置されている絶縁体１３を貫通して配置されている。

【0026】

外部バイパス要素３３は、接続ピン３１と、シールリッド１１、及び、基板１２との間にそれぞれ配置されて半導体パッケージ１の気密を保つとともに、防護要素３２から流れる高電圧パルスによる電流をシールリッド１１、又は基板１２に流す部材である。外部バイパス要素３３は、外部バイパス要素３３は、図３に示されているように、半導体パッケージ１の外周に沿って配置されている複数の接続ピン３１に重なるように、半導体パッケージ１の外周端部に沿って全周に渡って連続的に配置されている。また、外部バイパス要素３３は、シールリッド１１、又は、基板１２と、接続ピン３１の両面に接して配置されている防護要素３２との間に配置されている。

【0027】

外部バイパス要素３３は、例えば、導電性材料により形成されているハーメチックシールである。導電性のハーメチックシールであれば何れの材質でも用いることができるが、低融点のロウ付け材であれば、半導体パッケージ１を経済的に作製することができる。例えば、外部バイパス要素３３は、シールリッド１１、又は、基板１２と、接続ピン３１のそれぞれの面に接して配置されている防護要素３２と、の間に配置された状態で熱圧着されて、シールリッド１１と、基板１２とが気密に固定されて半導体パッケージ１が封止される。

【0028】

防護要素３２は、半導体パッケージ１に高電圧パルスが印加された時に、電流をボンディングワイヤ４０側へ流さずに外部バイパス要素３３側へと流す部材である。防護要素３２は、接続ピン３１の両面に接してそれぞれ配置されている。防護要素３２は、半導体パッケージ１の通常起動電圧である低電圧の印加時には高い抵抗値を有するとともに、高電圧の電流の印加時には抵抗値が低下するという特性を備えている。

【0029】

防護要素３２は、例えば、薄膜状に形成された非線形抵抗体である。防護要素３２を薄膜状に形成する手法はスパッタやＣＶＤなど一般的な薄膜形成手法の他、スプレー法やバルク体からの薄片切り出しなど、どのようなプロセスを使用しても良い。また、非線形抵抗体はアバランシェダイオードやバリスタなどいわゆる半導体材料の他、樹脂などの絶縁体に導電性粉末もしくは非線形抵抗粉末を分散させた複合材料など、非線形抵抗特性を有する材料であればどのようなものでも良い。何れの材料の場合でも、シールリッド１１、又は、基板１２と、接続ピン３１のそれぞれの面に接して配置できるように、薄く形成されて配置される。その構成により、パルス防護構造をコンパクトに実現することができる。また防護要素３２は薄膜形状であることからリード線のようなインダクタンス成分を含まないため、高電圧パルスの電圧値の増長を防止することができるという利点もある。なお、隣接する防護要素３２の端部同士の間隔は、防護要素３２の上下方向厚さの二倍以上であることが好ましい。

【0030】

したがって、高電圧パルス非印加時には防護要素３２は抵抗体として働くため、接続ピン３１に入力された電流は通常どおりボンディングワイヤ４０を介してＩＣチップ２１へと流れる。一方、高電圧パルス印加時には防護要素３２の抵抗値が低下するため、接続ピン３１に入力された電流のうちＩＣチップ２１の正常動作を妨げる過剰電流は、防護要素３２を通り、外部バイパス要素３３を介してシールリッド１１、又は、基板１２へと流れ、その後、シールリッド１１及び基板１２に接続されているアース線５０を通ってアースされる。この過剰電流のバイパスによって、ＩＣチップ２１に印加される電圧はＩＣチップ２１が正常に動作するレベルに抑制される。

【0031】

すなわち、高電圧パルス非印加時にはＩＣチップ２１へ電流が流れることでＩＣチップ２１が正常に信号処理する一方、高電圧パルス印加時には高電圧パルスにともなう過剰電流をアースに流すことができる。したがって、ＩＣチップ２１の正常動作を保ちながらボンディングワイヤ４０、及び、ＩＣチップ２１が破壊されることを防ぐことができる。すなわち、防護要素３２、外部バイパス要素３３、シールリッド１１、及び、基板１２は、複数の接続部３０の何れかに印加されたサージ電流を、複数のボンディングワイヤ４０を介さずに、複数のボンディングワイヤ４０とは異なる経路により接続部３０から接地電位にバイパスする機構を形成している。

【0032】

したがって、本発明の実施の形態１によれば、電磁パルス等、急峻な立ち上がりの電磁パルスに対する防護をデバイスレベルで実現可能とする半導体パッケージ１を提供することができる。なお、本発明において防護要素の電気的仕様（Ｖ－Ｉ特性、耐量など）を適切に設計すれば、電磁パルスだけでなく、サージやノイズも処理可能である。
＜実施の形態２＞

【0033】

以下、本発明の実施の形態２である半導体パッケージ２を、図面４を参照して説明する。図４は、本発明の実施の形態２に係る半導体パッケージ２の断面を示しており、実施の形態１の図２に相当する断面図である。なお、実施の形態２において、実施の形態１と同じ部材、又は、対応する部材は、同じ記号を付して説明を省略する。

【0034】

半導体パッケージ２は、半導体パッケージ１と同様に、上面視において四角形状に形成されている。実施の形態１の半導体パッケージ１は、基板１２と、絶縁体１３と、絶縁ベース２２とを備えているのに対し、実施の形態２である半導体パッケージ２は、基板６０を備えており、絶縁体１３と、絶縁ベース２２を備えていない点で異なっている。また、接続部３０に隣接して配置されている防護要素３２、及び、外部バイパス要素３３について、半導体パッケージ１では、接続部３０の上下方向の両側にそれぞれ配置されているのに対し、半導体パッケージ２では、接続部３０の一方側の上側のみに配置されていることが異なっている。

【0035】

半導体パッケージ２は、基板６０と、シールリッド１１と、ＩＣチップ２１と、ＩＣチップ２１と外部とを接続する複数の接続部３０と、ボンディングワイヤ４０と、防護要素３２と、外部バイパス要素３３と、を備えている。

【0036】

基板６０は、板状、かつ、四角形状に形成されている底部６１と、底部６１の外周縁部の全周に渡って配置されている外周部６２と、を有している。外周部６２は、四角形状に形成された底部６１の外周線に沿って、底部６１を取り囲むように底部６１の外周縁部上に配置されている。外周部６２の上には、外周部６２の上面の全周に接して、シールリッド１１が配置されている。基板６０と、シールリッド１１とにより、内部空間４１が形成されている。ＩＣチップ２１は、底部６１に載せられて内部空間４１に配置されている。内部空間４１は、エポキシ樹脂等で封止されている。基板６０は、絶縁体で形成されている。

【0037】

接続部３０は、公知のように、ＩＣチップ２１に接続されているボンディングワイヤ４０を介して、ＩＣチップ２１を半導体パッケージ２の外部装置と接続するための部材であり、実施の形態２では接続ピン３１である。複数の接続ピン３１は、接続ピン３１の長手方向が半導体パッケージ２の外周の四角形状を画定する４つの外周線のそれぞれにおいて、各々の外周線に対し垂直、かつ、互いに所定の間隔で半導体パッケージ２の外周線に沿って複数が配置されている。複数の接続ピン３１は、それぞれの一方端である内側端３５を半導体パッケージ２の内部空間４１に、他方端である外側端３４を半導体パッケージ２の外部に露出してそれぞれ配置され、半導体パッケージ２の外周端部の全周に渡って配置されている外周部６２を貫通して配置されている。

【0038】

次に、半導体パッケージ２における電流の流れを説明する。高電圧パルス非印加時には、防護要素３２は抵抗体として働くため、接続ピン３１に入力された電流は通常どおりボンディングワイヤ４０を介してＩＣチップ２１へと流れる。一方、高電圧パルス印加時には防護要素３２の抵抗値が低下するため、接続ピン３１に入力された電流のうちＩＣチップ２１の正常動作を妨げる過剰電流は、防護要素３２を通り、外部バイパス要素３３を介してシールリッド１１へと流れ、その後、シールリッド１１に接続されているアース線５０を通ってアースされる。この過剰電流のバイパスによって、ＩＣチップ２１に印加される電圧はＩＣチップ２１が正常に動作するレベルに抑制される。

【0039】

すなわち、高電圧パルス非印加時にはＩＣチップ２１へ電流が流れることでＩＣチップ２１が正常に信号処理する一方、高電圧パルス印加時には高電圧パルスにともなう過剰電流をアースに流すことができる。したがって、ＩＣチップ２１の正常動作を保ちながらボンディングワイヤ４０、及び、ＩＣチップ２１の破壊を防ぐことができる。すなわち、防護要素３２、外部バイパス要素３３、及び、シールリッド１１は、複数の接続ピン３１の何れかに印加されたサージ電流を、複数のボンディングワイヤ４０を介さずに、接続ピン３１から接地電位にバイパスする機構を形成している。

【0040】

したがって、本発明の実施の形態２によれば、電磁パルス等、急峻な立ち上がりの電磁パルスに対する防護をデバイスレベルで実現可能とする半導体パッケージ２を提供することができる。なお、本発明において防護要素の電気的仕様（Ｖ－Ｉ特性、耐量など）を適切に設計すれば、電磁パルスだけでなく、サージやノイズも処理可能である。
＜実施の形態３＞

【0041】

以下、本発明の実施の形態３である半導体パッケージ３を、図面５を参照して説明する。図５は、本発明の実施の形態３に係る半導体パッケージ３の断面を示しており、実施の形態１の図２に相当する断面図である。なお、実施の形態３において、実施の形態１と同じ部材、又は、対応する部材は、同じ記号を付して説明を省略する。

【0042】

半導体パッケージ３は、半導体パッケージ１と同様に、上面視において四角形状に形成されている。実施の形態１の半導体パッケージ１は、基板１２と、絶縁体１３と、絶縁ベース２２と、を備えているのに対し、実施の形態３である半導体パッケージ３は、基板７０を備えており、絶縁体１３と、絶縁ベース２２とを備えていない点で異なっている。また、接続部３０に隣接して配置されている防護要素３２、及び、外部バイパス要素３３について、半導体パッケージ１では、接続部３０の上下方向の両側にそれぞれ配置されているのに対し、半導体パッケージ３では、接続部３０の一方側の上側のみに配置されていることが異なっている。また、接続部３０の形状が相互に異なっている。

【0043】

半導体パッケージ３は、基板７０と、シールリッド１１と、ＩＣチップ２１と、ＩＣチップ２１と外部とを接続する複数の接続部３０と、ボンディングワイヤ４０と、防護要素３２と、外部バイパス要素３３と、を備えている。

【0044】

基板７０は、板状、かつ、四角形状に形成されている底部７１と、底部７１の外周縁部の全周に渡って配置されている外周部７２と、を有している。外周部７２は、四角形状に形成された底部７１の外周線に沿って、底部７１を取り囲むように底部７１の外周縁部上に配置されている。外周部７２の上には、外周部７２の上面の全周に接して、シールリッド１１が配置されている。基板７０と、シールリッド１１と、により、内部空間４１が形成されている。ＩＣチップ２１は、底部７１に載せられて内部空間４１に配置されている。内部空間４１は、エポキシ樹脂等で封止されている。基板７０は、絶縁体で形成されている。基板７０は、ボールグリッドアレイタイプのパッケージ基板である。

【0045】

接続部３０は、公知のように、ＩＣチップ２１に接続されているボンディングワイヤ４０を介して、ＩＣチップ２１を半導体パッケージ２の外部装置と接続するための部材であり、実施の形態３では、はんだバンプ７３と、配線回路７４とである。

【0046】

はんだバンプ７３は、半導体パッケージ２が組み込まれる図示しない電子回路に溶着固定されて、半導体パッケージ２と、上記電子回路とが電気的に接続される外部電極端子である。はんだバンプ７３は、基板７０の下面にグリッド状に複数設けられており、加熱溶融されて、組み込まれる相手部材の対応する回路部位に溶着固定される。

【0047】

基板７０は、基板７０の内部に複数の配線回路７４が設けられて形成されている。基板７０の底部７１には、底部７１の下面と平行に、複数の配線回路７４が所定の経路となるように配置されている。また、配線回路７４は、基板７０の外周部７２の内部において、底部７１の下面と平行に、かつ、所定の経路で形成されている複数の外周部配線７５を有している。複数の外周部配線７５は、外周部配線７５の長手方向が半導体パッケージ２の外周の四角形状を画定する４つの外周線のそれぞれにおいて、各々の外周線に対し垂直、かつ、互いに所定の間隔で半導体パッケージ３の外周線に沿って、配置されている。各はんだバンプ７３は、対応する配線回路７４と接続されている。また、ＩＣチップ２１は、外周部７２に設けられている対応する複数の外周部配線７５と接続されている。すなわち、ＩＣチップ２１は、複数の対応するそれぞれのはんだバンプ７３と接続されている。

【0048】

外周部７２に設けられている複数の外周部配線７５のそれぞれの上面には、各々防護要素３２が外周部配線７５の上面に接して配置されている。また、複数の防護要素３２のそれぞれの上面には、各々外部バイパス要素３３が防護要素３２の面に接して配置されている。シールリッド１１の下面は、外周部７２の上面と、外部バイパス要素３３の上面との両方に接して配置されている。

【0049】

次に、半導体パッケージ３における電流の流れを説明する。高電圧パルス非印加時には、防護要素３２は抵抗体として働くため、接続部３０であるはんだバンプ７３に入力された電流は、配線回路７４、及び、ボンディングワイヤ４０を介して通常どおりＩＣチップ２１へと流れる。一方、高電圧パルス印加時には防護要素３２の抵抗値が低下するため、はんだバンプ７３に入力された電流のうちＩＣチップ２１の正常動作を妨げる過剰電流は、防護要素３２を通り、外部バイパス要素３３を介してシールリッド１１へと流れ、その後、シールリッド１１に接続されているアース線５０を通って接地電位の部材にアースされる。この過剰電流のバイパスによって、ＩＣチップ２１に印加される電圧は、ＩＣチップ２１が正常に動作するレベルに抑制される。

【0050】

すなわち、高電圧パルス非印加時にはＩＣチップ２１へ電流が流れることでＩＣチップ２１が正常に信号処理する一方、高電圧パルス印加時には高電圧パルスにともなう過剰電流をアースすることができる。したがって、ＩＣチップ２１の正常動作を保ちながらボンディングワイヤ４０、及び、ＩＣチップ２１の破壊を防ぐことができる。すなわち、防護要素３２、外部バイパス要素３３、及び、シールリッド１１は、複数のはんだバンプ７３の何れかに印加されたサージ電流を、複数のボンディングワイヤ４０を介さずに、はんだバンプ７３から接地電位の部材にバイパスする機構を形成している。

【0051】

したがって、本発明の実施の形態３によれば、電磁パルス等、急峻な立ち上がりの電磁パルスに対する防護をデバイスレベルで実現可能とする半導体パッケージ３を提供することができる。なお、本発明において防護要素の電気的仕様（Ｖ－Ｉ特性、耐量など）を適切に設計すれば、電磁パルスだけでなく、サージやノイズも処理可能である。

【符号の説明】

【0052】

１、２、３ 半導体パッケージ
１１ シールリッド
１２、６０、７０ 基板
２１ ＩＣチップ
３０ 接続部
３２ 防護要素
３３ 外部バイパス要素
４０ ボンディングワイヤ

【図1】

【図2】

【図3】

【図4】

【図5】