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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-13
(45)【発行日】2023-06-21
(54)【発明の名称】乱数発生装置及び乱数発生方法
(51)【国際特許分類】
G06F 7/58 20060101AFI20230614BHJP
【ＦＩ】
G06F7/58 620
【請求項の数】
7
(21)【出願番号】P 2019131765
(22)【出願日】2019-07-17
(65)【公開番号】P2021018455
(43)【公開日】2021-02-15
【審査請求日】2022-04-07
(73)【特許権者】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】▲高▼津 求
【審査官】豊田 真弓
(56)【参考文献】
【文献】特開２００９－１０４５９８（ＪＰ，Ａ）
【文献】特開２００５－０３８２２９（ＪＰ，Ａ）
【文献】特開２００６－２９３４２９（ＪＰ，Ａ）
【文献】特公昭６２－０１７７７１（ＪＰ，Ｂ２）
【文献】米国特許出願公開第２００９／００８６９７２（ＵＳ，Ａ１）
【文献】泉照之，「アダマール変換を利用する多数の無相関な正規分布の不規則信号発生法」，計測自動制御学会論文集，Vol.27, No.3，1991年，第365頁-367頁，https://www.jstage.jst.go.jp/article/sicetr1965/27/3/27_3_365/_pdf
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ ７／５８
(57)【特許請求の範囲】
【請求項1】
複数の第１の擬似乱数を発生させる擬似乱数発生回路と、前記複数の第１の擬似乱数を直交変換するか、前記複数の第１の擬似乱数と第２の擬似乱数を直交変換することで、複数の正規乱数を発生させる直交変換回路と、
前記複数の正規乱数の２つずつの２乗和を計算することで、前記複数の正規乱数の半数の指数乱数を発生させる２乗和回路と、
を有する乱数発生装置。
【請求項2】
前記擬似乱数発生回路は、互いに１次の相関がない前記複数の第１の擬似乱数を発生させる、請求項１に記載の乱数発生装置。
【請求項3】
前記複数の第１の擬似乱数と前記第２の擬似乱数を直交変換することで、前記複数の正規乱数を発生させる場合、前記複数の正規乱数のそれぞれの符号を判定した複数の判定結果を出力する符号判定回路をさらに有し、前記直交変換回路は、前記複数の判定結果のうちの一部の判定結果である前記第２の擬似乱数と、前記複数の第１の擬似乱数を直交変換する、
請求項１または２に記載の乱数発生装置。
【請求項4】
前記直交変換回路は、直交変換の１つであるアダマール変換により、前記複数の正規乱数を発生させる、請求項１乃至３の何れか一項に記載の乱数発生装置。
【請求項5】
前記複数の第１の擬似乱数の個数または、前記複数の第１の擬似乱数と前記第２の擬似乱数の個数の和である前記直交変換回路の入力数が、２のｍ乗（ｍは２以上の自然数）である場合、前記直交変換回路は、２変数のアダマール変換の２の平方根倍の演算を行う各段あたり２の（ｍ－１）乗個のｍ段のアダマール変換回路を有し、最後段以外の各段の各アダマール変換回路の２つの出力は、次段の異なるアダマール変換回路に入力される、
請求項１乃至４の何れか一項に記載の乱数発生装置。
【請求項6】
前記複数の第１の擬似乱数の個数または、前記複数の第１の擬似乱数と前記第２の擬似乱数の個数の和である前記直交変換回路の入力数が、２のべき乗ではない場合、前記直交変換回路は、前記複数の第１の擬似乱数または前記第２の擬似乱数のうち、前記入力数を２のべき乗で割った余りの個数の擬似乱数を２倍する乗算回路と、２変数のアダマール変換の２の平方根倍の演算を行う複数段のアダマール変換回路を有し、最後段以外の各段の各アダマール変換回路の２つの出力は、次段の異なるアダマール変換回路に入力され、前記乗算回路の出力は、３段目の何れかのアダマール変換回路に入力される、
請求項１乃至４の何れか一項に記載の乱数発生装置。
【請求項7】
擬似乱数発生回路が、複数の第１の擬似乱数を発生させ、直交変換回路が、前記複数の第１の擬似乱数を直交変換するか、前記複数の第１の擬似乱数と第２の擬似乱数を直交変換することで、複数の正規乱数を発生させ、
２乗和回路が、前記複数の正規乱数の２つずつの２乗和を計算することで、前記複数の正規乱数の半数の指数乱数を発生させる、
乱数発生方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、乱数発生装置及び乱数発生方法に関する。
【背景技術】
【0002】
計算機を用いて情報処理を行う場合、行う処理に対応したアルゴリズムを実行することにより目的とする結果を得るということが行われる。これらのうち、効率のよい確定的なアルゴリズムが存在する場合は比較的短時間で計算処理が行える場合が多い。したがって、効率的な確定的アルゴリズムを発見することは非常に重要である。しかしながら、このような効率的なアルゴリズムが存在するのは比較的簡単な一部の問題だけである。
【0003】
効率的なアルゴリズムが存在しない比較的広範囲な問題に対して有効な計算手法として、乱数を用いて計算処理を行うモンテカルロ法があり、数値計算（特に数値積分）や離散最適化問題などに広く用いられる。モンテカルロ法は、確率変数の漸近的な性質を用いて期待値を求める方法であるため、問題の性質への依存性が比較的小さく広範囲の問題に適用できるという利点をもつ一方、収束が遅いため計算時間が比較的長くなるという欠点をもつ。
【0004】
モンテカルロ法の計算時間が比較的長くなるという欠点を補うため、このアルゴリズムをハードウェア化し、並列に高速に行うということが考えられるが、その場合、ハードウェア内で多数の擬似乱数を同時に発生させることになる。また擬似乱数間の相関が強いと期待値の収束性が悪くなるため、相関の小さな擬似乱数を効率よく多数発生させることが望ましい。
【0005】
ところで擬似乱数と言ってもその確率分布により様々なものがあり、モンテカルロ法では主に一定区間の値で同じ確率をもつ一様乱数、正規分布をもつ正規乱数、指数分布をもつ指数乱数などが用いられる。ハードウェアで効率的に一様乱数を発生させるのは比較的容易である。一様乱数を発生させる乱数発生装置として、ＬＦＳＲ（Linear Feedback Shift Register）やそれを拡張したメルセンヌツイスター（たとえば、非特許文献１参照）などが知られている。しかし、正規乱数、指数乱数をハードウェアで効率的に発生させるのは容易ではない。
【0006】
ソフトウェアでは、一様乱数に対して初等関数（対数関数、三角関数、平方根）を作用させることにより、正規乱数、指数乱数を比較的簡単に発生させることができる。現在のＣＰＵ（Central Processing Unit）はほとんどの場合、これらの初等関数を高速に実行する浮動小数演算命令をもっているため、ソフトウェアではこの方法が定番である。しかしながら、ハードウェアで並列に正規乱数、指数乱数を多数発生させる場合、上記の方法は関数計算のための浮動小数演算ユニットまたは変換テーブルを大量に用いることになるため現実的でない。
【0007】
正規乱数を発生させる方法として統計学の中心極限定理を用いる方法がある。この定理は同じ確率分布（平均値及び分散が同じ分布）をもった多数の確率変数の平均を取ると、その分布はもとの確率変数の数を増やすにしたがって正規分布に収束するというものである。これを用いれば、一様乱数から正規乱数を得ることができる。また、平均が０で同じ分散をもつ２つの正規乱数を２乗して加えると指数乱数になるという性質を用いれば、比較的少ない演算回路で正規乱数から指数乱数を得ることができる。
【0008】
中心極限定理を用いた乱数発生方法として、いくつかの手法が提案されている（たとえば、特許文献１，２参照）。しかしながら、それらの手法では１つの正規乱数を生成するのに一様乱数を多数用いるとともに、得られた複数の正規乱数の間の相関が小さくなるような工夫が行われている。
【0009】
また、元の一様乱数の単位時間あたりのビット数よりも多くの正規乱数を発生させる手法もある（たとえば、特許文献３参照）。この手法では同じ出力の異なる時刻での乱数間、異なる出力の同じ時刻の乱数間の相関は軽減できるが、異なる出力の異なる時刻の乱数間の相関は残るため、相関の少ない正規乱数を多数発生する手法ではない。
【0010】
また、正規乱数から指数乱数を発生させる手法として、縦方向と横方向にそれぞれの供給される２つの正規乱数の２乗の和を取ることで、縦横に正方的に（または矩形的に）配置されたセルに指数乱数を与える手法がある（たとえば、非特許文献２参照）。この手法では、指数乱数を得るのに必要とされる正規乱数（の２乗）の数を減らすことができるが、指数乱数間の相関が非常に大きい（相関係数が約０．７）という問題がある。また、正規乱数の２乗を得るのに初等関数による変換が用いられている。
【先行技術文献】
【特許文献】
【0011】
【文献】特開２００５－３８２２９号公報
【文献】特開２００６－２９３４２９号公報
【文献】特公昭６２－０１７７７１号公報
【非特許文献】
【0012】
【文献】M. Matsumoto and T. Nishimura, “Mersenne Twister: A 623-dimensionally Equidistributed Uniform Pseudo-Random Number Generator”, ACM Transactions Modeling and Computer Simulation, Vol.8, No.1, January, 1998, pp. 3-30
【文献】Takuya Okuyama, Masato Hayashi, and Masanao Yamaoka, “An Ising computer based on simulated quantum annealing by path integral Monte Carlo method”, IEEE International Conference on Rebooting Computing (ICRC), November, 2017
【発明の概要】
【発明が解決しようとする課題】
【0013】
中心極限定理にしたがってハードウェア（たとえば、加算回路）により正規乱数を発生させる従来の手法では、複数の正規乱数を発生させるには多数の擬似乱数を用いなければならず、ハードウェア量が増大する問題がある。用途にもよるが、従来の手法では十分な精度の１つの正規乱数を得るには１０から１０００程度の一様乱数が用いられる。
【0014】
１つの側面では、本発明は、複数の正規乱数の生成に用いる擬似乱数の数を減らせる乱数発生装置及び乱数発生方法を提供することを目的とする。
【課題を解決するための手段】
【0015】
１つの実施態様では、複数の第１の擬似乱数を発生させる擬似乱数発生回路と、前記複数の第１の擬似乱数を直交変換するか、前記複数の第１の擬似乱数と第２の擬似乱数を直交変換することで、複数の正規乱数を発生させる直交変換回路と、を有する乱数発生装置が提供される。
【0016】
また、１つの実施態様では、乱数発生方法が提供される。
【発明の効果】
【0017】
１つの側面では、本発明は、複数の正規乱数の生成に用いる擬似乱数の数を減らすことができる。
【図面の簡単な説明】
【0018】
【図1】正規乱数を発生する乱数発生装置の構成例を示す図である。
【図2】指数乱数を発生する乱数発生装置の構成例を示す図である。
【図3】帰還を用いた乱数発生装置の構成例を示す図である。
【図4】２のべき乗個の一様乱数を入力する直交変換回路の一例を示す図である。
【図5】２のべき乗個ではない一様乱数を入力する直交変換回路の一例を示す図である（その１）。
【図6】２のべき乗個ではない一様乱数を入力する直交変換回路の一例を示す図である（その２）。
【図7】指数乱数を発生する乱数発生回路の変形例を示す図である。
【発明を実施するための形態】
【0019】
【0020】
擬似乱数発生回路１１は、複数（たとえば２のべき乗個）の擬似乱数（ｘ０，ｘ１，…，ｘｎ－１）を発生させる。擬似乱数としては、たとえば、一様乱数、２値乱数などを用いることができる。擬似乱数発生回路１１は、たとえば、所定の周期ごとにｘ０，ｘ１，…，ｘｎ－１を同時に発生させる。
【0021】
直交変換回路１２は、擬似乱数発生回路１１が発生した複数の擬似乱数を直交変換（たとえば、アダマール変換）することで、複数の正規乱数（ｙ０，ｙ１，…，ｙｎ－１）を発生させる。後述の理由により、直交変換回路１２に入力される擬似乱数の数が多くなるほど、直交変換後のｙ０～ｙｎ－１のそれぞれは、より正規分布にしたがう確率変数となる。図１には、正規分布にしたがうｙ０の例が示されている。横軸はｙ０の値を表し、縦軸は確率密度を表す。
【0022】
上記から明らかなように乱数発生装置１０ａによる乱数発生方法の流れとしては、まず、擬似乱数発生回路１１が複数の擬似乱数を発生させ、直交変換回路１２が複数の擬似乱数を直交変換することで、複数の正規乱数を発生させるというものである。
【0023】
このような乱数発生装置１０ａ及び乱数発生方法では、直交変換により正規乱数を発生させるため、得られる正規乱数の数が、擬似乱数発生回路１１が発生させた擬似乱数の数と等しくなる。このため、正規乱数を複数得るために用いる擬似乱数の数を、単に加算回路などを用いて中心極限定理により正規乱数を発生させる場合に比べて少なくすることができる。また、これにより乱数発生装置１０ａのハードウェア量を少なく抑えることができる。
【0024】
また、擬似乱数発生回路１１が、互いに１次の相関がない複数の擬似乱数を発生させることで、後述の理由により、互いに１次の相関がない複数の正規乱数を発生させることができる。
【0025】
なお、擬似乱数発生回路１１や直交変換回路１２の例については後述する。
図２は、指数乱数を発生する乱数発生装置の構成例を示す図である。図２において図１に示した要素と同じ要素については同一符号が付されている。
図２は、指数乱数を発生する乱数発生装置の構成例を示す図である。図２において図１に示した要素と同じ要素については同一符号が付されている。
【0026】
乱数発生装置１０ｂは、２乗和回路１３を有する。
２乗和回路１３は、直交変換回路１２が出力する複数の正規乱数（ｙ０，ｙ１，…，ｙｎ－１）の２つずつの２乗和を計算することで、正規乱数の半数の指数乱数（ｚ０，ｚ１，…，ｚｎ／２－１）を発生させる。
２乗和回路１３は、直交変換回路１２が出力する複数の正規乱数（ｙ０，ｙ１，…，ｙｎ－１）の２つずつの２乗和を計算することで、正規乱数の半数の指数乱数（ｚ０，ｚ１，…，ｚｎ／２－１）を発生させる。
【0027】
このような乱数発生装置１０ｂでは、２乗和回路１３に入力される正規乱数の数は、擬似乱数発生回路１１が発生する擬似乱数の数と同数にできるため、複数の指数乱数を得るための擬似乱数の数も少なくて済む。
【0028】
図３は、帰還を用いた乱数発生装置の構成例を示す図である。
図３に示す例では、乱数発生装置１０ｃは、直交変換回路１２ａが８つの正規乱数（ｙ０～ｙ７）を発生するとともに、２乗和回路１３ａが、４つの指数乱数（ｚ０～ｚ３）を発生するものである。なお、この数は一例であり、この数に限定されるものではない。
図３に示す例では、乱数発生装置１０ｃは、直交変換回路１２ａが８つの正規乱数（ｙ０～ｙ７）を発生するとともに、２乗和回路１３ａが、４つの指数乱数（ｚ０～ｚ３）を発生するものである。なお、この数は一例であり、この数に限定されるものではない。
【0029】
乱数発生装置１０ｃは、符号判定回路１４ａを有する。
符号判定回路１４ａは、直交変換回路１２ａが出力する複数の正規乱数（符号ビットを含んでいる）のそれぞれの符号を判定した複数の判定結果を出力する。たとえば、符号判定回路１４ａは、１つの正規乱数から１ビットの判定結果、または２つの正規乱数の組合せから２ビットの判定結果を出力する。判定結果の一部は、直交変換回路１２ａに擬似乱数として入力される。図３の例では、８つの判定結果のうち、６つが擬似乱数（ｘ２～ｘ７）として直交変換回路１２ａに入力されている。
符号判定回路１４ａは、直交変換回路１２ａが出力する複数の正規乱数（符号ビットを含んでいる）のそれぞれの符号を判定した複数の判定結果を出力する。たとえば、符号判定回路１４ａは、１つの正規乱数から１ビットの判定結果、または２つの正規乱数の組合せから２ビットの判定結果を出力する。判定結果の一部は、直交変換回路１２ａに擬似乱数として入力される。図３の例では、８つの判定結果のうち、６つが擬似乱数（ｘ２～ｘ７）として直交変換回路１２ａに入力されている。
【0030】
これにより、擬似乱数発生回路１１ａは、２つの擬似乱数（ｘ０，ｘ１）を発生するだけで、８つの正規乱数と、４つの指数乱数が得られる。つまり、正規乱数及び指数乱数を複数発生させるために用いる擬似乱数の数を、更に少なくすることができる。
【0031】
（直交変換による正規乱数の生成について）
擬似乱数発生回路１１が発生する複数の擬似乱数（前述のｘ０～ｘｎ－１）のそれぞれが、平均が０、分散がσ２で互いに１次の相関がない確率変数であるとする。複数の擬似乱数をｘとし、ｘに対する直交変換結果をｙとすると（ｘ，ｙは列ベクトル）、ｙは、以下の式（１）で表せる。
擬似乱数発生回路１１が発生する複数の擬似乱数（前述のｘ０～ｘｎ－１）のそれぞれが、平均が０、分散がσ２で互いに１次の相関がない確率変数であるとする。複数の擬似乱数をｘとし、ｘに対する直交変換結果をｙとすると（ｘ，ｙは列ベクトル）、ｙは、以下の式（１）で表せる。
【0032】
【数1】
【0033】
式（１）において、Ｐは直交変換行列である。また、ｙの平均ｍｙ（各確率変数の平均からなる列ベクトル）は、以下の式（２）で表せる。
【0034】
【数2】
【0035】
式（２）において左から２つ目の項は、列ベクトルｙの各確率変数の平均を示す。式（２）のように、平均ｍｙは式（１）の平均＜ｙ＞＝＜Ｐｘ＞であり、Ｐｍｘと表せる。ｍｘはｘの各確率変数の平均からなる列ベクトルであり、前述のように、ｘの各確率変数の平均は０であるため、ｍｙ＝０（列ベクトル）となる。
【0036】
また、ｙの分散Ｓｙ
２は、以下の式（３）で表せる。
【0037】
【数3】
【0038】
Ｓｙ
２は共分散行列で表され、式（３）において左から２つ目の項は、ｙの確率変数であるｙｉとｙｊの共分散を表す。ｘ０～ｘｎ－１の場合、ｉ，ｊ＝０～ｎ－１である。この共分散行列は、式（３）のように期待値＜ｙｙＴ＞と表せ、式（１）より期待値＜ＰｘｘＴＰＴ＞となる。ここで、＜ｘｘＴ＞は、ｘについての共分散行列であるＳｘ
２となる。ｘの各確率変数の分散は前述のようにσ２であり独立であるのでＳｘ
２＝σ２Ｉ、ＰＰＴは単位行列Ｉになるので、結局、Ｓｙ
２＝σ２Ｉとなる。
【0039】
したがって、ｘに対する直交変換であるｙの各確率変数は、お互いに１次の相関がなく（共分散行列であるＳｙ
２の対角成分以外（共分散）が０になるため）、平均が０、分散がσ２の確率変数となる。
【0040】
適切な直交変換を選べば、こうして得られた確率変数は多数の確率変数の線形和となる。線形和の係数の絶対値は必ずしも同じではないため、中心極限定理の前提条件を正しく満たしているわけではないが、基本的には同じ原理が成り立つと考えられる。そのため、ｘの確率変数の数が多くなるにつれて、得られるｙの各確率変数はより正規分布にしたがうようになることが期待できる。
【0041】
以下では、簡単のため平均が０の一様乱数にアダマール変換を施す場合について説明を行う。
２変数に対するアダマール変換は、以下の式（４）で表せる。
２変数に対するアダマール変換は、以下の式（４）で表せる。
【0042】
【数4】
【0043】
直交変換の入力数である一様乱数の個数が２のｍ乗である場合、各段あたり２の（ｍ－１）乗回でｍ段の同様のアダマール変換を繰り返すことにより、２のｍ乗個の一様乱数に対するアダマール変換を得ることができる（図４参照）。この操作は高速フーリエ変換とほぼ同じであるが、位相回転因子がないため、各段で同じ演算を行う点が異なる。
【0044】
なお、アダマール変換の演算を行うハードウェア量を減らすために、以下の式（５）のように２の平方根分の１を省略することが望ましい。その場合、各段の出力における分散が式（４）に基づくアダマール変換による出力に対して２倍になり、単体での動作は正確には直交変換とは呼べなくなるが、必要であれば最終的な出力に対して適当な定数を掛ける回路を設けることで分散を調整できる。したがって、この変換を直交変換といっても問題はないと思われるので、以下でもそのように記述している。
【0045】
【数5】
【0046】
式（５）による直交変換を繰り返した後に得られる確率変数は、元の全ての確率変数に対して１または－１を掛けて足したものになっている。平均が０の一様乱数に－１を掛けたものの分布は元の分布と同じものであるので、得られた確率変数は同じ分布をもつ多数の確率変数の和に相当し、中心極限定理をそのまま適用することができる。したがって、得られる確率変数は、元の確率変数（一様乱数）の数が多くなるにつれて正規分布に近づいていく。
【0047】
２進ｎビットの整数である一様乱数を２ｍ個加算することにより得られる擬似正規分布の分散は、２ｍ（２２ｎ－１）／１２であり、その情報量は、ほぼｎ＋（ｍ／２）＋（１／２）（ｌｏｇ２（πｅ（１－２－２ｎ）／６）となる。したがってｍが十分大きければｎ＝１、すなわち２値乱数を用いても十分な精度（分解能）の正規乱数が得られる。
【0048】
また、２つの正規乱数の２乗和として得られる指数乱数の情報量を正しく見積もることは難しいが、同じ２乗和をもつ整数の組が少ないことを考慮すると、おおよそ２倍の２ｎ＋ｍ－３ビットと見積もられ、十分な精度（分解能）の指数乱数が得られると考えられる。
【0049】
（擬似乱数発生回路１１，１１ａが発生する擬似乱数の例、及び擬似乱数発生回路１１，１１ａの例について）
図１～図３に示した乱数発生装置１０ａ～１０ｃは、上記のような中心極限定理を用いて正規乱数を発生させるため、出力する正規乱数の数が多い場合、正規乱数の精度は擬似乱数発生回路１１，１１ａが発生する擬似乱数の分布にはほとんど影響を受けない。このため、擬似乱数として２値乱数を用いてもよい。しかしながら、出力する正規乱数の数が比較的少ないときは、得られる正規乱数の精度を上げるため（情報量を増やすため）、複数のビットを用いた一様乱数を用いることも有効である。
図１～図３に示した乱数発生装置１０ａ～１０ｃは、上記のような中心極限定理を用いて正規乱数を発生させるため、出力する正規乱数の数が多い場合、正規乱数の精度は擬似乱数発生回路１１，１１ａが発生する擬似乱数の分布にはほとんど影響を受けない。このため、擬似乱数として２値乱数を用いてもよい。しかしながら、出力する正規乱数の数が比較的少ないときは、得られる正規乱数の精度を上げるため（情報量を増やすため）、複数のビットを用いた一様乱数を用いることも有効である。
【0050】
２値乱数または一様乱数を発生する擬似乱数発生回路１１，１１ａとして、たとえば、質のよい乱数を発生することで知られているメルセンヌツイスターを用いることができる。メルセンヌツイスターの出力を１ビットまたは数ビットずつに分けたものを、直交変換回路１２，１２ａの入力とすればよい。ただ、多くの一様乱数の加減算が行われる場合、それらの一様乱数の質に対する要求は低いため、擬似乱数発生回路１１，１１ａとして、単純なＬＦＳＲを用いても十分な精度の正規乱数を生成できるものと考えられる。また、擬似乱数発生回路１１，１１ａは、１つの乱数発生器であってもよいし、乱数シードの異なる複数の乱数発生器によって構成されていてもよい。
【0051】
擬似乱数発生回路１１は、必要とされる正規乱数の数と同数の一様乱数を発生し、発生した一様乱数の各ビットを直交変換回路１２の入力とする。擬似乱数発生回路１１ａは、必要とされる正規乱数の数よりも少ない一様乱数を発生し、発生した一様乱数の各ビットを直交変換回路１２ａの入力とする。直交変換回路１２，１２ａに同時に入力される一様乱数の数が多ければ、上記のように一様乱数として２値乱数を用いても十分精度のよい正規乱数が得られる。
【0052】
なお、上記の説明では直交変換回路に入力する擬似乱数の平均は０であるとしていた。しかしながら、メルセンヌツイスターやＬＦＳＲで得られる２進整数の擬似乱数の平均は０ではない。しかしながら次のような理由でこれはほとんど問題にならない。アダマール変換（の定数倍）により得られた正規乱数は入力された擬似乱数に±１を掛けたものの和になっているが、そのうちの１つ（下記の回路例が用いられる場合はｙ０）を除いて、係数が＋１のものと係数が－１のものの数が同数となり元の擬似乱数の平均値は相殺される。したがって全てが＋１となるもの（下記の回路例が用いられる場合はｙ０）のみ平均値と擬似乱数の数を掛けた値を引いてやれば、平均値の影響を取り除くことができる。
【0053】
（直交変換回路１２，１２ａの例）
以下に示す直交変換回路１２，１２ａの例は、直交変換として最も実装が容易で最も効果が高い（中心極限定理をそのまま適用できるため）アダマール変換を行う回路を用いたものであるが、他の直交変換を行う回路を用いることもできる。
以下に示す直交変換回路１２，１２ａの例は、直交変換として最も実装が容易で最も効果が高い（中心極限定理をそのまま適用できるため）アダマール変換を行う回路を用いたものであるが、他の直交変換を行う回路を用いることもできる。
【0054】
なお、上記の説明のように、直交変換回路１２，１２ａに入力される複数の一様乱数の間に１次の相関がない場合、直交変換によって生成される複数の正規乱数間にも１次の相関はないが完全に独立なわけではない。しかしながら、生成される複数の正規乱数間に残存する相関は非常に高次のものであり、実用上問題にならないと考えられる。
【0055】
また、本来の直交変換回路は、入力される一様乱数の分散が保存されるものであるが、上記のように、ハードウェア量を減らすために、前述の式（５）のように２の平方根分の１を省略したアダマール変換を行う回路とすることが望ましい。以下の説明では、２の平方根分の１を省略した２変数のアダマール変換（２変数のアダマール変換の２の平方根倍の演算）を行う回路を組合せた直交変換回路の例を説明する。
【0056】
図４は、２のべき乗個の一様乱数を入力する直交変換回路の一例を示す図である。
図４には、２３個の変数（一様乱数（ｘ０～ｘ７））についてのアダマール変換を行う直交変換回路２０（Ｈ８と表記されている）の例が示されている。直交変換回路２０は、それぞれ４変数についてのアダマール変換を行うアダマール変換回路２１，２２（Ｈ４と表記されている）と、それぞれ２変数についてのアダマール変換を行うアダマール変換回路２３，２４，２５，２６（Ｈ２と表記されている）を有する。
図４には、２３個の変数（一様乱数（ｘ０～ｘ７））についてのアダマール変換を行う直交変換回路２０（Ｈ８と表記されている）の例が示されている。直交変換回路２０は、それぞれ４変数についてのアダマール変換を行うアダマール変換回路２１，２２（Ｈ４と表記されている）と、それぞれ２変数についてのアダマール変換を行うアダマール変換回路２３，２４，２５，２６（Ｈ２と表記されている）を有する。
【0057】
アダマール変換回路２１は、それぞれ２変数のアダマール変換を行うアダマール変換回路２１ａ，２１ｂ，２１ｃ，２１ｄを有する。アダマール変換回路２１ａは、入力される２変数（ｘ０，ｘ１）の和と差を出力する。このような演算を行うために、アダマール変換回路２１ａは、加算器２１ａ１と減算器２１ａ２を有する。なお、他の“Ｈ２”（アダマール変換回路２１ｂ，２１ｃ，２１ｄ，２３，２４，２５，２６）も同様に加算器と減算器を有する。アダマール変換回路２１ｂは、入力される２変数（ｘ２，ｘ３）の和と差を出力する。アダマール変換回路２１ｃは、アダマール変換回路２１ａの２つの出力のうちの一方の値と、アダマール変換回路２１ｂの２つの出力のうちの一方の値の和と差を出力する。アダマール変換回路２１ｄは、アダマール変換回路２１ａの２つの出力のうちの他方の値と、アダマール変換回路２１ｂの２つの出力のうちの他方の値の和と差を出力する。
【0058】
アダマール変換回路２２についてもアダマール変換回路２１と同様の回路構成となっている。
アダマール変換回路２３は、アダマール変換回路２１の１つの出力の値と、アダマール変換回路２２の１つの出力の値の和と差を出力する。アダマール変換回路２４は、アダマール変換回路２１の１つの出力（アダマール変換回路２３に入力されるもの以外）の値と、アダマール変換回路２２の１つの出力（アダマール変換回路２３に入力されるもの以外）の値の和と差を出力する。アダマール変換回路２５は、アダマール変換回路２１の１つの出力（アダマール変換回路２３，２４に入力されるもの以外）の値と、アダマール変換回路２２の１つの出力（アダマール変換回路２３，２４に入力されるもの以外）の値の和と差を出力する。アダマール変換回路２６は、アダマール変換回路２１の１つの出力（アダマール変換回路２３，２４，２５に入力されるもの以外）の値と、アダマール変換回路２２の１つの出力（アダマール変換回路２３，２４，２５に入力されるもの以外）の値の和と差を出力する。
アダマール変換回路２３は、アダマール変換回路２１の１つの出力の値と、アダマール変換回路２２の１つの出力の値の和と差を出力する。アダマール変換回路２４は、アダマール変換回路２１の１つの出力（アダマール変換回路２３に入力されるもの以外）の値と、アダマール変換回路２２の１つの出力（アダマール変換回路２３に入力されるもの以外）の値の和と差を出力する。アダマール変換回路２５は、アダマール変換回路２１の１つの出力（アダマール変換回路２３，２４に入力されるもの以外）の値と、アダマール変換回路２２の１つの出力（アダマール変換回路２３，２４に入力されるもの以外）の値の和と差を出力する。アダマール変換回路２６は、アダマール変換回路２１の１つの出力（アダマール変換回路２３，２４，２５に入力されるもの以外）の値と、アダマール変換回路２２の１つの出力（アダマール変換回路２３，２４，２５に入力されるもの以外）の値の和と差を出力する。
【0059】
なお、上記の直交変換回路２０の結線は一例であるが、最後段以外の各段の各“Ｈ２”の２つの出力は次段の異なる“Ｈ２”に入力される。さらに、各段の“Ｈ２”の２つの入力は、前段の異なるブロックのアダマール変換回路の出力であることが望ましい。たとえば、図４の例では、アダマール変換回路２３の２つの入力は、前段の異なるブロック（アダマール変換回路２１，２２）の出力となっている。このような構成としなくても生成される複数の正規乱数間の直交性（１次の相関がないこと）は保証されるが、より多くの一様乱数が関係した精度のよい正規乱数を発生させるためには、このような構成とすることが望ましい。
【0060】
図１～図３に示した直交変換回路１２，１２ａは、２のｍ乗個（図４の例ではｍ＝３）の一様乱数についての直交変換を行う場合、各段あたり２の（ｍ－１）乗個のｍ段の上記のような“Ｈ２”の組合せによって実現できる。
【0061】
図５及び図６は、２のべき乗個ではない一様乱数を入力する直交変換回路の一例を示す図である。図５及び図６において、図４に示した要素とは同じ符号が付されている。
図５には、１０個の変数（一様乱数（ｘ０～ｘ９））についての直交変換を行う直交変換回路３０ａ（Ｈ１０と表記されている）の例が示されている。直交変換回路３０ａは、図４に示した各要素の他に、乗算器３１と、２変数のアダマール変換を行うアダマール変換回路３２を有する。
図５には、１０個の変数（一様乱数（ｘ０～ｘ９））についての直交変換を行う直交変換回路３０ａ（Ｈ１０と表記されている）の例が示されている。直交変換回路３０ａは、図４に示した各要素の他に、乗算器３１と、２変数のアダマール変換を行うアダマール変換回路３２を有する。
【0062】
乗算器３１は、１０／２３の余りである２つの変数（ｘ８，ｘ９）の値をそれぞれ２倍する。乗算器３１の２つの出力（乗算結果）は、３段目の“Ｈ２”（アダマール変換回路２３～２６，３２）の何れか２つに供給される。図５の例では、乗算器３１の２つの出力は、アダマール変換回路２４，３２に供給されている。２変数のアダマール変換の２の平方根倍の演算を行うアダマール変換回路が用いられる場合、１段あたりの分散が２倍になる。図５の例では、３段目の“Ｈ２”に対する入力の分散を合わせるために、“Ｈ２”２段分の４倍の分散が得られるように、２つの変数の値（振幅）を２倍にする乗算器３１が用いられているのである。
【0063】
アダマール変換回路２３～２６，３２のうち、乗算器３１の出力が供給されるもの（図５の例では、アダマール変換回路２４，３２）は、乗算器３１の出力の値と、アダマール変換回路２１，２２の４つの出力のうちの１つの値との和と差を出力する。
【0064】
図６には、１２個の変数（一様乱数（ｘ０～ｘ１１））についての直交変換を行う直交変換回路３０ｂ（Ｈ１２と表記されている）の例が示されている。直交変換回路３０ｂは、図５に示した各要素の他に、乗算器３３と、２変数のアダマール変換を行うアダマール変換回路３４を有する。
【0065】
乗算器３１，３３のそれぞれは、１２／２３の余りである４つの変数（ｘ８～ｘ１１）のうちの２つの値をそれぞれ２倍する。図６の例では乗算器３１はｘ８，ｘ９をそれぞれ２倍し、乗算器３３はｘ１０，ｘ１１をそれぞれ２倍する。乗算器３１，３３のそれぞれの２つの出力（乗算結果）は、３段目の“Ｈ２”（アダマール変換回路２３～２６，３２，３４）の何れか２つに供給される。図６の例では、乗算器３１の２つの出力は、アダマール変換回路２３，３２に供給され、乗算器３３の２つの出力は、アダマール変換回路２４，３４に供給されている。
【0066】
アダマール変換回路２３～２６，３２，３４のうち、乗算器３１，３３の出力が供給されるもの（図６の例では、アダマール変換回路２３，２４，３２，３４）は、乗算器３１，３３の出力の値と、アダマール変換回路２１，２２の４つの出力のうちの１つの値との和と差を出力する。
【0067】
なお、上記の直交変換回路３０ａ，３０ｂの結線は一例であるが、上記と同様の理由により各段の“Ｈ２”に入力される２つの前段の出力は、前段の異なるブロックのアダマール変換回路の出力であることが望ましい。
【0068】
また、乗算器３１，３３の各出力は１つの変数の倍数であるため、より多くの一様乱数が関係した精度のよい正規乱数を発生させるためアダマール変換回路２３～２６，３２，３４のうちの同じものに対する２つの入力とならないように結線されることが望ましい。また、図５、図６よりも“Ｈ２”が多段の直交変換回路である場合、乗算器３１，３３の出力を用いたアダマール変換結果が、４段目以降の近い段でも同じアダマール変換回路の２つの入力とならないように結線されることが望ましい。
【0069】
【0070】
（指数乱数を発生する乱数発生装置の変形例）
図２、図３に示したように、指数乱数は２つの正規乱数の２乗和を取ることで得られる。前述のように直交変換回路１２，１２ａが複数段の“Ｈ２”を用いて実現される場合、最後段の複数の“Ｈ２”のうちのある“Ｈ２”の２つの入力をｘｉ，ｘｊとすると、２つの出力はｘｉ＋ｘｊ，ｘｉ－ｘｊとなる。これらの２つの出力の２乗和は、（ｘｉ＋ｘｊ）２＋（ｘｉ－ｘｊ）２＝２（ｘｉ ２＋ｘｊ ２）となる。一方、２つの入力（ｘｉ，ｘｊ）の２乗和は、ｘｉ ２＋ｘｊ ２となる。つまり、最後段の“Ｈ２”がなくても、平均値が半分になることを除いて同じ指数乱数を得ることができる。
図２、図３に示したように、指数乱数は２つの正規乱数の２乗和を取ることで得られる。前述のように直交変換回路１２，１２ａが複数段の“Ｈ２”を用いて実現される場合、最後段の複数の“Ｈ２”のうちのある“Ｈ２”の２つの入力をｘｉ，ｘｊとすると、２つの出力はｘｉ＋ｘｊ，ｘｉ－ｘｊとなる。これらの２つの出力の２乗和は、（ｘｉ＋ｘｊ）２＋（ｘｉ－ｘｊ）２＝２（ｘｉ ２＋ｘｊ ２）となる。一方、２つの入力（ｘｉ，ｘｊ）の２乗和は、ｘｉ ２＋ｘｊ ２となる。つまり、最後段の“Ｈ２”がなくても、平均値が半分になることを除いて同じ指数乱数を得ることができる。
【0071】
図７は、指数乱数を発生する乱数発生回路の変形例を示す図である。図７において、図３に示した要素と同じ要素については同一符号が付されている。
乱数発生装置１０ｄでは、図３に示した直交変換回路１２ａが複数段の“Ｈ２”を用いて実現される場合、最後段の複数の“Ｈ２”が省略されている。乱数発生装置１０ｄが有する直交変換回路１２ａ１，１２ａ２は、たとえば、図４に示したアダマール変換回路２１，２２に相当する。
乱数発生装置１０ｄでは、図３に示した直交変換回路１２ａが複数段の“Ｈ２”を用いて実現される場合、最後段の複数の“Ｈ２”が省略されている。乱数発生装置１０ｄが有する直交変換回路１２ａ１，１２ａ２は、たとえば、図４に示したアダマール変換回路２１，２２に相当する。
【0072】
直交変換回路１２ａ１は、４つの変数（一様乱数（ｘ０～ｘ３））を直交変換した４つの変数（ｙ０ａ，ｙ１ａ，ｙ２ａ，ｙ３ａ）を出力する。
直交変換回路１２ａ２は、４つの変数（一様乱数（ｘ４～ｘ７））を直交変換した４つの変数（ｙ４ａ，ｙ５ａ，ｙ６ａ，ｙ７ａ）を出力する。
直交変換回路１２ａ２は、４つの変数（一様乱数（ｘ４～ｘ７））を直交変換した４つの変数（ｙ４ａ，ｙ５ａ，ｙ６ａ，ｙ７ａ）を出力する。
【0073】
２乗和回路１３は、直交変換回路１２ａ１が出力する変数と直交変換回路１２ａ２が出力する変数の２乗和を演算することで、４つの指数乱数（ｚ０～ｚ３）を出力する。
たとえば、ｚ０＝ｙ０ａ ２＋ｙ４ａ ２、ｚ１＝ｙ１ａ ２＋ｙ５ａ ２、ｚ２＝ｙ２ａ ２＋ｙ６ａ ２、ｚ３＝ｙ３ａ ２＋ｙ７ａ ２である。
たとえば、ｚ０＝ｙ０ａ ２＋ｙ４ａ ２、ｚ１＝ｙ１ａ ２＋ｙ５ａ ２、ｚ２＝ｙ２ａ ２＋ｙ６ａ ２、ｚ３＝ｙ３ａ ２＋ｙ７ａ ２である。
【0074】
比較回路１５は、各指数乱数の計算に用いられる２変数の大小の比較結果を出力する。たとえば、比較回路１５は、ｚ０の計算に用いられるｙ０ａとｙ４ａの比較結果として、ｙ０ａ≧ｙ４ａの場合、１を出力し、ｙ０ａ＜ｙ４ａの場合、０を出力する。これにより、（ｙ０ａ－ｙ４ａ）の符号（正負）を判定することと同じとなる。さらに、比較回路１５は、ｙ０ａと－ｙ４ａの比較結果として、ｙ０ａ≧－ｙ４ａの場合、１を出力し、ｙ０ａ＜－ｙ４ａの場合、０を出力するようにすれば、（ｙ０ａ＋ｙ４ａ）の符号を判定することと同じとなる。つまり、比較回路１５は、図３に示した符号判定回路１４ａと同様の機能を実行することになる。
【0075】
比較回路１５が出力する比較結果の一部は、直交変換回路１２ａ１，１２ａ２に一様乱数として入力される。図３の例では、８つの比較結果のうち、２つが一様乱数（ｘ２，ｘ３）として直交変換回路１２ａ１に入力され、４つが一様乱数（ｘ４～ｘ７）として直交変換回路１２ａ２に入力されている。
【0076】
以上のような乱数発生装置１０ｄでは、最後段の複数の“Ｈ２”を省けるため、ハードウェア量をさらに抑えることができる。
なお、正規乱数と指数乱数は１次の相関はもたないが、正規乱数に基づいて指数乱数が生成されているため、互いに独立ではない。したがって、正規乱数と指数乱数を両方用いても問題がないかどうかは用途によると思われる。
なお、正規乱数と指数乱数は１次の相関はもたないが、正規乱数に基づいて指数乱数が生成されているため、互いに独立ではない。したがって、正規乱数と指数乱数を両方用いても問題がないかどうかは用途によると思われる。
【0077】
ところで、図３の乱数発生装置１０ｃや図７の乱数発生装置１０ｄは、図２の乱数発生装置１０ｂでは用いていない情報を利用するものである。乱数発生装置１０ｂでは、２乗和回路１３に入力された２つの正規乱数に対する平面を考えたとき、半径方向の情報のみを用いて２乗和が生成され、角度方向の情報は利用されていない。この情報は２乗和とは独立であるため、取り出して利用できるはずである。そこで、たとえば、２つの正規乱数の情報（符号）を取り出せば２ビットの信号が得られるので、これを帰還して次の正規乱数発生のための入力として用いれば、一様乱数を発生する回路が不要となる可能性がある。
【0078】
しかしながら、帰還した信号だけから発生した正規乱数は比較的短い周期をもつ可能性がある。これを避けるため、図３の乱数発生装置１０ｃや図７の乱数発生装置１０ｄは、符号判定回路１４ａが出力する判定結果や比較回路１５が出力する比較結果の一部と、擬似乱数発生回路１１ａが発生する擬似乱数とを用いて、次の正規乱数及び指数乱数を生成している。
【0079】
なお、乱数発生装置１０ｃ，１０ｄは、上記のように指数乱数と独立な情報を再利用するという観点に基づいたものであるが、正規乱数発生器としても用いることができる。ただし発生時刻の異なる正規乱数間に多少の相関が発生する可能性がある。
【0080】
ところで、上記のように発生された複数の指数乱数は、デジタル回路を用いて離散最適化問題を解く最適化装置などに用いることができる。最適化装置は、たとえば、評価関数（エネルギー関数とも呼ばれる）の値が最小となる状態変数の値の組合せを探索するものである。最適化装置では、各状態変数の値が変化するときの評価関数の値の変化（エネルギー変化）が計算され、計算されたエネルギー変化が正の場合でも解が局所解にトラップされることを抑制するために所定の確率で状態変数の変化（状態遷移）を許容する。この状態変数の変化を許容するか否かの判定を、エネルギー変化と指数乱数との比較結果に基づいて行うことができる。状態変数の数が多くなるほど（問題の規模が大きくなるほど）用いられる指数乱数の数も増加する。
【0081】
このほかにも、複数の指数乱数や複数の正規乱数は、たとえば、モンテカルロ法などを用いて数値計算、最適化、シミュレーションなどを行う各種装置に適用できる。
以上、実施の形態に基づき、本発明の乱数発生装置及び乱数発生方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
以上、実施の形態に基づき、本発明の乱数発生装置及び乱数発生方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【0082】
１０ａ 乱数発生装置
１１ 擬似乱数発生回路
１２ 直交変換回路
ｘ０～ｘｎ－１ 擬似乱数
ｙ０～ｙｎ－１ 正規乱数
１１ 擬似乱数発生回路
１２ 直交変換回路
ｘ０～ｘｎ－１ 擬似乱数
ｙ０～ｙｎ－１ 正規乱数
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】