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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-19
(45)【発行日】2023-06-27
(54)【発明の名称】電源装置
(51)【国際特許分類】
B60R 16/033 20060101AFI20230620BHJP
H02J 1/00 20060101ALI20230620BHJP
H02J 7/00 20060101ALI20230620BHJP
B62D 5/04 20060101ALI20230620BHJP
【ＦＩ】
B60R16/033 C
H02J1/00 304E
H02J7/00 302C
B62D5/04
【請求項の数】
4
(21)【出願番号】P 2019171456
(22)【出願日】2019-09-20
(65)【公開番号】P2021046162
(43)【公開日】2021-03-25
【審査請求日】2022-07-06
(73)【特許権者】
【識別番号】000001247
【氏名又は名称】株式会社ジェイテクト
(73)【特許権者】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】佐藤 文彦
(72)【発明者】
【氏名】半澤 弘明
(72)【発明者】
【氏名】幹田 利幸
(72)【発明者】
【氏名】奥田 正貴
【審査官】村山 禎恒
(56)【参考文献】
【文献】特開２００４－３３８６５７（ＪＰ，Ａ）
【文献】特開２００４－２９１８５２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｂ６２Ｄ ５／００－５／３２
Ｂ６０Ｒ １６／００－１６／０８
Ｈ０２Ｊ １／００
Ｈ０２Ｊ ７／００
(57)【特許請求の範囲】
【請求項1】
給電対象に電力を供給する主電源に対する補助電源と、前記給電対象へ供給される電力に基づき前記主電源から前記給電対象への給電状態が正常であるか異常であるかを示す状態信号を生成する信号生成回路と、
前記主電源から前記給電対象へ電力を供給するための第１の給電経路を開閉する第１の切替回路と、
前記第１の給電経路に接続されて前記補助電源から前記給電対象へ電力を供給するための第２の給電経路を開閉する第２の切替回路と、
前記状態信号が前記給電状態の正常を示すときには前記第１の切替回路を通じて前記第１の給電経路を閉路させる一方、前記状態信号が前記給電状態の異常を示すときには前記第１の切替回路を通じて前記第１の給電経路を開路させる第１の駆動回路と、
前記状態信号が前記給電状態の正常を示すときには前記第２の切替回路を通じて前記第２の給電経路を開路させる一方、前記状態信号が前記給電状態の異常を示すときには前記第２の切替回路を通じて前記第２の給電経路を閉路させる第２の駆動回路と、
前記信号生成回路と前記第２の駆動回路との間の信号経路に設けられるとともに前記給電状態の異常を示す前記状態信号を遅延させて前記第２の駆動回路へ出力する遅延回路と、を有し、
前記遅延回路は、前記信号生成回路により生成される前記状態信号の電圧と第２のしきい値電圧とを比較し、その比較結果に応じた電圧レベルを有する電気信号を遅延後の前記状態信号として前記第２の駆動回路へ出力する比較回路を有している電源装置。
【請求項2】
前記信号生成回路は、前記第１の給電経路の電圧と第１のしきい値電圧との比較結果に基づき前記状態信号を生成するアナログ回路を有している請求項１に記載の電源装置。
【請求項3】
前記信号生成回路は、前記比較結果に応じて自己の出力状態を前記給電状態が正常である旨示す前記状態信号を出力する第１の状態と前記給電状態が異常である旨示す前記状態信号を出力する第２の状態との間で切り替えて保持する保持回路を有し、前記保持回路は、前記比較結果が前記給電状態の正常を示す状態から異常を示す状態へ変化したとき、自己の出力状態を前記第１の状態から前記第２の状態へ切り替えるとともに、その後の前記状態信号の変化に関わらず前記第２の状態を保持する請求項２に記載の電源装置。
【請求項4】
前記遅延回路は、前記比較回路の前段に設けられるとともに、前記比較回路に対する前記状態信号の電圧の立ち上がりまたは立ち下がりをより緩やかにするためのフィルタ回路を有している請求項１～請求項３のうちいずれか一項に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源装置に関する。
【背景技術】
【0002】
たとえば特許文献１には、主電源が失陥したときに給電対象への給電を補助電源によってバックアップする電源装置が記載されている。主電源および補助電源は、給電対象に対して並列に接続されている。主電源の電力は、第１の給電経路を介して給電対象へ供給される。第１の給電経路には電磁継電器などの第１のスイッチが設けられている。また、補助電源の電力は、第２の給電経路を介して給電対象へ供給される。第２の給電経路には、電界効果トランジスタなどの第２のスイッチが設けられている。第２の給電経路は、第１の給電経路における第１のスイッチよりも給電対象側に設定された接続点に接続されている。電源装置のコントローラは、主電源から給電対象へ供給される電流に基づき主電源の異常が検出されるとき、第１の給電経路に設けられた第１のスイッチをオフするとともに、第２の給電経路に設けられた第２のスイッチをオンする。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００８－３０２８２５号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１の電源装置においては、つぎのようなことが懸念される。たとえば主電源の電圧低下に伴いバックアップが必要になった場合、第１のスイッチをオフさせるとともに第２のスイッチをオンさせるとき、これらスイッチの応答性が異なることにより、第１のスイッチがオンの状態で第２のスイッチがオンする状況が考えられる。このとき、補助電源から主電源までの間の経路上の電気抵抗がより低下した状態であるため、補助電源から主電源へ向けて大電流が流れるおそれがある。このため、主電源の適切な保護が困難となることが懸念される。
【0005】
本発明の目的は、より適切なタイミングで主電源から補助電源へ切り替えることができる電源装置を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成し得る電源装置は、信号生成回路、第１の切替回路、第２の切替回路、第１の駆動回路、第２の駆動回路、および遅延回路を有している。信号生成回路は、給電対象に電力を供給する主電源に対する補助電源と、前記給電対象へ供給される電力に基づき前記主電源から前記給電対象への給電状態が正常であるか異常であるかを示す状態信号を生成する。第１の切替回路は、前記主電源から前記給電対象へ電力を供給するための第１の給電経路を開閉する。第２の切替回路は、前記第１の給電経路に接続されて前記補助電源から前記給電対象へ電力を供給するための第２の給電経路を開閉する。第１の駆動回路は、前記状態信号が前記給電状態の正常を示すときには前記第１の切替回路を通じて前記第１の給電経路を閉路させる一方、前記状態信号が前記給電状態の異常を示すときには前記第１の切替回路を通じて前記第１の給電経路を開路させる。第２の駆動回路は、前記状態信号が前記給電状態の正常を示すときには前記第２の切替回路を通じて前記第２の給電経路を開路させる一方、前記状態信号が前記給電状態の異常を示すときには前記第２の切替回路を通じて前記第２の給電経路を閉路させる。遅延回路は、前記信号生成回路と前記第２の駆動回路との間の信号経路に設けられるとともに前記給電状態の異常を示す前記状態信号を遅延させて前記第２の駆動回路へ出力する。
【0007】
上記の電源装置によれば、信号生成回路により生成される状態信号が主電源から給電対象への給電状態の正常を示すものから異常を示すものへ切り替わった場合、第１の駆動回路には信号生成回路により生成される状態信号が即時に供給される。これに対し、第２の駆動回路には信号生成回路により生成される状態信号が遅延回路により遅延して供給される。このため、第１の駆動回路が第１の切替回路を通じて第１の給電経路を開路させた後に、第２の駆動回路が第２の切替回路を通じて第２の給電経路を閉路する。これにより、給電対象に対する電源が主電源から補助電源へ切り替えられる。また、第１の給電経路が閉路した状態で第２の給電経路が閉路されることが抑制されるため、補助電源から主電源へ電流が逆流することも抑えられる。このように、上記の電源装置によれば、より適切なタイミングで給電対象に対する電源を主電源から補助電源へ切り替えることができる。
【0008】
上記の電源装置において、前記信号生成回路は、前記第１の給電経路の電圧と第１のしきい値電圧との比較結果に基づき前記状態信号を生成するアナログ回路を有していてもよい。
【0009】
上記の電源装置によれば、第１の給電経路の電圧と第１のしきい値電圧との比較結果に応じて、第１の給電経路を開閉するタイミングと第２の給電経路を開閉するタイミングとが決まる。このため、信号生成回路により生成される状態信号が主電源から給電対象への給電状態の正常を示すものから異常を示すものへ切り替わった場合、アナログ回路だけでは第１の給電経路を開路するタイミングに対して、第２の給電経路を閉路するタイミングを遅延させることが困難である。したがって、信号生成回路と第２の駆動回路との間の信号経路に遅延回路を設けることが好ましい。
【0010】
上記の電源装置において、前記信号生成回路は、前記比較結果に応じて自己の出力状態を前記給電状態が正常である旨示す前記状態信号を出力する第１の状態と前記給電状態が異常である旨示す前記状態信号を出力する第２の状態との間で切り替えて保持する保持回路を有していてもよい。この場合、前記保持回路は、前記比較結果が前記給電状態の正常を示す状態から異常を示す状態へ変化したとき、自己の出力状態を前記第１の状態から前記第２の状態へ切り替えるとともに、その後の前記状態信号の変化に関わらず前記第２の状態を保持することが好ましい。
【0011】
上記の電源装置によれば、アナログ回路により生成される状態信号が、主電源から給電対象への給電状態について正常を示す状態から異常を示す状態へ変化した後、再び正常を示す状態へ復帰した場合であれ、保持回路の出力状態が前回の異常を示す第２の状態に保持される。このため、給電対象に対する電源が主電源から補助電源へ切り替わった後、即時に補助電源から主電源へ復帰することが抑制される。したがって、給電対象に対する電源が主電源から補助電源へ切り替わった状態が維持されることにより、給電対象に対する電源が主電源から補助電源へ切り替わった後、給電対象には補助電源の電力が安定して供給される。
【0012】
上記の電源装置において、前記遅延回路は、前記信号生成回路により生成される前記状態信号の電圧と第２のしきい値電圧とを比較し、その比較結果に応じた電圧レベルを有する電気信号を遅延後の前記状態信号として前記第２の駆動回路へ出力する比較回路を有していてもよい。
【0013】
上記の電源装置によれば、信号生成回路により生成される状態信号が比較回路を経由することにより、比較回路の伝搬遅延時間の分だけ遅延させることができる。
上記の電源装置において、前記遅延回路は、前記比較回路の前段に設けられるとともに、前記比較回路に対する前記状態信号の電圧の立ち上がりまたは立ち下がりをより緩やかにするためのフィルタ回路を有していてもよい。
上記の電源装置において、前記遅延回路は、前記比較回路の前段に設けられるとともに、前記比較回路に対する前記状態信号の電圧の立ち上がりまたは立ち下がりをより緩やかにするためのフィルタ回路を有していてもよい。
【0014】
上記の電源装置によれば、フィルタ回路の時定数を調節することにより、比較回路に対する状態信号の電圧の立ち上がり時間または立ち下がり時間を調節することができる。このため、遅延回路における遅延時間を調節しやすい。
【発明の効果】
【0015】
本発明の電源装置によれば、より適切なタイミングで主電源から補助電源へ切り替えることができる。
【図面の簡単な説明】
【0016】
【図1】電源装置の第１の実施の形態を適用したステアリング装置の構成図。
【図2】電源装置の第１の実施の形態の回路図。
【図3】第１の実施の形態の遅延回路のブロック図。
【図4】第１の実施の形態のラッチ回路の出力端子から供給される電気信号が遅延回路を経る際の電圧レベルの経時的な変化を示すグラフ。
【図5】第１の実施の形態における電源制御回路により生成される電気信号の第１の駆動回路および第２の駆動回路に対する立ち上がりのタイミングを示す波形図。
【図6】第１の実施の形態において、第１の切替回路のＦＥＴがオフするタイミング、および第２の切替回路のＦＥＴがオンするタイミングを示すタイミング図。
【図7】電源装置の第２の実施の形態の回路図。
【図8】第２の実施の形態における電源制御回路により生成される電気信号の第１の駆動回路および第２の駆動回路に対する立ち下がりのタイミングを示す波形図。
【発明を実施するための形態】
【0017】
＜第１の実施の形態＞
以下、電源装置をステアリング装置に適用した第１の実施の形態について説明する。
図１に示すように、ステアリング装置１は、操舵機構２、アシスト機構３、操舵制御装置４、および電源装置５を備えている。
以下、電源装置をステアリング装置に適用した第１の実施の形態について説明する。
図１に示すように、ステアリング装置１は、操舵機構２、アシスト機構３、操舵制御装置４、および電源装置５を備えている。
【0018】
操舵機構２は、ステアリング軸１１および転舵軸１２を有している。ステアリング軸１１の第１の端部にはステアリングホイール１３が固定される。ステアリング軸１１の第２の端部にはピニオンギア１４が設けられている。ピニオンギア１４は、転舵軸１２に設けられたラックギア１５に噛み合っている。ステアリング軸１１の回転運動は、ピニオンギア１４とラックギア１５との噛み合いを介して転舵軸１２の軸方向の往復直線運動に変換される。この転舵軸１２の往復直線運動が転舵軸１２の両端にそれぞれ連結されたタイロッド１６，１６を介して左右の転舵輪１７，１７に伝達されることにより、転舵輪１７，１７の転舵角が変更される。
【0019】
アシスト機構３は、モータ２１および減速機２２を備えている。モータ２１としては三相のブラシレスモータが、減速機２２としてはウォームギア機構が採用される。モータ２１は減速機２２を介してステアリング軸１１に連結されている。減速機２２は、モータ２１の回転を減速し、当該減速した回転力をステアリング軸１１に伝達する。すなわち、モータ２１のトルクが操舵補助力として減速機２２を介してステアリング軸１１に伝達されることにより、運転者のステアリング操作が補助される。
【0020】
操舵制御装置４は、電源装置５を介して車載の主電源６に接続されている。主電源６としては、たとえばバッテリが採用される。操舵制御装置４は、電源装置５を介して供給される主電源６の電力を消費して動作する。操舵制御装置４は、車両に設けられる各種のセンサの検出結果に応じてモータ２１に対する給電を制御する。センサとしては、たとえばトルクセンサ３１および車速センサ３２が挙げられる。トルクセンサ３１は、ステアリング軸１１に設けられて操舵トルクＴを検出する。車速センサ３２は、車速Ｖを検出する。操舵制御装置４は、操舵トルクＴおよび車速Ｖに基づき目標アシスト力を演算し、当該目標アシスト力をアシスト機構３に発生させるための電力をモータ２１に供給する。
【0021】
＜電源装置＞
つぎに、電源装置５の構成について説明する。
図２に示すように、電源装置５は、補助電源４０、電源切替回路５０、電圧検出回路６０、電源制御回路７０、アナログ判定回路８０、およびラッチ回路９０を備えている。
つぎに、電源装置５の構成について説明する。
図２に示すように、電源装置５は、補助電源４０、電源切替回路５０、電圧検出回路６０、電源制御回路７０、アナログ判定回路８０、およびラッチ回路９０を備えている。
【0022】
電源装置５は、主電源６から操舵制御装置４へ電力を供給するための第１の給電経路Ｌ１、および補助電源４０から操舵制御装置４へ電力を供給するための第２の給電経路Ｌ２を有している。第２の給電経路Ｌ２は、第１の給電経路Ｌ１の接続点Ｐ１に接続されている。補助電源４０の電力は、第２の給電経路Ｌ２および第１の給電経路Ｌ１の一部分を介して操舵制御装置４へ供給される。補助電源４０としては、電荷を充放電可能とされた蓄電装置、たとえばリチウムイオンキャパシタが採用される。
【0023】
電源切替回路５０は、第１の切替回路５１、第２の切替回路５２、第１の駆動回路５３、および第２の駆動回路５４を有している。
第１の切替回路５１は、第１の給電経路Ｌ１における主電源６と接続点Ｐ１との間に設けられている。第１の切替回路５１は、第１のＦＥＴ５５（field-effect-transistor）および第２のＦＥＴ５６を有している。第１のＦＥＴ５５および第２のＦＥＴ５６はＰチャネル型であって、負の電圧が印加されることによりオンする。
第１の切替回路５１は、第１の給電経路Ｌ１における主電源６と接続点Ｐ１との間に設けられている。第１の切替回路５１は、第１のＦＥＴ５５（field-effect-transistor）および第２のＦＥＴ５６を有している。第１のＦＥＴ５５および第２のＦＥＴ５６はＰチャネル型であって、負の電圧が印加されることによりオンする。
【0024】
第１のＦＥＴ５５のソース端子Ｓは、主電源６の高電位側に接続されている。第１のＦＥＴ５５のドレイン端子Ｄは、第２のＦＥＴ５６のドレイン端子Ｄに接続されている。第２のＦＥＴ５６のソース端子Ｓは第１の給電経路Ｌ１を介して操舵制御装置４に接続されている。第１のＦＥＴ５５のゲート端子Ｇおよび第２のＦＥＴ５６のゲート端子Ｇは、それぞれ第１の駆動回路５３に接続されている。
【0025】
第２の切替回路５２は、第２の給電経路Ｌ２に設けられている。第２の切替回路５２は、第３のＦＥＴ５７および第４のＦＥＴ５８を有している。第３のＦＥＴ５７および第４のＦＥＴ５８はＮチャネル型であって、正の電圧が印加されることによりオンする。第３のＦＥＴ５７のドレイン端子Ｄは、補助電源４０の高電位側に接続されている。第３のＦＥＴ５７のソース端子Ｓは、第４のＦＥＴ５８のソース端子Ｓに接続されている。第４のＦＥＴ５８のドレイン端子Ｄは、第２の給電経路Ｌ２を介して第１の給電経路Ｌ１の接続点Ｐ１に接続されている。第３のＦＥＴ５７のゲート端子Ｇおよび第４のＦＥＴ５８のゲート端子Ｇは、それぞれ第２の駆動回路５４に接続されている。
【0026】
電源制御回路７０は、デジタル信号を取り扱うデジタル回路である。電源制御回路７０は、電圧検出回路６０を介して第１の給電経路Ｌ１の接続点Ｐ２に接続されている。接続点Ｐ２は、第１の給電経路Ｌ１における主電源６と第１の切替回路５１との間に設定されている。また、電源制御回路７０は、第１の駆動回路５３および第２の駆動回路５４にも接続されている。
【0027】
電源制御回路７０は、電圧検出回路６０を通じて接続点Ｐ２の電圧Ｖ２を検出し、この検出される電圧Ｖ２に基づき主電源６の異常を検出する。電源制御回路７０は、接続点Ｐ２の電圧Ｖ２としきい値電圧Ｖｔｈ１との比較を通じて主電源６の異常を判定する。しきい値電圧Ｖｔｈ１は、主電源６の電圧低下などの異常を判定する際の基準となる電圧値であって、実験あるいはシミュレーションにより設定される。
【0028】
電源制御回路７０は、接続点Ｐ２の電圧Ｖ２がしきい値電圧Ｖｔｈ１を超えている場合、主電源６は正常である旨判定する。また、電源制御回路７０は、接続点Ｐ２の電圧Ｖ２がしきい値電圧Ｖｔｈ１を超えない状態が設定時間だけ継続する場合、主電源６に異常が発生している旨判定する。所定時間は、ノイズなどに起因する一時的な電圧Ｖ２の低下を誤って主電源６の異常として判定することを避ける観点に基づき設定される。
【0029】
ちなみに、電源制御回路７０は、第１の駆動回路５３を通じて第１の切替回路５１のスイッチングを制御可能である。また、電源制御回路７０は、第２の駆動回路５４を通じて第２の切替回路５２のスイッチングを制御可能である。
【0030】
アナログ判定回路８０は、主電源６の異常を電源制御回路７０とは別個に検出する。アナログ判定回路８０は、分圧回路８１および比較回路８２を有している。
分圧回路８１は、分圧抵抗８３および分圧抵抗８４を有している。これら分圧抵抗８３，８４は、互いに直列に接続されている。分圧抵抗８３の分圧抵抗８４と反対側の端部は、第１の給電経路Ｌ１の接続点Ｐ３に接続されている。この接続点Ｐ３は、第１の給電経路Ｌ１における接続点Ｐ１と操舵制御装置４との間に設定されている。分圧抵抗８４の分圧抵抗８３と反対側の端部は、グランドに接続されている。分圧抵抗８３と分圧抵抗８４との間の接続点Ｐ４は、比較回路８２に接続されている。
分圧回路８１は、分圧抵抗８３および分圧抵抗８４を有している。これら分圧抵抗８３，８４は、互いに直列に接続されている。分圧抵抗８３の分圧抵抗８４と反対側の端部は、第１の給電経路Ｌ１の接続点Ｐ３に接続されている。この接続点Ｐ３は、第１の給電経路Ｌ１における接続点Ｐ１と操舵制御装置４との間に設定されている。分圧抵抗８４の分圧抵抗８３と反対側の端部は、グランドに接続されている。分圧抵抗８３と分圧抵抗８４との間の接続点Ｐ４は、比較回路８２に接続されている。
【0031】
比較回路８２は、コンパレータ８５およびプルアップ抵抗８６を有している。コンパレータ８５のプラス入力端子は、分圧回路８１における分圧抵抗８３と分圧抵抗８４との間の接続点Ｐ４に接続されている。このため、コンパレータ８５のプラス入力端子には、分圧回路８１によって分圧された接続点Ｐ３の電圧Ｖ３が印加される。コンパレータ８５のマイナス入力端子は基準端子として設定されている。コンパレータ８５のマイナス入力端子に印加される電圧は所定の基準電圧に固定される。コンパレータ８５のマイナス入力端子には、図示しない基準電圧生成部により生成される基準電圧として、しきい値電圧Ｖｔｈ２が印加される。コンパレータ８５の正側電源端子は、基準電圧生成部に接続されている。コンパレータ８５の負側電源端子は、グランドに接続されている。コンパレータ８５の出力端子は、ラッチ回路９０に接続されている。
【0032】
コンパレータ８５は、接続点Ｐ３の電圧Ｖ３と基準電圧であるしきい値電圧Ｖｔｈ２とを比較し、その比較結果に応じてハイレベルまたはローレベルの制御信号ＳＣを生成する。コンパレータ８５は、プラス入力端子に印加される接続点Ｐ３の電圧Ｖ３が基準電圧であるしきい値電圧Ｖｔｈ２よりも大きい値であるとき、すなわち主電源６が正常であるとき、ハイレベルの制御信号ＳＣを生成する。コンパレータ８５は、プラス入力端子に印加される接続点Ｐ３の電圧Ｖ３が基準電圧であるしきい値電圧Ｖｔｈ２よりも小さい値であるとき、すなわち主電源６が異常であるとき、ローレベルの制御信号ＳＣを生成する。制御信号ＳＣは、主電源６の状態が正常であるか異常であるかを示す状態信号としても機能する。
【0033】
プルアップ抵抗８６は、基準電圧生成部とコンパレータ８５の出力端子との間に設けられている。プルアップ抵抗８６は、コンパレータ８５の出力端子から出力される制御信号ＳＣを安定させるために設けられている。
【0034】
ラッチ回路９０は、２つの入力信号に基づき出力状態をリセットされた状態またはセットされた状態に保持する。ラッチ回路９０は、入力端子としてセット端子Ｓおよびリセット端子Ｒを有している。また、ラッチ回路９０は、２つの出力端子Ｑ，Ｑ－を有している。セット端子Ｓは、コンパレータ８５の出力端子に接続されている。リセット端子Ｒは電源制御回路７０の出力ポートに接続されている。出力端子Ｑは第１の駆動回路５３および第２の駆動回路５４にそれぞれ接続されている。出力端子Ｑ－は使用されない。ただし、出力端子Ｑと出力端子Ｑ－との関係、すなわち論理レベルは必ず逆になる。ラッチ回路９０の真理値表は、表１に示される通りである。
【0035】
【表1】
【0036】
第１の駆動回路５３は、ラッチ回路９０の出力端子の論理レベルがローレベルである場合、第１のＦＥＴ５５のゲート端子Ｇおよび第２のＦＥＴ５６のゲート端子Ｇに対してそれぞれ負のゲート電圧Ｖｇ１を印加する。第１のＦＥＴ５５および第２のＦＥＴ５６がそれぞれオンするため、主電源６の電力は第１の給電経路Ｌ１を介して操舵制御装置４へ供給される。また、第２の駆動回路５４は、ラッチ回路９０の出力端子の論理レベルがローレベルである場合、第３のＦＥＴ５７のゲート端子Ｇおよび第４のＦＥＴ５８のゲート端子Ｇに対してゲート電圧Ｖｇ２を印加しない。第３のＦＥＴ５７および第４のＦＥＴ５８がそれぞれオフするため、補助電源４０の電力は操舵制御装置４へ供給されない。したがって、主電源６が正常である場合、操舵制御装置４に対する電源は主電源６となる。
【0037】
第１の駆動回路５３は、ラッチ回路９０の出力端子の論理レベルがハイレベルである場合、第１のＦＥＴ５５のゲート端子Ｇおよび第２のＦＥＴ５６のゲート端子Ｇに対してゲート電圧Ｖｇ１を印加しない。第１のＦＥＴ５５および第２のＦＥＴ５６がそれぞれオフするため、主電源６の電力は操舵制御装置４へ供給されない。また、第２の駆動回路５４は、ラッチ回路９０の出力端子の論理レベルがハイレベルである場合、第３のＦＥＴ５７のゲート端子Ｇおよび第４のＦＥＴ５８のゲート端子Ｇに対してそれぞれ正のゲート電圧Ｖｇ２を印加する。第３のＦＥＴ５７および第４のＦＥＴ５８がそれぞれオンするため、補助電源４０の電力は第２の給電経路Ｌ２を介して操舵制御装置４へ供給される。したがって、主電源６が異常である場合、操舵制御装置４に対する電源は補助電源４０となる。
【0038】
なお、アナログ判定回路８０およびラッチ回路９０は、給電対象である操舵制御装置４へ供給される電力に基づき主電源６から操舵制御装置４への給電状態が正常であるか異常であるかを示す状態信号（ここでは、電気信号ＳＱ）を生成する信号生成回路を構成する。また、ラッチ回路９０は保持回路に相当する。
【0039】
＜電源装置の動作＞
つぎに、電源装置５の動作を説明する。
電源制御回路７０は、車両電源がオフからオンへ切り替えられた場合、たとえば車両のイニシャルチェック（初期点検）が実行されるとき、第１の駆動回路５３を通じて第１のＦＥＴ５５および第２のＦＥＴ５６をそれぞれオンさせるとともに、第２の駆動回路５４を通じて第３のＦＥＴ５７および第４のＦＥＴ５８をそれぞれオフさせる。これにより、主電源６の電力が第１の給電経路Ｌ１を介して操舵制御装置へ供給される。
つぎに、電源装置５の動作を説明する。
電源制御回路７０は、車両電源がオフからオンへ切り替えられた場合、たとえば車両のイニシャルチェック（初期点検）が実行されるとき、第１の駆動回路５３を通じて第１のＦＥＴ５５および第２のＦＥＴ５６をそれぞれオンさせるとともに、第２の駆動回路５４を通じて第３のＦＥＴ５７および第４のＦＥＴ５８をそれぞれオフさせる。これにより、主電源６の電力が第１の給電経路Ｌ１を介して操舵制御装置へ供給される。
【0040】
主電源６が正常である場合、電圧検出回路６０を通じて検出される第１の給電経路Ｌ１の接続点Ｐ２の電圧Ｖ２がしきい値電圧Ｖｔｈ１を超えるとともに、第１の給電経路Ｌ１の接続点Ｐ３の電圧Ｖ３がコンパレータ８５の基準電圧であるしきい値電圧Ｖｔｈ２を超える。
【0041】
このとき、電源制御回路７０は、電圧検出回路６０を通じて検出される接続点Ｐ２の電圧Ｖ２がしきい値電圧Ｖｔｈ１を超えない状態が所定時間だけ継続しないため、主電源６は正常である旨判定する。また、電源制御回路７０は、ラッチ回路９０に対するローレベルの電気信号ＳＲを生成する。このため、ラッチ回路９０のリセット端子Ｒの論理レベルはローレベル「０」に維持される。また、接続点Ｐ３の電圧Ｖ３がコンパレータ８５の基準電圧であるしきい値電圧Ｖｔｈ２を超えているため、コンパレータ８５はハイレベルの制御信号ＳＣを生成する。このため、ラッチ回路９０のセット端子Ｓの論理レベルはハイレベル「１」に維持される。したがって、ラッチ回路９０の出力端子Ｑの論理レベルはローレベル「０」に維持される。ラッチ回路９０の各端子と論理レベルとの関係は次式（１）の通りである。
【0042】
（Ｓ，Ｒ，Ｑ）＝（１，０，０） …（１）
電源制御回路７０は、車両のイニシャルチェックの完了後、ラッチ回路９０を定められた初期状態とするために、ラッチ回路９０のリセット端子Ｒにハイレベルの電気信号ＳＲを印加する。これにより、リセット端子Ｒの論理レベルはローレベル「０」からハイレベル「１」へ変化する。この場合、ラッチ回路９０では前回の出力状態が保持される。このため、出力端子Ｑの論理レベルはローレベル「０」に維持される。初期状態におけるラッチ回路９０の各端子の論理レベルは次式（２）の通りである。
電源制御回路７０は、車両のイニシャルチェックの完了後、ラッチ回路９０を定められた初期状態とするために、ラッチ回路９０のリセット端子Ｒにハイレベルの電気信号ＳＲを印加する。これにより、リセット端子Ｒの論理レベルはローレベル「０」からハイレベル「１」へ変化する。この場合、ラッチ回路９０では前回の出力状態が保持される。このため、出力端子Ｑの論理レベルはローレベル「０」に維持される。初期状態におけるラッチ回路９０の各端子の論理レベルは次式（２）の通りである。
【0043】
（Ｓ，Ｒ，Ｑ）＝（１，１，０） …（２）
式（２）に示されるように、ラッチ回路９０の出力端子Ｑの論理レベルがローレベル「０」に維持されている。このため、第１の駆動回路５３は第１のＦＥＴ５５および第２のＦＥＴ５６をそれぞれオンさせる。また、第２の駆動回路５４は第３のＦＥＴ５７および第４のＦＥＴ５８をそれぞれオフさせる。すなわち、操舵制御装置４に対する電源が主電源６に切り替えられる。操舵制御装置４には、主電源６の電力が第１の給電経路Ｌ１を介して供給される。
式（２）に示されるように、ラッチ回路９０の出力端子Ｑの論理レベルがローレベル「０」に維持されている。このため、第１の駆動回路５３は第１のＦＥＴ５５および第２のＦＥＴ５６をそれぞれオンさせる。また、第２の駆動回路５４は第３のＦＥＴ５７および第４のＦＥＴ５８をそれぞれオフさせる。すなわち、操舵制御装置４に対する電源が主電源６に切り替えられる。操舵制御装置４には、主電源６の電力が第１の給電経路Ｌ１を介して供給される。
【0044】
つぎに、主電源６に異常が発生した場合の電源装置５の動作を説明する。
主電源６に異常が発生することによって、たとえば接続点Ｐ３の電圧Ｖ３がコンパレータ８５の基準電圧であるしきい値電圧Ｖｔｈ２よりも小さい値に低下した場合、セット端子Ｓにはローレベルの制御信号ＳＣが印加される。このとき、セット端子Ｓの論理レベルはハイレベル「１」からローレベル「０」へ変化する。また、出力端子Ｑの論理レベルはローレベル「０」からハイレベル「１」へ変化する。このときのラッチ回路９０の各端子の論理レベルは次式（３）の通りである。
主電源６に異常が発生することによって、たとえば接続点Ｐ３の電圧Ｖ３がコンパレータ８５の基準電圧であるしきい値電圧Ｖｔｈ２よりも小さい値に低下した場合、セット端子Ｓにはローレベルの制御信号ＳＣが印加される。このとき、セット端子Ｓの論理レベルはハイレベル「１」からローレベル「０」へ変化する。また、出力端子Ｑの論理レベルはローレベル「０」からハイレベル「１」へ変化する。このときのラッチ回路９０の各端子の論理レベルは次式（３）の通りである。
【0045】
（Ｓ，Ｒ，Ｑ）＝（０，１，１） …（３）
式（３）に示されるように、ラッチ回路９０の出力端子Ｑの論理レベルがハイレベル「１」に維持されている。このため、第１の駆動回路５３は第１のＦＥＴ５５および第２のＦＥＴ５６をそれぞれオフさせる一方、第２の駆動回路５４は第３のＦＥＴ５７および第４のＦＥＴ５８をそれぞれオンさせる。すなわち、操舵制御装置４に対する電源が主電源６から補助電源４０へ切り替えられる。操舵制御装置４には、補助電源４０の電力が第２の給電経路Ｌ２および第１の給電経路Ｌ１を介して供給される。
式（３）に示されるように、ラッチ回路９０の出力端子Ｑの論理レベルがハイレベル「１」に維持されている。このため、第１の駆動回路５３は第１のＦＥＴ５５および第２のＦＥＴ５６をそれぞれオフさせる一方、第２の駆動回路５４は第３のＦＥＴ５７および第４のＦＥＴ５８をそれぞれオンさせる。すなわち、操舵制御装置４に対する電源が主電源６から補助電源４０へ切り替えられる。操舵制御装置４には、補助電源４０の電力が第２の給電経路Ｌ２および第１の給電経路Ｌ１を介して供給される。
【0046】
この補助電源４０から操舵制御装置４への給電に伴い、コンパレータ８５のプラス入力端子には、分圧回路８１によって分圧された接続点Ｐ３の電圧Ｖ３が印加される。このときの電圧Ｖ３は補助電源４０の電圧に基づく正常な値を示す。このため、電圧Ｖ３は、コンパレータ８５の基準電圧であるしきい値電圧Ｖｔｈ２よりも大きい値となる。したがって、コンパレータ８５は、ハイレベルの制御信号ＳＣを生成する。したがって、ラッチ回路９０のセット端子Ｓの論理レベルはローレベル「０」からハイレベル「１」へ変化する。この場合、ラッチ回路９０では前回の出力状態が保持される。このときのラッチ回路９０の各端子の論理レベルは次式（４）の通りである。
【0047】
（Ｓ，Ｒ，Ｑ）＝（１，１，１） …（４）
式（４）に示されるように、出力端子Ｑの論理レベルがハイレベル「１」に維持される。このため、第１の駆動回路５３は第１のＦＥＴ５５および第２のＦＥＴ５６をオフした状態に維持する一方、第２の駆動回路５４は第３のＦＥＴ５７および第４のＦＥＴ５８をオンした状態に維持する。すなわち、操舵制御装置４に対する電源が主電源６から補助電源４０へ切り替えられた状態が維持される。操舵制御装置４に対する電源が主電源６から補助電源４０へ切り替わった後、操舵制御装置４に対する電源が即時に主電源６へ復帰することが回避される。
式（４）に示されるように、出力端子Ｑの論理レベルがハイレベル「１」に維持される。このため、第１の駆動回路５３は第１のＦＥＴ５５および第２のＦＥＴ５６をオフした状態に維持する一方、第２の駆動回路５４は第３のＦＥＴ５７および第４のＦＥＴ５８をオンした状態に維持する。すなわち、操舵制御装置４に対する電源が主電源６から補助電源４０へ切り替えられた状態が維持される。操舵制御装置４に対する電源が主電源６から補助電源４０へ切り替わった後、操舵制御装置４に対する電源が即時に主電源６へ復帰することが回避される。
【0048】
ちなみに、電源装置５としてラッチ回路９０を割愛するとともにコンパレータ８５により生成される制御信号ＳＣに基づき第１の切替回路５１のスイッチング、および第２の切替回路５２のスイッチングを制御する構成を採用することも考えられるところ、この構成を採用する場合、つぎのことが懸念される。
【0049】
前述したように、操舵制御装置４に対する電源が主電源６から補助電源４０へ切り替えられることによって、コンパレータ８５は主電源６が正常である旨示すハイレベルの制御信号ＳＣを生成する。この制御信号ＳＣに基づき、第１の駆動回路５３が第１のＦＥＴ５５および第２のＦＥＴ５６をオンする一方、第２の駆動回路５４が第３のＦＥＴ５７および第４のＦＥＴ５８をオフする。すなわち、主電源６の異常が検出されることによって操舵制御装置４に対する電源を主電源６から補助電源４０へ切り替えたにもかかわらず、補助電源４０の電力が操舵制御装置４へ供給されることに起因して、操舵制御装置４に対する電源が補助電源４０から主電源６へ意図せず復帰するおそれがある。この点、本実施の形態では、ラッチ回路９０によって補助電源４０へ切り替えられた状態が維持される。
【0050】
つぎに、操舵制御装置４に対する電源が補助電源４０へ切り替えられている状態において、主電源６が正常な状態に復帰した場合の電源装置５の動作を説明する。
主電源６が正常な状態に復帰することによって、コンパレータ８５のプラス入力端子に印加される接続点Ｐ３の電圧Ｖ３の値がコンパレータ８５の基準電圧であるしきい値電圧Ｖｔｈ２を超える。このとき、コンパレータ８５はハイレベルの制御信号ＳＣを生成する。このため、セット端子Ｓの論理レベルは、ローレベル「０」からハイレベル「１」へ変化する。この場合、ラッチ回路９０では前回の出力状態が保持されるため、出力端子Ｑの論理レベルはハイレベル「１」に維持される。このときのラッチ回路９０の各端子の論理レベルは次式（５）の通りである。
主電源６が正常な状態に復帰することによって、コンパレータ８５のプラス入力端子に印加される接続点Ｐ３の電圧Ｖ３の値がコンパレータ８５の基準電圧であるしきい値電圧Ｖｔｈ２を超える。このとき、コンパレータ８５はハイレベルの制御信号ＳＣを生成する。このため、セット端子Ｓの論理レベルは、ローレベル「０」からハイレベル「１」へ変化する。この場合、ラッチ回路９０では前回の出力状態が保持されるため、出力端子Ｑの論理レベルはハイレベル「１」に維持される。このときのラッチ回路９０の各端子の論理レベルは次式（５）の通りである。
【0051】
（Ｓ，Ｒ，Ｑ）＝（１，１，１） …（５）
また、主電源６が正常な状態に復帰することによって、電圧検出回路６０を通じて検出される接続点Ｐ２の電圧Ｖ２がしきい値電圧Ｖｔｈ１を超える。電源制御回路７０は主電源６が正常な状態へ復帰した旨判定されるとき、ラッチ回路９０を初期状態へ復帰させる。具体的には、つぎの通りである。
また、主電源６が正常な状態に復帰することによって、電圧検出回路６０を通じて検出される接続点Ｐ２の電圧Ｖ２がしきい値電圧Ｖｔｈ１を超える。電源制御回路７０は主電源６が正常な状態へ復帰した旨判定されるとき、ラッチ回路９０を初期状態へ復帰させる。具体的には、つぎの通りである。
【0052】
電源制御回路７０は、一旦、ラッチ回路９０のリセット端子Ｒにローレベルの電気信号ＳＲを印加する。これにより、リセット端子Ｒの論理レベルがハイレベル「１」からローレベル「０」へ変化するとともに、出力端子Ｑの論理レベルがハイレベル「１」からローレベル「０」へ変化する。このときのラッチ回路９０の各端子の論理レベルは次式（６）の通りである。
【0053】
（Ｓ，Ｒ，Ｑ）＝（１，０，０） …（６）
式（６）に示されるように、ラッチ回路９０の出力端子Ｑの論理レベルがローレベル「０」に維持されている。このため、第１の駆動回路５３は第１のＦＥＴ５５および第２のＦＥＴ５６をそれぞれオンさせる一方、第２の駆動回路５４は第３のＦＥＴ５７および第４のＦＥＴ５８をそれぞれオフさせる。すなわち、操舵制御装置４に対する電源が補助電源４０から主電源６へ復帰する。操舵制御装置４には、主電源６の電力が第１の給電経路Ｌ１を介して供給される。
式（６）に示されるように、ラッチ回路９０の出力端子Ｑの論理レベルがローレベル「０」に維持されている。このため、第１の駆動回路５３は第１のＦＥＴ５５および第２のＦＥＴ５６をそれぞれオンさせる一方、第２の駆動回路５４は第３のＦＥＴ５７および第４のＦＥＴ５８をそれぞれオフさせる。すなわち、操舵制御装置４に対する電源が補助電源４０から主電源６へ復帰する。操舵制御装置４には、主電源６の電力が第１の給電経路Ｌ１を介して供給される。
【0054】
つぎに、電源制御回路７０は、ラッチ回路９０のリセット端子Ｒにハイレベルの電気信号ＳＲを印加する。これにより、リセット端子Ｒの論理レベルはローレベル「０」からハイレベル「１」へ変化する。この場合、ラッチ回路９０では前回の出力状態が保持されるため、出力端子Ｑの論理レベルはローレベル「０」に維持される。すなわち、ラッチ回路９０は初期状態へ復帰する。このときのラッチ回路９０の各端子の論理レベルは次式（７）の通りである。
【0055】
（Ｓ，Ｒ，Ｑ）＝（１，１，０） …（７）
式（７）に示されるように、ラッチ回路９０の出力端子Ｑの論理レベルがローレベル「０」に維持されている。このため、操舵制御装置４に対する電源が主電源６へ切り替えられた状態に維持される。
式（７）に示されるように、ラッチ回路９０の出力端子Ｑの論理レベルがローレベル「０」に維持されている。このため、操舵制御装置４に対する電源が主電源６へ切り替えられた状態に維持される。
【0056】
このように構成した電源装置５においては、つぎのようなことが懸念される。
すなわち、第１の駆動回路５３および第２の駆動回路５４は、ラッチ回路９０の出力端子Ｑの論理レベルに応じてゲート電圧Ｖｇ１，Ｖｇ２を生成する。すなわち、第１の切替回路５１および第２の切替回路５２のスイッチングのタイミングは、ラッチ回路９０の出力端子Ｑの論理レベルによって決まる。たとえば主電源６の異常に起因して、電圧検出回路６０を通じて検出される接続点Ｐ３の電圧Ｖ３がコンパレータ８５の基準電圧であるしきい値電圧Ｖｔｈ２よりも小さい値に低下した場合、ラッチ回路９０の出力端子Ｑの論理レベルはローレベル「０」からハイレベル「１」へ変化する。このとき、第１の駆動回路５３および第２の駆動回路５４の回路動作のばらつきなどに起因して、第１の切替回路５１における第１のＦＥＴ５５および第２のＦＥＴ５６がオフする前に、第２の切替回路５２における第３のＦＥＴ５７および第４のＦＥＴ５８がオンすることが懸念される。そして、第１のＦＥＴ５５および第２のＦＥＴ５６がオンした状態で、第３のＦＥＴ５７および第４のＦＥＴ５８がオンされるとき、補助電源４０から主電源６までの経路上の電気抵抗がより低下した状態であるため、補助電源４０から主電源６へ向けて、より大きな電流が流れるおそれがある。このため、主電源６の適切な保護が困難となることが懸念される。
すなわち、第１の駆動回路５３および第２の駆動回路５４は、ラッチ回路９０の出力端子Ｑの論理レベルに応じてゲート電圧Ｖｇ１，Ｖｇ２を生成する。すなわち、第１の切替回路５１および第２の切替回路５２のスイッチングのタイミングは、ラッチ回路９０の出力端子Ｑの論理レベルによって決まる。たとえば主電源６の異常に起因して、電圧検出回路６０を通じて検出される接続点Ｐ３の電圧Ｖ３がコンパレータ８５の基準電圧であるしきい値電圧Ｖｔｈ２よりも小さい値に低下した場合、ラッチ回路９０の出力端子Ｑの論理レベルはローレベル「０」からハイレベル「１」へ変化する。このとき、第１の駆動回路５３および第２の駆動回路５４の回路動作のばらつきなどに起因して、第１の切替回路５１における第１のＦＥＴ５５および第２のＦＥＴ５６がオフする前に、第２の切替回路５２における第３のＦＥＴ５７および第４のＦＥＴ５８がオンすることが懸念される。そして、第１のＦＥＴ５５および第２のＦＥＴ５６がオンした状態で、第３のＦＥＴ５７および第４のＦＥＴ５８がオンされるとき、補助電源４０から主電源６までの経路上の電気抵抗がより低下した状態であるため、補助電源４０から主電源６へ向けて、より大きな電流が流れるおそれがある。このため、主電源６の適切な保護が困難となることが懸念される。
【0057】
そこで、本実施の形態では、こうした懸念を解消するために、電源装置５としてつぎの構成を採用している。
図２に二点鎖線で示すように、電源装置５は遅延回路１００を有している。遅延回路１００は、ラッチ回路９０の出力端子Ｑと第２の駆動回路５４との間の信号経路に設けられている。遅延回路１００は、ラッチ回路９０の出力端子Ｑからの電気信号ＳＱを遅延させて第２の駆動回路５４へ出力する。ただし、電気信号ＳＱの電圧レベルは、出力端子Ｑの論理レベルに応じたものになる。
図２に二点鎖線で示すように、電源装置５は遅延回路１００を有している。遅延回路１００は、ラッチ回路９０の出力端子Ｑと第２の駆動回路５４との間の信号経路に設けられている。遅延回路１００は、ラッチ回路９０の出力端子Ｑからの電気信号ＳＱを遅延させて第２の駆動回路５４へ出力する。ただし、電気信号ＳＱの電圧レベルは、出力端子Ｑの論理レベルに応じたものになる。
【0058】
図３に示すように、遅延回路１００は、フィルタ回路１０１および比較回路１０２を有している。
フィルタ回路１０１としては、たとえば抵抗およびコンデンサからなるＲＣ回路ならびにオペアンプを有するローパスフィルタが採用される。フィルタ回路１０１は、後段の比較回路１０２に対する出力としての電気信号ＳＱの電圧ＶＱの立ち上がりあるいは立ち下がりを、より緩やかにするためのものである。フィルタ回路１０１の出力電圧の立ち上がり時間あるいは立ち下がり時間は、ＲＣ回路の抵抗の値およびコンデンサの容量から決まる時定数に応じたものとなる。
フィルタ回路１０１としては、たとえば抵抗およびコンデンサからなるＲＣ回路ならびにオペアンプを有するローパスフィルタが採用される。フィルタ回路１０１は、後段の比較回路１０２に対する出力としての電気信号ＳＱの電圧ＶＱの立ち上がりあるいは立ち下がりを、より緩やかにするためのものである。フィルタ回路１０１の出力電圧の立ち上がり時間あるいは立ち下がり時間は、ＲＣ回路の抵抗の値およびコンデンサの容量から決まる時定数に応じたものとなる。
【0059】
図４のグラフに示すように、ラッチ回路９０の出力端子Ｑの論理レベルがローレベル「０」からハイレベル「１」へ切り替わったとき（時刻Ｔ１）、フィルタ回路１０１の出力電圧、換言すればフィルタ回路１０１を経た電気信号ＳＱの電圧ＶＱの値は、フィルタ回路１０１の時定数に応じて経時的に徐々に増加する。
【0060】
図３に示すように、比較回路１０２は、フィルタ回路１０１を経た電気信号ＳＱの電圧ＶＱと基準電圧であるしきい値電圧ＶＱｔｈとを比較し、その比較結果に応じてハイレベルまたはローレベルの電気信号ＳＱｄを生成する。ちなみに、比較回路１０２の入力に対する出力は、その出力がハイレベルとローレベルとの間で切り替わる応答時間としての伝搬遅延時間の分だけ遅延する。
【0061】
図４のグラフに示すように、比較回路１０２は、フィルタ回路１０１を経た電気信号ＳＱの電圧ＶＱの値がしきい値電圧ＶＱｔｈを超えるとき（時刻Ｔ２）、ハイレベルの電気信号を遅延後の電気信号ＳＱｄとして生成する。また、比較回路１０２は、フィルタ回路１０１を経た電気信号ＳＱの電圧ＶＱの値がしきい値電圧ＶＱｔｈを超えないとき、ローレベルの電気信号を遅延後の電気信号ＳＱｄとして生成する。
【0062】
ラッチ回路９０の出力端子Ｑの論理レベルがローレベル「０」からハイレベル「１」へ切り替わった時刻Ｔ１から、フィルタ回路１０１を経た電気信号ＳＱの電圧ＶＱの値がしきい値電圧ＶＱｔｈを超える時刻Ｔ２までの時間が、遅延回路１００による電気信号ＳＱの遅延時間ΔＴとなる。すなわち、遅延時間ΔＴは、フィルタ回路１０１の時定数、および比較回路１０２の基準電圧であるしきい値電圧ＶＱｔｈの値によって決まる。このため、フィルタ回路１０１の時定数、および比較回路１０２のしきい値電圧ＶＱｔｈの値を調節することによって、遅延時間ΔＴを調節することが可能である。
【0063】
＜遅延回路の作用＞
つぎに、電源装置５に遅延回路１００を設けたことによる作用を説明する。
たとえば主電源６の異常に起因して接続点Ｐ３の電圧Ｖ３がコンパレータ８５の基準電圧であるしきい値電圧Ｖｔｈ２よりも小さい値に低下した場合、ラッチ回路９０の出力端子Ｑの論理レベルはローレベル「０」からハイレベル「１」へ変化する。これに伴い、ラッチ回路９０の出力端子Ｑからハイレベルの電気信号ＳＱが出力される。
つぎに、電源装置５に遅延回路１００を設けたことによる作用を説明する。
たとえば主電源６の異常に起因して接続点Ｐ３の電圧Ｖ３がコンパレータ８５の基準電圧であるしきい値電圧Ｖｔｈ２よりも小さい値に低下した場合、ラッチ回路９０の出力端子Ｑの論理レベルはローレベル「０」からハイレベル「１」へ変化する。これに伴い、ラッチ回路９０の出力端子Ｑからハイレベルの電気信号ＳＱが出力される。
【0064】
図５の波形図に示すように、第１の駆動回路５３には、出力端子Ｑからのハイレベルの電気信号ＳＱが遅延することなく即時に供給される（時刻Ｔ１１）。第１の駆動回路５３は、ハイレベルの電気信号ＳＱが取り込まれる場合、ラッチ回路９０の出力端子Ｑの論理レベルがハイレベルであるとして、第１のＦＥＴ５５のゲート端子Ｇおよび第２のＦＥＴ５６のゲート端子Ｇに対するゲート電圧Ｖｇ１の印加を停止する。第１のＦＥＴ５５および第２のＦＥＴ５６がそれぞれオフするため、主電源６の電力は操舵制御装置４へ供給されない。
【0065】
図５の波形図に示すように、第２の駆動回路５４には、ハイレベルの電気信号ＳＱが遅延回路１００を経ることによって遅延時間ΔＴだけ遅延されたハイレベルの電気信号ＳＱｄが供給される（時刻Ｔ１２）。第２の駆動回路５４は、ハイレベルの電気信号ＳＱｄが取り込まれる場合、ラッチ回路９０の出力端子Ｑの論理レベルがハイレベルであるとして、第３のＦＥＴ５７のゲート端子Ｇおよび第４のＦＥＴ５８のゲート端子Ｇに対してそれぞれ正のゲート電圧Ｖｇ２を印加する。第３のＦＥＴ５７および第４のＦＥＴ５８がそれぞれオンするため、補助電源４０の電力は第２の給電経路Ｌ２を介して操舵制御装置４へ供給される。
【0066】
第１の駆動回路５３が第１のＦＥＴ５５および第２のＦＥＴ５６に対するゲート電圧Ｖｇ１の印加を停止するタイミングに対して、第２の駆動回路５４が第３のＦＥＴ５７および第４のＦＥＴ５８にゲート電圧Ｖｇ２を印加するタイミングは、遅延回路１００の遅延時間ΔＴの分だけ遅くなる。したがって、図６のタイミング図に示すように、第１のＦＥＴ５５および第２のＦＥＴ５６がオフするタイミング（時刻Ｔ２１）に対して、第３のＦＥＴ５７および第４のＦＥＴ５８がオンするタイミング（時刻Ｔ２２）は、遅延時間ΔＴの分だけ遅くなる。
【0067】
遅延時間ΔＴは、第１の駆動回路５３および第２の駆動回路５４の回路動作のばらつきなどを考慮して、第１のＦＥＴ５５および第２のＦＥＴ５６がオフする前に第３のＦＥＴ５７および第４のＦＥＴ５８がオンすることを回避する観点に基づき設定される。このため、主電源６の異常に起因して操舵制御装置４に対する電源を主電源６から補助電源４０へ切り替える際、第１のＦＥＴ５５および第２のＦＥＴ５６がオンした状態で、第３のＦＥＴ５７および第４のＦＥＴ５８がオンされることが抑制される。第３のＦＥＴ５７および第４のＦＥＴ５８がオンされるときには、すでに第１のＦＥＴ５５および第２のＦＥＴ５６がオフされているため、補助電源４０から主電源６へ電流が逆流することもない。したがって、主電源６を保護することが可能となる。
【0068】
＜第１の実施の形態の効果＞
したがって、第１の実施の形態によれば、以下の効果を得ることができる。
（１）操舵制御装置４に対する電源が主電源６から補助電源４０へ切り替えられる際、第１の駆動回路５３にはラッチ回路９０からのハイレベルの電気信号ＳＱが即時に供給される。これに対し、第２の駆動回路５４にはラッチ回路９０からの電気信号ＳＱが遅延回路１００により遅延時間ΔＴだけ遅延された電気信号ＳＱｄが供給される。このため、第１のＦＥＴ５５および第２のＦＥＴ５６がオフした後に、第３のＦＥＴ５７および第４のＦＥＴ５８がオンする。すなわち、主電源６と給電対象である操舵制御装置４との間の第１の給電経路Ｌ１が遮断された状態で、補助電源４０と操舵制御装置４との間の第２の給電経路Ｌ２が接続される。このため、補助電源４０から主電源６へ電流が逆流することが抑制されることにより主電源６を保護することが可能となる。このように、電源装置５によれば、より適切なタイミングで操舵制御装置４に対する電源を主電源６から補助電源４０へ切り替えることができる。
したがって、第１の実施の形態によれば、以下の効果を得ることができる。
（１）操舵制御装置４に対する電源が主電源６から補助電源４０へ切り替えられる際、第１の駆動回路５３にはラッチ回路９０からのハイレベルの電気信号ＳＱが即時に供給される。これに対し、第２の駆動回路５４にはラッチ回路９０からの電気信号ＳＱが遅延回路１００により遅延時間ΔＴだけ遅延された電気信号ＳＱｄが供給される。このため、第１のＦＥＴ５５および第２のＦＥＴ５６がオフした後に、第３のＦＥＴ５７および第４のＦＥＴ５８がオンする。すなわち、主電源６と給電対象である操舵制御装置４との間の第１の給電経路Ｌ１が遮断された状態で、補助電源４０と操舵制御装置４との間の第２の給電経路Ｌ２が接続される。このため、補助電源４０から主電源６へ電流が逆流することが抑制されることにより主電源６を保護することが可能となる。このように、電源装置５によれば、より適切なタイミングで操舵制御装置４に対する電源を主電源６から補助電源４０へ切り替えることができる。
【0069】
（２）遅延回路１００におけるフィルタ回路１０１の定数および比較回路１０２の基準電圧であるしきい値電圧ＶＱｔｈの値を調節することによって、遅延時間ΔＴを調節することができる。このため、第１のＦＥＴ５５および第２のＦＥＴ５６をオフさせるタイミング、ならびに第３のＦＥＴ５７および第４のＦＥＴ５８をオンさせるタイミングを遅延時間ΔＴの調節を通じて制御することが可能である。
【0070】
（３）遅延回路１００はフィルタ回路１０１を有している。フィルタ回路１０１の時定数を調節することにより、フィルタ回路１０１から比較回路１０２へ出力される電気信号ＳＱの電圧レベルの立ち上がりの傾きを調節することができる。このため、遅延回路１００の遅延時間ΔＴを調節しやすい。
【0071】
（４）遅延回路１００は比較回路１０２を有している。比較回路１０２は、フィルタ回路１０１を経た電気信号ＳＱの電圧が基準電圧であるしきい値電圧ＶＱｔｈを超えるとき、ハイレベルの電気信号ＳＱｄを生成する。すなわち、ラッチ回路９０からのハイレベルの電気信号ＳＱを、その電圧レベルを維持した状態で遅延させることができる。
【0072】
（５）操舵制御装置４に対する電源が主電源６から補助電源４０へ切り替えられた場合、補助電源４０から操舵制御装置４への給電開始に伴い第１の給電経路Ｌ１の電圧が正常値に復帰した場合であれ、ラッチ回路９０によって操舵制御装置４に対する電源が補助電源４０へ切り替えられた状態が保持される。このため、操舵制御装置４に対する電源が主電源６から補助電源４０へ切り替えられた後、即時に主電源６に復帰することが回避される。したがって、操舵制御装置４には補助電源４０の電力が安定して供給される。
【0073】
（６）電源制御回路７０は、主電源６が正常な状態に復帰した旨判定されるとき、操舵制御装置４に対する電源を補助電源４０から主電源６へ復帰させるための電気信号ＳＲをラッチ回路９０のリセット端子Ｒに印加する。ラッチ回路９０の出力端子Ｑの論理レベルが反転することによって、操舵制御装置４に対する電源が補助電源４０から主電源６へ切り替えられる。電源制御回路７０によってラッチ回路９０の出力端子Ｑの論理レベルが適切に制御されるため、操舵制御装置４に対する電源を補助電源４０から主電源６へ適切に復帰させることができる。また、主電源６の正常状態への復帰が電源制御回路７０によってより正確に判定されるため、操舵制御装置４に対する電源を主電源６へ復帰させることに対する信頼性を確保することができる。
【0074】
（７）アナログ判定回路８０は、デジタル回路と異なり、操舵制御装置４に対する第１の給電経路Ｌ１の電圧を直接判定する。このため、主電源６の異常のみならず、たとえば第１の給電経路Ｌ１に設けられる第１の切替回路５１の異常によって操舵制御装置４に対する給電が困難となった場合においても、操舵制御装置４に対する電源を主電源６から補助電源４０へ切り替えることが可能である。
【0075】
（８）アナログ判定回路８０は、接続点Ｐ３の電圧Ｖ３をデジタル化することなく電圧Ｖ３の判定処理を行う。このため、アナログ判定回路８０は、電圧Ｖ３をデジタル化しない分だけ、操舵制御装置４に対する電源を主電源６と補助電源４０との間で迅速に切り替えることができる。
【0076】
＜第２の実施の形態＞
つぎに、電源装置の第２の実施の形態を説明する。本実施の形態は、電源装置５として先の図２に示されるアナログ判定回路８０およびラッチ回路９０が割愛された構成が採用される点で第１の実施の形態と異なる。
つぎに、電源装置の第２の実施の形態を説明する。本実施の形態は、電源装置５として先の図２に示されるアナログ判定回路８０およびラッチ回路９０が割愛された構成が採用される点で第１の実施の形態と異なる。
【0077】
図７に示すように、電源装置５は、電源制御回路７０から第１の駆動回路５３へ電気信号を供給するための第１の信号経路Ｌ３、および電源制御回路７０から第２の駆動回路５４へ電気信号を供給するための第２の信号経路Ｌ４を有している。第２の信号経路Ｌ４は、第１の信号経路Ｌ３の接続点Ｐ５に接続されている。
【0078】
第２の信号経路Ｌ４には、遅延回路２００が設けられている。遅延回路２００は、先の図３に示される遅延回路１００と同様に、フィルタ回路１０１および比較回路１０２を有している。遅延回路２００は、電源制御回路７０により生成される電気信号である制御信号ＳＣを遅延させるとともに、その遅延後の制御信号ＳＣｄを第２の駆動回路５４へ出力する。
【0079】
電源制御回路７０は、電圧検出回路６０を通じて検出される接続点Ｐ２の電圧Ｖ２がしきい値電圧Ｖｔｈ１を超えている場合、主電源６は正常である旨判定する。また、電源制御回路７０は、接続点Ｐ２の電圧Ｖ２がしきい値電圧Ｖｔｈ１を超えない状態が設定時間だけ継続する場合、主電源６に異常が発生している旨判定する。所定時間は、ノイズなどに起因する一時的な電圧Ｖ２の低下を誤って主電源６の異常として判定することを避ける観点に基づき設定される。
【0080】
電源制御回路７０は、主電源６の異常判定の結果に応じて操舵制御装置４に対する電源を主電源６と補助電源４０との間で切り替える。電源制御回路７０は、主電源６が正常である旨判定されるとき、ハイレベルの制御信号ＳＣを生成する。電源制御回路７０は、主電源６が異常である旨判定されるとき、ローレベルの制御信号ＳＣを生成する。
【0081】
第１の駆動回路５３は、第１の実施の形態と異なり、電源制御回路７０からハイレベルの制御信号ＳＣが供給される場合、第１のＦＥＴ５５のゲート端子Ｇおよび第２のＦＥＴ５６のゲート端子Ｇに対してそれぞれ負のゲート電圧Ｖｇ１を印加する。第１のＦＥＴ５５および第２のＦＥＴ５６がそれぞれオンするため、主電源６の電力は第１の給電経路Ｌ１を介して操舵制御装置４へ供給される。第２の駆動回路５４は、第１の実施の形態と異なり、電源制御回路７０からハイレベルの制御信号ＳＣが供給される場合、第３のＦＥＴ５７のゲート端子Ｇおよび第４のＦＥＴ５８のゲート端子Ｇに対してゲート電圧Ｖｇ２を印加しない。第３のＦＥＴ５７および第４のＦＥＴ５８がそれぞれオフするため、補助電源４０の電力は操舵制御装置４へ供給されない。したがって、主電源６が正常である場合、操舵制御装置４に対する電源は主電源６となる。
【0082】
また、第１の駆動回路５３は、第１の実施の形態と異なり、電源制御回路７０からローレベルの制御信号ＳＣが供給される場合、第１のＦＥＴ５５のゲート端子Ｇおよび第２のＦＥＴ５６のゲート端子Ｇに対してゲート電圧Ｖｇ１を印加しない。第１のＦＥＴ５５および第２のＦＥＴ５６がそれぞれオフするため、主電源６の電力は操舵制御装置４へ供給されない。第２の駆動回路５４は、第１の実施の形態と異なり、電源制御回路７０からローレベルの制御信号ＳＣが供給される場合、第３のＦＥＴ５７のゲート端子Ｇおよび第４のＦＥＴ５８のゲート端子Ｇに対してそれぞれ正のゲート電圧Ｖｇ２を印加する。第３のＦＥＴ５７および第４のＦＥＴ５８がそれぞれオンするため、補助電源４０の電力は第２の給電経路Ｌ２を介して操舵制御装置４へ供給される。したがって、主電源６が異常である場合、操舵制御装置４に対する電源は補助電源４０となる。
【0083】
なお、電源制御回路７０は、給電対象である操舵制御装置４へ供給される電力に基づき主電源６から操舵制御装置４への給電状態が正常であるか異常であるかを示す状態信号（ここでは、制御信号ＳＣ）を生成する信号生成回路に相当する。
【0084】
＜第２の実施の形態の作用＞
つぎに、第２の実施の形態の作用を説明する。
電源制御回路７０は、たとえば主電源６の異常に起因して電圧検出回路６０を通じて検出される接続点Ｐ２の電圧Ｖ２がしきい値電圧Ｖｔｈ１を下回ったとき、ローレベルの制御信号ＳＣを生成する。
つぎに、第２の実施の形態の作用を説明する。
電源制御回路７０は、たとえば主電源６の異常に起因して電圧検出回路６０を通じて検出される接続点Ｐ２の電圧Ｖ２がしきい値電圧Ｖｔｈ１を下回ったとき、ローレベルの制御信号ＳＣを生成する。
【0085】
図８の波形図に示すように、第１の駆動回路５３には、電源制御回路７０により生成されるローレベルの制御信号ＳＣが遅延することなく即時に供給される（時刻Ｔ３１）。第１の駆動回路５３は、ローレベルの制御信号ＳＣが取り込まれる場合、第１のＦＥＴ５５のゲート端子Ｇおよび第２のＦＥＴ５６のゲート端子Ｇに対するゲート電圧Ｖｇ１の印加を停止する。第１のＦＥＴ５５および第２のＦＥＴ５６がそれぞれオフするため、主電源６の電力は操舵制御装置４へ供給されない。
【0086】
図８の波形図に示すように、第２の駆動回路５４には、ローレベルの制御信号ＳＣが遅延回路１００を経ることによって遅延時間ΔＴだけ遅延されたローレベルの制御信号ＳＣｄが供給される（時刻Ｔ３２）。第２の駆動回路５４は、ローレベルの制御信号ＳＣｄが取り込まれる場合、第３のＦＥＴ５７のゲート端子Ｇおよび第４のＦＥＴ５８のゲート端子Ｇに対してそれぞれ正のゲート電圧Ｖｇ２を印加する。第３のＦＥＴ５７および第４のＦＥＴ５８がそれぞれオンするため、補助電源４０の電力は第２の給電経路Ｌ２を介して操舵制御装置４へ供給される。
【0087】
先の図６の波形図に示すように、第１の駆動回路５３が第１のＦＥＴ５５および第２のＦＥＴ５６に対するゲート電圧Ｖｇ１の印加を停止するタイミング（時刻Ｔ２１）に対して、第２の駆動回路５４が第３のＦＥＴ５７および第４のＦＥＴ５８にゲート電圧Ｖｇ２を印加するタイミング（時刻Ｔ２２）は、遅延回路１００の遅延時間ΔＴの分だけ遅くなる。すなわち、第１のＦＥＴ５５および第２のＦＥＴ５６がオフするタイミングに対して、第３のＦＥＴ５７および第４のＦＥＴ５８がオンするタイミングは遅延時間ΔＴの分だけ遅くなる。
【0088】
このため、主電源６の異常に起因して操舵制御装置４に対する電源を主電源６から補助電源４０へ切り替える際、第１のＦＥＴ５５および第２のＦＥＴ５６がオンした状態で、第３のＦＥＴ５７および第４のＦＥＴ５８がオンされることが抑制される。
【0089】
＜第２の実施の形態の効果＞
したがって、第２の実施の形態によれば、先の（１）～（４）の第１の実施の形態の効果に加え、以下の効果を得ることができる。
したがって、第２の実施の形態によれば、先の（１）～（４）の第１の実施の形態の効果に加え、以下の効果を得ることができる。
【0090】
（９）電源装置５として先の図２に示されるアナログ判定回路８０およびラッチ回路９０を割愛した構成が採用されている。このため、電源装置５の構成をより簡素化することができる。
【0091】
＜他の実施の形態＞
なお、第１および第２の実施の形態は、つぎのように変更して実施してもよい。
・第１の実施の形態において、分圧回路８１および比較回路８２の具体的な構成は、適宜変更してもよい。たとえば比較回路８２としてプルアップ抵抗８６を割愛した構成を採用してもよい。
なお、第１および第２の実施の形態は、つぎのように変更して実施してもよい。
・第１の実施の形態において、分圧回路８１および比較回路８２の具体的な構成は、適宜変更してもよい。たとえば比較回路８２としてプルアップ抵抗８６を割愛した構成を採用してもよい。
【0092】
・第１の実施の形態において、アナログ判定回路８０として、分圧回路８１を割愛した構成を採用してもよい。この場合、比較回路８２のコンパレータ８５には、分圧しない接続点Ｐ３の電圧Ｖ３に耐えられる程度の耐圧性能をもたせる。また、コンパレータ８５の基準電圧であるしきい値電圧Ｖｔｈ２は、コンパレータ８５のプラス入力端子に印加される電圧に応じて適宜調節する。
【0093】
・第１の実施の形態において、アナログ判定回路８０の分圧抵抗８３が接続される接続点Ｐ３は、第１の給電経路Ｌ１における主電源６と第１の切替回路５１との間に設定してもよい。この場合、電源装置５としてラッチ回路９０を割愛した構成を採用してもよい。これは、操舵制御装置４に対する電源が主電源６から補助電源４０へ切り替えられた後、補助電源４０の電力が操舵制御装置４へ供給されることに起因して操舵制御装置４に対する電源が補助電源４０から主電源６へ意図せず復帰することがないからである。
【0094】
・第１の実施の形態において、比較回路８２は、たとえば接続点Ｐ３における電流の値としきい値電流との比較を通じて主電源６の異常を判定するようにしてもよい。
・第１の実施の形態において、電源制御回路７０として、電圧検出回路６０を通じて検出される接続点Ｐ２の電圧Ｖ２に基づき主電源６の異常を判定する機能を割愛した構成を採用してもよい。この場合、電源制御回路７０は、たとえばラッチ回路９０の出力端子の論理レベルに基づき、主電源６が正常であるか異常であるかを認識することができる。
・第１の実施の形態において、電源制御回路７０として、電圧検出回路６０を通じて検出される接続点Ｐ２の電圧Ｖ２に基づき主電源６の異常を判定する機能を割愛した構成を採用してもよい。この場合、電源制御回路７０は、たとえばラッチ回路９０の出力端子の論理レベルに基づき、主電源６が正常であるか異常であるかを認識することができる。
【0095】
・第１および第２の実施の形態において、第１のＦＥＴ５５および第２のＦＥＴ５６としてＮチャネル型を採用するとともに、第３のＦＥＴ５７および第４のＦＥＴ５８としてＰチャネル型を採用してもよい。
【0096】
・第１および第２の実施の形態において、第１のＦＥＴ５５および第２のＦＥＴ５６、ならびに第３のＦＥＴ５７および第４のＦＥＴ５８として機械的なスイッチを採用してもよい。
【0097】
・第１および第２の実施の形態において、電源装置５が適用されるステアリング装置１は、モータ２１のトルクを転舵軸１２に付与するタイプの電動パワーステアリング装置であってもよい。また、電源装置５が適用されるステアリング装置１は、ステアバイワイヤ式のステアリング装置であってもよい。
【0098】
・第１および第２の実施の形態において、電源装置５の給電対象は、操舵制御装置４に限られない。電源装置５の給電対象は、エアバッグ装置の制御装置、あるいはブレーキ装置の制御装置であってもよい。また、電源装置５の給電対象は、無人搬送車あるいは電気自動車における駆動用モータの制御装置であってもよい。
【符号の説明】
【0099】
４…操舵制御装置（給電対象）、５…電源装置、６…主電源、４０…補助電源、５０…電源切替回路、５１…第１の切替回路、５２…第２の切替回路、５３…第１の駆動回路、５４…第２の駆動回路、７０…電源制御回路（信号生成回路）８０…信号生成回路を構成するアナログ判定回路（アナログ回路）、９０…信号生成回路を構成するラッチ回路（保持回路）、１００，２００…遅延回路、Ｌ１…第１の給電経路、Ｌ２…第２の給電経路、ＳＣ…制御信号（状態信号）、ＳＱ…電気信号（状態信号）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
