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特許7299496符号化回路、復号化回路、符号化方法、復号化方法、伝送装置、及び光伝送システム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-20
(45)【発行日】2023-06-28
(54)【発明の名称】符号化回路、復号化回路、符号化方法、復号化方法、伝送装置、及び光伝送システム
(51)【国際特許分類】
H03M 13/25 20060101AFI20230621BHJP
H03M 13/29 20060101ALI20230621BHJP
H04L 1/00 20060101ALI20230621BHJP
H04L 27/34 20060101ALI20230621BHJP
H04B 10/516 20130101ALI20230621BHJP
H04B 10/60 20130101ALI20230621BHJP
【ＦＩ】
H03M13/25
H03M13/29
H04L1/00 B
H04L27/34
H04B10/516
H04B10/60
【請求項の数】
8
(21)【出願番号】P 2019164929
(22)【出願日】2019-09-10
(65)【公開番号】P2021044681
(43)【公開日】2021-03-18
【審査請求日】2022-05-17
(73)【特許権者】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】三上 和真
(72)【発明者】
【氏名】杉山 純一
【審査官】北村 智彦
(56)【参考文献】
【文献】米国特許第１０３９６８９９（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｍ １３／２５
Ｈ０３Ｍ １３／２９
Ｈ０４Ｌ １／００
Ｈ０４Ｌ ２７／３４
Ｈ０４Ｂ １０／５１６
Ｈ０４Ｂ １０／６０
(57)【特許請求の範囲】
【請求項1】
硬判定符号の第１の誤り訂正符号と、軟判定符号の第２の誤り訂正符号とを生成する符号化回路において、
フレーム内の複数のビット列の各々の値に対応する多値変調方式のコンスタレーション内の複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、前記複数のビット列に多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外のビット列の値を変換する変換部と、
前記フレームごとに、前記第１ビット列以外の各ビット列の値が変換された前記複数のビット列から前記第１の誤り訂正符号を生成する第１生成部と、
前記フレームの周期を分ける複数の期間の各々において、前記第１ビット列以外の各ビット列の値が変換された前記複数のビット列のうち、第２ビット列から前記第２の誤り訂正符号を生成する第２生成部と、
前記第１の誤り訂正符号を遅延させて、前記第１の誤り訂正符号の生成元の前記複数のビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入する第１挿入部と、
前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号の生成元の前記第２ビット列の期間より後の期間の前記第１ビット列に挿入する第２挿入部と、
前記複数のシンボルのうち、前記第１の誤り訂正符号及び前記第２の誤り訂正符号が挿入された前記複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部とを有し、
前記変換部は、前記第２ビット列の値の変換に、該遅延した前記第１の誤り訂正符号及び前記第２の誤り訂正符号を用いることを特徴とする符号化回路。
【請求項2】
前記第１挿入部は、前記第１の誤り訂正符号を遅延させて、前記第１の誤り訂正符号の生成元の前記複数のビット列を含む前記フレームの次のフレームの前記第１ビット列に挿入することを特徴とする請求項１に記載の符号化回路。
【請求項3】
前記第２挿入部は、前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号が生成された期間の次の期間の前記第１ビット列に挿入することを特徴とする請求項１または２に記載の符号化回路。
【請求項4】
多値変調方式のコンスタレーション内の複数のシンボルの１つがそれぞれ割り当てられ、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、第１ビット列以外の値が変換された複数のビット列を復号化する復号化回路において、
フレーム内の前記複数のビット列のうち、前記第１ビット列の値を前記シンボルの１つに基づき硬判定する第１判定部と、
前記フレームごとに前記第１ビット列に挿入された第１の誤り訂正符号に基づいて前記第１判定部の硬判定の結果の誤りを訂正する第１訂正部と、
前記フレーム内の前記複数のビット列のうち、第２ビット列の値を前記シンボルの１つに基づき軟判定する第２判定部と、
前記フレームを分ける複数の期間の各々の前記第１ビット列に挿入された第２の誤り訂正符号に基づいて前記第２判定部の軟判定の結果の誤りを訂正する第２訂正部と、
前記第１ビット列の硬判定の結果の誤りが、該硬判定された前記第１ビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号に基づいて訂正されるように、前記軟判定の結果の誤りを訂正された後の前記第２ビット列と、前記硬判定された前記第１ビット列とを含む前記複数のビット列を遅延させる第１遅延部と、
前記第２ビット列の軟判定の結果の誤りが、前記複数の期間のうち、該軟判定された前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号に基づいて訂正されるように、前記軟判定された前記第２ビット列を遅延させる第２遅延部と、
前記硬判定の結果の誤りを訂正された後の前記第２ビット列の値に対し、前記変換の逆変換を行う逆変換部とを有し、
前記逆変換部は、前記第１遅延部及び前記第２遅延部により遅延した前記第２ビット列の値の逆変換に、該遅延した前記第２ビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号、及び、前記複数の期間のうち、前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号を用いることを特徴とする復号化回路。
【請求項5】
フレーム内の複数のビット列の硬判定結果の誤り訂正に用いられる第１の誤り訂正符号と、前記複数のビット列の軟判定結果の誤り訂正に用いられる第２の誤り訂正符号とを用いる符号化方法において、多値変調方式のコンスタレーション内の複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、前記複数のビット列に多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外のビット列の値を変換し、
前記フレームごとに、前記第１ビット列以外の各ビット列の値が変換された前記複数のビット列から前記第１の誤り訂正符号を生成し、
前記フレームの周期を分ける複数の期間の各々において、、前記第１ビット列以外の各ビット列の値が変換された前記複数のビット列のうち、第２ビット列から前記第２の誤り訂正符号を生成し、
前記第１の誤り訂正符号を遅延させて、前記第１の誤り訂正符号の生成元の前記複数のビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入し、
前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号の生成元の前記第２ビット列の期間より後の期間の前記第１ビット列に挿入し、
前記複数のシンボルのうち、前記第１の誤り訂正符号及び前記第２の誤り訂正符号が挿入された前記複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、
前記第２ビット列の値の変換に、該遅延した前記第１の誤り訂正符号及び前記第２の誤り訂正符号を用いることを特徴とする符号化方法。
【請求項6】
多値変調方式のコンスタレーション内の複数のシンボルの１つがそれぞれ割り当てられ、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、第１ビット列以外の値が変換された複数のビット列を復号化する復号化方法において、
フレーム内の複数のビット列のうち、第１ビット列の値を前記シンボルの１つに基づき硬判定し、
前記フレームごとに前記第１ビット列に挿入された第１の誤り訂正符号に基づいて該硬判定の結果の誤りを訂正し、
前記フレーム内の前記複数のビット列のうち、第２ビット列の値を前記シンボルの１つに基づき軟判定し、
前記フレームを分ける複数の期間の各々の前記第１ビット列に挿入された第２の誤り訂正符号に基づいて該軟判定の結果の誤りを訂正し、
前記第１ビット列の硬判定の結果の誤りが、該硬判定された前記第１ビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号に基づいて訂正されるように、前記軟判定の結果の誤りを訂正された後の前記第２ビット列と、前記硬判定された前記第１ビット列とを含む前記複数のビット列を遅延させ、
前記第２ビット列の軟判定の結果の誤りが、前記複数の期間のうち、該軟判定された前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号に基づいて訂正されるように、前記軟判定された前記第２ビット列を遅延させ、
前記硬判定の結果の誤りを訂正された後の前記第２ビット列の値に対し、前記変換の逆変換を行い、
該遅延した前記第２ビット列の値の逆変換に、前記遅延した前記第２ビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号、及び、前記複数の期間のうち、前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号を用いることを特徴とする復号化方法。
【請求項7】
送信対象のフレームを復号化する請求項１に記載の符号化回路と、受信対象のフレームを復号化する請求項４に記載の復号化回路と、
前記送信対象のフレームを光信号に変換して他の装置に送信し、他の装置から光信号を受信して前記受信対象のフレームに変換する変換回路とを有することを特徴とする伝送装置。
【請求項8】
光信号を送信する第１伝送装置と、前記光信号を受信する第２伝送装置とを有し、
前記第１伝送装置は、
送信対象のフレームを復号化する請求項１に記載の符号化回路と、
前記送信対象のフレームを前記光信号に変換する第１変換回路とを有し、
前記第２伝送装置は、
受信対象のフレームを復号化する請求項４に記載の復号化回路と、
前記光信号を受信して前記受信対象のフレームに変換する第２変換回路とを有することを特徴とする光伝送システム。
【発明の詳細な説明】
【技術分野】
【0001】
本件は、符号化回路、復号化回路、符号化方法、復号化方法、伝送装置、及び光伝送システムに関する。
【背景技術】
【0002】
光伝送装置の伝送容量の増加に伴い、例えばＱＰＳＫ（Quadrature Phase Shift Keying）、１６ＱＡＭ（Quadrature Amplitude Modulation）、及び６４ＱＡＭなどの多値変調方式が用いられている。多値変調方式では、コンスタレーション内に配置された各シンボルのうち、変調対象のフレーム信号内の各ビット列の値に応じたシンボルがビット列に割り当てられることにより、シンボルに従った位相及び強度の光信号が生成される。
【0003】
プロバブリスティックシェーピング（PS: Probabilistic Shaping）の技術（以下、「ＰＳ」と表記）は、コンスタレーションの中心に近いシンボルほど、多く割り当てられるようにビット列の値を変換することによりシンボル割り当ての確率分布を形成する。これにより、フレームから生成した信号光のノイズ耐力が向上する。
【0004】
ＰＳには、例えばビット列のマーク率を５０（％）より大きいレート（例えば８０（％））に増加させるＤＭ（Distribution Matching）処理が用いられる。これにより、コンスタレーションを区切る第１～第４象限のうち、特定の象限内だけでシンボル割り当ての確率がコンスタレーションの中心寄りに偏る。その後、第１～第４象限から、割り当て対象のシンボルが位置する象限が決定される。
【0005】
象限の決定には、ＦＥＣ（Forward Error Correction）などの誤り訂正符号のパリティビットを用いることもできる（例えば非特許文献１を参照）。誤り訂正符号のマーク率は５０（％）近くに維持されるため、第１～第４象限がほぼ同一の確率で選択され、全象限にわたってコンスタレーションの中心に偏った確率分布が形成される。
【0006】
誤り訂正符号の符号化方法としては、例えばビットインターリーブド符号化変調（BICM: Bit-Interleaved Coded Modulation）及びマルチレベル符号化（MLC: Multilevel Coding）が挙げられる（例えば特許文献１及び非特許文献２－４を参照）。ＢＩＣＭは、各ビット列をレベル（ＭＳＢ（Most Significant Bit）やＬＳＢ（Least Significant Bit））で区別せずに一括して符号化する符号化方法である。ＭＬＣは、ビット列をレベルごとに分けて個別に誤り訂正符号を生成する符号化方法である。
【先行技術文献】
【特許文献】
【0007】
【文献】特開２００８－１８７７０６号公報
【非特許文献】
【0008】
【文献】F. Buchali, et al., “Rate Adaptation and Reach Increase by Probabilistically Shaped 64-QAM: An Experimental Demonstration,”, JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL., 34, NO. 7, APRIL 1, 2016
【文献】U. Wachsmann, et al., “Multilevel Codes: Theoretical Concepts and Practical Design Rules”, IEEE TRANSACTIONS ON INFORMATION THEORY, VOL. 45, NO. 5, JULY 1999
【文献】A. Bisplinghoff, et al., “Low-Power, Phase-Slip Tolerant, Multilevel Coding for M-QAM”, JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL., 35, NO. 4, FEBRUARY 15, 2017
【文献】Y. Koganei, et al., “Multilevel Coding with Spatially-Coupled Codes for beyond 400Gbps Optical Transmission”, OFC, 2018, Tu3C.2
【発明の概要】
【発明が解決しようとする課題】
【0009】
例えば６４ＱＡＭを用いる場合、ＢＩＣＭを用いたフレームでは、３つのビット列から生成された誤り訂正符号のパリティビットが最上位のみに挿入されている。他の２つのビット列はＤＭ処理対象であり、最上位のビット列の値に応じて決定されたコンスタレーションの象限内のシンボルのうち、ＤＭ処理された２つのビット列の値に応じたシンボルが割り当てられる。
【0010】
このとき、誤り訂正符号として、例えばターボ符号や低密度パリティ検査符号（LDPC: Low-Density Parity-check Code）などの軟判定符号（SD（Soft Decision）-FEC）によって、全てのビット列に対して符号化が行われる。軟判定符号は、ＢＣＨ符号やリードソロモン符号などの硬判定符号（HD（Hard Decision）-FEC）と比較すると、訂正能力が高いが、符号化及び復号化の消費電力が大きい。
【0011】
これに対し、ＭＬＣを用いて軟判定符号の符号化対象を最下位のビット列のみにした場合、ＢＩＣＭを用いたフレームの場合より消費電力が低減される。
【0012】
しかし、通常のＭＬＣの手法では、最下位のビット列には、ＤＭ処理できない誤り訂正符号のパリティビットが挿入されるため、ＢＩＣＭを用いたフレームの場合と比べると、ＰＳによるノイズ耐力低減の効果が低下するおそれがある。
【0013】
そこで本件は、ノイズ耐力を低下させずに消費電力を低減することができる符号化回路、復号化回路、符号化方法、復号化方法、伝送装置、及び光伝送システムを提供することを目的とする。
【課題を解決するための手段】
【0014】
１つの態様では、符号化回路は、硬判定符号の第１の誤り訂正符号と、軟判定符号の第２の誤り訂正符号とを生成する符号化回路において、フレーム内の複数のビット列の各々の値に対応する多値変調方式のコンスタレーション内の複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、前記複数のビット列に多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外のビット列の値を変換する変換部と、前記フレームごとに、前記第１ビット列以外の各ビット列の値が変換された前記複数のビット列から前記第１の誤り訂正符号を生成する第１生成部と、前記フレームの周期を分ける複数の期間の各々において、前記第１ビット列以外の各ビット列の値が変換された前記複数のビット列のうち、第２ビット列から前記第２の誤り訂正符号を生成する第２生成部と、前記第１の誤り訂正符号を遅延させて、前記第１の誤り訂正符号の生成元の前記複数のビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入する第１挿入部と、前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号の生成元の前記第２ビット列の期間より後の期間の前記第１ビット列に挿入する第２挿入部と、前記複数のシンボルのうち、前記第１の誤り訂正符号及び前記第２の誤り訂正符号が挿入された前記複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部とを有し、前記変換部は、前記第２ビット列の値の変換に、該遅延した前記第１の誤り訂正符号及び前記第２の誤り訂正符号を用いる。
【0015】
１つの態様では、復号化回路は、多値変調方式のコンスタレーション内の複数のシンボルの１つがそれぞれ割り当てられ、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、第１ビット列以外の値が変換された複数のビット列を復号化する復号化回路において、フレーム内の前記複数のビット列のうち、前記第１ビット列の値を前記シンボルの１つに基づき硬判定する第１判定部と、前記フレームごとに前記第１ビット列に挿入された第１の誤り訂正符号に基づいて前記第１判定部の硬判定の結果の誤りを訂正する第１訂正部と、前記フレーム内の前記複数のビット列のうち、第２ビット列の値を前記シンボルの１つに基づき軟判定する第２判定部と、前記フレームを分ける複数の期間の各々の前記第１ビット列に挿入された第２の誤り訂正符号に基づいて前記第２判定部の軟判定の結果の誤りを訂正する第２訂正部と、前記第１ビット列の硬判定の結果の誤りが、該硬判定された前記第１ビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号に基づいて訂正されるように、前記軟判定の結果の誤りを訂正された後の前記第２ビット列と、前記硬判定された前記第１ビット列とを含む前記複数のビット列を遅延させる第１遅延部と、前記第２ビット列の軟判定の結果の誤りが、前記複数の期間のうち、該軟判定された前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号に基づいて訂正されるように、前記軟判定された前記第２ビット列を遅延させる第２遅延部と、前記硬判定の結果の誤りを訂正された後の前記第２ビット列の値に対し、前記変換の逆変換を行う逆変換部とを有し、前記逆変換部は、前記第１遅延部及び前記第２遅延部により遅延した前記第２ビット列の値の逆変換に、該遅延した前記第２ビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号、及び、前記複数の期間のうち、前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号を用いる。
【0016】
１つの態様では、符号化方法は、フレーム内の複数のビット列の硬判定結果の誤り訂正に用いられる第１の誤り訂正符号と、前記複数のビット列の軟判定結果の誤り訂正に用いられる第２の誤り訂正符号とを用いる符号化方法において、
多値変調方式のコンスタレーション内の複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、前記複数のビット列に多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外のビット列の値を変換し、前記フレームごとに、前記第１ビット列以外の各ビット列の値が変換された前記複数のビット列から前記第１の誤り訂正符号を生成し、前記フレームの周期を分ける複数の期間の各々において、、前記第１ビット列以外の各ビット列の値が変換された前記複数のビット列のうち、第２ビット列から前記第２の誤り訂正符号を生成し、前記第１の誤り訂正符号を遅延させて、前記第１の誤り訂正符号の生成元の前記複数のビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入し、前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号の生成元の前記第２ビット列の期間より後の期間の前記第１ビット列に挿入し、前記複数のシンボルのうち、前記第１の誤り訂正符号及び前記第２の誤り訂正符号が挿入された前記複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、前記第２ビット列の値の変換に、該遅延した前記第１の誤り訂正符号及び前記第２の誤り訂正符号を用いる方法である。
多値変調方式のコンスタレーション内の複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、前記複数のビット列に多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外のビット列の値を変換し、前記フレームごとに、前記第１ビット列以外の各ビット列の値が変換された前記複数のビット列から前記第１の誤り訂正符号を生成し、前記フレームの周期を分ける複数の期間の各々において、、前記第１ビット列以外の各ビット列の値が変換された前記複数のビット列のうち、第２ビット列から前記第２の誤り訂正符号を生成し、前記第１の誤り訂正符号を遅延させて、前記第１の誤り訂正符号の生成元の前記複数のビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入し、前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号の生成元の前記第２ビット列の期間より後の期間の前記第１ビット列に挿入し、前記複数のシンボルのうち、前記第１の誤り訂正符号及び前記第２の誤り訂正符号が挿入された前記複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、前記第２ビット列の値の変換に、該遅延した前記第１の誤り訂正符号及び前記第２の誤り訂正符号を用いる方法である。
【0017】
１つの態様では、復号化方法は、多値変調方式のコンスタレーション内の複数のシンボルの１つがそれぞれ割り当てられ、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、第１ビット列以外の値が変換された複数のビット列を復号化する復号化方法において、フレーム内の複数のビット列のうち、第１ビット列の値を前記シンボルの１つに基づき硬判定し、前記フレームごとに前記第１ビット列に挿入された第１の誤り訂正符号に基づいて該硬判定の結果の誤りを訂正し、前記フレーム内の前記複数のビット列のうち、第２ビット列の値を前記シンボルの１つに基づき軟判定し、前記フレームを分ける複数の期間の各々の前記第１ビット列に挿入された第２の誤り訂正符号に基づいて該軟判定の結果の誤りを訂正し、前記第１ビット列の硬判定の結果の誤りが、該硬判定された前記第１ビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号に基づいて訂正されるように、前記軟判定の結果の誤りを訂正された後の前記第２ビット列と、前記硬判定された前記第１ビット列とを含む前記複数のビット列を遅延させ、前記第２ビット列の軟判定の結果の誤りが、前記複数の期間のうち、該軟判定された前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号に基づいて訂正されるように、前記軟判定された前記第２ビット列を遅延させ、前記硬判定の結果の誤りを訂正された後の前記第２ビット列の値に対し、前記変換の逆変換を行い、該遅延した前記第２ビット列の値の逆変換に、前記遅延した前記第２ビット列を含む前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号、及び、前記複数の期間のうち、前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号を用いる方法である。
【発明の効果】
【0018】
１つの側面として、ノイズ耐力を低下させずに消費電力を低減することができる。
【図面の簡単な説明】
【0019】
【図1】光伝送システムの一例を示す構成図である。
【図2】トランスポンダの一例を示す構成図である。
【図3】ＢＩＣＭを用いる符号化回路の一例を示す構成図である。
【図4】ＢＩＣＭを用いる復号化回路の一例を示す構成図である。
【図5】ＰＳの処理の一例を示す図である。
【図6】シンボルマッピングの一例を示す図である。
【図7】ＸＯＲ前後のシンボル割り当ての確率分布の一例を示す図である。
【図8】ＭＬＣを用いる符号化回路の一例を示す構成図である。
【図9】ＭＬＣを用いる復号化回路の一例を示す構成図である。
【図10A】シンボルマッピングの他の例を示す図である。
【図10B】ＸＯＲ前後のシンボル割り当ての確率分布の一例を示す図である。
【図11】ＭＬＣを用いる符号化回路の他の例を示す構成図である。
【図12】第１実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。
【図13】第１実施例の符号化回路を示す構成図である。
【図14】第１実施例の復号化回路を示す構成図である。
【図15】第２実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。
【図16】第２実施例の符号化回路を示す構成図である。
【図17】第２実施例の復号化回路を示す構成図である。
【図18】第３実施例の符号化回路が出力する出力信号のフレームフォーマットを示す図である。
【図19】第３実施例の符号化回路を示す構成図である。
【図20】第３実施例の復号化回路を示す構成図である。
【発明を実施するための形態】
【0020】
図１は、光伝送システムの一例を示す構成図である。光伝送システムは、光ファイバなどの伝送路Ｄａ，Ｄｂを介して接続された一組の波長多重光伝送装置７ａ，７ｂを含む。波長多重光伝送装置７ａ，７ｂは、波長の異なる複数の光信号が波長多重された波長多重光信号Ｓを互いに送受信する。
【0021】
波長多重光伝送装置７ａは、複数のトランスポンダ１ａ、光合波部３０ａ、光分波部３１ａ、光アンプ３２ａ，３３ａ、及び管理部６ａを有する。また、波長多重光伝送装置７ｂは、複数のトランスポンダ１ｂ、光合波部３０ｂ、光分波部３１ｂ、光アンプ３２ｂ，３３ｂ、及び管理部６ｂを有する。
【0022】
トランスポンダ１ａ，１ｂは、それぞれ、第１及び第２伝送装置の一例であり、光信号を送受信する。光信号は、一例としてＩＴＵ－Ｔ勧告Ｇ．７０９に規定されたＯＴＵＣｎフレームの形式を有する。
【0023】
トランスポンダ１ａ，１ｂは、クライアントネットワーク側のルータなどのネットワーク（ＮＷ）機器９と接続されている。トランスポンダ１ａ，１ｂは、ネットワーク機器９との間で複数のクライアント信号を送受信する。トランスポンダ１ａ，１ｂは、ネットワーク機器９からの複数のクライアント信号を共通のフレームに収容して光合波部３０ａ，３０ｂに出力し、光分波部３１ａ，３１ｂからのフレームから複数のクライアント信号を取り出してネットワーク機器９に送信する。
【0024】
光合波部３０ａ，３０ｂは、例えば光選択スイッチや光フィルタであり、複数のトランスポンダ１ａ，１ｂから入力された光信号を波長多重光信号に波長多重して光アンプ３２ａ，３２ｂに出力する。光アンプ３２ａ，３２ｂは波長多重光信号を増幅して伝送路Ｄａ，Ｄｂに出力する。
【0025】
光アンプ３３ａ，３３ｂには伝送路Ｄａ，Ｄｂから波長多重光信号が入力される。光アンプ３３ａ，３３ｂは波長多重光信号を増幅して光分波部３１ａ，３１ｂに出力する。
【0026】
光分波部３１ａ，３１ｂは、例えば光選択スイッチや光フィルタであり、波長多重光信号を波長ごとの光信号に分離する。光信号は、光分波部３１ａ，３１ｂから複数のトランスポンダ１ａ，１ｂに入力される。
【0027】
管理部６ａ，６ｂは、例えばＣＰＵ（Central Processing Unit）などのプロセッサを備えた回路であり、波長多重光伝送装置７ａ，７ｂを制御する。管理部６ａ，６ｂは、例えば、光アンプ３２ａ，３２ｂに対してゲインを設定し、光合波部３０ａ，３０ｂに対して波長多重対象のフレームを設定する。また、管理部６ａ，６ｂは、例えば、光分波部３１ａ，３１ｂに対して分離対象の光信号を設定し、トランスポンダ１ａ，１ｂに対してフレーム内のクライアント信号の収容に関する設定を行う。
【0028】
図２は、トランスポンダ１ａ，１ｂの一例を示す構成図である。トランスポンダ１ａ，１ｂは、複数の送受信モジュール１０、フレーマチップ１１、ＤＳＰ（Digital Signal Processor）１２、アナログ－デジタル変換部（ＤＡ／ＡＤ）１３、ＡＣＯ（Analog Coherent Optics）１４、及び設定処理部１５を有する。
【0029】
送受信モジュール１０は、例えば電気コネクタを介し、フレーマチップ１１が実装された回路基板に対して着脱自在な光モジュールである。送受信モジュール１０は、ネットワーク機器９との間でクライアント信号を送受信する。クライアント信号のフレーム形式としては、例えばＳＯＮＥＴ（Synchronous Optical Network）フレームやＧｂＥ（Gigabit Ethernet（登録商標））フレームが挙げられるが、これに限定されない。
【0030】
まず、送受信モジュール１０からＡＣＯ１４に向かう上り方向の処理を説明する。
【0031】
送受信モジュール１０は、ネットワーク機器９から受信したクライアント信号を光－電気変換してフレーマチップ１１に出力する。フレーマチップ１１は、各送受信モジュール１０から入力されたクライアント信号をフレームに収容する。本例では、フレームの一例としては、ＯＴＵＣｎフレームが挙げられるが、これに限定されず、他のフレームが用いられてもよい。
【0032】
フレーマチップ１１はフレームをＤＳＰ１２に出力する。ＤＳＰ１２は、フレームの誤り訂正符号を生成し、フレームを多値変調方式で変調してアナログ－デジタル変換部１３に出力する。アナログ－デジタル変換部１３はフレームをデジタル信号からアナログ信号に変換してＡＣＯ１４に出力する。ＡＣＯ１４はフレームを電気信号から光信号に変換して光合波部３０ａ，３０ｂに出力する。
【0033】
次にＡＣＯ１４から送受信モジュール１０に向かう下り方向の処理を説明する。
【0034】
ＡＣＯ１４は、光信号を受信して電気信号に変換し、アナログ－デジタル変換部１３に出力する。なお、電気信号は上記のフレーム構造を備える。アナログ－デジタル変換部１３は、電気信号をアナログ信号からデジタル信号に変換してＤＳＰ１２に出力する。ＤＳＰ１２は、電気信号を復調処理してフレームを再生し誤り訂正して、フレーマチップ１１に出力する。なお、ＡＣＯ１４は第１及び第２変換回路の一例である。
【0035】
フレーマチップ１１は、フレームからクライアント信号を取り出して送受信モジュール１０に出力する。送受信モジュール１０は、クライアント信号を電気信号から光信号に変換してネットワーク機器９に送信する。
【0036】
また、設定処理部１５は、管理部６ａ，６ｂの指示に従って、フレーマチップ１１、ＤＳＰ１２、及びＡＣＯ１４に各種の設定を行う。
【0037】
また、ＤＳＰ１２は、上り方向のフレーム内の複数のビット列を符号化する符号化回路１２０と、下り方向のフレーム内の複数のビット列を復号化する復号化回路１２１とを有する。各ビット列はフレームのシリアルデータをパラレル変換して得られた一例のビット値である。
【0038】
（ＢＩＣＭによる符号化及び復号化）
図３は、ＢＩＣＭを用いる符号化回路１２０の一例を示す構成図である。符号化回路１２０は、ＰＳ変換部２９、ＨＤ－ＦＥＣ生成部２４、ＳＤ－ＦＥＣ生成部２５、及びシンボルマッピング部２７とを有する。ＰＳ変換部２９は、ＤＭ処理部２１ａ，２１ｂ及び排他的論理和（ＸＯＲ）演算器２３を有する。なお、本例では多値変調方式として６４ＱＡＭを挙げるが、これに限定されない。
図３は、ＢＩＣＭを用いる符号化回路１２０の一例を示す構成図である。符号化回路１２０は、ＰＳ変換部２９、ＨＤ－ＦＥＣ生成部２４、ＳＤ－ＦＥＣ生成部２５、及びシンボルマッピング部２７とを有する。ＰＳ変換部２９は、ＤＭ処理部２１ａ，２１ｂ及び排他的論理和（ＸＯＲ）演算器２３を有する。なお、本例では多値変調方式として６４ＱＡＭを挙げるが、これに限定されない。
【0039】
フレーマチップ１１から入力されたフレーム信号Ｓｉｎは、例えばシリアル－パラレル変換によりレベル－０～レベル－２の３つのビット列に分けられる。ここで、レベル－２のビット列はＭＳＢであり、レベル－０はＬＳＢである。レベル－０～レベル－２の各ビット列は個別のレーン上に伝送される。
【0040】
ＰＳ変換部２９は、レベル－０～レベル－２の各ビット列に対するシンボル割り当ての確率分布をＰＳにより形成する。ＤＭ処理部２１ａはレベル－１のビット列をＤＭ処理し、ＤＭ処理部２１ｂはレベル－０のビット列をＤＭ処理する。これにより、レベル－０，１の各ビット列のマーク率が５０（％）より大きいレート（例えば８０（％））に増加し、レベル－０，１の各ビット列の値は「０」より「１」が多くなる。
【0041】
ＸＯＲ演算器２３は、レベル－０のビット列の値をレベル－１のビット列の値とＸＯＲする。これにより、レベル－０のビット列の値は、元のレベル－０のビット列の値とレベル－１のビット列の値をＸＯＲした値となる。各ビット列はＰＳ変換部２９からＨＤ－ＦＥＣ生成部２４に出力される。
【0042】
ＨＤ－ＦＥＣ生成部２４は、レベル－０～レベル－２の各ビット列から、硬判定符号であるＨＤ－ＦＥＣパリティを生成する。ＨＤ－ＦＥＣ生成部２４は、ＨＤ－ＦＥＣパリティをレベル－２のビット列に挿入する。各ビット列はＨＤ－ＦＥＣ生成部２４からＳＤ－ＦＥＣ生成部２５に出力される。なお、ＨＤ－ＦＥＣパリティは、各ビット列の硬判定結果の誤り訂正に用いられる第１の誤り訂正符号の一例である。
【0043】
ＳＤ－ＦＥＣ生成部２５は、レベル－０～レベル－２の各ビット列から、軟判定符号であるＳＤ－ＦＥＣパリティを生成する。ＳＤ－ＦＥＣ生成部２５は、ＳＤ－ＦＥＣパリティをレベル－２のビット列に挿入する。各ビット列はＳＤ－ＦＥＣ生成部２５からシンボルマッピング部２７に出力される。なお、ＳＤ－ＦＥＣパリティは、各ビット列の軟判定結果の誤り訂正に用いられる第２の誤り訂正符号の一例である。
【0044】
シンボルマッピング部２７は、６４ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル－０～レベル－２の各ビット列の値に応じたシンボルをビット列に割り当てる。シンボルマッピング部２７は、割り当てたシンボルに応じた出力信号Ｓｏｕｔをアナログ－デジタル変換部１３に出力する。
【0045】
符号９０は、シンボルマッピング部２７に入力されるフレーム内の各ビット列の内容を示す。レベル－０，１の各ビット列には、ＤＭ処理済みのデータ＃０，＃１がそれぞれ含まれる。
【0046】
また、レベル－２のビット列には、ＤＭ処理されていないデータ＃２、ＨＤ－ＦＥＣパリティ、及びＳＤ－ＦＥＣパリティが含まれる。ＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティはフレームの周期Ｔ内の期間Ｔａに挿入され、データ＃２は、フレームの周期Ｔ内の期間Ｔｂに挿入されている。期間Ｔａ，Ｔｂは、ＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが例えばフレーム全体のデータ量の２０（％）程度となるように設定される。
【0047】
図４は、ＢＩＣＭを用いる復号化回路１２１の一例を示す構成図である。復号化回路１２１は、軟判定部４１、ＳＤ－ＦＥＣ復号部４２、ＨＤ－ＦＥＣ復号部４５、及びＰＳ逆変換部４９を有する。ＰＳ逆変換部４９は、ＸＯＲ演算器４７及びＩｎｖｅｒｓｅ－ＤＭ（ＩＤＭ）処理部４８ａ，４８ｂを含む。
【0048】
軟判定部４１は、アナログ－デジタル変換部１３から入力された入力信号Ｓｉｎ’からレベル－０～２の各ビット列の値を軟判定することにより復元する。軟判定部４１は、入力信号Ｓｉｎ’が示すシンボルからビット列の値「０」，「１」の確からしさを判定する。レベル－０～２の各ビット列は個別のレーンに伝送される。軟判定部４１は、レベル－０～２の各ビット列の値をＳＤ－ＦＥＣ復号部４２に出力する。
【0049】
ＳＤ－ＦＥＣ復号部４２は、ＳＤ－ＦＥＣパリティに基づきレベル－０～２のビット列の値を訂正する。つまり、ＳＤ－ＦＥＣ復号部４２は、ＳＤ－ＦＥＣパリティを用いて復号化を行う。ＳＤ－ＦＥＣ復号部４２は、レベル－０～２の各ビット列をＨＤ－ＦＥＣ復号部４５に出力する。
【0050】
ＨＤ－ＦＥＣ復号部４５は、ＨＤ－ＦＥＣパリティに基づきレベル－０～２の各ビット列の値を訂正する。つまり、ＨＤ－ＦＥＣ復号部４５は、ＨＤ－ＦＥＣパリティを用いて復号化を行う。ＨＤ－ＦＥＣ復号部４５はレベル－０～２の各ビット列をＰＳ逆変換部４９に出力する。
【0051】
ＰＳ逆変換部４９は、レベル－０～２の各ビット列に対しＰＳ変換部２９とは逆の変換を行う。ＸＯＲ演算器４７は、レベル－０のビット列の値をレベル－１のビット列の値とＸＯＲする。これにより、レベル－０のビット列の値は、復号化回路１２１のＸＯＲ演算器２３によりＸＯＲされる前の元のレベル－０のビット列の値となる。
【0052】
レベル－１のビット列は、ＩＤＭ処理部４８ａに入力され、レベル－０のビット列は、ＸＯＲ演算器４７からＩＤＭ処理部４８ｂに入力される。
【0053】
ＩＤＭ処理部４８ａ，４８ｂは、ＤＭ処理部２１ａ，２１ｂのＤＭ処理の逆変換処理であるＩｎｖｅｒｓｅ－ＤＭ処理をレベル－０，１のビット列に対してそれぞれ行う。これにより、レベル－０，１の各ビット列は、符号化回路１２０内のＰＳ変換部２９のＤＭ処理部２１ａ，２１ｂにより変換される前の値となる。レベル－０～２のビット列は出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力される。
【0054】
符号化回路１２０のＰＳ変換部２９は、６４ＱＡＭのコンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－０，１の各ビット列の値を変換する。これにより、コンスタレーションの中心に近いほど、シンボル割り当ての確率が高くなる確率分布が形成される。
【0055】
図５は、ＰＳの処理の一例を示す図である。本例では、説明の便宜上、１６ＱＡＭのコンスタレーションを挙げる。コンスタレーション内には、信号点であるシンボルＰ１１～Ｐ１４，Ｐ２１～Ｐ２４，Ｐ３１～Ｐ３４，Ｐ４１～Ｐ４４が第１～第４象限に均等に分かれて配置されている。
【0056】
各シンボルＰ１１～Ｐ１４，Ｐ２１～Ｐ２４，Ｐ３１～Ｐ３４，Ｐ４１～Ｐ４４を示す丸の大きさはシンボル割り当ての確率の値を示す。ＰＳ前のシンボル割り当ての確率は、各シンボルＰ１１～Ｐ１４，Ｐ２１～Ｐ２４，Ｐ３１～Ｐ３４，Ｐ４１～Ｐ４４の間で等しい。
【0057】
ＰＳ後のシンボル割り当ての確率が、中心点Ｏに近いシンボルＰ１１～Ｐ１４，Ｐ２１～Ｐ２４，Ｐ３１～Ｐ３４，Ｐ４１～Ｐ４４ほど高くなる。例えば、中心点Ｏからの距離が最短であるシンボルＰ２２，Ｐ２３，Ｐ３２，Ｐ３３のシンボル割り当ての確率は最大であり、中心点Ｏからの距離が最長であるシンボルＰ１１，Ｐ１４，Ｐ４１，Ｐ４４のシンボル割り当ての確率は最小となる。
【0058】
シンボル割り当ての確率分布の形成では、中心点Ｏ寄りのシンボルＰ２２，Ｐ２３，Ｐ３２，Ｐ３３のシンボル割り当ての確率が高くなるようにレベル－０，１の各ビット列の値を変換し、レベル－２のビット列の値によりシンボルＰ１１～Ｐ１４，Ｐ２１～Ｐ２４，Ｐ３１～Ｐ３４，Ｐ４１～Ｐ４４の象限が決定される。
【0059】
図６は、シンボルマッピングの一例を示す図である。シンボルマッピング部２７は、レベル－０～２の各ビット列をグレイコードマッピングによりシンボルにマッピングする。
【0060】
シンボルマッピング部２７は、レベル－０～２の各ビット列の値をＩ値及びＱ値に割り当てる。例えばシンボルマッピング部２７は、レベル－０～２の各ビット列の同一値をＩ値及びＱ値の両方に割り当ててもよい。例えばレベル－０のビット列の値が「１」である場合、Ｉ値及びＱ値はそれぞれ「１」となる。
【0061】
また、シンボルマッピング部２７は、レベル－０～２の各ビット列の値を交互にＩ値及びＱ値に割り当ててもよい。例えばレベル－０のビット列のうち、連続する２ビット分の値が「１」，「０」である場合、Ｉ値は「１」となり、Ｑ値は「１」となる。
【0062】
レベル－２のビット列のＩ値及びＱ値は、割り当てるシンボルの象限を決定する。Ｉ値＝「０」かつＱ値＝「０」である場合、第１象限内のシンボルが割り当てられ、Ｉ値＝「１」かつＱ値＝「０」である場合、第２象限内のシンボルが割り当てられる。また、Ｉ値＝「１」かつＱ値＝「１」である場合、第３象限内のシンボルが割り当てられ、Ｉ値＝「０」かつＱ値＝「０」である場合、第４象限内のシンボルが割り当てられる。
【0063】
ＰＳ変換部２９は、中心点Ｏに近いシンボルほど、シンボル割り当ての確率が高くなるように、ＸＯＲ演算器２３によりレベル－０のビット列の値にレベル－１のビット列の値をＸＯＲする。
【0064】
【0065】
ＤＭ処理部２１ａ，２１ｂは、レベル－０，１の各ビット列の値を「０」より「１」が多くなるようにそれぞれ変換する。このため、レベル－０，１の各ビット列の値が両方とも「１」となる確率が高くなり（符号ｍ２参照）、ＸＯＲ前のシンボル割り当ての確率分布は、中心点Ｏに最も近いシンボルＰ１が、その外側のシンボルＰ２より低くなってしまう。
【0066】
しかし、グレイコードの配列において、レベル－０のビット列の値は、レベル－１のビット列の値とＸＯＲされることにより「０」となる確率が高くなる。このため、レベル－０，１の各ビット列の値がそれぞれ「０」及び「１」となる確率が高くなり（符号ｍ１参照）、ＸＯＲ後のシンボル割り当ての確率分布は、中心点Ｏに最も近いシンボルＰ１が、その外側のシンボルＰ２より高くなる。
【0067】
また、レベル－２のビット列の値は、ＨＤ－ＦＥＣ生成部２４及びＳＤ－ＦＥＣ生成部２５によりそれぞれ生成されたＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティである。ＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティのマーク率は５０（％）近くに維持されるため、第１～第４象限がほぼ同一の確率で選択され、全象限にわたってコンスタレーションの中心点Ｏに偏った確率分布が形成される。このため、出力信号のノイズ耐力が高まる。
【0068】
しかし、図３に示されるように、ＳＤ－ＦＥＣ生成部２５は、レベル－０～２のビット列の全体（点線枠参照）を符号化の対象領域（ＳＤ－ＦＥＣパリティの演算領域）とする。つまり、ＳＤ－ＦＥＣ生成部２５は、レベル－０～２の各ビット列からＳＤ－ＦＥＣパリティを生成する。軟判定符号は、硬判定符号と比較すると、訂正能力が高いが、符号化及び復号化の消費電力が大きい。
【0069】
【0070】
符号化回路１２０は、ＰＳ変換部２９ｘ、ＨＤ－ＦＥＣ生成部２４ｘ、ＳＤ－ＦＥＣ生成部２５ｘ、及びシンボルマッピング部２７ｘを有する。ＰＳ変換部２９ｘは、ＤＭ処理部２１ａ，２１ｂ及びＸＯＲ演算器２３ｘを有する。なお、本例では多値変調方式として６４ＱＡＭを挙げるが、これに限定されない。
【0071】
ＰＳ変換部２９ｘは、６４ＱＡＭのコンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－０，１の各ビット列の値を変換する。ＸＯＲ演算器２３ｘは、レベル－０のビット列の値をレベル－２のビット列の値とＸＯＲする。これにより、レベル－０のビット列の値は、元のレベル－０のビット列の値とレベル－２のビット列の値をＸＯＲした値となる。各ビット列はＰＳ変換部２９ｘからＨＤ－ＦＥＣ生成部２４ｘに出力される。
【0072】
ＨＤ－ＦＥＣ生成部２４ｘは、レベル－０～レベル－２の各ビット列から、硬判定符号であるＨＤ－ＦＥＣパリティを個別に生成する。ＨＤ－ＦＥＣ生成部２４ｘは、レベル－１のビット列のＨＤ－ＦＥＣパリティをレベル－１のビット列に挿入し、レベル－２のビット列のＨＤ－ＦＥＣパリティをレベル－２のビット列に挿入する。レベル－１，２の各ビット列はＨＤ－ＦＥＣ生成部２４ｘからシンボルマッピング部２７ｘに出力される。
【0073】
また、ＨＤ－ＦＥＣ生成部２４ｘは、レベル－０のビット列のＨＤ－ＦＥＣパリティをレベル－０のビット列に挿入する。レベル－０のビット列はＨＤ－ＦＥＣ生成部２４ｘからＳＤ－ＦＥＣ生成部２５ｘに出力される。
【0074】
ＳＤ－ＦＥＣ生成部２５ｘは、レベル－０のビット列から、軟判定符号であるＳＤ－ＦＥＣパリティを生成する。ＳＤ－ＦＥＣ生成部２５ｘは、レベル－０のビット列からＨＤ－ＦＥＣパリティを削除して、ＳＤ－ＦＥＣパリティをレベル－０のビット列に挿入する。レベル－０のビット列はＳＤ－ＦＥＣ生成部２５ｘからシンボルマッピング部２７ｘに出力される。
【0075】
シンボルマッピング部２７ｘは、６４ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル－０～レベル－２の各ビット列の値に応じたシンボルをビット列に割り当てる。シンボルマッピング部２７ｘは、割り当てたシンボルに応じた出力信号Ｓｏｕｔをアナログ－デジタル変換部１３に出力する。
【0076】
符号９１は、シンボルマッピング部２７ｘに入力されるフレーム内の各ビット列の内容を示す。レベル－０のビット列には、ＤＭ処理済みのデータ＃０及びＳＤ－ＦＥＣパリティが含まれる。レベル－１のビット列には、ＤＭ処理済みのデータ＃１及びＨＤ－ＦＥＣパリティが含まれ、レベル－２のビット列には、ＤＭ処理済みのデータ＃２及びＨＤ－ＦＥＣパリティが含まれる。
【0077】
【0078】
復号化回路１２１は、軟判定部４１ｘ、ＳＤ－ＦＥＣ復号部４２ｘ、硬判定部４３、ＨＤ－ＦＥＣ復号部４５ｘ、及びＰＳ逆変換部４９ｘを有する。ＰＳ逆変換部４９ｘは、ＸＯＲ演算器４７ｘ及びＩＤＭ処理部４８ａ，４８ｂを含む。入力信号Ｓｉｎ’は軟判定部４１ｘ及び硬判定部４３にそれぞれ入力される。
【0079】
軟判定部４１ｘは、入力信号Ｓｉｎ’からレベル－０のビット列の値を軟判定することにより復元する。軟判定部４１ｘは、入力信号Ｓｉｎ’が示すシンボルからビット列の値「０」，「１」の確からしさを判定する。軟判定部４１ｘは、レベル－０のビット列の値をＳＤ－ＦＥＣ復号部４２ｘに出力する。
【0080】
ＳＤ－ＦＥＣ復号部４２ｘは、ＳＤ－ＦＥＣパリティに基づきレベル－０のビット列の値を訂正する。つまり、ＳＤ－ＦＥＣ復号部４２ｘは、ＳＤ－ＦＥＣパリティを用いて復号化を行う。ＳＤ－ＦＥＣ復号部４２ｘは、レベル－０のビット列をＨＤ－ＦＥＣ復号部４５ｘに出力する。
【0081】
また、硬判定部４３は、入力信号Ｓｉｎ’からレベル－１，２の各ビット列の値を硬判定することにより復元する。硬判定部４３は、入力信号Ｓｉｎ’が示すシンボルからビット列の値「０」，「１」を判定する。硬判定部４３は、レベル－１，２の各ビット列の値をＨＤ－ＦＥＣ復号部４５ｘに出力する。
【0082】
ＨＤ－ＦＥＣ復号部４５ｘは、ＨＤ－ＦＥＣパリティに基づきレベル－０～２の各ビット列の値を訂正する。つまり、ＨＤ－ＦＥＣ復号部４５ｘは、ＨＤ－ＦＥＣパリティを用いて復号化を行う。ＨＤ－ＦＥＣ復号部４５ｘはレベル－０～２の各ビット列をＰＳ逆変換部４９ｘに出力する。
【0083】
ＰＳ逆変換部４９ｘは、レベル－０～２の各ビット列に対しＰＳ変換部２９ｘとは逆の変換を行う。ＸＯＲ演算器４７ｘは、レベル－０のビット列の値をレベル－２のビット列の値とＸＯＲする。これにより、レベル－０のビット列の値は、復号化回路１２１のＸＯＲ演算器２３ｘによりＸＯＲされる前の元のレベル－０のビット列の値となる。
【0084】
レベル－１のビット列はＩＤＭ処理部４８ａに入力され、レベル－０のビット列はＸＯＲ演算器４７ｘからＩＤＭ処理部４８ｂに入力される。レベル－０～２のビット列は出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力される。
【0085】
符号化回路１２０のＰＳ変換部２９ｘは、６４ＱＡＭのコンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－０，１の各ビット列の値を変換する。これにより、コンスタレーションの中心に近いほど、シンボル割り当ての確率が高くなる確率分布が形成される。
【0086】
また、シンボルマッピング部２７ｘは、ＢＩＣＭのシンボルマッピング部２７とは異なるシンボルマッピングを行う。
【0087】
【0088】
シンボルマッピング部２７ｘは、レベル－０～２の各ビット列をセットパーティショニング（Set-partitioning）によりシンボルにマッピングする。セットパーティショニングにおけるレベル－０，１の各ビット列の値の配列はグレイコードとは異なる。
【0089】
この配列によると、復号化回路１２１のＨＤ－ＦＥＣ復号部４５ｘが多段階復号（MSD: Multi-Stage Decoding）を行うことによりコンスタレーション内の各シンボル間のユークリッド距離をグレイコードの場合より長くすることができる。例えば、ＬＳＢであるレベル－０のビット列がＩ値＝１かつＱ値＝０として正しく復号化された場合、コンスタレーション内の実線の丸のシンボルのみが復号化対象のシンボルとして限定的に使用される。
【0090】
このため、ＳＤ－ＦＥＣをレベル－０のビット列だけに適用しているにもかかわらず、上位のレベル－１，２のビット列のエラーを低減して、誤り訂正能力の低下を抑制することができる。
【0091】
また、ＰＳ変換部２９ｘは、中心点Ｏに近いシンボルほど、シンボル割り当ての確率が高くなるように、ＸＯＲ演算器２３ｘによりレベル－０のビット列の値にレベル－２のビット列の値をＸＯＲする。
【0092】
【0093】
ＤＭ処理部２１ａ，２１ｂは、レベル－０，１の各ビット列の値を「０」より「１」が多くなるようにそれぞれ変換するため、レベル－０，１の各ビット列の値が両方とも「１」となる確率が高くなる（符号ｍ３参照）。ここで、セットパーティショニングでは、レベル－０のビット列のＩ値及びＱ値の配列が中心点Ｏを挟んで非対称である。このため、中心点Ｏを挟んだ一方の側において、ＸＯＲ前のシンボル割り当ての確率分布は、中心点Ｏに最も近いシンボルＰ３が、その外側のシンボルＰ４より低くなってしまう。
【0094】
しかし、セットパーティショニングの配列において、レベル－０のビット列の値は、中心点Ｏを挟んで対称なレベル－２のビット列の値とＸＯＲされることにより「０」となる確率が高くなる。このため、レベル－０，１の各ビット列の値がそれぞれ「０」及び「１」となる確率が高くなり（符号ｍ４参照）、ＸＯＲ後のシンボル割り当ての確率分布は、中心点Ｏに最も近いシンボルＰ３が、その外側のシンボルＰ４より高くなる。
【0095】
また、レベル－２のビット列の値は、ＨＤ－ＦＥＣ生成部２４ｘにより生成されたＨＤ－ＦＥＣパリティである。ＨＤ－ＦＥＣパリティのマーク率は５０（％）近くに維持されるため、第１～第４象限がほぼ同一の確率で選択される。
【0096】
【0097】
しかし、ＭＬＣを用いる場合、レベル－０のビット列のみに、ＤＭ処理できないＳＤ－ＦＥＣパリティ（符号９１１参照）が挿入されるため、ＢＩＣＭを用いる場合と比べると、ＰＳによるノイズ耐力向上の効果が低下するおそれがある。また、レベル－１のビット列には、ＤＭ処理されないＨＤ－ＦＥＣパリティ（符号９１０参照）が挿入されるため、やはりＰＳによるノイズ耐力向上の効果が低下するおそれがある。
【0098】
これに対し、以下の例のように、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティがＤＭ処理対象外のレベル－２のビット列に挿入されれば、ノイズ耐力向上の効果の低下が抑制される。
【0099】
【0100】
符号化回路１２０は、ＰＳ変換部２９ｘ、ＨＤ－ＦＥＣ生成部２４ｘ’、ＳＤ－ＦＥＣ生成部２５ｘ’、及びシンボルマッピング部２７ｘを有する。ＰＳ変換部２９ｘは、ＤＭ処理部２１ａ，２１ｂ及びＸＯＲ演算器２３ｘを有する。なお、本例では多値変調方式として６４ＱＡＭを挙げるが、これに限定されない。
【0101】
符号９２は、シンボルマッピング部２７ｘに入力されるフレーム内の各ビット列の内容を示す。レベル－０のビット列には、ＤＭ処理済みのデータ＃０、ＳＤ－ＦＥＣパリティ、及びＨＤ－ＦＥＣパリティが含まれる。レベル－１のビット列には、ＤＭ処理済みのデータ＃１が含まれ、レベル－２のビット列には、ＤＭ処理済みのデータ＃２が含まれる。なお、レベル－２のビット列において、データ＃２が含まれる期間を期間Ｔｐとし、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティが含まれる期間を期間Ｔｑとする。
【0102】
上記のフレームフォーマットが形成されるように、ＨＤ－ＦＥＣ生成部２４ｘ’は、ＨＤ－ＦＥＣ生成部２４ｘと同様にＨＤ－ＦＥＣパリティを生成するが、ＨＤ－ＦＥＣ生成部２４ｘとは異なるレベル－２のビット列に挿入する。また、ＳＤ－ＦＥＣ生成部２５ｘ’は、ＳＤ－ＦＥＣ生成部２５ｘと同様にＳＤ－ＦＥＣパリティを生成するが、ＳＤ－ＦＥＣ生成部２５ｘとは異なり、レベル－２のビット列内のデータ＃２からＳＤ－ＦＥＣパリティを生成してレベル－２のビット列に挿入する。
【0103】
期間Ｔｑ内のＳＤ－ＦＥＣパリティの値は、符号９１２で示されるデータ＃０の全体に対する演算処理により決定されるビット列である。このため、期間Ｔｑの開始時間においてＳＤ－ＦＥＣパリティの値は未決定である。
【0104】
また、期間Ｔｑ内のＨＤ－ＦＥＣパリティの値は、符号９１３で示されるデータ＃０，＃１の全体に対する演算処理により決定されるビット列である。このため、期間Ｔｑの開始時間においてＳＤ－ＦＥＣパリティの値は未決定である。
【0105】
したがって、期間ＴｑにおいてＸＯＲ演算が正しく実行されない。ＸＯＲ演算の目的は、図７に示されるようにＸＯＲ前後でシンボル割り当ての確率分布を変更することである。このため、ＸＯＲ演算が正常に行われない場合、正常な確率分布が得られなくなり、ＰＳによるノイズ耐力向上の効果が低下するおそれがある。
【0106】
（実施例）
そこで、本例の符号化回路１２０は、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを遅延させて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティをＸＯＲ演算に用いる。ＨＤ－ＦＥＣパリティは、フレーム内のレベル－０～２のデータ＃０～＃２から生成されて後続のフレーム内のレベル－２のビット列に挿入される。ＳＤ－ＦＥＣパリティは、フレームの周期を分ける各期間のレベル－０のデータ＃０から生成されて後続の期間のレベル－２のビット列に挿入される。
そこで、本例の符号化回路１２０は、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを遅延させて、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティをＸＯＲ演算に用いる。ＨＤ－ＦＥＣパリティは、フレーム内のレベル－０～２のデータ＃０～＃２から生成されて後続のフレーム内のレベル－２のビット列に挿入される。ＳＤ－ＦＥＣパリティは、フレームの周期を分ける各期間のレベル－０のデータ＃０から生成されて後続の期間のレベル－２のビット列に挿入される。
【0107】
したがって、確定済みのビット列であるＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを用いてＸＯＲ演算が可能となるため、シンボル割り当ての確率分布が正常に形成される。
【0108】
（第１実施例）
図１２は、第１実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例では、多値変調方式として６４ＱＡＭが用いられた場合を挙げる。この場合、フレーム内にはレベル－０～２のビット列を有する。なお、レベル－２のビット列は第１ビット列の一例であり、レベル－０のビット列は第２ビット列の一例である。
図１２は、第１実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例では、多値変調方式として６４ＱＡＭが用いられた場合を挙げる。この場合、フレーム内にはレベル－０～２のビット列を有する。なお、レベル－２のビット列は第１ビット列の一例であり、レベル－０のビット列は第２ビット列の一例である。
【0109】
フレーム＃ｎ，＃（ｎ＋１）（ｎ：正の整数）の周期Ｔは、複数の期間Ｔａ，Ｔｂと最後尾の期間Ｔｃに分かれている。各フレーム＃ｎ，＃（ｎ＋１）において、期間Ｔｂ，Ｔａは繰り返し到来し、最後に期間Ｔｃが到来する。フレーム＃ｎ，＃（ｎ＋１）は、時系列において連続する２つのフレームの例である。フレーム＃ｎの後続のフレーム＃（ｎ＋１）はフレーム＃ｎと同じ構成を有するため、その説明は省略する。
【0110】
フレーム＃ｎのレベル－０のビット列には、ＤＭ処理対象のデータ＃１～＃５が含まれている。データ＃１～＃５は、それぞれ、一組の期間Ｔａ，ＴｂまたはＴｂ，Ｔｃにわたってビット列に含まれている。
【0111】
フレーム＃ｎのレベル－１のビット列には、期間Ｔａ～Ｔｃによらず、ＤＭ処理対象のデータ＃１０が含まれている。
【0112】
フレーム＃ｎのレベル－２のビット列には、ＤＭ処理対象外のデータ＃３０～＃３３、ＳＤ－ＦＥＣパリティ（ＳＤ－ＰＴＹ）＃０～＃４、及びＨＤ－ＦＥＣパリティ（ＨＤ－ＰＴＹ）＃０が含まれている。ＳＤ－ＦＥＣパリティ＃０～＃４は、それぞれ、期間Ｔｂ内のビット列に挿入され、データ＃３０～＃３３は、それぞれ、期間Ｔａ内のビット列に含まれている。また、ＨＤ－ＰＴＹ＃０は、最後尾の期間Ｔｃ内のビット列に挿入されている。
【0113】
ＳＤ－ＦＥＣパリティ＃１～＃４は、その直前の一組の期間Ｔａ，Ｔｂ内のデータ＃１～＃４から生成される。このため、ＳＤ－ＦＥＣパリティ＃１～＃４は、生成元のデータ＃１～＃４から一組の期間Ｔａ，Ｔｂだけ遅延してビット列に挿入される。
【0114】
また、ＳＤ－ＦＥＣパリティ＃０は、フレーム＃ｎの直前のフレーム＃（ｎ－１）（不図示）の最後尾のデータから生成される。また、期間Ｔｂ，Ｔｃ内のデータ＃５は、フレーム＃ｎの次のフレーム＃（ｎ＋１）の先頭のＳＤ－ＦＥＣパリティ＃５の生成元のデータである。このように、ＳＤ－ＦＥＣパリティ＃０～＃５は、その生成元のデータの期間Ｔａ，Ｔｂ（またはＴｂ，Ｔｃ）より後の期間Ｔａ，Ｔｂ（またはＴｂ，Ｔｃ）に挿入される。なお、期間Ｔａ，Ｔｂの組及び期間Ｔｂ，Ｔｃの組は、フレームの周期Ｔを分ける複数の期間の一例である。
【0115】
ＨＤ－ＦＥＣパリティ＃０は、その直前のフレーム＃（ｎ－１）の各ビット列に含まれるデータから生成される。また、フレーム＃ｎ内のデータ＃１～＃５，＃１０，＃３０～＃３３及びＳＤ－ＦＥＣパリティ＃０～＃４から、その次のフレーム＃（ｎ＋１）のＨＤ－ＦＥＣパリティ＃１が生成される。つまり、フレーム＃ｎ内のＨＤ－ＦＥＣパリティ＃０を除く領域Ｘは、その次のフレーム＃（ｎ＋１）のＨＤ－ＦＥＣパリティ＃１の生成元となる。このように、ＨＤ－ＦＥＣパリティ＃０，＃１は、その生成元のデータのフレーム＃（ｎ－１），＃ｎの後続のフレーム＃ｎ，＃（ｎ＋１）の期間Ｔｃに挿入される。
【0116】
本例のフレームフォーマットによると、ＳＤ－ＦＥＣパリティの生成元がレベル－０のビット列のみであるため、ＳＤ－ＦＥＣパリティの演算領域は、レベル－０のビット列と、ＳＤ－ＦＥＣパリティが挿入される期間Ｔｃのレベル－２のビット列とに限定される。このため、ＳＤ－ＦＥＣパリティの演算領域は、図３に示されたＢＩＣＭのフレームフォーマットの場合より狭くなることで消費電力が低減される。
【0117】
さらにフレーム＃ｎには複数のＳＤ－ＦＥＣパリティ＃０～＃４が含まれており、ＳＤ－ＦＥＣパリティ＃０～＃４の演算領域が複数の領域に分割されている。このため、連続した１つの演算領域からＳＤ－ＦＥＣパリティを生成する場合より消費電力が低減される。
【0118】
また、ＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティがＤＭ処理対象外のレベル－２のビット列に挿入されているため、図９に示されたＭＬＣの場合とは異なり、レベル－０，１のＤＭ処理対象のデータ量の減少が抑制される。
【0119】
このため、符号化回路１２０及び復号化回路１２１は、上記のフレームフォーマットに基づき符号化処理及び復号化処理をそれぞれ行うことにより、ノイズ耐力を低下させずに消費電力を低減することができる。以下に符号化回路１２０及び復号化回路１２１の各構成を説明する。
【0120】
図１３は、第１実施例の符号化回路１２０を示す構成図である。図１３において、図３と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の符号化方法は、以下に述べる符号化回路１２０の符号化処理である。以下に図１２及び図１３を参照して説明する。
【0121】
符号化回路１２０は、動作制御部２０、ＰＳ変換部２９ｙ、ＨＤ－ＦＥＣ生成部２４ｙ、ＳＤ－ＦＥＣ生成部２５ｙ、シンボルマッピング部２７ｙ、セレクタ（ＳＥＬ）２６ａ，２６ｂ、ＨＤ遅延生成部２８ａ、及びＳＤ遅延生成部２８ｂを有する。ＰＳ変換部２９ｙは、ＤＭ処理部２１ａ，２１ｂ、セレクタ（ＳＥＬ）２２、及びＸＯＲ演算器２３ｙを有する。
【0122】
動作制御部２０は、フレームの周期Ｔ内の期間Ｔａ～Ｔｃを切り替える。例えば動作制御部２０は、期間Ｔａ～Ｔｃに応じてセレクタ２２，２６ａ，２６ｂを制御する。
【0123】
図１３において、四角で囲った「Ｈ」はＨＤ－ＦＥＣパリティ（ＨＤパリティ）の出力と入力の接続関係を示し、四角で囲った「Ｓ」はＳＤ－ＦＥＣパリティ（ＳＤパリティ）の出力と入力の接続関係を示す。なお、上記の表記は、図１３以降の図面にも同様に用いられる。また、四角で囲った「Ｌ２」はレベル－２のビット列内のデータの出力と入力の接続関係を示す。
【0124】
また、セレクタ２２，２６ａ，２６ｂの入力信号に付された符号（Ｔａ，Ｔｂ，Ｔｃ）は、その入力信号が選択される期間Ｔａ，Ｔｂ，Ｔｃを示す。例えば、セレクタ２６ａは、入力信号として、期間ＴａではＨＤ－ＦＥＣパリティを選択し、期間ＴｂではＳＤ－ＦＥＣパリティを選択する。なお、上記の表記は、図１３以降の図面にも同様に用いられる。
【0125】
レベル－０～２の各ビット列はＰＳ変換部２９ｙに入力される。ＰＳ変換部２９ｙは、変換部の一例であり、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－２以外のレベル－０，１の各ビット列の値を変換する。レベル－２のビット列内のデータ＃３０～＃３３はセレクタ２２，２６ａに入力される。
【0126】
レベル－０，１のビット列はＤＭ処理部２１ａ，２１ｂにそれぞれ入力される。ＤＭ処理済みのレベル－１のビット列はＨＤ－ＦＥＣ生成部２４ｙに入力される。また、ＤＭ処理済みのレベル－０のビット列はＸＯＲ演算器２３ｙに入力される。
【0127】
ＸＯＲ演算器２３ｙは、ＤＭ処理部２１ｂから出力されたレベル－０のビット列と、セレクタ２２により選択されたデータとのＸＯＲ演算を行う。ＸＯＲ後のレベル－０のビット列はＨＤ－ＦＥＣ生成部２４ｙ及びＳＤ－ＦＥＣ生成部２５ｙに入力される。
【0128】
セレクタ２２には、レベル－２のビット列内のデータ＃３０～＃３３、ＳＤ－ＦＥＣパリティ、及びＨＤ－ＦＥＣパリティが入力される。セレクタ２２は、動作制御部２０が制御する期間Ｔａ～Ｔｃに応じてレベル－２のビット列内のデータ＃３０～＃３３、ＳＤ－ＦＥＣパリティ、及びＨＤ－ＦＥＣパリティの何れかを入力信号として選択する。
【0129】
セレクタ２２は、期間Ｔａではレベル－２のビット列内のデータ＃３０～＃３３を選択し、期間ＴｂではＳＤ－ＦＥＣパリティを選択し、期間ＴｃではＨＤ－ＦＥＣパリティを選択する。選択された入力信号はＸＯＲ演算器２３に入力される。このため、レベル－２のビット列内のＳＤ－ＦＥＣパリティ、ＨＤ－ＦＥＣパリティ、及びデータ＃３０～＃３３が期間Ｔａ～Ｔｃに応じてＸＯＲ演算に用いられる。
【0130】
ＳＤ－ＦＥＣ生成部２５ｙは、第２生成部の一例であり、期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃにおいて、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成する。ＳＤ－ＦＥＣ生成部２５ｙは、レベル－０の期間Ｔａ，Ｔｂ内のデータ＃１～＃４または期間Ｔｂ，Ｔｃ内のデータ＃５からＳＤ－ＦＥＣパリティを算出してＳＤ遅延生成部２８ｂに出力する。
【0131】
ＳＤ遅延生成部２８ｂは、第２挿入部の一例であり、ＳＤ－ＦＥＣパリティを遅延させて、ＳＤ－ＦＥＣパリティの生成元のレベル－０のビット列の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃのレベル－２のビット列に挿入する。ＳＤ遅延生成部２８ｂは、期間Ｔａ，Ｔｂまたは期間Ｔｂ，ＴｃごとにＳＤ－ＦＥＣ生成部２５ｙから入力されるＳＤ－ＦＥＣパリティを期間Ｔａ，Ｔｂの合計期間または期間Ｔｂ，Ｔｃの合計期間だけ遅延させてセレクタ２２，２６ａに出力する。なお、期間Ｔａ，Ｔｂの合計期間と期間Ｔｂ，Ｔｃの合計期間は同一であっても異なっていてもよい。
【0132】
セレクタ２６ａには、レベル－２のビット列内のデータ＃３０～＃３３及びＳＤ－ＦＥＣパリティが入力される。セレクタ２６ａは、動作制御部２０が制御する期間Ｔａ，Ｔｂに応じてレベル－２のビット列内のデータ＃３０～＃３３及びＳＤ－ＦＥＣパリティの何れかを入力信号として選択する。セレクタ２６ａは、期間Ｔａではレベル－２のビット列内のデータ＃３０～＃３３を選択してＨＤ－ＦＥＣ生成部２４ｙに出力し、期間ＴｂではＳＤ－ＦＥＣパリティを選択してＨＤ－ＦＥＣ生成部２４ｙに出力する。
【0133】
ＨＤ－ＦＥＣ生成部２４ｙは、第１生成部の一例であり、フレームごとにレベル－０～２の各ビット列からＨＤ－ＦＥＣパリティを生成する。レベル－２のビット列内には、データ＃３０～＃３３及びＳＤ－ＦＥＣパリティが交互に含まれるが、ＨＤ－ＦＥＣ生成部２４ｙは、セレクタ２６ａの切り替えによって、期間Ｔａではデータ＃３０～＃３３からＨＤ－ＦＥＣパリティを生成し、期間ＴｂではＳＤ－ＦＥＣパリティからＨＤ－ＦＥＣパリティを生成する。
【0134】
ＨＤ－ＦＥＣ生成部２４ｙは、フレームごとにレベル－０～２の各ビット列の値からＨＤ－ＦＥＣパリティを算出してＨＤ遅延生成部２８ａに出力する。なお、ＨＤ－ＦＥＣ生成部２４ｙは、期間Ｔｃ中、セレクタ２６ａからレベル－２のビット列の入力がなく、他のレベル－０，１の各ビット列からＨＤ－ＦＥＣパリティを生成する。
【0135】
ＨＤ遅延生成部２８ａは、第１挿入部の一例であり、ＨＤ－ＦＥＣパリティを遅延させて、ＨＤ－ＦＥＣパリティの生成元のビット列を含むフレームの後続のフレームのレベル－２のビット列に挿入する。ＨＤ遅延生成部２８ａは、ＨＤ－ＦＥＣパリティをフレームの周期Ｔ分だけ遅延させてセレクタ２２に出力する。
【0136】
ＨＤ－ＦＥＣ生成部２４ｙは、ＤＭ処理部２１ａ，２１ｂからそれぞれ入力されたレベル－０，１の各ビット列をそのままシンボルマッピング部２７ｙに出力する。また、ＨＤ－ＦＥＣ生成部２４ｙは、セレクタ２６ａから入力されたレベル－２のビット列内のデータ＃３０～＃３３またはＳＤ－ＦＥＣパリティをそのままセレクタ２６ｂに出力する。
【0137】
セレクタ２６ｂは、動作制御部２０の期間Ｔａ～Ｔｃの制御に従って入力信号を選択する。セレクタ２６ｂは、期間Ｔａ，Ｔｂではレベル－２のビット列内のデータ＃３０～＃３３またはＳＤ－ＦＥＣパリティを選択し、期間ＴｃではＨＤ－ＦＥＣパリティを選択する。セレクタ２６ｂは、選択した入力信号をレベル－２のビット列としてシンボルマッピング部２７ｙに出力する。
【0138】
シンボルマッピング部２７ｙは、割当部の一例であり、６４ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル－０～２の各ビット列の値に応じたシンボルをレベル－０～２のビット列に割り当てる。シンボルマッピング部２７ｙはセットパーティショニングによるシンボルマッピングを行う。シンボルマッピング部２７ｙは、レベル－０～２の各ビット列を出力信号Ｓｏｕｔとして出力する。
【0139】
また、セレクタ２２には、ＨＤ遅延生成部２８ａからＨＤ－ＦＥＣパリティが入力され、ＳＤ遅延生成部２８ｂからＳＤ－ＦＥＣパリティが入力される。このため、ＸＯＲ演算器２３ｙにおいて、遅延したＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが用いられる。
【0140】
これにより、ＰＳ変換部２９ｙは、後段のＨＤ－ＦＥＣ生成部２４ｙ及びＳＤ－ＦＥＣ生成部２５ｙによりそれぞれ確定されたＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを用いてレベル－０のビット列を変換することができる。したがって、シンボル割り当ての確率分布が正常に形成される。
【0141】
このように、シンボルマッピング部２７ｙは、６４ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル－０～２の各ビット列の値に応じたシンボルをレベル－０～２のビット列に割り当てる。ＰＳ変換部２９ｙは、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－２のビット列以外のレベル－０，１の各ビット列の値を変換する。
【0142】
ＨＤ－ＦＥＣ生成部２４ｙは、フレームごとにレベル－０～２の各ビット列からＨＤ－ＦＥＣパリティを生成する。ＨＤ遅延生成部２８ａは、ＨＤ－ＦＥＣパリティを遅延させて、ＨＤ－ＦＥＣパリティの生成元のビット列を含むフレームの後続のフレームのレベル－２のビット列に挿入する。
【0143】
ＳＤ－ＦＥＣ生成部２５ｙは、期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃにおいて、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成する。ＳＤ遅延生成部２８ｂは、ＳＤ－ＦＥＣパリティを遅延させて、ＳＤ－ＦＥＣパリティの生成元のレベル－０のビット列の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃのレベル－２のビット列に挿入する。
【0144】
また、ＰＳ変換部２９ｙは、レベル－０のビット列の値の変換に、遅延したＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを用いる。
【0145】
上記の構成によると、ＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが、ＰＳ変換部２９ｙによる変換対象外、つまりＤＭ処理対象外のレベル－２のビット列に挿入されるため、図９に示されたＭＬＣの場合とは異なり、レベル－０，１のＤＭ処理対象のデータ量の減少が抑制され、ノイズ耐力向上の効果の低下が抑制される。
【0146】
また、ＳＤ－ＦＥＣパリティは、レベル－０のビット列のみから生成されるため、ＳＤ－ＦＥＣパリティの演算領域が、図３に示されたＢＩＣＭの場合より狭くなり、消費電力が低減される。さらにＳＤ－ＦＥＣパリティは、フレームの周期Ｔを分ける期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃごとに生成されるため、フレーム全体から１つのＳＤ－ＦＥＣパリティを生成する場合より消費電力が低減される。
【0147】
また、ＨＤ－ＦＥＣパリティは遅延して後続のフレームに挿入され、ＳＤ－ＦＥＣパリティは遅延して、その生成元のビット列の期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃに挿入される。その遅延したＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティはレベル－０のビット列の値の変換に用いられるため、確定済みのＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティにより、シンボル割り当ての確率分布が正常に形成される。
【0148】
よって、本例の符号化回路１２０によると、ノイズ耐力を低下させずに消費電力を低減することができる。
【0149】
図１４は、第１実施例の復号化回路１２１を示す構成図である。図１４において、図４と共通する構成には同一の符号を付し、その説明は省略する。また、実施例の復号化方法は、以下に述べる復号化回路１２１の符号化処理である。以下に図１２及び図１４を参照して説明する。
【0150】
復号化回路１２１は、動作制御部４０、軟判定部４１ｙ、ＳＤ－ＦＥＣ復号部４２ｙ、硬判定部４３ｙ、セレクタ４４ａ、ＨＤ－ＦＥＣ復号部４５ｙ、ビット遅延生成部４６ａ、データ遅延生成部４６ｂ、ＨＤ遅延調整部４６ｃ、及びＰＳ逆変換部４９ｙを有する。ＰＳ逆変換部４９ｙは、セレクタ４４ｂ、パリティ遅延生成部４６ｄ、ＸＯＲ演算器４７ｙ、及びＩＤＭ処理部４８ａ，４８ｂを含む。
【0151】
動作制御部４０は、例えばフレームの同期情報に従って、期間Ｔａ～Ｔｃを硬判定部４３ｙ、軟判定部４１ｙ、及びセレクタ４４ａ，４４ｂに通知する。セレクタ４４ａ，４４ｂは、期間Ｔａ～Ｔｃの通知に従って入力信号を選択する。硬判定部４３ｙは、期間Ｔｂの通知に従ってレベル－２のビット列からＳＤ－ＦＥＣパリティを検出し、軟判定部４１ｙは、期間Ｔｃの通知に従ってレベル－２のビット列からＨＤ－ＦＥＣパリティを検出する。
【0152】
入力信号Ｓｉｎ’はアナログ－デジタル変換部１３から軟判定部４１ｙ及び硬判定部４３ｙに分かれて入力される。硬判定部４３ｙの前段には、入力信号Ｓｉｎ’を遅延させるデータ遅延生成部４６ｂが設けられている。
【0153】
軟判定部４１ｙは、第２判定部の一例であり、６４ＱＡＭのコンスタレーション内のシンボルが割り当てられたフレーム内のレベル－０のビット列の値をシンボルに基づき軟判定する。このとき、軟判定部４１ｙは、セットパーティショニングによるシンボルデマッピングを行う。軟判定部４１ｙは、軟判定の結果に基づき、期間Ｔａ内のレベル－２のビット列からＳＤ－ＦＥＣパリティを取り出してＳＤ－ＦＥＣ復号部４２ｙに出力する。
【0154】
また、軟判定部４１ｙは、軟判定の結果に基づきレベル－０のビット列内のデータ＃１～＃５をＳＤ－ＦＥＣ復号部４２ｙに出力する。ＳＤ－ＦＥＣ復号部４２ｙの前段には、レベル－０のビット列を遅延させるビット遅延生成部４６ａが設けられている。
【0155】
ビット遅延生成部４６ａは、第２遅延部の一例であり、レベル－０のビット列を期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃ分だけ遅延させる。このため、レベル－０のビット列は、符号化回路１２０において、期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃの合計期間分だけ遅延したＳＤ－ＦＥＣパリティと同期してＳＤ－ＦＥＣ復号部４２ｙに入力される。
【0156】
ＳＤ－ＦＥＣ復号部４２ｙは、第２訂正部の一例であり、期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃのレベル－２のビット列に挿入されたＳＤ－ＦＥＣに基づいて軟判定部４１ｙの軟判定の結果の誤りを訂正する。つまり、ＳＤ－ＦＥＣ復号部４２ｙは、ＳＤ－ＦＥＣパリティに基づきレベル－０のビット列を復号化する。
【0157】
ＳＤ－ＦＥＣ復号部４２ｙにＳＤ－ＦＥＣパリティが入力されるタイミングは、レベル－０のビット列がＳＤ－ＦＥＣ復号部４２に入力されるタイミングと同期している。このため、ＳＤ－ＦＥＣ復号部４２ｙは、レベル－０のビット列の値を、その期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔａ，ＴｃのＳＤ－ＦＥＣパリティにより訂正することができる。図１２の例の場合、レベル－０のビット列内のデータ＃１はＳＤ－ＦＥＣパリティ＃１により訂正され、レベル－０のビット列内のデータ＃２はＳＤ－ＦＥＣパリティ＃２により訂正される。
【0158】
レベル－０のビット列はＳＤ－ＦＥＣ復号部４２ｙから硬判定部４３ｙ及びＨＤ遅延調整部４６ｃに入力される。ＳＤ－ＦＥＣパリティはＳＤ－ＦＥＣ復号部４２ｙからセレクタ４４ａに入力される。
【0159】
また、硬判定部４３ｙは、第２判定部の一例であり、６４ＱＡＭのコンスタレーション内のシンボルが割り当てられたレベル－０～２のビット列のうち、レベル－１，２の各ビットの値をシンボルに基づき硬判定する。例えば硬判定部４３ｙは、ＳＤ－ＦＥＣ復号部４２ｙから入力されたレベル－０のビット列の硬判定に用いる。このとき、硬判定部４３ｙは、セットパーティショニングによるシンボルデマッピングを行う。レベル－２のビット列は硬判定部４３ｙからセレクタ４４ａに入力され、レベル－１のビット列は硬判定部４３ｙからＨＤ遅延調整部４６ｃに入力される。また、硬判定部４３ｙは、硬判定の結果に基づき、レベル－２のビット列からＨＤ－ＦＥＣパリティを取り出してＨＤ－ＦＥＣ復号部４５ｙ出力する。
【0160】
また、データ遅延生成部４６ｂは、硬判定部４３ｙに入力される各ビット列を遅延させる。データ遅延生成部４６ｂは、ビット遅延生成部４６ａと同じ時間だけ各ビット列を遅延させる。これにより、硬判定部４３ｙにレベル－１，２の各ビット列及びＨＤ－ＦＥＣパリティが入力されるタイミングと、ＳＤ－ＦＥＣ復号部４２ｙにビット列及びＳＤ－ＦＥＣパリティが入力されるタイミングとが揃う。
【0161】
セレクタ４４ａは、動作制御部２０の期間Ｔａ～Ｔｃの制御に従って、レベル－２のビット列内のデータ＃３０～＃３３とＳＤ－ＦＥＣパリティから期間Ｔａ～Ｔｃに応じた入力信号を選択する。セレクタ４４ａは、期間Ｔａではレベル－２のビット列内のデータ＃３０～＃３３をＨＤ遅延調整部４６ｃに出力し、期間ＴｂではＳＤ－ＦＥＣパリティをＨＤ遅延調整部４６ｃに出力する。
【0162】
ＨＤ遅延調整部４６ｃは、第１遅延部の一例であり、レベル－０～２の各ビット列をフレームの周期Ｔ分だけ遅延させてＨＤ－ＦＥＣ復号部４５ｙに出力する。
【0163】
ＨＤ－ＦＥＣ復号部４５ｙは、第１訂正部の一例であり、フレームごとにレベル－２のビット列に挿入されたＨＤ－ＦＥＣパリティに基づいて硬判定部４３ｙの硬判定の結果の誤りを訂正する。レベル－０～２の各ビット列はフレームの周期Ｔ分だけ遅延して入力されるため、ＨＤ－ＦＥＣ復号部４５ｙは、レベル－０～２の各ビット列を、その後続のフレームのレベル－２のビット列に挿入されたＨＤ－ＦＥＣパリティに基づいて訂正することができる。ＨＤ－ＦＥＣ復号部４５ｙは、レベル－０～２の各ビット列をＰＳ逆変換部４９ｙに出力する。
【0164】
ＰＳ逆変換部４９ｙは、逆変換部の一例であり、ＤＭ処理により変換されたレベル－０，１の各ビット列の値を逆変換する。ＨＤ－ＦＥＣパリティはパリティ遅延生成部４６ｄに入力され、レベル－１のビット列はＩＤＭ処理部４８ａに入力される。また、レベル－０のビット列はＸＯＲ演算器４７ｙに入力され、レベル－２のビット列はセレクタ４４ｂに入力される。
【0165】
パリティ遅延生成部４６ｄは、ＨＤ－ＦＥＣパリティをフレームの周期Ｔ内の期間Ｔｃに合わせて遅延させてセレクタ４４ｂに出力する。
【0166】
セレクタ４４ｂは、動作制御部４０の期間Ｔａ～Ｔｃの制御に従って、レベル－２のビット列とＨＤ－ＦＥＣパリティから入力信号を選択する。セレクタ４４ｂは、期間Ｔａ，Ｔｂではレベル－２のビット列を選択してＸＯＲ演算器４７ｙに出力し、期間Ｔｃでは遅延したＨＤ－ＦＥＣパリティを選択してＸＯＲ演算器４７ｙに出力する。
【0167】
ＸＯＲ演算器４７ｙは、レベル－０のビット列に、セレクタ４４ｂからのレベル－２のビット列またはＨＤ－ＦＥＣパリティをＸＯＲ演算する。ＨＤ－ＦＥＣパリティは、期間Ｔｃに合わせて遅延してＸＯＲ演算器４７ｙに入力されるため、レベル－０のビット列は、符号化回路１２０のＸＯＲ演算器２３ｙによるＸＯＲ前の値に正常に変換される。ＸＯＲ後のレベル－０のビット列はＩＤＭ処理部４８ｂに入力される。
【0168】
レベル－２のビット列、及びＩＤＭ処理部４８ａ，４８ｂによりＩｎｖｅｒｓｅ－ＤＭ処理されたレベル－０，１の各ビット列は、例えばパラレル－シリアル変換により出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力される。
【0169】
このように、ＨＤ遅延調整部４６ｃは、レベル－１，２の各ビット列の硬判定の結果の誤りが、その後続のフレームのレベル－２のビット列に挿入されたＨＤ－ＦＥＣパリティに基づいて訂正されるように、レベル－０～２の各ビット列を遅延させる。このため、符号化回路１２０のＨＤ遅延生成部２８ａがＨＤ－ＦＥＣパリティに与えた遅延時間が解消する。
【0170】
また、ビット遅延生成部４６ａは、レベル－０のビット列の軟判定の結果の誤りが、レベル－０のビット列の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃのレベル－２のビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて訂正されるように、レベル－０のビット列を遅延させる。このため、符号化回路１２０のＳＤ遅延生成部２８ｂがＳＤ－ＦＥＣパリティに与えた遅延時間が解消する。
【0171】
したがって、復号化回路１２１は、符号化回路１２０により遅延したＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティに基づいてレベル－０～２の各ビット列の硬判定及び軟判定の誤りを訂正することができる。
【0172】
ＰＳ逆変換部４９ｙは、ビット遅延生成部４６ａ及びＨＤ遅延調整部４６ｃにより遅延したレベル－０のビット列の値の逆変換に、その後続のフレームのレベル－２のビット列に挿入されたＨＤ－ＦＥＣパリティ、及び、その期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃに挿入されたＳＤ－ＦＥＣパリティを用いる。
【0173】
このため、ＰＳ逆変換部４９ｙは、符号化回路１２０により遅延したＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを用いてレベル－０のビット列を正常に逆変換することができる。
【0174】
したがって、復号化回路１２１は、符号化回路１２０の符号化に対応してビット列を復号化することができ、ノイズ耐力を低下させずに消費電力を低減することができる。
【0175】
（第２実施例）
図１５は、第２実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例では、多値変調方式として２５６ＱＡＭが用いられた場合を挙げる。この場合、フレーム内にはレベル－０～３の各ビット列を有する。なお、図１５において、図１２と共通する構成には同一の符号を付し、その説明は省略する。
図１５は、第２実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例では、多値変調方式として２５６ＱＡＭが用いられた場合を挙げる。この場合、フレーム内にはレベル－０～３の各ビット列を有する。なお、図１５において、図１２と共通する構成には同一の符号を付し、その説明は省略する。
【0176】
フレーム＃ｎのレベル－１，２の各ビット列には、期間Ｔａ～Ｔｃによらず、ＤＭ処理対象のデータ＃１０，＃２０がそれぞれ含まれている。
【0177】
フレーム＃ｎのレベル－３のビット列には、ＤＭ処理対象外のデータ＃３０～＃３３、ＳＤ－ＦＥＣパリティ（ＳＤ－ＰＴＹ）＃０～＃４、及びＨＤ－ＦＥＣパリティ（ＨＤ－ＰＴＹ）＃０が含まれている。ＳＤ－ＦＥＣパリティ＃０～＃４は、それぞれ、期間Ｔｂ内のビット列に挿入され、データ＃３０～＃３３は、それぞれ、期間Ｔａ内のビット列に含まれている。また、ＨＤ－ＰＴＹ＃０は、最後尾の期間Ｔｃ内のビット列に挿入されている。
【0178】
本例のフレームフォーマットは、第１実施例のフレームフォーマットと比較すると、ＤＭ処理済みのデータ＃１２０を含むレベル－２のビット列が追加されているが、他のレベル－０，１，３の構成は同一である。このため、本例のフレームフォーマットによると、第１実施例のフレームフォーマットと同様の効果が得られる。
【0179】
このため、符号化回路１２０及び復号化回路１２１は、上記のフレームフォーマットに基づき符号化処理及び復号化処理をそれぞれ行うことにより、ノイズ耐力を低下させずに消費電力を低減することができる。以下に符号化回路１２０及び復号化回路１２１の各構成を説明する。
【0180】
【0181】
符号化回路１２０は、動作制御部７０、ＰＳ変換部７９、ＨＤ－ＦＥＣ生成部７４、ＳＤ－ＦＥＣ生成部７５、シンボルマッピング部７７、セレクタ（ＳＥＬ）７２ｂ，７２ｃ、ＨＤ遅延生成部７８ａ、及びＳＤ遅延生成部７８ｂを有する。ＰＳ変換部７９は、ＤＭ処理部７１ａ～７１ｃ、セレクタ（ＳＥＬ）７２ａ、及びＸＯＲ演算器７３ａ，７３ｂを有する。
【0182】
レベル－０～３の各ビット列はＰＳ変換部７９に入力される。ＰＳ変換部７９は、変換部の一例であり、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－３以外のレベル－０～２の各ビット列の値を変換する。レベル－３のビット列内のデータ＃３０～＃３３はセレクタ７２ａ，７２ｂに入力される。
【0183】
レベル－０～２のビット列はＤＭ処理部７１ａ～７１ｃにそれぞれ入力される。ＤＭ処理部７１ａ～７１ｃは、ＤＭ処理部２１ａ，２１ｂと同様にＤＭ処理を行う。ＤＭ処理済みのレベル－２のビット列はＨＤ－ＦＥＣ生成部７４に入力される。また、ＤＭ処理済みのレベル－０，１のビット列はＸＯＲ演算器７３ａ，７３ｂにそれぞれ入力される。
【0184】
ＸＯＲ演算器７３ａは、ＤＭ処理部２１ｂから出力されたレベル－１のビット列と、ＤＭ処理部７１ｃから出力されたレベル－０のビット列とのＸＯＲ演算を行う。ＸＯＲ後のレベル－１のビット列はＨＤ－ＦＥＣ生成部７４に入力される。
【0185】
ＸＯＲ演算器７３ｂは、ＤＭ処理部７１ｃから出力されたレベル－０のビット列と、セレクタ７２ａにより選択されたデータとのＸＯＲ演算を行う。ＸＯＲ後のレベル－０のビット列はＨＤ－ＦＥＣ生成部７４及びＳＤ－ＦＥＣ生成部７５に入力される。
【0186】
セレクタ７２ａには、レベル－３のビット列内のデータ＃３０～＃３３、ＳＤ－ＦＥＣパリティ、及びＨＤ－ＦＥＣパリティが入力される。セレクタ７２ａは、動作制御部７０が制御する期間Ｔａ～Ｔｃに応じてレベル－３のビット列、ＳＤ－ＦＥＣパリティ、及びＨＤ－ＦＥＣパリティの何れかを入力信号として選択する。
【0187】
セレクタ７２ａは、期間Ｔａではレベル－３のビット列を選択し、期間ＴｂではＳＤ－ＦＥＣパリティを選択し、期間ＴｃではＨＤ－ＦＥＣパリティを選択する。選択された入力信号はＸＯＲ演算器７３ｂに入力される。このため、レベル－３のビット列内のＳＤ－ＦＥＣパリティ、ＨＤ－ＦＥＣパリティ、及びデータ＃３０～＃３３が期間Ｔａ～Ｔｃに応じてＸＯＲ演算に用いられる。
【0188】
ＳＤ－ＦＥＣ生成部７５は、第２生成部の一例であり、期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃにおいて、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成する。ＳＤ－ＦＥＣ生成部７５は、レベル－０の期間Ｔａ，Ｔｂ内のデータ＃１～＃４または期間Ｔｂ，Ｔｃ内のデータ＃５からＳＤ－ＦＥＣパリティを算出してＳＤ遅延生成部７８ｂに出力する。
【0189】
ＳＤ遅延生成部７８ｂは、第２挿入部の一例であり、ＳＤ－ＦＥＣパリティを遅延させて、ＳＤ－ＦＥＣパリティの生成元のレベル－０のビット列の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃのレベル－２のビット列に挿入する。ＳＤ遅延生成部７８ｂは、期間Ｔａ，Ｔｂまたは期間Ｔｂ，ＴｃごとにＳＤ－ＦＥＣ生成部７５から入力されるＳＤ－ＦＥＣパリティを期間Ｔａ，Ｔｂの合計期間または期間Ｔｂ，Ｔｃの合計期間だけ遅延させてセレクタ７２ａ，７２ｂに出力する。
【0190】
セレクタ７２ｂには、レベル－３のビット列内のデータ＃３０～＃３３及びＳＤ－ＦＥＣパリティが入力される。セレクタ７２ｂは、動作制御部２０が制御する期間Ｔａ，Ｔｂに応じてレベル－３のビット列内のデータ＃３０～＃３３及びＳＤ－ＦＥＣパリティの何れかを入力信号として選択する。セレクタ７２ｂは、期間Ｔａではレベル－３のビット列内のデータ＃３０～＃３３を選択してＨＤ－ＦＥＣ生成部７４に出力し、期間ＴｂではＳＤ－ＦＥＣパリティを選択してＨＤ－ＦＥＣ生成部７４に出力する。
【0191】
ＨＤ－ＦＥＣ生成部７４は、第１生成部の一例であり、フレームごとにレベル－０～３の各ビット列からＨＤ－ＦＥＣパリティを生成する。レベル－３のビット列内には、データ＃３０～＃３３及びＳＤ－ＦＥＣパリティが交互に含まれるが、ＨＤ－ＦＥＣ生成部７４は、セレクタ７２ｂの切り替えによって、期間Ｔａではデータ＃３０～＃３３からＨＤ－ＦＥＣパリティを生成し、期間ＴｂではＳＤ－ＦＥＣパリティからＨＤ－ＦＥＣパリティを生成する。
【0192】
ＨＤ－ＦＥＣ生成部７４は、フレームごとにレベル－０～３の各ビット列の値からＨＤ－ＦＥＣパリティを算出してＨＤ遅延生成部７８ａに出力する。なお、ＨＤ－ＦＥＣ生成部７４は、期間Ｔｃ中、セレクタ７２ｂからレベル－３のビット列の入力がなく、他のレベル－０～２の各ビット列からＨＤ－ＦＥＣパリティを生成する。
【0193】
ＨＤ遅延生成部７８ａは、第１挿入部の一例であり、ＨＤ－ＦＥＣパリティを遅延させて、ＨＤ－ＦＥＣパリティの生成元のビット列を含むフレームの後続のフレームのレベル－２のビット列に挿入する。ＨＤ遅延生成部７８ａは、ＨＤ－ＦＥＣパリティをフレームの周期Ｔ分だけ遅延させてセレクタ７２ａ，７２ｃに出力する。
【0194】
ＨＤ－ＦＥＣ生成部７４は、ＤＭ処理部７１ａ～７１ｃからそれぞれ入力されたレベル－２，１，０の各ビット列をそのままシンボルマッピング部７７に出力する。また、ＨＤ－ＦＥＣ生成部７４は、セレクタ７２ｂから入力されたレベル－３のビット列内のデータ＃３０～＃３３またはＳＤ－ＦＥＣパリティをそのままセレクタ７２ｃに出力する。
【0195】
セレクタ７２ｃは、動作制御部７０の期間Ｔａ～Ｔｃの制御に従って入力信号を選択する。セレクタ２６ｂは、期間Ｔａ，Ｔｂではレベル－３のビット列内のデータ＃３０～＃３３またはＳＤ－ＦＥＣパリティを選択し、期間ＴｃではＨＤ－ＦＥＣパリティを選択する。セレクタ７２ｃは、選択した入力信号をレベル－３のビット列としてシンボルマッピング部７７に出力する。
【0196】
シンボルマッピング部７７は、割当部の一例であり、２５６ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル－０～３の各ビット列の値に応じたシンボルをレベル－０～３のビット列に割り当てる。シンボルマッピング部７７はセットパーティショニングによるシンボルマッピングを行う。シンボルマッピング部７７は、レベル－０～３の各ビット列を出力信号Ｓｏｕｔとして出力する。
【0197】
また、セレクタ７２ａには、ＨＤ遅延生成部７８ａからＨＤ－ＦＥＣパリティが入力され、ＳＤ遅延生成部２８ｂからＳＤ－ＦＥＣパリティが入力される。このため、ＸＯＲ演算器７３ｂにおいて、遅延したＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが用いられる。
【0198】
これにより、ＰＳ変換部７９は、後段のＨＤ－ＦＥＣ生成部７４及びＳＤ－ＦＥＣ生成部７５によりそれぞれ確定されたＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを用いてレベル－０のビット列を変換することができる。したがって、シンボル割り当ての確率分布が正常に形成される。
【0199】
このように、シンボルマッピング部７７は、２５６ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル－０～３の各ビット列の値に応じたシンボルをレベル－０～３のビット列に割り当てる。ＰＳ変換部７９は、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－３のビット列以外のレベル－０～２の各ビット列の値を変換する。
【0200】
ＨＤ－ＦＥＣ生成部７４は、フレームごとにレベル－０～３の各ビット列からＨＤ－ＦＥＣパリティを生成する。ＨＤ遅延生成部７８ａは、ＨＤ－ＦＥＣパリティを遅延させて、ＨＤ－ＦＥＣパリティの生成元のビット列を含むフレームの後続のフレームのレベル－３のビット列に挿入する。
【0201】
ＳＤ－ＦＥＣ生成部７５は、期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃにおいて、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成する。ＳＤ遅延生成部７８ｂは、ＳＤ－ＦＥＣパリティを遅延させて、ＳＤ－ＦＥＣパリティの生成元のレベル－０のビット列の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃのレベル－２のビット列に挿入する。
【0202】
また、ＰＳ変換部７９は、レベル－０のビット列の値の変換に、遅延したＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを用いる。
【0203】
上記の構成は、第１実施例の構成と比較すると、ＤＭ処理済みのレベル－２のビット列が追加されたことによる差分があるが、他の部分は共通である。したがって、本例の符号化回路１２０によると、ノイズ耐力を低下させずに消費電力を低減することができる。
【0204】
【0205】
復号化回路１２１は、動作制御部８０、軟判定部８１、ＳＤ－ＦＥＣ復号部８２、硬判定部８３、セレクタ８４ａ、ＨＤ－ＦＥＣ復号部８５、ビット遅延生成部８６ａ、データ遅延生成部８６ｂ、ＨＤ遅延調整部８６ｃ、及びＰＳ逆変換部８９を有する。ＰＳ逆変換部８９は、セレクタ８４ｂ、パリティ遅延生成部８６ｄ、ＸＯＲ演算器８７ａ，８７ｂ、及びＩＤＭ処理部８８ａ～８８ｃを含む。
【0206】
動作制御部８０は、例えばフレームの同期情報に従って、期間Ｔａ～Ｔｃを硬判定部８３、軟判定部８１、及びセレクタ８４ａ，８４ｂに通知する。セレクタ８４ａ，８４ｂは、期間Ｔａ～Ｔｃの通知に従って入力信号を選択する。硬判定部８３は、期間Ｔｂの通知に従ってレベル－２のビット列からＳＤ－ＦＥＣパリティを検出し、軟判定部８１は、期間Ｔｃの通知に従ってレベル－２のビット列からＨＤ－ＦＥＣパリティを検出する。
【0207】
入力信号Ｓｉｎ’はアナログ－デジタル変換部１３から軟判定部８１及び硬判定部８３に分かれて入力される。硬判定部８３の前段には、入力信号Ｓｉｎ’を遅延させるデータ遅延生成部８６ｂが設けられている。
【0208】
軟判定部８１は、第２判定部の一例であり、２５６ＱＡＭのコンスタレーション内のシンボルが割り当てられたフレーム内のレベル－０のビット列の値をシンボルに基づき軟判定する。このとき、軟判定部８１は、セットパーティショニングによるシンボルデマッピングを行う。軟判定部８１は、軟判定の結果に基づき、期間Ｔａ内のレベル－２のビット列からＳＤ－ＦＥＣパリティを取り出してＳＤ－ＦＥＣ復号部８２に出力する。
【0209】
また、軟判定部８１は、軟判定の結果に基づきレベル－０のビット列内のデータ＃１～＃５をＳＤ－ＦＥＣ復号部８２に出力する。ＳＤ－ＦＥＣ復号部８２の前段には、レベル－０のビット列を遅延させるビット遅延生成部８６ａが設けられている。
【0210】
ビット遅延生成部８６ａは、第２遅延部の一例であり、レベル－０のビット列を期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃ分だけ遅延させる。このため、レベル－０のビット列は、符号化回路１２０において、期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃの合計期間分だけ遅延したＳＤ－ＦＥＣパリティと同期してＳＤ－ＦＥＣ復号部８２に入力される。
【0211】
ＳＤ－ＦＥＣ復号部８２は、第２訂正部の一例であり、期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃのレベル－２のビット列に挿入されたＳＤ－ＦＥＣに基づいて軟判定部８１の軟判定の結果の誤りを訂正する。つまり、ＳＤ－ＦＥＣ復号部８２は、ＳＤ－ＦＥＣパリティに基づきレベル－０のビット列を復号化する。
【0212】
ＳＤ－ＦＥＣ復号部８２にＳＤ－ＦＥＣパリティが入力されるタイミングは、レベル－０のビット列がＳＤ－ＦＥＣ復号部８２に入力されるタイミングと同期している。このため、ＳＤ－ＦＥＣ復号部８２は、レベル－０のビット列の値を、その期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔａ，ＴｃのＳＤ－ＦＥＣパリティにより訂正することができる。図１５の例の場合、レベル－０のビット列内のデータ＃１はＳＤ－ＦＥＣパリティ＃１により訂正され、レベル－０のビット列内のデータ＃２はＳＤ－ＦＥＣパリティ＃２により訂正される。
【0213】
レベル－０のビット列はＳＤ－ＦＥＣ復号部８２から硬判定部４３及びＨＤ遅延調整部８６ｃに入力される。ＳＤ－ＦＥＣパリティはＳＤ－ＦＥＣ復号部８２からセレクタ８４ａに入力される。
【0214】
また、硬判定部８３は、第２判定部の一例であり、２５６ＱＡＭのコンスタレーション内のシンボルが割り当てられたレベル－０～３のビット列のうち、レベル－１～３の各ビットの値をシンボルに基づき硬判定する。例えば硬判定部８３は、ＳＤ－ＦＥＣ復号部８２から入力されたレベル－０のビット列の硬判定に用いる。このとき、硬判定部８３は、セットパーティショニングによるシンボルデマッピングを行う。レベル－３のビット列は硬判定部８３からセレクタ８４ａに入力され、レベル－１，２のビット列は硬判定部８３からＨＤ遅延調整部８６ｃに入力される。また、硬判定部８３は、硬判定の結果に基づき、レベル－３のビット列からＨＤ－ＦＥＣパリティを取り出してＨＤ－ＦＥＣ復号部８５に出力する。
【0215】
また、データ遅延生成部８６ｂは、硬判定部８３に入力される各ビット列を遅延させる。データ遅延生成部８６ｂは、ビット遅延生成部８６ａと同じ時間だけ各ビット列を遅延させる。これにより、硬判定部８３にレベル－１，２の各ビット列及びＨＤ－ＦＥＣパリティが入力されるタイミングと、ＳＤ－ＦＥＣ復号部８２にビット列及びＳＤ－ＦＥＣパリティが入力されるタイミングとが揃う。
【0216】
セレクタ８４ａは、動作制御部８０の期間Ｔａ～Ｔｃの制御に従って、レベル－３のビット列内のデータ＃３０～＃３３とＳＤ－ＦＥＣパリティから入力信号を選択する。セレクタ８４ａは、期間Ｔａではレベル－２のビット列内のデータ＃３０～＃３３をＨＤ遅延調整部８６ｃに出力し、期間ＴｂではＳＤ－ＦＥＣパリティをＨＤ遅延調整部８６ｃに出力する。
【0217】
ＨＤ遅延調整部８６ｃは、第１遅延部の一例であり、レベル－０～３の各ビット列をフレームの周期Ｔ分だけ遅延させてＨＤ－ＦＥＣ復号部８５に出力する。
【0218】
ＨＤ－ＦＥＣ復号部８５は、第１訂正部の一例であり、フレームごとにレベル－３のビット列に挿入されたＨＤ－ＦＥＣパリティに基づいて硬判定部８３の硬判定の結果の誤りを訂正する。レベル－０～３の各ビット列はフレームの周期Ｔ分だけ遅延して入力されるため、ＨＤ－ＦＥＣ復号部８５は、レベル－０～３の各ビット列を、その後続のフレームのレベル－３のビット列に挿入されたＨＤ－ＦＥＣパリティに基づいて訂正することができる。ＨＤ－ＦＥＣ復号部８５は、レベル－０～３の各ビット列をＰＳ逆変換部８９に出力する。
【0219】
ＰＳ逆変換部８９は、逆変換部の一例であり、ＤＭ処理により変換されたレベル－０～２の各ビット列の値を逆変換する。ＨＤ－ＦＥＣパリティはパリティ遅延生成部８６ｄに入力され、レベル－２のビット列はＩＤＭ処理部８８ａ及びＸＯＲ演算器８７ａに入力される。また、レベル－１，０の各ビット列はＸＯＲ演算器８７ａ，８７ｂにそれぞれ入力され、レベル－３のビット列はセレクタ８４ｂに入力される。
【0220】
パリティ遅延生成部８６ｄは、ＨＤ－ＦＥＣパリティをフレームの周期Ｔ内の期間Ｔｃに合わせて遅延させてセレクタ８４ｂに出力する。
【0221】
セレクタ８４ｂは、動作制御部８０の期間Ｔａ～Ｔｃの制御に従って、レベル－３のビット列とＨＤ－ＦＥＣパリティから入力信号を選択する。セレクタ８４ｂは、期間Ｔａ，Ｔｂではレベル－３のビット列を選択してＸＯＲ演算器８７ｂに出力し、期間Ｔｃでは遅延したＨＤ－ＦＥＣパリティを選択してＸＯＲ演算器８７ｂに出力する。
【0222】
ＸＯＲ演算器８７ａは、レベル－１のビット列にレベル－２のビット列をＸＯＲ演算する。ＸＯＲ後のレベル－１のビット列はＩＤＭ処理部８８ｂに入力される。
【0223】
ＸＯＲ演算器８７ｂは、レベル－０のビット列に、セレクタ８４ｂからのレベル－３のビット列またはＨＤ－ＦＥＣパリティをＸＯＲ演算する。ＨＤ－ＦＥＣパリティは、期間Ｔｃに合わせて遅延してＸＯＲ演算器８７ｂに入力されるため、レベル－０のビット列は、符号化回路１２０のＸＯＲ演算器７３ｂによるＸＯＲ前の値に正常に変換される。ＸＯＲ後のレベル－０のビット列はＩＤＭ処理部８８ｃに入力される。
【0224】
レベル－３のビット列、及びＩＤＭ処理部８８ａ～８８ｃによりＩｎｖｅｒｓｅ－ＤＭ処理されたレベル－２，１，０の各ビット列は、例えばパラレル－シリアル変換により出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力される。
【0225】
このように、ＨＤ遅延調整部８６ｃは、レベル－１～３の各ビット列の硬判定の結果の誤りが、その後続のフレームのレベル－２のビット列に挿入されたＨＤ－ＦＥＣパリティに基づいて訂正されるように、レベル－０～３の各ビット列を遅延させる。このため、符号化回路１２０のＨＤ遅延生成部７８ａがＨＤ－ＦＥＣパリティに与えた遅延時間が解消する。
【0226】
また、ビット遅延生成部８６ａは、レベル－０のビット列の軟判定の結果の誤りが、レベル－０のビット列の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃのレベル－２のビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて訂正されるように、レベル－０のビット列を遅延させる。このため、符号化回路１２０のＳＤ遅延生成部７８ｂがＳＤ－ＦＥＣパリティに与えた遅延時間が解消する。
【0227】
したがって、復号化回路１２１は、符号化回路１２０により遅延したＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティに基づいてレベル－０～３の各ビット列の硬判定及び軟判定の誤りを訂正することができる。
【0228】
ＰＳ逆変換部８９は、ビット遅延生成部８６ａ及びＨＤ遅延調整部８６ｃにより遅延したレベル－０のビット列の値の逆変換に、その後続のフレームのレベル－３のビット列に挿入されたＨＤ－ＦＥＣパリティ、及び、その期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃに挿入されたＳＤ－ＦＥＣパリティを用いる。
【0229】
このため、ＰＳ逆変換部８９は、符号化回路１２０により遅延したＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを用いてレベル－０のビット列を正常に逆変換することができる。
【0230】
したがって、復号化回路１２１は、符号化回路１２０の符号化に対応してビット列を復号化することができ、ノイズ耐力を低下させずに消費電力を低減することができる。
【0231】
（第３実施例）
図１８は、第３実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例では、多値変調方式として１６ＱＡＭが用いられた場合を挙げる。この場合、フレーム内にはレベル－０，１の各ビット列を有する。なお、図１８において、図１２と共通する構成には同一の符号を付し、その説明は省略する。
図１８は、第３実施例の符号化回路１２０が出力する出力信号Ｓｏｕｔのフレームフォーマットを示す図である。本例では、多値変調方式として１６ＱＡＭが用いられた場合を挙げる。この場合、フレーム内にはレベル－０，１の各ビット列を有する。なお、図１８において、図１２と共通する構成には同一の符号を付し、その説明は省略する。
【0232】
フレーム＃ｎのレベル－１のビット列には、ＤＭ処理対象外のデータ＃３０～＃３３、ＳＤ－ＦＥＣパリティ（ＳＤ－ＰＴＹ）＃０～＃４、及びＨＤ－ＦＥＣパリティ（ＨＤ－ＰＴＹ）＃０が含まれている。ＳＤ－ＦＥＣパリティ＃０～＃４は、それぞれ、期間Ｔｂ内のビット列に挿入され、データ＃３０～＃３３は、それぞれ、期間Ｔａ内のビット列に含まれている。また、ＨＤ－ＰＴＹ＃０は、最後尾の期間Ｔｃ内のビット列に挿入されている。
【0233】
本例のフレームフォーマットは、第１実施例のフレームフォーマットと比較すると、ＤＭ処理済みのデータ＃１０を含むビット列が削除されているが、他のレベル－０，１の構成は同一である。このため、本例のフレームフォーマットによると、第１実施例のフレームフォーマットと同様の効果が得られる。
【0234】
【0235】
符号化回路１２０は、動作制御部５０、ＰＳ変換部５９、ＨＤ－ＦＥＣ生成部５４、ＳＤ－ＦＥＣ生成部５５、シンボルマッピング部５７、セレクタ（ＳＥＬ）５６ａ，５６ｂ、ＨＤ遅延生成部５８ａ、及びＳＤ遅延生成部５８ｂを有する。ＰＳ変換部５９は、ＤＭ処理部５１、セレクタ（ＳＥＬ）５２、及びＸＯＲ演算器５３を有する。
【0236】
レベル－０，１の各ビット列はＰＳ変換部５９に入力される。ＰＳ変換部５９は、変換部の一例であり、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－１以外のレベル－０のビット列の値を変換する。レベル－１のビット列内のデータ＃３０～＃３３はセレクタ５２，５６ａに入力される。
【0237】
レベル－０のビット列はＤＭ処理部５１に入力される。ＤＭ処理部５１は、ＤＭ処理部２１ａ，２１ｂと同様にＤＭ処理を行う。ＤＭ処理済みのレベル－０のビット列はＸＯＲ演算器５３に入力される。
【0238】
ＸＯＲ演算器５３は、ＤＭ処理部５１から出力されたレベル－０のビット列と、セレクタ５２により選択されたデータとのＸＯＲ演算を行う。ＸＯＲ後のレベル－０のビット列はＨＤ－ＦＥＣ生成部５４及びＳＤ－ＦＥＣ生成部５５に入力される。
【0239】
セレクタ５２には、レベル－１のビット列内のデータ＃３０～＃３３、ＳＤ－ＦＥＣパリティ、及びＨＤ－ＦＥＣパリティが入力される。セレクタ２２は、動作制御部５０が制御する期間Ｔａ～Ｔｃに応じてレベル－１のビット列内のデータ＃３０～＃３３、ＳＤ－ＦＥＣパリティ、及びＨＤ－ＦＥＣパリティの何れかを入力信号として選択する。
【0240】
セレクタ５２は、期間Ｔａではレベル－１のビット列内のデータ＃３０～＃３３を選択し、期間ＴｂではＳＤ－ＦＥＣパリティを選択し、期間ＴｃではＨＤ－ＦＥＣパリティを選択する。選択された入力信号はＸＯＲ演算器５３に入力される。このため、レベル－１のビット列内のＳＤ－ＦＥＣパリティ、ＨＤ－ＦＥＣパリティ、及びデータ＃３０～＃３３が期間Ｔａ～Ｔｃに応じてＸＯＲ演算に用いられる。
【0241】
ＳＤ－ＦＥＣ生成部５５は、第２生成部の一例であり、期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃにおいて、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成する。ＳＤ－ＦＥＣ生成部５５は、レベル－０の期間Ｔａ，Ｔｂ内のデータ＃１～＃４または期間Ｔｂ，Ｔｃ内のデータ＃５からＳＤ－ＦＥＣパリティを算出してＳＤ遅延生成部５８ｂに出力する。
【0242】
ＳＤ遅延生成部５８ｂは、第２挿入部の一例であり、ＳＤ－ＦＥＣパリティを遅延させて、ＳＤ－ＦＥＣパリティの生成元のレベル－０のビット列の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃのレベル－１のビット列に挿入する。ＳＤ遅延生成部５８ｂは、期間Ｔａ，Ｔｂまたは期間Ｔｂ，ＴｃごとにＳＤ－ＦＥＣ生成部５５から入力されるＳＤ－ＦＥＣパリティを期間Ｔａ，Ｔｂの合計期間または期間Ｔｂ，Ｔｃの合計期間だけ遅延させてセレクタ５２，５６ａに出力する。
【0243】
セレクタ５６ａには、レベル－１のビット列内のデータ＃３０～＃３３及びＳＤ－ＦＥＣパリティが入力される。セレクタ５６ａは、動作制御部５０が制御する期間Ｔａ，Ｔｂに応じてレベル－１のビット列内のデータ＃３０～＃３３及びＳＤ－ＦＥＣパリティの何れかを入力信号として選択する。セレクタ５６ａは、期間Ｔａではレベル－１のビット列内のデータ＃３０～＃３３を選択してＨＤ－ＦＥＣ生成部５４に出力し、期間ＴｂではＳＤ－ＦＥＣパリティを選択してＨＤ－ＦＥＣ生成部５４に出力する。
【0244】
ＨＤ－ＦＥＣ生成部５４は、第１生成部の一例であり、フレームごとにレベル－０，１の各ビット列からＨＤ－ＦＥＣパリティを生成する。レベル－１のビット列内には、データ＃３０～＃３３及びＳＤ－ＦＥＣパリティが交互に含まれるが、ＨＤ－ＦＥＣ生成部５４は、セレクタ５６ａの切り替えによって、期間Ｔａではデータ＃３０～＃３３からＨＤ－ＦＥＣパリティを生成し、期間ＴｂではＳＤ－ＦＥＣパリティからＨＤ－ＦＥＣパリティを生成する。
【0245】
ＨＤ－ＦＥＣ生成部５４は、フレームごとにレベル－０，１の各ビット列の値からＨＤ－ＦＥＣパリティを算出してＨＤ遅延生成部５８ａに出力する。なお、ＨＤ－ＦＥＣ生成部５４は、期間Ｔｃ中、セレクタ５６ａからレベル－１のビット列の入力がなく、他のレベル－０の各ビット列からＨＤ－ＦＥＣパリティを生成する。
【0246】
ＨＤ遅延生成部５８ａは、第１挿入部の一例であり、ＨＤ－ＦＥＣパリティを遅延させて、ＨＤ－ＦＥＣパリティの生成元のビット列を含むフレームの後続のフレームのレベル－１のビット列に挿入する。ＨＤ遅延生成部５８ａは、ＨＤ－ＦＥＣパリティをフレームの周期Ｔ分だけ遅延させてセレクタ５２，５６ｂに出力する。
【0247】
ＨＤ－ＦＥＣ生成部５４は、ＤＭ処理部５１から入力されたレベル－０のビット列をそのままシンボルマッピング部５７に出力する。また、ＨＤ－ＦＥＣ生成部５４は、セレクタ５６ａから入力されたレベル－１のビット列内のデータ＃３０～＃３３またはＳＤ－ＦＥＣパリティをそのままセレクタ５６ｂに出力する。
【0248】
セレクタ５６ｂは、動作制御部５０の期間Ｔａ～Ｔｃの制御に従って入力信号を選択する。セレクタ５６ｂは、期間Ｔａ，Ｔｂではレベル－１のビット列内のデータ＃３０～＃３３またはＳＤ－ＦＥＣパリティを選択し、期間ＴｃではＨＤ－ＦＥＣパリティを選択する。セレクタ５６ｂは、選択した入力信号をレベル－１のビット列としてシンボルマッピング部５７に出力する。
【0249】
シンボルマッピング部５７は、割当部の一例であり、１６ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル－０，１の各ビット列の値に応じたシンボルをレベル－０，１のビット列に割り当てる。シンボルマッピング部５７はセットパーティショニングによるシンボルマッピングを行う。シンボルマッピング部５７は、レベル－０，１の各ビット列を出力信号Ｓｏｕｔとして出力する。
【0250】
また、セレクタ５２には、ＨＤ遅延生成部５８ａからＨＤ－ＦＥＣパリティが入力され、ＳＤ遅延生成部５８ｂからＳＤ－ＦＥＣパリティが入力される。このため、ＸＯＲ演算器５３において、遅延したＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティが用いられる。
【0251】
これにより、ＰＳ変換部５９は、後段のＨＤ－ＦＥＣ生成部５４及びＳＤ－ＦＥＣ生成部５５によりそれぞれ確定されたＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを用いてレベル－０のビット列を変換することができる。したがって、シンボル割り当ての確率分布が正常に形成される。
【0252】
このように、シンボルマッピング部５７は、１６ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル－０，１の各ビット列の値に応じたシンボルをレベル－０，１のビット列に割り当てる。ＰＳ変換部５９は、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル－１のビット列以外のレベル－０のビット列の値を変換する。
【0253】
ＨＤ－ＦＥＣ生成部５４は、フレームごとにレベル－０，１の各ビット列からＨＤ－ＦＥＣパリティを生成する。ＨＤ遅延生成部５８ａは、ＨＤ－ＦＥＣパリティを遅延させて、ＨＤ－ＦＥＣパリティの生成元のビット列を含むフレームの後続のフレームのレベル－１のビット列に挿入する。
【0254】
ＳＤ－ＦＥＣ生成部５５は、期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃにおいて、レベル－０のビット列からＳＤ－ＦＥＣパリティを生成する。ＳＤ遅延生成部５８ｂは、ＳＤ－ＦＥＣパリティを遅延させて、ＳＤ－ＦＥＣパリティの生成元のレベル－０のビット列の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃのレベル－１のビット列に挿入する。
【0255】
また、ＰＳ変換部５９は、レベル－０のビット列の値の変換に、遅延したＳＤ－ＦＥＣパリティ及びＨＤ－ＦＥＣパリティを用いる。
【0256】
上記の構成は、第１実施例の構成と比較すると、ＤＭ処理済みのデータ＃１０のビット列が追加されたことによる差分があるが、他の部分は共通である。したがって、本例の符号化回路１２０によると、ノイズ耐力を低下させずに消費電力を低減することができる。
【0257】
【0258】
復号化回路１２１は、動作制御部６０、軟判定部６１、ＳＤ－ＦＥＣ復号部６２、硬判定部６３、セレクタ６４ａ、ＨＤ－ＦＥＣ復号部６５、ビット遅延生成部６６ａ、データ遅延生成部６６ｂ、ＨＤ遅延調整部６６ｃ、及びＰＳ逆変換部６９を有する。ＰＳ逆変換部６９は、セレクタ６４ｂ、パリティ遅延生成部６６ｄ、ＸＯＲ演算器６７、及びＩＤＭ処理部６８ａ，６８ｂを含む。
【0259】
動作制御部６０は、例えばフレームの同期情報に従って、期間Ｔａ～Ｔｃを硬判定部６３、軟判定部６１、及びセレクタ６４ａ，６４ｂに通知する。セレクタ６４ａ，６４ｂは、期間Ｔａ～Ｔｃの通知に従って入力信号を選択する。硬判定部６３は、期間Ｔｂの通知に従ってレベル－１のビット列からＳＤ－ＦＥＣパリティを検出し、軟判定部６１は、期間Ｔｃの通知に従ってレベル－１のビット列からＨＤ－ＦＥＣパリティを検出する。
【0260】
入力信号Ｓｉｎ’はアナログ－デジタル変換部１３から軟判定部６１及び硬判定部６３に分かれて入力される。硬判定部６３の前段には、入力信号Ｓｉｎ’を遅延させるデータ遅延生成部６６ｂが設けられている。
【0261】
軟判定部６１は、第２判定部の一例であり、１６ＱＡＭのコンスタレーション内のシンボルが割り当てられたフレーム内のレベル－０のビット列の値をシンボルに基づき軟判定する。このとき、軟判定部６１は、セットパーティショニングによるシンボルデマッピングを行う。軟判定部６１は、軟判定の結果に基づき、期間Ｔａ内のレベル－２のビット列からＳＤ－ＦＥＣパリティを取り出してＳＤ－ＦＥＣ復号部６２に出力する。
【0262】
また、軟判定部６１は、軟判定の結果に基づきレベル－０のビット列内のデータ＃１～＃５をＳＤ－ＦＥＣ復号部６２に出力する。ＳＤ－ＦＥＣ復号部６２の前段には、レベル－０のビット列を遅延させるビット遅延生成部６６ａが設けられている。
【0263】
ビット遅延生成部６６ａは、第２遅延部の一例であり、レベル－０のビット列を期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃ分だけ遅延させる。このため、レベル－０のビット列は、符号化回路１２０において、期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃの合計期間分だけ遅延したＳＤ－ＦＥＣパリティと同期してＳＤ－ＦＥＣ復号部６２に入力される。
【0264】
ＳＤ－ＦＥＣ復号部６２は、第２訂正部の一例であり、期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃのレベル－２のビット列に挿入されたＳＤ－ＦＥＣに基づいて軟判定部６１の軟判定の結果の誤りを訂正する。つまり、ＳＤ－ＦＥＣ復号部６２は、ＳＤ－ＦＥＣパリティに基づきレベル－０のビット列を復号化する。
【0265】
ＳＤ－ＦＥＣ復号部６２にＳＤ－ＦＥＣパリティが入力されるタイミングは、レベル－０のビット列がＳＤ－ＦＥＣ復号部６２に入力されるタイミングと同期している。このため、ＳＤ－ＦＥＣ復号部６２は、レベル－０のビット列の値を、その期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔａ，ＴｃのＳＤ－ＦＥＣパリティにより訂正することができる。図１８の例の場合、レベル－０のビット列内のデータ＃１はＳＤ－ＦＥＣパリティ＃１により訂正され、レベル－０のビット列内のデータ＃２はＳＤ－ＦＥＣパリティ＃２により訂正される。
【0266】
レベル－０のビット列はＳＤ－ＦＥＣ復号部６２から硬判定部４３及びＨＤ遅延調整部６６ｃに入力される。ＳＤ－ＦＥＣパリティはＳＤ－ＦＥＣ復号部６２からセレクタ６４ａに入力される。
【0267】
また、硬判定部６３は、第２判定部の一例であり、１６ＱＡＭのコンスタレーション内のシンボルが割り当てられたレベル－０～３のビット列のうち、レベル－１のビットの値をシンボルに基づき硬判定する。例えば硬判定部６３は、ＳＤ－ＦＥＣ復号部６２から入力されたレベル－０のビット列の硬判定に用いる。このとき、硬判定部６３は、セットパーティショニングによるシンボルデマッピングを行う。レベル－１のビット列は硬判定部６３からセレクタ６４ａに入力され、レベル－１のビット列は硬判定部６３からＨＤ遅延調整部６６ｃに入力される。また、硬判定部６３は、硬判定の結果に基づき、レベル－１のビット列からＨＤ－ＦＥＣパリティを取り出してＨＤ－ＦＥＣ復号部８５に出力する。
【0268】
また、データ遅延生成部６６ｂは、硬判定部６３に入力される各ビット列を遅延させる。データ遅延生成部６６ｂは、ビット遅延生成部６６ａと同じ時間だけ各ビット列を遅延させる。これにより、硬判定部６３にレベル－１のビット列及びＨＤ－ＦＥＣパリティが入力されるタイミングと、ＳＤ－ＦＥＣ復号部６２にビット列及びＳＤ－ＦＥＣパリティが入力されるタイミングとが揃う。
【0269】
セレクタ６４ａは、動作制御部６０の期間Ｔａ～Ｔｃの制御に従って、レベル－３のビット列内のデータ＃３０～＃３３とＳＤ－ＦＥＣパリティから入力信号を選択する。セレクタ６４ａは、期間Ｔａではレベル－２のビット列内のデータ＃３０～＃３３をＨＤ遅延調整部６６ｃに出力し、期間ＴｂではＳＤ－ＦＥＣパリティをＨＤ遅延調整部６６ｃに出力する。
【0270】
ＨＤ遅延調整部６６ｃは、第１遅延部の一例であり、レベル－０，１の各ビット列をフレームの周期Ｔ分だけ遅延させてＨＤ－ＦＥＣ復号部６５に出力する。
【0271】
ＨＤ－ＦＥＣ復号部６５は、第１訂正部の一例であり、フレームごとにレベル－１のビット列に挿入されたＨＤ－ＦＥＣパリティに基づいて硬判定部６３の硬判定の結果の誤りを訂正する。レベル－０，１の各ビット列はフレームの周期Ｔ分だけ遅延して入力されるため、ＨＤ－ＦＥＣ復号部６５は、レベル－０～３の各ビット列を、その後続のフレームのレベル－１のビット列に挿入されたＨＤ－ＦＥＣパリティに基づいて訂正することができる。ＨＤ－ＦＥＣ復号部６５は、レベル－０，１の各ビット列をＰＳ逆変換部６９に出力する。
【0272】
ＰＳ逆変換部６９は、逆変換部の一例であり、ＤＭ処理により変換されたレベル－０，１の各ビット列の値を逆変換する。ＨＤ－ＦＥＣパリティはパリティ遅延生成部６６ｄに入力され、レベル－１のビット列はＩＤＭ処理部６８ａ及びセレクタ６４ｂに入力される。また、レベル－０のビット列はＸＯＲ演算器６７に入力される。
【0273】
パリティ遅延生成部６６ｄは、ＨＤ－ＦＥＣパリティをフレームの周期Ｔ内の期間Ｔｃに合わせて遅延させてセレクタ６４ｂに出力する。
【0274】
セレクタ６４ｂは、動作制御部６０の期間Ｔａ～Ｔｃの制御に従って、レベル－１のビット列とＨＤ－ＦＥＣパリティから入力信号を選択する。セレクタ６４ｂは、期間Ｔａ，Ｔｂではレベル－１のビット列を選択してＸＯＲ演算器６７に出力し、期間Ｔｃでは遅延したＨＤ－ＦＥＣパリティを選択してＸＯＲ演算器６７に出力する。
【0275】
ＸＯＲ演算器６７は、レベル－０のビット列に、セレクタ６４ｂからのレベル－１のビット列またはＨＤ－ＦＥＣパリティをＸＯＲ演算する。ＨＤ－ＦＥＣパリティは、期間Ｔｃに合わせて遅延してＸＯＲ演算器６７に入力されるため、レベル－０のビット列は、符号化回路１２０のＸＯＲ演算器５３によるＸＯＲ前の値に正常に変換される。ＸＯＲ後のレベル－０のビット列はＩＤＭ処理部６８ｂに入力される。
【0276】
ＩＤＭ処理部６８ａ，６８ｂによりそれぞれＩｎｖｅｒｓｅ－ＤＭ処理されたレベル－１，０の各ビット列は、例えばパラレル－シリアル変換により出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力される。
【0277】
このように、ＨＤ遅延調整部６６ｃは、レベル－１のビット列の硬判定の結果の誤りが、その後続のフレームのレベル－１のビット列に挿入されたＨＤ－ＦＥＣパリティに基づいて訂正されるように、レベル－０，１の各ビット列を遅延させる。このため、符号化回路１２０のＨＤ遅延生成部５８ａがＨＤ－ＦＥＣパリティに与えた遅延時間が解消する。
【0278】
また、ビット遅延生成部６６ａは、レベル－０のビット列の軟判定の結果の誤りが、レベル－０のビット列の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔｂ，Ｔｃのレベル－１のビット列に挿入されたＳＤ－ＦＥＣパリティに基づいて訂正されるように、レベル－０のビット列を遅延させる。このため、符号化回路１２０のＳＤ遅延生成部５８ｂがＳＤ－ＦＥＣパリティに与えた遅延時間が解消する。
【0279】
したがって、復号化回路１２１は、符号化回路１２０により遅延したＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティに基づいてレベル－０，１の各ビット列の硬判定及び軟判定の誤りを訂正することができる。
【0280】
ＰＳ逆変換部６９は、ビット遅延生成部６６ａ及びＨＤ遅延調整部６６ｃにより遅延したレベル－０のビット列の値の逆変換に、その後続のフレームのレベル－１のビット列に挿入されたＨＤ－ＦＥＣパリティ、及び、その期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃに挿入されたＳＤ－ＦＥＣパリティを用いる。
【0281】
このため、ＰＳ逆変換部６９は、符号化回路１２０により遅延したＨＤ－ＦＥＣパリティ及びＳＤ－ＦＥＣパリティを用いてレベル－０のビット列を正常に逆変換することができる。
【0282】
したがって、復号化回路１２１は、符号化回路１２０の符号化に対応してビット列を復号化することができ、ノイズ耐力を低下させずに消費電力を低減することができる。
【0283】
第１～第３実施例の符号化回路１２０において、ＨＤ遅延生成部２８ａ，７８ａ，５８ａは、ＨＤ－ＦＥＣパリティを遅延させて、ＨＤ－ＦＥＣパリティの生成元のビット列を含むフレームの次のフレームの最上位のビット列に挿入する。
【0284】
このため、ＨＤ遅延生成部２８ａ，７８ａ，５８ａは、１フレーム分だけのＨＤ－ＦＥＣパリティを保持すればよく、例えばＨＤ－ＦＥＣパリティを記憶するメモリの容量を最少化することができる。なお、ＨＤ遅延生成部２８ａ，７８ａ，５８ａは、これに限定されず、ＨＤ－ＦＥＣパリティを後続のフレームの何れかに挿入すればよい。この場合、遅延させるフレーム数分のＨＤ－ＦＥＣパリティを記憶する容量が必要となる。
【0285】
また、第１～第３実施例の符号化回路１２０において、ＳＤ遅延生成部２８ｂ，７８ｂ，５８ｂは、ＳＤ－ＦＥＣパリティを遅延させて、ＳＤ－ＦＥＣパリティが生成された期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃの次の期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃの最上位のビット列に挿入する。
【0286】
このため、ＳＤ遅延生成部２８ｂ，７８ｂ，５８ｂは、期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃの合計期間分だけのＳＤ－ＦＥＣパリティを保持すればよく、例えばＳＤ－ＦＥＣパリティを記憶するメモリの容量を最少化することができる。なお、ＳＤ遅延生成部２８ｂ，７８ｂ，５８ｂは、これに限定されず、ＳＤ－ＦＥＣパリティの生成元のビット列の期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃより後の期間Ｔａ，Ｔｂまたは期間Ｔａ，Ｔｃのビット列に挿入すればよい。この場合、遅延させる期間分のＳＤ－ＦＥＣパリティを記憶する容量が必要となる。
【0287】
また、本実施例のトランスポンダ１ａ，１ｂ及び光伝送システムは、第１～第３実施例の符号化回路１２０及び復号化回路１２１を有する。このため、上記と同様の作用効果が得られる。なお、上述した符号化回路１２０及び復号化回路１２１は、例えばＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specified Integrated Circuit）などのハードウェアから構成された回路であってもよい。
【0288】
上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形して実施可能である。
【0289】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１） フレーム内の複数のビット列の硬判定結果の誤り訂正に用いられる第１の誤り訂正符号と、前記複数のビット列の軟判定結果の誤り訂正に用いられる第２の誤り訂正符号とを生成する符号化回路において、
多値変調方式のコンスタレーション内の複数のシンボルのうち、前記複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外のビット列の値を変換する変換部と、
前記フレームごとに前記複数のビット列から前記第１の誤り訂正符号を生成する第１生成部と、
前記フレームの周期を分ける複数の期間の各々において、前記複数のビット列のうち、第２ビット列から前記第２の誤り訂正符号を生成する第２生成部と、
前記第１の誤り訂正符号を遅延させて、前記フレームの後続のフレームの前記第１ビット列に挿入する第１挿入部と、
前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号の生成元の前記第２ビット列の期間より後の期間の前記第１ビット列に挿入する第２挿入部とを有し、
前記変換部は、前記第２ビット列の値の変換に、該遅延した前記第１の誤り訂正符号及び前記第２の誤り訂正符号を用いることを特徴とする符号化回路。
（付記２） 前記第１挿入部は、前記第１の誤り訂正符号を遅延させて、前記フレームの次のフレームの前記第１ビット列に挿入することを特徴とする付記１に記載の符号化回路。
（付記３） 前記第２挿入部は、前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号が生成された期間の次の期間の前記第１ビット列に挿入することを特徴とする付記１または２に記載の符号化回路。
（付記４） 多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列のうち、第１ビット列の値を前記シンボルの１つに基づき硬判定する第１判定部と、
前記フレームごとに前記第１ビット列に挿入された第１の誤り訂正符号に基づいて前記第１判定部の硬判定の結果の誤りを訂正する第１訂正部と、
前記複数のビット列のうち、第２ビット列の値を前記シンボルの１つに基づき軟判定する第２判定部と、
前記フレームを分ける複数の期間の各々の前記第１ビット列に挿入された第２の誤り訂正符号に基づいて前記第２判定部の軟判定の結果の誤りを訂正する第２訂正部と、
前記第１ビット列の硬判定の結果の誤りが、前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号に基づいて訂正されるように、前記複数のビット列を遅延させる第１遅延部と、
前記第２ビット列の軟判定の結果の誤りが、前記複数の期間のうち、前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号に基づいて訂正されるように、前記第２ビット列を遅延させる第２遅延部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第２ビット列の値を逆変換する逆変換部とを有し、
前記逆変換部は、前記第１遅延部及び前記第２遅延部により遅延した前記第２ビット列の値の逆変換に、前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号、及び、前記複数の期間のうち、前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号を用いることを特徴とする復号化回路。
（付記５） フレーム内の複数のビット列の硬判定結果の誤り訂正に用いられる第１の誤り訂正符号と、前記複数のビット列の軟判定結果の誤り訂正に用いられる第２の誤り訂正符号とを用いる符号化方法において、
多値変調方式のコンスタレーション内の複数のシンボルのうち、前記複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外のビット列の値を変換し、
前記フレームごとに前記複数のビット列から前記第１の誤り訂正符号を生成し、
前記フレームの周期を分ける複数の期間の各々において、前記複数のビット列のうち、第２ビット列から前記第２の誤り訂正符号を生成し、
前記第１の誤り訂正符号を遅延させて、前記フレームの後続のフレームの前記第１ビット列に挿入し、
前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号の生成元の前記第２ビット列の期間より後の期間の前記第１ビット列に挿入し、
前記第２ビット列の値の変換に、該遅延した前記第１の誤り訂正符号及び前記第２の誤り訂正符号を用いることを特徴とする符号化方法。
（付記６） 前記第１の誤り訂正符号を遅延させて、前記フレームの次のフレームの前記第１ビット列に挿入することを特徴とする付記５に記載の符号化方法。
（付記７） 前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号が生成された期間の次の期間の前記第１ビット列に挿入することを特徴とする付記５または６に記載の符号化方法。
（付記８） 多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列のうち、第１ビット列の値を前記シンボルの１つに基づき硬判定し、
前記フレームごとに前記第１ビット列に挿入された第１の誤り訂正符号に基づいて該硬判定の結果の誤りを訂正し、
前記複数のビット列のうち、第２ビット列の値を前記シンボルの１つに基づき軟判定し、
前記フレームを分ける複数の期間の各々の前記第１ビット列に挿入された第２の誤り訂正符号に基づいて該軟判定の結果の誤りを訂正し、
前記第１ビット列の硬判定の結果の誤りが、前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号に基づいて訂正されるように、前記複数のビット列を遅延させ、
前記第２ビット列の軟判定の結果の誤りが、前記複数の期間のうち、前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号に基づいて訂正されるように、前記第２ビット列を遅延させ、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第２ビット列の値を逆変換し、
遅延した前記第２ビット列の値の逆変換に、前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号、及び、前記複数の期間のうち、前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号を用いることを特徴とする復号化方法。
（付記９） 送信対象のフレームを復号化する付記１に記載の符号化回路と、
受信対象のフレームを復号化する付記４に記載の復号化回路と、
前記送信対象のフレームを光信号に変換して他の装置に送信し、他の装置から光信号を受信して前記受信対象のフレームに変換する変換回路とを有することを特徴とする伝送装置。
（付記１０） 光信号を送信する第１伝送装置と、
前記光信号を受信する第２伝送装置とを有し、
前記第１伝送装置は、
送信対象のフレームを復号化する付記１に記載の符号化回路と、
前記送信対象のフレームを前記光信号に変換する第１変換回路とを有し、
前記第２伝送装置は、
受信対象のフレームを復号化する付記４に記載の復号化回路と、
前記光信号を受信して前記受信対象のフレームに変換する第２変換回路とを有することを特徴とする光伝送システム。
（付記１） フレーム内の複数のビット列の硬判定結果の誤り訂正に用いられる第１の誤り訂正符号と、前記複数のビット列の軟判定結果の誤り訂正に用いられる第２の誤り訂正符号とを生成する符号化回路において、
多値変調方式のコンスタレーション内の複数のシンボルのうち、前記複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外のビット列の値を変換する変換部と、
前記フレームごとに前記複数のビット列から前記第１の誤り訂正符号を生成する第１生成部と、
前記フレームの周期を分ける複数の期間の各々において、前記複数のビット列のうち、第２ビット列から前記第２の誤り訂正符号を生成する第２生成部と、
前記第１の誤り訂正符号を遅延させて、前記フレームの後続のフレームの前記第１ビット列に挿入する第１挿入部と、
前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号の生成元の前記第２ビット列の期間より後の期間の前記第１ビット列に挿入する第２挿入部とを有し、
前記変換部は、前記第２ビット列の値の変換に、該遅延した前記第１の誤り訂正符号及び前記第２の誤り訂正符号を用いることを特徴とする符号化回路。
（付記２） 前記第１挿入部は、前記第１の誤り訂正符号を遅延させて、前記フレームの次のフレームの前記第１ビット列に挿入することを特徴とする付記１に記載の符号化回路。
（付記３） 前記第２挿入部は、前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号が生成された期間の次の期間の前記第１ビット列に挿入することを特徴とする付記１または２に記載の符号化回路。
（付記４） 多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列のうち、第１ビット列の値を前記シンボルの１つに基づき硬判定する第１判定部と、
前記フレームごとに前記第１ビット列に挿入された第１の誤り訂正符号に基づいて前記第１判定部の硬判定の結果の誤りを訂正する第１訂正部と、
前記複数のビット列のうち、第２ビット列の値を前記シンボルの１つに基づき軟判定する第２判定部と、
前記フレームを分ける複数の期間の各々の前記第１ビット列に挿入された第２の誤り訂正符号に基づいて前記第２判定部の軟判定の結果の誤りを訂正する第２訂正部と、
前記第１ビット列の硬判定の結果の誤りが、前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号に基づいて訂正されるように、前記複数のビット列を遅延させる第１遅延部と、
前記第２ビット列の軟判定の結果の誤りが、前記複数の期間のうち、前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号に基づいて訂正されるように、前記第２ビット列を遅延させる第２遅延部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第２ビット列の値を逆変換する逆変換部とを有し、
前記逆変換部は、前記第１遅延部及び前記第２遅延部により遅延した前記第２ビット列の値の逆変換に、前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号、及び、前記複数の期間のうち、前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号を用いることを特徴とする復号化回路。
（付記５） フレーム内の複数のビット列の硬判定結果の誤り訂正に用いられる第１の誤り訂正符号と、前記複数のビット列の軟判定結果の誤り訂正に用いられる第２の誤り訂正符号とを用いる符号化方法において、
多値変調方式のコンスタレーション内の複数のシンボルのうち、前記複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、第１ビット列以外のビット列の値を変換し、
前記フレームごとに前記複数のビット列から前記第１の誤り訂正符号を生成し、
前記フレームの周期を分ける複数の期間の各々において、前記複数のビット列のうち、第２ビット列から前記第２の誤り訂正符号を生成し、
前記第１の誤り訂正符号を遅延させて、前記フレームの後続のフレームの前記第１ビット列に挿入し、
前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号の生成元の前記第２ビット列の期間より後の期間の前記第１ビット列に挿入し、
前記第２ビット列の値の変換に、該遅延した前記第１の誤り訂正符号及び前記第２の誤り訂正符号を用いることを特徴とする符号化方法。
（付記６） 前記第１の誤り訂正符号を遅延させて、前記フレームの次のフレームの前記第１ビット列に挿入することを特徴とする付記５に記載の符号化方法。
（付記７） 前記第２の誤り訂正符号を遅延させて、前記複数の期間のうち、前記第２の誤り訂正符号が生成された期間の次の期間の前記第１ビット列に挿入することを特徴とする付記５または６に記載の符号化方法。
（付記８） 多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列のうち、第１ビット列の値を前記シンボルの１つに基づき硬判定し、
前記フレームごとに前記第１ビット列に挿入された第１の誤り訂正符号に基づいて該硬判定の結果の誤りを訂正し、
前記複数のビット列のうち、第２ビット列の値を前記シンボルの１つに基づき軟判定し、
前記フレームを分ける複数の期間の各々の前記第１ビット列に挿入された第２の誤り訂正符号に基づいて該軟判定の結果の誤りを訂正し、
前記第１ビット列の硬判定の結果の誤りが、前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号に基づいて訂正されるように、前記複数のビット列を遅延させ、
前記第２ビット列の軟判定の結果の誤りが、前記複数の期間のうち、前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号に基づいて訂正されるように、前記第２ビット列を遅延させ、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記第２ビット列の値を逆変換し、
遅延した前記第２ビット列の値の逆変換に、前記フレームの後続のフレームの前記第１ビット列に挿入された前記第１の誤り訂正符号、及び、前記複数の期間のうち、前記第２ビット列の期間より後の期間の前記第１ビット列に挿入された前記第２の誤り訂正符号を用いることを特徴とする復号化方法。
（付記９） 送信対象のフレームを復号化する付記１に記載の符号化回路と、
受信対象のフレームを復号化する付記４に記載の復号化回路と、
前記送信対象のフレームを光信号に変換して他の装置に送信し、他の装置から光信号を受信して前記受信対象のフレームに変換する変換回路とを有することを特徴とする伝送装置。
（付記１０） 光信号を送信する第１伝送装置と、
前記光信号を受信する第２伝送装置とを有し、
前記第１伝送装置は、
送信対象のフレームを復号化する付記１に記載の符号化回路と、
前記送信対象のフレームを前記光信号に変換する第１変換回路とを有し、
前記第２伝送装置は、
受信対象のフレームを復号化する付記４に記載の復号化回路と、
前記光信号を受信して前記受信対象のフレームに変換する第２変換回路とを有することを特徴とする光伝送システム。
【符号の説明】
【0290】
１ａ，１ｂ トランスポンダ
１４ ＡＣＯ
２０，４０，７０，８０，５０，６０ 動作制御部
２４，２４ｘ，２４ｘ’,２４ｙ，７４，５４ ＨＤ－ＦＥＣ生成部
２５，２５ｘ，２５ｘ’，２５ｙ，５５，７５ ＳＤ－ＦＥＣ生成部
２７，２７ｘ，２７ｙ，５７，７７ シンボルマッピング部
２８ａ，５８ａ，７８ａ ＨＤ遅延生成部
２８ｂ，５８ｂ，７８ｂ ＳＤ遅延生成部
２９，２９ｘ，２９ｙ，５９，７９ ＰＳ変換部
４１，４１ｘ，４１ｙ，６１，８１ 軟判定部
４２，４２ｘ，４２ｙ，６２，８２ ＳＤ－ＦＥＣ復号部
４５，４５ｘ，４５ｙ，６５，８５ ＨＤ－ＦＥＣ復号部
４３，４３ｙ，６３，８３ 硬判定部
４９，４９ｘ，４９ｙ，６９，８９ ＰＳ逆変換部
１２０ 符号化回路
１２１ 復号化回路
１４ ＡＣＯ
２０，４０，７０，８０，５０，６０ 動作制御部
２４，２４ｘ，２４ｘ’,２４ｙ，７４，５４ ＨＤ－ＦＥＣ生成部
２５，２５ｘ，２５ｘ’，２５ｙ，５５，７５ ＳＤ－ＦＥＣ生成部
２７，２７ｘ，２７ｙ，５７，７７ シンボルマッピング部
２８ａ，５８ａ，７８ａ ＨＤ遅延生成部
２８ｂ，５８ｂ，７８ｂ ＳＤ遅延生成部
２９，２９ｘ，２９ｙ，５９，７９ ＰＳ変換部
４１，４１ｘ，４１ｙ，６１，８１ 軟判定部
４２，４２ｘ，４２ｙ，６２，８２ ＳＤ－ＦＥＣ復号部
４５，４５ｘ，４５ｙ，６５，８５ ＨＤ－ＦＥＣ復号部
４３，４３ｙ，６３，８３ 硬判定部
４９，４９ｘ，４９ｙ，６９，８９ ＰＳ逆変換部
１２０ 符号化回路
１２１ 復号化回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】