▶ サムスン エレクトロニクス カンパニー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-21
(45)【発行日】2023-06-29
(54)【発明の名称】半導体パッケージ
(51)【国際特許分類】
H01L 23/12 20060101AFI20230622BHJP
H01L 23/00 20060101ALI20230622BHJP
H01L 23/28 20060101ALI20230622BHJP
【ＦＩ】
H01L23/12 501P
H01L23/00 A
H01L23/28 H
【請求項の数】
14
(21)【出願番号】P 2019072207
(22)【出願日】2019-04-04
(65)【公開番号】P2020057764
(43)【公開日】2020-04-09
【審査請求日】2022-02-09
(31)【優先権主張番号】10-2018-0117772
(32)【優先日】2018-10-02
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】503447036
【氏名又は名称】サムスン エレクトロニクス カンパニー リミテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100091214
【弁理士】
【氏名又は名称】大貫 進介
(72)【発明者】
【氏名】ベ、スン ハン
(72)【発明者】
【氏名】ハン、ピュン ファ
(72)【発明者】
【氏名】キム、ジュン スー
【審査官】豊島 洋介
(56)【参考文献】
【文献】米国特許出願公開第２０１５／０３４８９１２（ＵＳ，Ａ１）
【文献】特開２０１４－１４２７２９（ＪＰ，Ａ）
【文献】特開２０１７－０７６７９０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ２１／５４
Ｈ０１Ｌ２３／００－２３／０４
Ｈ０１Ｌ２３／０６－２３／３１
(57)【特許請求の範囲】
【請求項1】
互いに反対方向に位置する第１面及び第２面を有し、第１再配線層を含む連結構造体と、前記連結構造体の第１面上に配置され、前記第１再配線層に連結された接続パッドを有する半導体チップと、
前記連結構造体の第１面上に配置され、前記半導体チップを封止する封止材と、
前記第１再配線層に連結され、前記封止材の厚さ方向に延びる配線構造と、
前記封止材上に配置され、前記配線構造と連結される第２再配線層と、
前記封止材上に配置され、識別情報を示す複数の金属パターン、及び前記第２再配線層に連結された回路ラインを有するマークと、を含み、
前記複数の金属パターンはそれぞれ、２次元バーコードを構成する複数のピクセルで提供され、
前記マークは、前記複数のピクセルで囲まれた金属ラインをさらに含み、
前記金属ライン及び前記回路ラインは、前記複数のピクセルを囲む格子を構成する、半導体パッケージ。
【請求項2】
前記複数の金属パターンは、前記第２再配線層と同一の金属を含む、請求項１に記載の半導体パッケージ。
【請求項3】
前記回路ラインの幅は、前記金属パターンの幅の１０％以下である、請求項１または２に記載の半導体パッケージ。
【請求項4】
前記回路ラインは前記金属ラインと物理的に分離される、請求項１に記載の半導体パッケージ。
【請求項5】
前記第２再配線層を覆うように前記封止材の上面に配置され、透明樹脂からなるパッシベーション層をさらに含む、請求項１～４のいずれか一項に記載の半導体パッケージ。
【請求項6】
前記封止材は不透明又は半透明な樹脂を含む、請求項１～５のいずれか一項に記載の半導体パッケージ。
【請求項7】
前記封止材の上面に配置された絶縁層をさらに含み、前記マーク及び前記第２再配線層は前記絶縁層の上面に配置される、請求項１～６のいずれか一項に記載の半導体パッケージ。
【請求項8】
前記連結構造体の第１面に配置され、前記半導体チップが収容されたキャビティを有するフレームをさらに含み、前記配線構造は前記フレームを貫通する、請求項１～７のいずれか一項に記載の半導体パッケージ。
【請求項9】
前記封止材は前記フレームの上面を覆う延長領域を含み、前記封止材の延長領域を貫通し、前記第２再配線層と前記配線構造とを連結するビアをさらに含む、請求項８に記載の半導体パッケージ。
【請求項10】
前記配線構造は、前記封止材の上面及び下面を貫通する金属ポストを含む、請求項１～９のいずれか一項に記載の半導体パッケージ。
【請求項11】
互いに反対方向に位置する第１面及び第２面を有し、第１再配線層を含む第１連結構造体と、前記第１連結構造体の第１面に配置され、キャビティを有するフレームと、
前記第１再配線層に連結され、前記フレームの上面及び下面を貫通する配線構造と、
前記フレームのキャビティ内に位置するように前記第１連結構造体の第１面上に配置され、前記第１再配線層に連結された接続パッドを有する半導体チップと、
前記第１連結構造体の第１面上に配置され、前記半導体チップを封止する封止材と、
前記封止材上に配置され、前記配線構造に連結される第２再配線層を含む第２連結構造体と、
前記第２連結構造体において、前記第２再配線層と同一のレベルに配置され、金属からなるマークと、を含み、
前記マークは、２次元バーコードを構成するように配列された複数の金属パターンと、前記複数の金属パターンを囲む格子を構成する複数のラインパターンと、を含み、
前記複数のラインパターンのうち少なくとも一つのラインパターンは、前記第２再配線層に連結されて、前記第２再配線層のための回路ラインとして提供される、半導体パッケージ。
【請求項12】
前記第２連結構造体は、前記封止材上に配置された第１絶縁層と、前記第１絶縁層上に配置された下部再配線層と、前記下部再配線層上に配置された第２絶縁層と、前記下部再配線層と連結されるように前記第２絶縁層上に配置された上部再配線層と、を含み、前記マークは前記第２絶縁層上に配置される、請求項１１に記載の半導体パッケージ。
【請求項13】
前記第２絶縁層は透明な絶縁層を含み、前記第２連結構造体は、前記第１絶縁層上に配置され、前記マークの複数のラインパターンと重なるよう配列された複数の追加的なラインパターンをさらに含む、請求項１２に記載の半導体パッケージ。
【請求項14】
前記複数の追加的なラインパターンは、前記下部再配線層と連結されて、前記下部再配線層のための回路ラインとして提供される、請求項１３に記載の半導体パッケージ。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体パッケージに関するものである。
【背景技術】
【0002】
最近の半導体チップに関する技術開発の主なトレンドのうちの一つは、部品のサイズを縮小することである。これにより、パッケージの分野でも小型の半導体チップなどの需要が急増するにつれて、小型のサイズを有しながら、多数のピンを実現することが求められている。これに応えるために提案された半導体パッケージ技術のうちの一つがファン－アウトパッケージである。ファン－アウトパッケージは、接続端子を半導体チップが配置された領域外にも再配線して、小型のサイズを有しながらも、多数のピンを実現することを可能とする。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明を通じて解決しようとする技術的課題のうちの一つは、識別情報を示すマークを有する半導体パッケージを提供するものである。
【課題を解決するための手段】
【0004】
本発明の一実施形態は、互いに反対方向に位置する第１面及び第２面を有し、第１再配線層を含む連結構造体と、上記連結構造体の第１面上に配置され、上記第１再配線層に連結された接続パッドを有する半導体チップと、上記連結構造体の第１面上に配置され、上記半導体チップを封止する封止材と、上記第１再配線層に連結され、上記封止材の厚さ方向に延びる配線構造と、上記封止材上に配置され、上記配線構造と連結される第２再配線層と、上記封止材上に配置され、識別情報を示す複数の金属パターン、及び上記第２再配線層に連結された回路ラインを有するマークと、を含む半導体パッケージを提供する。
【0005】
本発明の他の実施形態は、互いに反対方向に位置する第１面及び第２面を有し、第１再配線層を含む第１連結構造体と、上記第１連結構造体の第１面に配置され、キャビティを有するフレームと、上記第１再配線層に連結され、上記フレームの上面及び下面を貫通する配線構造と、上記フレームのキャビティ内に位置するように上記連結構造体の第１面上に配置され、上記第１再配線層に連結された接続パッドを有する半導体チップと、上記連結構造体の第１面上に配置され、上記半導体チップを封止する封止材と、上記封止材上に配置され、上記配線構造に連結される第２再配線層を含む第２連結構造体と、上記第２連結構造体において、上記第２再配線層と同一のレベルに配置され、金属からなるマークと、を含み、上記マークは、２次元バーコードを構成するように配列された複数の金属パターンと、上記複数の金属パターンを囲む格子を構成する複数のラインパターンと、を含み、上記複数のラインパターンのうち少なくとも一つのラインパターンは、上記第２再配線層に連結され、上記第２再配線層のための回路ラインとして提供される半導体パッケージを提供する。
【0006】
バックサイド再配線層と同一のレベルの層に金属パターンで構成されたマークを提供するとともに、マークの形成領域を通過する薄い幅の回路ラインを非識別要素である再配線層の一部として提供することにより、バックサイド再配線層の設計自由度を十分に確保することができる方案が提供される。
【0007】
本発明の実施形態の多様でありながらも有益な長所及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程によってさらに容易に理解されることができる。
【図面の簡単な説明】
【0008】
【図1】電子機器システムの例を概略的に示すブロック図である。
【図2】電子機器の一例を概略的に示す斜視図である。
【図3】（ａ）及び（ｂ）はファン－イン半導体パッケージのパッケージング前後を概略的に示す断面図である。
【図4】ファン－イン半導体パッケージのパッケージング過程を概略的に示す断面図である。
【図5】ファン－イン半導体パッケージがインターポーザ基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
【図6】ファン－イン半導体パッケージがインターポーザ基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
【図7】ファン－アウト半導体パッケージの概略的な形態を示す断面図である。
【図8】ファン－アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示す断面図である。
【図9】本発明の一実施形態による半導体パッケージを概略的に示す断面図である。
【図12】本実施形態に採用可能な識別マークの一例（２次元バーコードパターン）を示す平面図である。
【図13】本実施形態に採用可能な識別マークの他の例（文字又は記号）を示す平面図である。
【図14a】本発明の一実施形態による半導体パッケージの製造方法を説明するための主な工程の断面図である。
【図14b】本発明の一実施形態による半導体パッケージの製造方法を説明するための主な工程の断面図である。
【図14c】本発明の一実施形態による半導体パッケージの製造方法を説明するための主な工程の断面図である。
【図14d】本発明の一実施形態による半導体パッケージの製造方法を説明するための主な工程の断面図である。
【図14e】本発明の一実施形態による半導体パッケージの製造方法を説明するための主な工程の断面図である。
【図14f】本発明の一実施形態による半導体パッケージの製造方法を説明するための主な工程の断面図である。
【図14g】本発明の一実施形態による半導体パッケージの製造方法を説明するための主な工程の断面図である。
【図14h】本発明の一実施形態による半導体パッケージの製造方法を説明するための主な工程の断面図である。
【図15】（ａ）～（ｄ）は本発明の一実施形態による識別マークの形成過程を説明するための主な工程の平面図である。
【図16】本発明の一実施形態による半導体パッケージを概略的に示す断面図である。
【図17】（ａ）～（ｇ）は本発明の一実施形態による識別マークの形成過程を説明するための主な工程の平面図である。
【図18】本発明の様々な実施形態による半導体パッケージを概略的に示す断面図である。
【図19】本発明の様々な実施形態による半導体パッケージを概略的に示す断面図である。
【発明を実施するための形態】
【0009】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
【0010】
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図１は電子機器システムの例を概略的に示すブロック図である。
【0011】
図１を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
【0012】
チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップと、アナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることは言うまでもない。また、これら部品１０２０が互いに組み合わされてもよいことは言うまでもない。
【0013】
ネットワーク関連部品１０３０としては、Ｗｉ－Ｆｉ（登録商標）（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線又は有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことは言うまでもない。
【0014】
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ－Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ－Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／又はネットワーク関連部品１０３０とともに互いに組み合わされてもよいことは言うまでもない。
【0015】
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、バッテリー１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることは言うまでもない。
【0016】
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。
【0017】
図２は電子機器の一例を概略的に示す斜視図である。
【0018】
図２を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／又は電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／又は電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部は、チップ関連部品であることができ、一例として、半導体パッケージ１００は、そのうちアプリケーションプロセッサであってもよいが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことは言うまでもない。
【0019】
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的又は化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的又は化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
【0020】
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールよりも著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま付着することは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
【0021】
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン－イン半導体パッケージ（Ｆａｎ－ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン－アウト半導体パッケージ（Ｆａｎ－ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。
【0022】
以下では、添付の図面を参照して、ファン－イン半導体パッケージとファン－アウト半導体パッケージについてより詳細に説明する。
【0023】
（ファン－イン半導体パッケージ）
図３（ａ）及び（ｂ）はファン－イン半導体パッケージのパッケージング前後を概略的に示す断面図であり、図４はファン－イン半導体パッケージのパッケージング過程を概略的に示す断面図である。
図３（ａ）及び（ｂ）はファン－イン半導体パッケージのパッケージング前後を概略的に示す断面図であり、図４はファン－イン半導体パッケージのパッケージング過程を概略的に示す断面図である。
【0024】
図３（ａ）及び（ｂ）ならびに図４を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜又は窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、回路幅の差が大きい電子機器のメインボードなどはもちろん、回路幅の差がメインボードよりは小さい中間レベルのプリント回路基板（ＰＣＢ）にも実装されにくい。
【0025】
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結構造体２２４０を形成する。連結構造体２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁材料で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結構造体２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結構造体２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン－イン半導体パッケージ２２００が製造される。
【0026】
このように、ファン－イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン－イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン－イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
【0027】
しかしながら、ファン－イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン－イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。
【0028】
図５はファン－イン半導体パッケージがインターポーザ基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。図６はファン－イン半導体パッケージがインターポーザ基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
【0029】
図５及び図６を参照すると、ファン－イン半導体パッケージ２２００においては、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線されて、最終的には、インターポーザ基板２３０１上にファン－イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装可能となる。この際、低融点金属又は合金ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側は封止材２２９０などで覆われることができる。又は、ファン－イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよい。その場合、インターポーザ基板２３０２内に内蔵された状態の半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子が、インターポーザ基板２３０２によりさらに再配線されるため、最終的に電子機器のメインボード２５００に実装可能となる。
【0030】
このように、ファン－イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、又はインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
【0031】
（ファン－アウト半導体パッケージ）
図７はファン－アウト半導体パッケージの概略的な形態を示す断面図である。
図７はファン－アウト半導体パッケージの概略的な形態を示す断面図である。
【0032】
図７を参照すると、ファン－アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結構造体２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結構造体２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には低融点金属又は合金ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１や接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結構造体２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
【0033】
本製造工程では、半導体チップ２１２０の外側に封止材２１３０を形成した後、連結構造体２１４０を形成することができる。この場合、連結構造体２１４０を形成する工程は、半導体チップ２１２０の接続パッド２１２２と連結されるビア及び再配線層を形成する工程から行われるため、ビア２１４３は、半導体チップに近いほど小さい幅を有するように形成されることができる（拡大領域参照）。
【0034】
このように、ファン－アウト半導体パッケージは、半導体チップ上に形成された連結構造体により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン－イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン－アウト半導体パッケージは、このように半導体チップ上に形成された連結構造体により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、上記のような別のインターポーザ基板を用いることなく、電子機器のメインボード上に半導体チップ２１２０を実装することができる。
【0035】
図８はファン－アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示す断面図である。
【0036】
図８を参照すると、ファン－アウト半導体パッケージ２１００は低融点金属又は合金ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン－アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン－アウト領域まで接続パッド２１２２を再配線できる連結構造体２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても、電子機器のメインボード２５００に実装されることができる。
【0037】
このように、ファン－アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装されることができるため、インターポーザ基板を用いるファン－イン半導体パッケージに比べて厚さがより小さいパッケージ寸法を実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、プリント回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
【0038】
一方、ファン－アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、これとはスケール、用途などが異なるパッケージ技術であって、ファン－イン半導体パッケージが内蔵されるインターポーザ基板などのプリント回路基板（ＰＣＢ）とは異なる概念である。
【0039】
【0040】
図９及び図１０を参照すると、本実施形態による半導体パッケージ１００は、互いに反対方向に位置する第１面１４０Ａ及び第２面１４０Ｂを有する連結構造体１４０と、上記連結構造体１４０の第１面１４０Ａ上に配置された半導体チップ１２０と、上記連結構造体１４０の第１面１４０Ａ上に配置され、上記半導体チップ１２０を封止する封止材１３０と、を含む。
【0041】
連結構造体１４０は、２層の第１再配線層１４２を含み、連結構造体１４０の第１面１４０Ａに配置された半導体チップ１２０の接続パッド１２２は、第１再配線層１４２に連結される。
【0042】
フレーム１１０は連結構造体１４０の第１面１４０Ａに配置され、上記フレームのキャビティ１１０Ｈ内には半導体チップ１２０が収容される。上記フレーム１１０は、３層の第１～第３配線層１１２ａ、１１２ｂ、１１２ｃと、これを連結する第１及び第２配線ビア１１３ａ、１１３ｂと、を含む配線構造を有する。上記フレーム１１０の配線構造は、上記連結構造体１４０の第１再配線層１４２と連結されることができる。
【0043】
連結構造体１４０の第２面１４０Ｂには第１パッシベーション層１６０が形成される。第１パッシベーション層１６０は、第１再配線層１４２の少なくとも一部をオープンさせる開口１６０ｈを有する。開口１６０ｈ上には、アンダーバンプ金属層１７０がそれぞれ配置されることができ、アンダーバンプ金属層１７０は、電気連結金属１８０とそれぞれ連結されることができる。
【0044】
封止材１３０は、キャビティ１１０Ｈ内に収容された半導体チップ１２０を封止し、絶縁層１３２とともにフレーム１１０の上面まで延びた延長領域を有する。封止材１３０及び絶縁層１３２の延長領域には最上側の配線層１１２ｃの少なくとも一部をオープンさせる開口１３０ｈが形成される。第２再配線層１５２（「バックサイド再配線層」とも呼ぶ）は絶縁層１３２上に形成される。上記第２再配線層１５２は、上記開口１３０ｈに形成された配線ビア１５３を介して最上側の配線層１１２ｃと連結されることができる。
【0045】
第２パッシベーション層１９０は、絶縁層１３２上に形成されるマークＭＰの視認性を確保するために、透明な樹脂層で形成されることができる。第２パッシベーション層１９０は、ＰＩＤのような透明な絶縁樹脂からなることができる。例えば、第２パッシベーション層１９０は、第２再配線層１５２の少なくとも一部をオープンさせる開口１９０ｈを有し、オープンされた一部の領域には、表面処理層１５２Ｐが形成されることができる。表面処理層１５２Ｐは、これに限定されるものではないが、例えば、電解金メッキ、無電解金メッキ、ＯＳＰ又は無電解スズメッキ、無電解銀メッキ、無電解ニッケルメッキ／置換金メッキ、ＤＩＧメッキ、ＨＡＳＬなどによって形成されることができる。
【0046】
かかる構造において、連結構造体１４０の第１再配線層１４２は、半導体チップ１２０の接続パッド１２２と連結され、上記配線構造を介して半導体パッケージ１００の上部（又はバックサイド）に位置する第２再配線層１５２にも連結されることができる。このように、半導体パッケージ１００の一面にバックサイド回路（例えば、第２再配線層１５２）をさらに形成することができるため、最近のプレミアム級スマートフォン製品の電気的特性を向上させるだけでなく、空間を効率的に活用することができる。
【0047】
図９及び図１１に示すように、本実施形態による半導体パッケージ１００は、封止材１３０上に形成され、識別情報を示すマークＭＰを含む。ここで、識別情報は、当該半導体パッケージの追跡可能性（ｔｒａｃｅｂｉｌｉｔｙ）を有する様々な情報、すなわち、工程ナンバー、製造業者、製造日、製品名、製品の種類、及びこれらの組み合わせを含むことができる。また、上記マークＭＰは、記号、数字、文字だけでなく、狭い領域に多くの情報が含まれる２次元バーコードを含むことができる。例えば、２次元バーコードは、データメトリックス（ｄａｔａ ｍａｔｒｉｘ）、ＱＲコード（登録商標）などの様々な種類で実現されることができる。
【0048】
本実施形態において、封止材１３０の上面に絶縁層１３２が形成されるため、上記マークＭＰは、第２再配線層１５２とともに絶縁層１３２上に形成されることができる。上記絶縁層１３２は、工程中に破損した封止材１３０の表面に配置されることで、第２再配線層１５２を形成するための適切な表面状態を提供することができる（図１４ｂ及び図１４ｃ参照）。
【0049】
マークＭＰは、識別情報を示すように形成された複数の金属パターン１５２Ｍと、第２再配線層１５２と連結される回路ライン１５２Ｌと、を含む。上記マークＭＰは、第２再配線層１５２と同一の金属を含むことができる。具体的には、上記マークＭＰは、同一の工程により、第２再配線層１５２とともに形成されることができる（図１４ｆ及び図１４ｇ参照）。
【0050】
金属パターン１５２Ｍは、マークＭＰの本質的機能である識別要素として用いられるのに対し、回路ライン１５２Ｌは、非識別要素、すなわち、識別情報に含まれていない要素として用いられることができる。回路ライン１５２Ｌは、マーク形成領域に位置するが、機能的な面では、逆に第２再配線層１５２の構成要素としてバックサイド回路の一部を構成することができる。具体的には、図１１及び図１２を参照して、本実施形態に採用されるマークＭＰについて詳細に説明する。
【0051】
【0052】
図１１及び図１２を参照すると、本実施形態に採用されたマークＭＰは、２次元バーコードを構成するように、複数のピクセルの形で提供される金属パターン１５２Ｍと、上記複数のピクセルの周囲に配置された金属ライン１５２Ｓと、を含むことができる。図１２に示すように、上記金属ライン１５２Ｓは、上記回路ライン１５２Ｌとともに上記複数のピクセルを囲む格子を構成することができる。
【0053】
第２再配線層１５２の配線ライン１５２ａ、１５２ｂは、マークＭＰを間に挟んでそれぞれ２つのライン１５２ａ１、１５２ａ２と１５２ｂ１、１５２ｂ２とに区分されているが、２次元バーコードであるマークＭＰの回路ライン１５２Ｌを介して連結されて、比較的短い経路で回路を実現することができる。このように、第２再配線層１５２が位置するレベル（すなわち、絶縁層１３２の上面）にマークＭＰを構成する場合には、第２再配線層１５２のための回路設計に大きい制約を伴うが、マークＭＰを、識別要素として有する金属パターン１５２Ｍと、第２再配線層の回路を構成する非識別要素である回路ライン１５２Ｌとで構成することにより、かかる制約を緩和させるとともに、設計自由度を高めることができる。また、回路ライン１５２Ｌを、マークＭＰを構成する複数の金属パターン１５２Ｍの間を通るように形成しても、回路ライン１５２Ｌの線幅を認識対象の金属パターン１５２Ｍの幅よりも小さく構成することにより、識別情報の読み取り過程でノイズとして作用しないように構成することができる。例えば、回路ライン１５２Ｌの線幅は、識別要素として用いられる金属パターン１５２Ｍの幅の１０％以下で設計されることができる。
【0054】
図１２の「Ｃ」のように、上記金属ライン１５２Ｓは、上記回路ライン１５２Ｌと物理的に分離されることができる。これに限定されるものではないが、上記回路ライン１５２Ｌは、所望の経路を正確に設定する必要があるため、回路を構成しない金属ライン１５２Ｓとは分離されて配列されることができる。
【0055】
このように、２次元バーコードの形のマークＭＰを構成する際に、２次元バーコードを構成するように配列された複数のピクセルの金属パターン１５２Ｍと、上記複数のピクセルの金属パターン１５２Ｍをそれぞれ囲む格子を構成する複数のラインパターン（回路ライン１５２Ｌ及び金属ライン１５２Ｓ）と、を含むように構成することができる。
【0056】
上記複数のラインパターンのうち少なくとも一つのラインパターンは、上記第２再配線層１５２に連結され、上記第２再配線層１５２の一部として作用する回路ライン１５２Ｌで提供されることができる。その結果、第２再配線層１５２と同一の層（すなわち、絶縁層１３２）上にマークＭＰを導入しても、必要な回路設計の自由度を維持することができる。
【0057】
本実施形態に採用された２次元バーコードであるマークＭＰを用いた識別過程は、マークＭＰに光を照射し、反射量の差に基づいてデジタル信号に変換することで、所望の識別情報を得ることができる。もちろん、マークＭＰが記号などで提供される場合には肉眼で識別情報を確認することができる。
【0058】
本実施形態に採用可能なマークＭＰは、２次元バーコードに限定されず、記号、数字、文字、及びその組み合わせで構成されることもできる。
【0059】
図１３を参照すると、マークＭＰは、一例として、識別情報（例えば、製造業者）を示すようにアルファベットで表現される金属パターン１５２Ｍと、アルファベットの間を通る回路ライン１５２Ｌと、を含む。回路ライン１５２Ｌは、第２再配線層１５２に連結され、その一部として作用することができ、マークの読み取り過程でノイズとして作用しないよう、非識別要素として用いられることができる。例えば、回路ライン１５２Ｌの線幅Ｗ２は、識別要素として用いられる金属パターン１５２Ｍの幅Ｗ１の１０％以下で設計されることができる。
【0060】
以下、本実施形態による半導体パッケージ１００に含まれるそれぞれの構成についてより詳細に説明する。
【0061】
フレーム１１０は、絶縁層１１１ａ、１１１ｂの具体的な材料に応じて、半導体パッケージ１００の剛性をより向上させることができ、封止材１３０の厚さ均一性の確保などの役割を果たすことができる。フレーム１１０は、絶縁層１１１ａ、１１１ｂを貫通するキャビティ１１０Ｈを有することができる。キャビティ１１０Ｈ内には半導体チップ１２０が配置され、いくつかの実施例では、受動部品（不図示）がともに配置されることもできる。キャビティ１１０Ｈは、壁面が半導体チップ１２０を囲む形を有することができるが、必ずしもこれに限定されるものではない。フレーム１１０は、絶縁層１１１ａ、１１１ｂの他にも、第１～第３配線層１１２ａ、１１２ｂ、１１２ｃと、第１及び第２配線ビア１１３ａ、１１３ｂと、を含むことができる。この際、第１～第３配線層１１２ａ、１１２ｂ、１１２ｃ及び第１及び第２配線ビア１１３ａ、１１３ｂは、パッケージ構造において垂直連結構造体としての機能を担うことができる。いくつかの実施例では、フレーム１１０に代替する他の形態として、金属ポストのような垂直連結構造体を有することができる（図１９参照）。
【0062】
フレーム１１０は、連結構造体１４０と接する第１絶縁層１１１ａと、連結構造体１４０と接し、第１絶縁層１１１ａに埋め込まれた第１配線層１１２ａと、第１絶縁層１１１ａの第１配線層１１２ａが埋め込まれた側の反対側上に配置された第２配線層１１２ｂと、第１絶縁層１１１ａの第１配線層１１２ａが埋め込まれた側の反対側の表面に配置され、第２配線層１１２ｂの少なくとも一部を覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂの第２配線層１１２ｂが埋め込まれた側の反対側の表面上に配置された第３配線層１１２ｃと、を含む。第１及び第２配線層１１２ａ、１１２ｂと第２及び第３配線層１１２ｂ、１１２ｃはそれぞれ、第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２配線ビア１１３ａ、１１３ｂを介して電気的に連結される。第１～第３配線層１１２ａ、１１２ｂ、１１２ｃは、連結構造体１４０の再配線層１４２を介して接続パッド１２２と電気的に連結される。本実施形態に採用されたフレーム１１０の配線構造は、３層の第１～第３配線層１１２ａ、１１２ｂ、１１２ｃと、これを連結する第１及び第２配線ビア１１３ａ、１１３ｂと、を含む形で例示されているが、層数が異なってもよいことは言うまでもなく、様々な他の構造（図１８を参照）で実現されることができる。
【0063】
絶縁層１１１ａ、１１１ｂの材料は、これに限定されず。例えば、絶縁材料が用いられることができる。この際、絶縁材料としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合された樹脂、例えば、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）などが用いられることができる。又は、無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に上述した樹脂が含浸された材料、例えば、プリプレグ（ｐｒｅｐｒｅｇ）などが用いられることができる。いくつかの実施例では、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。
【0064】
上述のように、第１～第３配線層１１２ａ、１１２ｂ、１１２ｃ及び第１及び第２配線ビア１１３ａ、１１３ｂを含む配線構造は、半導体パッケージ１００の垂直連結経路を提供することができ、半導体チップ１２０の接続パッド１２２を再配線する役割を果たすことができる。第１～第３配線層１１２ａ、１１２ｂ、１１２ｃの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第１～第３配線層１１２ａ、１１２ｂ、１１２ｃは、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気連結構造体パッドなどを含むことができる。第１～第３配線層１１２ａ、１１２ｂ、１１２ｃは、公知のメッキ工程で形成されることができ、それぞれシード層及び導体層で構成されることができる。第１～第３配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、第１再配線層１４２の厚さよりも厚くてもよい。
【0065】
図９に示すように、第１配線層１１２ａは、第１絶縁層１１１ａの内部にリセスすることができる。このように、第１配線層１１２ａが第１絶縁層１１１ａの内部にリセスすることで、第１絶縁層１１１ａの下面と第１配線層１１２ａの下面が段差を有する場合には、封止材１３０の形成物質がブリードして、第１配線層１１２ａを汚染させることを防止することもできる。
【0066】
第１及び第２配線ビア１１３ａ、１１３ｂは、互いに異なる層に形成された第１～第３配線層１１２ａ、１１２ｂ、１１２ｃを電気的に連結させ、その結果、フレーム１１０内に電気的経路を形成させる。第１及び第２配線ビア１１３ａ、１１３ｂの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第１及び第２配線ビア１１３ａ、１１３ｂはそれぞれ、導電性物質で充填された充填型（Ｆｉｌｌｅｄ ｔｙｐｅ）のビアであってもよく、導電性物質がビアホールの壁面に沿って形成された等角型（ｃｏｎｆｏｒｍａｌ ｔｙｐｅ）のビアであってもよい。また、それぞれテーパー状を有することができる。第１及び第２配線ビア１１３ａ、１１３ｂもメッキ工程で形成されることができ、シード層及び導体層で構成されることができる。
【0067】
第１配線ビア１１３ａのためのホールを形成する際に、第１配線層１１２ａのパッドの一部がストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができる。これにより、第１配線ビア１１３ａは、上端の幅が下端の幅よりも大きいテーパー状であることが工程上有利であることができる。この場合、第１配線ビア１１３ａは、第２配線層１１２ｂのパッドパターンと一体化することができる。また、第２配線ビア１１３ｂのためのホールを形成する際に、第２配線層１１２ｂのパッドの一部がストッパーの役割を果たすことができる。これにより、第２配線ビア１１３ｂも、第１配線ビア１１３ａと同様に上端の幅が下端の幅よりも大きいテーパー状であることが工程上有利であることができる。この場合、第２配線ビア１１３ｂは、第３配線層１１２ｃのパッドパターンと一体化することができる。一方、図面には示していないが、いくつかの実施例では、電磁波遮蔽や放熱のために、フレーム１１０のキャビティ１１０Ｈ内の壁面に金属層（不図示）が配置されることもできる。ここで、金属層（不図示）は半導体チップ１２０を囲むことができる。
【0068】
半導体チップ１２０は、数百～数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。この際、集積回路は、一例として、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップであってもよいが、これに限定されず、電力管理集積回路（ＰＭＩＣ：Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）や、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップ、又はアナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどであることもできる。
【0069】
半導体チップ１２０は、別のバンプや配線層が形成されていないベア（Ｂａｒｅ）状態の集積回路であることができる。但し、これに限定されず、必要に応じては、パッケージ型の集積回路であってもよい。集積回路は、活性ウェハをベースに形成されることができる。この場合、半導体チップの本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などが用いられることができる。本体１２１には、様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を、他の構成要素と電気的に連結させるためのものであり、形成材料としては、それぞれアルミニウム（Ａｌ）などの導電性物質を特に制限なく用いることができる。本体１２１上には、接続パッド１２２を露出させるパッシベーション膜１２３が形成されることができ、パッシベーション膜１２３は、酸化膜又は窒化膜などであってもよく、又は酸化膜と窒化膜の二重層であってもよい。その他の必要な位置にそれぞれ、絶縁膜（不図示）などがさらに配置されてもよい。一方、半導体チップ１２０は、接続パッド１２２が配置された面が活性面となり、その反対側が非活性面となる。この際、半導体チップ１２０の活性面にパッシベーション膜１２３が形成された場合、半導体チップ１２０の活性面は、パッシベーション膜１２３の最下面を基準に位置関係を判断する。
【0070】
封止材１３０は、フレーム１１０及び半導体チップ１２０を封止し、キャビティ１１０Ｈの少なくとも一部を満たす。封止材１３０は、絶縁材料からなり、絶縁材料としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらに無機フィラーのような補強材が含まれる樹脂、具体的には、ＡＢＦ、ＦＲ－４、ＢＴ樹脂などを用いることができる。また、ＥＭＣのような成形材料又は感光性材料、すなわち、ＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ）を用いることもできる。いくつかの実施例では、熱硬化性樹脂や熱可塑性樹脂のような絶縁樹脂が無機フィラー及び／又はガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いることもできる。封止材１３０の上面に配置される絶縁層１３２は、封止材１３０と同一又は類似の材料を用いることができる。
【0071】
第２再配線層１５２は絶縁層１３２上に配置される。いくつかの実施例では、絶縁層が形成されず、この場合（例えば、図１９）、第２再配線層１５２は、封止材１３０の表面に形成されることができる。第２再配線層１５２も、第１再配線層１４２及び第１～第３配線層１１２ａ、１１２ｂ、１１２ｃと同様に、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を含むことができる。第２再配線層１５２は、設計デザインに応じて、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）のパターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気連結構造体パッドなどを含むことができる。第２再配線層１５２は、公知のメッキ工程で形成されることができ、それぞれシード層及び導体層で構成されることができる。
【0072】
第２再配線（ＲＤＬ）ビア１５３は、開口１３０ｈを介して第２再配線層１５２と配線構造の第３配線層１１２ｃとを電気的に連結する。第２再配線ビア１５３も、第２再配線層１５２と同一又は同様に、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を含むことができる。第２再配線ビア１５３は、導電性物質で充填された充填型（Ｆｉｌｌｅｄ ｔｙｐｅ）のビアであってもよく、導電性物質がビアホールの壁面に沿って形成された等角型（ｃｏｎｆｏｒｍａｌ ｔｙｐｅ）のビアであってもよい。また、テーパー状を有することができる。第２再配線ビア１５３も、メッキ工程で形成されることができ、シード層及び導体層で構成されることができる。
【0073】
連結構造体１４０は、半導体チップ１２０の接続パッド１２２を再配線するように構成されることができる。連結構造体１４０を介して様々な機能を有する数十数百の半導体チップ１２０の接続パッド１２２がそれぞれ再配線されることができ、電気連結金属１８０を介して、その機能に合わせて、外部に物理的及び／又は電気的に連結されることができる。連結構造体１４０は、上述のように、２つの絶縁層１４１、２つの第１再配線層１４２、及び２つの第１再配線ビア１４３を含む形で示されているが、他の実施例では、単層で実現されることができ、例示された数よりも多くの層で実現されることもできる。
【0074】
絶縁層１４１の材料としては絶縁材料が用いられることができる。この際、絶縁材料としては、感光性絶縁材料（ＰＩＤ）を用いることができ、この場合、フォトビアを介してファインピッチの導入も可能となるため、半導体チップ１２０の数十～数百万の接続パッド１２２を非常に効果的に再配線することができる。
【0075】
第１再配線層１４２は、半導体チップ１２０の接続パッド１２２を再配線することにより電気連結金属１８０と電気的に連結させることができる。第１再配線層１４２の形成材料も、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第１再配線層１４２も、設計デザインに応じて、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、電気連結構造体パッドなどを含むことができる。
【0076】
第１再配線ビア１４３は、互いに異なる層に形成された第１再配線層１４２を電気的に連結し、特に半導体チップ１２０の接続パッド１２２と第１再配線層１４２とを電気的に連結するために用いられることができる。第１再配線ビア１４３は、半導体チップ１２０がベアダイである場合、接続パッド１２２と物理的に接することができる。第１再配線ビア１４３の形成材料としては、同様に、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第１再配線ビア１４３も、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアの壁に沿って形成されたものであってもよい。また、第１再配線ビア１４３の形状としてもテーパー状が適用されることができる。
【0077】
第１及び第２パッシベーション層１６０、１９０は、外部の物理的且つ化学的損傷などから半導体パッケージを保護するための層として提供されることができる。具体的には、下部に位置する第１パッシベーション層１６０は、連結構造体１４０を保護し、上部に位置する第２パッシベーション層１９０は、第２再配線層１５２を保護するために提供されることができる。少なくとも第２パッシベーション層１９０は、マークＭＰの視認性を確保するために、透明な樹脂で構成されることができる。第２パッシベーション層１９０と同様に、第１パッシベーション層１６０は、最下側の第１再配線層１４２の少なくとも一部をオープンさせる開口１６０ｈを有することができる。第１パッシベーション層１６０は、絶縁樹脂及び無機フィラーを含むが、ガラス繊維は含まなくてもよい。例えば、第１及び第２パッシベーション層１６０、１９０は、ＡＢＦであってもよく、これに限定されず、感光性絶縁材料（ＰＩＤ）であってもよい。
【0078】
アンダーバンプ金属層１７０は、電気連結金属１８０の接続信頼性を向上させるために用いることができる。すなわち、アンダーバンプ金属層１７０は、本実施形態による半導体パッケージ１００のボードレベルの信頼性を向上させることができる。アンダーバンプ金属層１７０は、数十～数万個有することができる。アンダーバンプ金属層１７０はそれぞれ、第１パッシベーション層１６０を貫通する開口１６０ｈを介して第２再配線層１４２と連結されることができる。アンダーバンプ金属層１６０は、金属を用いて公知のメタル化の方法で形成することができるが、これに限定されるものではない。
【0079】
電気連結金属１８０は、半導体パッケージ１００を外部と物理的及び／又は電気的に連結させるための構成である。例えば、半導体パッケージ１００は、電気連結金属１８０を介して電子機器のメインボードに実装されることができる。電気連結金属１８０は、低融点金属、例えば、スズ（Ｓｎ）、又はスズ（Ｓｎ）を含む合金で構成されることができる。より具体的には、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材料が特にこれに限定されるものではない。電気連結金属１８０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであってもよい。電気連結金属１８０は、多重層又は単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合には、スズ－銀半田又は銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。電気連結金属１８０の数、間隔、配置形態などは特に限定されず、通常の技術者が設計に応じて十分に変形可能である。例えば、電気連結金属１８０の数は、接続パッド１２２の数に応じて数十～数千個であってもよく、それ以上又はそれ以下の数を有することもできる。
【0080】
電気連結金属１８０のうち少なくとも一つはファン－アウト領域に配置される。ファン－アウト領域とは、半導体チップ１２０が配置されている領域と重ならない領域のことである。ファン－アウト（ｆａｎ－ｏｕｔ）パッケージは、ファン－イン（ｆａｎ－ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
【0081】
【0082】
図１４ａを参照すると、半導体チップ１２０、上記半導体チップ１２０が収容されるキャビティ１１０Ｈを有するフレーム１１０を第１粘着フィルム２１０上に配置し、半導体チップ１２０を封止する封止材１３０を形成する。
【0083】
本実施形態に採用されたフレーム１１０は、上述のように、第１及び第２絶縁層１１１ａ、１１１ｂとともに配線構造を含み、かかる配線構造は、３層の第１～第３配線層１１２ａ、１１２ｂ、１１２ｃと、これを連結する第１及び第２配線ビア１１３ａ、１１３ｂと、を含む。第１粘着フィルム２１０を第１絶縁層１１１ａの下側に付着する。例えば、第１粘着フィルム２１０は、エポキシ樹脂を含むテープなどであってもよい。フレーム１１０のキャビティ１１０Ｈ内には、半導体チップ１２０が搭載され、適切な封止材料を用いることで半導体チップ１２０を封止する封止材１３０を形成することができる。封止材１３０は、フレーム１１０の上面まで延びて、第３配線層１１２ｃを覆うことができる。
【0084】
次に、図１４ｂを参照すると、封止材１３０の上面に第２粘着フィルム２２０を付着し、第１粘着フィルム２１０を除去した後、除去された表面に連結構造体１４０を形成する。
【0085】
連結構造体１４０は、ラミネーション又は塗布方法を用いて絶縁層１４１を形成し、絶縁層１４１にビアホールを形成した後、電解メッキや無電解メッキで第１再配線層１４２及び第１再配線ビア１４３を形成する方法で形成することができる。絶縁層としてＰＩＤを用いる場合、ビアホールはフォトリソグラフィ方法を用いることで微細ピッチで形成することができる。
【0086】
次に、図１４ｃに示すように、第２粘着フィルム２２０を除去し、第２粘着フィルム２２０が除去された封止材１３０の表面に絶縁層１３２を形成することができる。
【0087】
上述のように、封止材１３０は、半導体チップ１２０を封止した後、連結構造体１４０の形成過程及び第２粘着フィルム２２０の除去過程において、第２再配線層１５２のような微細回路が実現しにくい表面状態を有することがある。かかる問題を解決するために、封止材１３０の表面に絶縁層１３２をさらに形成し、絶縁層１３２の上面に第２再配線層（図１４ｇの１５２）を円滑に形成することができる。絶縁層１３２は、封止材１３０と同一又は類似の材料で形成されることができる。
【0088】
次に、図１４ｄを参照すると、フレーム１１０の第３配線層１１２ｃの少なくとも一部をオープンさせる開口１３０ｈを形成する。
【0089】
開口１３０ｈは、封止材１３０及び絶縁層１３２の材料に応じて加工方法を選択することができ、例えば、封止材１３０がＡＢＦのような非感光性絶縁層である場合には、第３配線層１１２ｃをストッパー層として用いるレーザー加工で形成することができる。開口１３０ｈを形成した後は、封止材１３０の材料に合わせてクリアリングを行うことができる。例えば、封止材１３０がＡＢＦのような非感光性絶縁層である場合には、デスミア処理でクリアリングを行うことができる。
【0090】
続いて、絶縁層１３２上に配置された第２再配線層１５２及びマークＭＰを形成する工程を行う。
【0091】
【0092】
本工程では、図１５（ａ）及び（ｂ）に例示された工程を行うことができる。図１５（ａ）～（ｄ）は、本発明の一実施形態による識別マークの形成過程を説明するための主な工程の平面図であって、図１２の拡大された部分に該当する平面として理解することもできる。
【0093】
まず、図１５（ａ）に示すように、ドライフィルムＤＦに格子を構成するラインパターンのための第１及び第２開口Ｌ１、Ｌ２を形成する。第１開口Ｌ１は回路ラインのための開口であり、第２開口Ｌ２は金属ラインのための開口である。
【0094】
続いて、図１５（ｂ）に示すように、２次元バーコードを構成するピクセルに該当する第３開口Ｍを形成する。第３開口Ｍは、金属パターンのための開口として提供されることができる。第１及び第２開口Ｌ１、Ｌ２は、薄い線幅を有するように実現されるのに対し、２次元バーコードを構成する第３開口Ｍは、比較的広い面積を有するため、ＬＤＩ（ｌａｓｅｒ ｄｉｒｅｃｔ ｉｍａｇｉｎｇ）を用いることにより第３開口Ｍのための露光工程を行うことができる。
【0095】
【0096】
本工程により、同一の金属で第２再配線層１５２及びマークＭＰを形成することができる。マークＭＰは、複数の金属パターン１５２Ｍ、及び複数の金属パターン１５２Ｍを囲むように格子を構成するラインパターン１５２Ｌ、１５２Ｓを有することができ、ラインパターンのうちの少なくとも一つは、第２再配線層１５２に連結される回路ライン１５２Ｌを構成することができる。
【0097】
【0098】
第２再配線層１５２は、絶縁層１３２上にメッキ工程を用いることで形成されることができる。この過程では、開口１３０ｈに第２再配線ビア１５３が形成されて、第２再配線層１５２と第３配線層１１２ｃとを連結することができる。また、絶縁層１３２上に配置された第２再配線層１５２及びマークＭＰを覆うように第２パッシベーション層１９０を形成する。第２パッシベーション層１９０によってマークＭＰも覆われるが、第２パッシベーション層１９０は、透光性を有する樹脂（例えば、ＰＩＤ）を含むため、マークＭＰの視認性を確保することができる。
【0099】
次に、連結構造体１４０上に、必要に応じて、公知の方法を用いて第１パッシベーション層１６０、アンダーバンプ金属層１７０、及び電気連結金属１８０などを形成する。一方、このような一連の工程は、パネルのレベルで行われることができ、この場合、ダイシング工程を行うことで、一回の工程で多数の半導体パッケージ１００を製造することができる。
【0100】
図１６は本発明の一実施形態による半導体パッケージを概略的に示す断面図である。
【0101】
図１６を参照すると、本実施形態による半導体パッケージ１００Ａは、第２再配線層１５２を有する第２連結構造体１５０を除いて、図９～図１３に示された構造と類似したものと理解することができる。本実施形態の構成要素についての説明は、特に反対の記載がない限り、図９～図１３に示された半導体パッケージ１００Ａの同一又は類似の構成要素についての説明を参照することができる。
【0102】
本実施形態による半導体パッケージ１００Ａは、第１再配線層１４２を有する第１連結構造体１４０に加えて、第１連結構造体１４０の反対側に位置し、上記配線構造に連結される第２再配線層１５２ａ、１５２ｂを有する第２連結構造体１５０を含む。上記第２連結構造体１５０は、上記封止材１３０上に配置された第１絶縁層１３２と、上記第１絶縁層１３２上に配置された下部再配線層１５２ａと、上記下部再配線層１５２ａ上に配置された第２絶縁層１５１と、上記下部再配線層１５２ａと連結されるように上記第２絶縁層１５１上に配置された上部再配線層１５２ｂと、を含む。上記下部再配線層１５２ａはそれぞれ、再配線ビア１５３ａを介して各配線構造（特に、第３配線層１１２ｃ）と連結されることができ、上記上部再配線層１５２ｂはそれぞれ、再配線ビア１５３ｂを介して下部再配線層１５２ａと連結されることができる。
【0103】
かかる第２連結構造体１５０において、マークＭＰは、上記下部再配線層１５２ａ及び上部再配線層１５２ｂのうち少なくとも一つと同一のレベルに配置されることができる。
【0104】
本実施形態において、マークＭＰの金属パターン１５２Ｍは、上記上部再配線層１５２ｂとともに第２絶縁層１５１上に配置されることができる。第２絶縁層１５１上において金属パターン１５２Ｍの周りに上記金属パターン１５２Ｍとともに上部ラインパターン１５２Ｌ２を形成することができ、上部ラインパターン１５２Ｌ２の一部は、上記上部再配線層１５２ｂと連結されて回路ラインとして提供されることもできる。
【0105】
上記第２絶縁層１５１は、ＰＩＤのような透明な絶縁層である場合に視認性が確保されるため、本実施形態とは異なり、マークＭＰの金属パターン１５２Ｍは、第１絶縁層１３２上に形成されることもできる。一方、本実施形態のように、マークＭＰを第２絶縁層１５１に形成する場合には、マークの読み取り過程において、第１絶縁層１３２のマークＭＰと重なる領域でさらなるノイズが発生しないようにパターンの形成を制限する必要がある。例えば、上記第１絶縁層１３２の重なり領域に、下部再配線層１５２ａと連結された回路ラインが上部ラインパターン１５２Ｌ２と重なるよう配置することで、ノイズの発生を抑制することができる。下部ラインパターン１５２Ｌ１と同様に、上部ラインパターン１５２Ｌ２の一部も上部再配線層１５２ｂと連結されて再配線回路の一部として提供される回路ラインを含むことができる。このように、下部ラインパターン１５２Ｌ１及び上部ラインパターン１５２Ｌ２のうち少なくとも一つは、第２再配線層１５２ａ、１５２ｂと連結される回路ラインを含むように構成することができる。
【0106】
図１７（ａ）～（ｇ）は、本実施形態による識別マークの形成過程を説明するための主な工程の平面図であって、下部ラインパターン１５２Ｌ１の一部を回路ラインとして構成する例が示されている。
【0107】
まず、図１７（ａ）に示すように、第１ドライフィルムＤＦ１に格子を構成する下部ラインパターンのための第１及び第２開口Ｌａ、Ｌｂを形成する。第１開口Ｌａは回路ラインのための開口であり、第２開口Ｌｂは金属ラインのための開口である。
【0108】
続いて、図１７（ｂ）に示すように、パターニングされた第１ドライフィルムＤＦ１を用いてメッキ工程を行い、ドライフィルムＤＦ１を除去することにより、第１絶縁層１３２上に下部再配線層１５２ａと連結された回路ライン１５２Ｌ１、及び回路ライン１５２Ｌ１と分離された金属ライン１５２Ｌ０を提供することができる。
【0109】
次に、図１７（ｃ）に示すように、第１絶縁層１３２上に第２再配線層１５２及び下部ラインパターン１５２Ｌ１、１５２Ｌ０を覆うように第２絶縁層１５１を形成することができる。
【0110】
続いて、図１７（ｄ）に示すように、第２ドライフィルムＤＦ２に格子を構成する上部ラインパターンのための開口Ｌｃを形成する。本実施形態において、上部ラインパターンは回路ラインを含まないため、開口Ｌｃが互いに連結されて格子状に構成されることができる。
【0111】
次に、図１７（ｅ）に示すように、第２ドライフィルムＤＦ２に２次元バーコードを構成するピクセルのための開口Ｍをさらに形成することができる。かかる工程は、ＬＤＩを用いて行うことができる。
【0112】
続いて、図１７（ｆ）に示すように、パターニングされた第２ドライフィルムＤＦ２を用いてメッキ工程を行い、第２ドライフィルムＤＦ２を除去して金属パターン１５２Ｍ及び上部ラインパターン１５２Ｌ２を含むマークＭＰを得ることができる。
【0113】
次に、図１７（ｇ）に示すように、第２絶縁層１５１上に上部再配線層１５２ｂ及びマークＭＰを覆うように透明な第２パッシベーション層１９０を形成することができる。
【0114】
図１８は本発明の一実施形態による半導体パッケージを概略的に示す断面図である。
【0115】
図１８を参照すると、本実施形態による半導体パッケージ１００Ｂは、フレーム１１０の配線構造の形を除いて、図９～図１３に示された構造と同様のものとして理解することができる。本実施形態の構成要素についての説明は、特に反対の記載がない限り、図９～図１３に示された半導体パッケージ１００Ａの同一又は類似の構成要素についての説明を参照することができる。
【0116】
本実施形態に採用されたフレーム１１０は、異なる構造を有し、それに応じ配線構造も変更することができる。具体的には、フレーム１１０は、第１絶縁層１１１ａと、第１絶縁層１１１ａの一面上に配置された第１配線層１１２ａと、第１絶縁層１１１ａの他面上に配置された第２配線層１１２ｂと、第１絶縁層１１１ａの一面上に配置され、第１配線層１１２ａの少なくとも一部を覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂの第１配線層１１２ａが埋め込まれた側の反対側の表面上に配置された第３配線層１１２ｃと、第１絶縁層１１１ａの他面上に配置され、第２配線層１１２ｂの少なくとも一部を覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃの第２配線層１１２ｂが埋め込まれた側の反対側の表面上に配置された第４配線層１１２ｄと、第１絶縁層１１１ａを貫通し、第１及び第２配線層１１２ａ、１１２ｂを電気的に連結する第１配線ビア１１３ａと、第２絶縁層１１１ｂを貫通し、第１及び第３配線層１１２ａ、１１２ｃを電気的に連結する第２配線ビア１１３ｂと、第３絶縁層１１１ｃを貫通し、第２及び第４配線層１１２ｂ、１１２ｄを電気的に連結する第３配線ビア１１３ｃと、を含む。本実施形態に採用されたフレーム１１０は、より多くの数の第１～第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを有するため、連結構造体１４０の第１再配線層１４２をさらに簡素化することができる。
【0117】
第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃよりも厚さが厚くてもよい。第１絶縁層１１１ａは、基本的に剛性を維持するために比較的厚くてもよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多くの配線層１１２ｃ、１１２ｄを形成するために導入されたものであってもよい。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁材料を含むことができる。例えば、第１絶縁層１１１ａは、ガラス繊維のような芯材、無機フィラー、及び絶縁樹脂を含む、例えば、プリプレグであることができ、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、無機フィラー及び絶縁樹脂を含むＡＢＦ又はＰＩＤであることができるが、これに限定されるものではない。同様の観点から、第１絶縁層１１１ａを貫通する第１配線ビア１１３ａは、第２及び第３絶縁層１１１ｂ、１１１ｃをそれぞれ貫通する第２及び第３配線ビア１１３ｂ、１１３ｃよりも直径が大きくてもよい。また、第１配線ビア１１３ａは、砂時計状又は円柱状を有するのに対し、第２及び第３配線ビア１１３ｂ、１１３ｃは、互いに反対方向のテーパー状を有することができる。第１～第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、第１再配線層１４２の厚さよりも厚くてもよい。
【0118】
図１９は本発明の様々な実施形態による半導体パッケージを概略的に示す断面図である。
【0119】
図１９を参照すると、本実施形態による半導体パッケージ１００Ｃは、フレームを備えていない点、これにより、配線構造１１３の形態及びマークＭＰの形成位置が異なる点を除いて、図９～図１３に示された構造と同様のものとして理解することができる。本実施形態の構成要素についての説明は、特に反対の記載がない限り、図９～図１３に示された半導体パッケージ１００Ａの同一又は類似の構成要素についての説明を参照することができる。
【0120】
本実施形態による半導体パッケージ１００Ｃでは、配線構造を備えたフレームを採用しない。すなわち、本実施形態に採用された配線構造１１３は、フレーム構造を有することなく、連結構造体１４０の第１再配線層１４２に連結され、上記封止材１３０の厚さ方向に延びた形態を有する。例えば、配線構造１１３は金属ポストであることができる。また、封止材１３０は、絶縁層を含まず、半導体チップ１２０を封止する封止領域だけで構成されることができる。第２再配線層１５２は、封止材１３０の表面に形成されて、上記配線構造１１３に連結されることができる。本実施形態に採用されたマークＭＰは、別の絶縁層がなく、封止材１３０の表面に第２再配線層１５２とともに直接形成されることができる。第２パッシベーション層１９０は、上述のように、透明な樹脂を含むことができる。封止材１３０は、非透明な樹脂、すなわち、不透明又は半透明な樹脂を含むことができる。
【0121】
本発明において、「下部、下側、下面」などとは、添付の図面の断面を基準に下に向かう方向を意味し、「上側、上部、上面」などとはその反対方向を意味する。但し、これは説明の便宜上の方向を定義したもので、特許請求の範囲がこれらに限定されるものではないことは言うまでもなく、上／下の概念は変わり得る。
【0122】
本発明において「連結される」というのは、直接的に連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／又は重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
【0123】
本発明で用いられた「一例」又は「他の一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
【0124】
なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。この際、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14a】
【図14b】
【図14c】
【図14d】
【図14e】
【図14f】
【図14g】
【図14h】
【図15】
【図16】
【図17】
【図18】
【図19】
