(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-23
(45)【発行日】2023-07-03
(54)【発明の名称】制約されたはんだ相互接続パッドを備える回路基板
(51)【国際特許分類】
H01L 23/12 20060101AFI20230626BHJP
【ＦＩ】
H01L23/12 Q
H01L23/12 F
【請求項の数】
18
(21)【出願番号】P 2021138724
(22)【出願日】2021-08-27
(62)【分割の表示】P 2017513769の分割
【原出願日】2015-10-07
(65)【公開番号】P2021185619
(43)【公開日】2021-12-09
【審査請求日】2021-08-30
(31)【優先権主張番号】14/529,859
(32)【優先日】2014-10-31
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】508301087
【氏名又は名称】エーティーアイ・テクノロジーズ・ユーエルシー
【氏名又は名称原語表記】ＡＴＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＵＬＣ
【住所又は居所原語表記】Ｏｎｅ Ｃｏｍｍｅｒｃｅ Ｖａｌｌｅｙ Ｄｒｉｖｅ Ｅａｓｔ， Ｍａｒｋｈａｍ， Ｏｎｔａｒｉｏ， Ｌ３Ｔ ７Ｘ６ Ｃａｎａｄａ
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100111615
【弁理士】
【氏名又は名称】佐野 良太
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】ローデン トーパシオ
(72)【発明者】
【氏名】アンドリュー ケイダブリュ レオン
【審査官】河合 俊英
(56)【参考文献】
【文献】特開２００７－２３４９１９（ＪＰ，Ａ）
【文献】特開２００２－０２６５００（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２３／１２
(57)【特許請求の範囲】
【請求項1】
複数の導体トレース（２１０，２１５）を回路基板（２０）に形成するステップと、はんだ相互接続パッド（６５）を前記回路基板（２０）に設けるステップと、
側壁を有する第１の開口（２２０）を含み、前記複数の導体トレースを覆うはんだマスク（７５）を前記回路基板（２０）に形成するステップであって、前記第１の開口は、前記はんだ相互接続パッド（６５）の周囲に配置されている、ステップと、を含み、
前記第１の開口は、前記はんだ相互接続パッドよりも大きい横方向の寸法を有し、前記第１の開口は、前記はんだマスクの側壁と前記はんだ相互接続パッドとの間に隙間を形成し、前記はんだ相互接続パッドには、前記側壁と前記はんだ相互接続パッドとの間の隙間を埋めるために金属が追加されている、
製造方法。
【請求項2】
下層の導体パッド（１２０）を露出させる第２の開口（２６３）を前記回路基板の相互接続層（８５）に形成するステップと、前記第１の開口が前記第２の開口と整列するように前記はんだマスクを形成するステップと、を含む、請求項１の製造方法。
【請求項3】
前記第２の開口に導電ビア（１４０）を形成し、前記導電ビア上に前記はんだ相互接続パッドを形成するステップを含む、請求項２の製造方法。
【請求項4】
前記はんだ相互接続パッドを形成した後に、前記はんだマスク及び前記第１の開口を、前記はんだ相互接続パッドに接触させることなく形成し、前記金属は、前記隙間を埋めるために、めっきプロセスを用いて追加される、請求項１の製造方法。
【請求項5】
はんだバンプ（５５）を前記はんだ相互接続パッドに結合するステップを含む、請求項１の製造方法。
【請求項6】
半導体チップ（１５）を前記回路基板に結合するステップを含む、請求項１の製造方法。
【請求項7】
コンピュータ可読媒体に記憶された命令を用いて前記はんだマスク及び前記はんだ相互接続パッドを形成するステップを含む、請求項１の製造方法。
【請求項8】
複数の導体トレース（２１０，２１５）を半導体チップパッケージ基板（２０）に形成するステップと、はんだ相互接続パッド（６５）を前記半導体チップパッケージ基板（２０）に設けるステップと、
側壁を有する第１の開口（２２０）を含み、前記複数の導体トレースを覆うはんだマスク（７５）を前記半導体チップパッケージ基板（２０）に形成するステップであって、前記第１の開口は、前記はんだ相互接続パッド（６５）の周囲に配置されている、ステップと、を含み、
前記第１の開口は、前記はんだ相互接続パッドよりも大きい横方向の寸法を有し、前記第１の開口は、前記はんだマスクの側壁と前記はんだ相互接続パッドとの間に隙間を形成し、前記はんだ相互接続パッドには、前記側壁と前記はんだ相互接続パッドとの間の隙間を埋めるために金属が追加されている、
製造方法。
【請求項9】
下層の導体パッド（１２０）を露出させる第２の開口（２６３）を前記半導体チップパッケージ基板の相互接続層（８５）に形成するステップと、前記第１の開口が前記第２の開口と整列するように前記はんだマスクを形成するステップと、を含む、請求項８の製造方法。
【請求項10】
前記第２の開口に導電ビア（１４０）を形成し、前記導電ビア上に前記はんだ相互接続パッドを形成するステップを含む、請求項９の製造方法。
【請求項11】
前記はんだ相互接続パッドを形成した後に、前記はんだマスク及び前記第１の開口を、前記はんだ相互接続パッドに接触させることなく形成し、前記金属は、前記隙間を埋めるために、めっきプロセスを用いて追加される、請求項８の製造方法。
【請求項12】
半導体チップ（１５）を前記半導体チップパッケージ基板に結合するステップを含む、請求項８の製造方法。
【請求項13】
複数のはんだボール（３０）を前記半導体チップパッケージ基板に結合するステップを含む、請求項８の製造方法。
【請求項14】
回路基板（２０）であって、複数の導体トレース（２１０，２１５）と、
側壁を有する第１の開口（２２０）を含み、前記複数の導体トレースを覆う、前記回路基板のはんだマスク（７５）と、
前記第１の開口内に存在するはんだ相互接続パッド（６５）であって、前記第１の開口は、前記はんだ相互接続パッドよりも大きい横方向の寸法を有し、前記第１の開口は、前記はんだマスクの側壁と前記はんだ相互接続パッドとの間に隙間を形成し、前記はんだ相互接続パッドには、前記側壁と前記はんだ相互接続パッドとの間の隙間を埋めるために金属が追加されている、はんだ相互接続パッドと、
を備える、回路基板（２０）。
【請求項15】
はんだバンプ（５５）を前記はんだ相互接続パッドに結合することを含む、請求項１４の回路基板。
【請求項16】
前記回路基板に結合された半導体チップ（１５）を備える、請求項１４の回路基板。
【請求項17】
前記はんだ相互接続パッドは上面（２２５）を含み、前記はんだマスクは前記上面を覆うように前記上面に接触していない、請求項１４の回路基板。
【請求項18】
前記回路基板は半導体チップパッケージ基板を備える、請求項１４の回路基板。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して半導体処理に関し、より具体的には、はんだ相互接続パッドを備えた回路基板及びその製造方法に関する。
【背景技術】
【0002】
従来の種々の有機半導体チップパッケージ基板は、複数のはんだバンプを介して、フリップチップ実装された半導体チップと電気的に接続する。従来のいくつかの設計では、はんだバンプ又はその一部は、回路基板の最外層であるはんだマスクに形成された穴に配置される。この穴は、下層のバンプパッドと垂直に位置合わせされるように意図されている。従来の設計では、バンプパッドは、はんだマスクの穴よりも大きい横方向寸法で製造される。これにより、はんだマスクとバンプパッドの上面との間の界面が生成される。
【0003】
従来のはんだ相互接続パッドは、通常、下層のビア上に形成される。これらの位置において、はんだマスクは、曲げモーメントを受ける可能性がある。この曲げモーメントによって、バンプパッドの上面において、はんだマスクの剥離が生じる可能性がある。この剥離によって、はんだを上層のバンプから横方向に移動させ、トレース又は他のバンプパッド等の隣接する導体構造と短絡する可能性のある経路が生成され得る。
【0004】
回路基板、特に半導体チップパッケージ基板内により多くの配線経路を詰め込むという傾向が継続している。とりわけ、配線経路の複雑さをより増大させることの必要性は、より複雑な半導体ダイ設計において入出力の数が増加することによって引き起こされる。より多くのトレース及びビアを回路基板のレイアウトに挿入することは、簡単なことではない。実際、配線経路を増加するという目標は、回路基板の形成に使用される製造プロセスが確実にそのように行うことができるようにするための設計ルールと競合しなければならない。
【0005】
しかしながら、はんだマスクが剥離する可能性があることに対処する従来の技術は、拡大したバンプパッド、又は、より広い導体間隔を必要とする設計ルールを用いることが多いが、これらは共に、パッケージ密度をより高めることに対して不利に働く。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、上述した欠点の１つ以上の影響を克服又は低減することを目的とする。
【課題を解決するための手段】
【0007】
本発明の実施形態の一態様によれば、側壁を有する第１の開口を含むはんだマスクを回路基板に形成するステップを含む製造方法が提供される。はんだ相互接続パッドは、第１の開口に形成される。側壁は、はんだ相互接続パッドの横方向の範囲を設定する。
【0008】
本発明の一実施形態の他の態様によれば、はんだマスクを半導体チップパッケージ基板に形成するステップを含む製造方法が提供される。このマスクは、側壁を有する第１の開口を含む。はんだ相互接続パッドは、第１の開口に形成される。側壁は、はんだ相互接続パッドの横方向の範囲を設定する。
【0009】
本発明の一実施形態の他の態様によれば、はんだマスクを含む回路基板が提供される。はんだマスクは、側壁を有する第１の開口を含む。はんだ相互接続パッドは、第１の開口に形成される。側壁は、はんだ相互接続パッドの横方向の範囲を設定する。
【0010】
本発明の上述した利点及び他の利点は、以下の詳細な説明と図面とを参照することによって明らかになるであろう。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
本明細書では、半導体チップパッケージ基板等のプリント回路基板の様々な実施形態が説明される。一例は、はんだマスクと、バンプパッド等のはんだ相互接続パッドと、を含む。はんだ相互接続パッドは、開口の側壁がはんだ相互接続パッドの横方向の範囲を設定するように、当該開口に配置されている。以下、更なる詳細事項について説明する。
【0013】
後述する図面では、同じ要素が複数の図面に現れる場合に、参照番号が全般的に繰り返される。ここで、図面、特に図１を参照すると、回路基板２０に実装された半導体チップ１５を備える回路デバイス１０の例示的な実施形態の図が示されている。ＣＴＥの差の影響を少なくするために、半導体チップ１５と回路基板２０との間には、アンダーフィル材料層２５が配置されている。回路基板２０には、多くの導体トレース及びビアと、他の構造と、が設けられており、半導体チップ１５と図示していない他の回路デバイスとの間で電源、グラウンド及び信号が伝達されるようになっている。これらの伝達を容易にするために、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイ又は他の種類の相互接続方式の形態の入出力が、回路基板２０に設けられてもよい。この例示的な実施形態では、複数のはんだボール３０からなるボールグリッドアレイが、回路基板２０に設けられている。
【0014】
半導体チップ１５は、例えば、マイクロプロセッサ、グラフィックプロセッサ、マイクロプロセッサ／グラフィックプロセッサの組み合わせ、チップ上のシステム、特定用途向け集積回路、メモリデバイス等の電子機器に使用される無数の異なる種類の回路デバイスの何れかであってもよい。また、半導体チップ１５は、シングルコア又はマルチコアであってもよいし、他のダイがこのチップに積み重ねされてもよい。半導体チップ１５は、シリコン若しくはゲルマニウム等のバルク半導体、シリコンオンインシュレータ材料等の半導体オンインシュレータ材料、黒鉛、又は、他の材料で構成されてもよい。半導体チップ１５は、回路基板２０にフリップチップ実装されてもよいし、はんだ接合又は他の構造によって当該基板に電気的に接続されてもよい。フリップチップはんだ接合以外の相互接続方式が使用されてもよい。
【0015】
回路基板２０は、半導体チップパッケージ基板、回路カード、又は、実質的に他の種類のプリント回路基板であってもよい。モノリシック構造を回路基板２０に使用することができるが、より典型的な構成では、ビルドアップ設計が使用される。その際、回路基板２０は、中心コアから構成されてもよい。この中心コアの上に１つ以上のビルドアップ層が形成され、当該中心コアの下に他の１つ以上のビルドアップ層が形成される。コア自体は、１つ以上の層を積み重ねたものから構成されてもよい。かかる構成の一例は、２つのビルドアップ層の２つの組の間に単層コアが積層された２－２－２構成であってもよい。半導体チップパッケージ基板として実装される場合には、回路基板２０の層数は、４から１６以上まで変えることができるが、４未満であってもよい。いわゆる「コアレス」設計も同様に使用することができる。回路基板２０の各層は、金属相互接続が散在した様々な周知のエポキシ又は他のポリマー等の絶縁材料から構成されてもよい。ビルドアップ以外の多層構成を使用することもできる。任意に、回路基板２０は、周知のセラミック、又は、パッケージ基板若しくは他のプリント回路基板に適した他の材料で構成されてもよい。
【0016】
ここで、図２に注目する。この図は、断面２－２で得られた図１の断面図である。断面２－２には、半導体チップ１５及びパッケージ基板２０のかなり小さい部分のみが単に含まれていることに留意されたい。半導体チップ１５は、回路基板２０にフリップチップ実装されてもよいし、はんだバンプ、はんだ接合、導電ピラー又は他の構造によって当該基板に電気的に接続されてもよい。この例示的な実施形態では、２つのはんだ相互接続又ははんだ接合３５，４０が図示されており、アンダーフィル２５によって少なくとも部分的に囲まれている。２つのはんだ接合３５，４０のみが図示されているが、半導体チップ１５及び回路基板２０の複雑さの規模に応じて、かかる接合が数十、数百、更には数千存在してもよい。はんだ接合３５，４０は、半導体チップ１５に接続されたはんだバンプ４５，５０と、回路基板２０の各はんだ相互接続パッド６５，７０に冶金的に結合されたプレはんだ（presolder）５５，６０と、から構成されてもよい。はんだバンプ４５，５０は、リフロープロセス及びバンプ潰れプロセス（bump collapse process）によって、プレはんだ５５，６０に冶金的に結合されている。
【0017】
はんだバンプ４５，５０及びはんだボール３０は、様々な鉛系はんだ又は無鉛はんだから構成されてもよい。例示的な鉛ベースのはんだは、約６３％のＳｎと約３７％のＰｂ等の共晶比率、又は、その前後の共晶比率の組成を有してもよい。無鉛ベースの例としては、スズ－銀（約９８．２％のＳｎ、約１．８％のＡｇ）、スズ－銅（約９９％のＳｎ、約１％のＣｕ）、スズ－銀－銅（約９６．５％のＳｎ、約３％のＡｇ、約０．５％のＣｕ）等が挙げられる。プレはんだ５５，６０は、同じ種類の材料で構成されてもよい。任意に、プレはんだ５５，６０を排除して、単一のはんだ構造、又は、はんだに導電ピラーを加えた構成が選ばれてもよい。アンダーフィル材料層２５は、例えば、シリカ充填剤とフェノール樹脂とを混合したエポキシ樹脂であってもよく、リフロープロセスの前か後にこの材料層を堆積させて、はんだ接合３５，４０を形成してもよい。プレはんだ５５，６０及びはんだ相互接続パッド６５，７０は、はんだマスク７５によって横方向に囲まれている。このはんだマスクは、様々なプレはんだ（例えば、プレはんだ５５，６０）に適合するように、レーザーアブレーション等によってリソグラフィにパターン化されて、複数の開口を形成する。はんだボール３０の取り付けを容易にするために、他のはんだマスク７７が回路基板２０の反対側に配置されている。はんだマスク７５，７７は、例えば、太陽インキ製造株式会社製のＰＳＲ－４０００ ＡＵＳ７０３、又は、日立化成株式会社製のＳＲ７０００等のように、はんだマスクの製造に適した様々な材料から製造されてもよい。
【0018】
この例示的な実施形態では、回路基板２０は、２－２－２ビルドアップ設計を有する半導体チップパッケージとして実装される。その際、相互接続層又はビルドアップ層８０，８５がコア８７の一方の側に形成され、相互接続層又はビルドアップ層９０，９５がコア８７の他方の側に形成される。コア８７は、必要に応じて、モノリシックであってもよいし、積層体又は２つ以上の層であってもよい。コア８７及びビルドアップ層８０，８５，９０，９５は、味の素株式会社から供給されているＧＸ１３等の周知の高分子材料で構成されてもよい。ビルドアップ層８０，８５，９０，９５、コア８７及びはんだマスク７５，７７は、回路基板２０の相互接続システムを構成する。図２の様々な導体構造に対する以下の説明は、回路基板２０の他の導体構造を例示するものである。ビルドアップ層８０は、各導体構造又はパッド１１０，１１５を含んでもよく、各導体構造又はパッド１１０，１１５は、ビルドアップ層８０に形成された各ビア１３０，１３５を介して、ビルドアップ層８５の他の組の導体構造又はパッド１２０，１２５と相互接続されてもよいし、オーミック接触してもよい。同様に、ビルドアップ層８５の導体パッド１２０，１２５は、各ビア１４０，１４５を介して、はんだマスク７５内の上側のはんだ相互接続パッド６５，７０に電気的に接続されてもよい。同様に、ビルドアップ層９０，９５及びはんだマスク７７を通る電気経路は、ビルドアップ層９０の導体パッド１５０，１５５及びビア１６０，１６５、ビルドアップ層９５の導体パッド１７０，１７５及び対応するビア１８０，１８５、並びに、ビア１８０，１８５に接続されているはんだマスク７７のボールパッド１９０，１９５を介して設けられてもよい。はんだボール３０は、ボールパッド１９０，１９５に冶金的に結合されている。コア８７を通る電気経路は、スルービア２００，２０５を介して設けられてもよい。これらのビアは、めっきスルーホール又は他の種類の導体であってもよい。
【0019】
更に図２を参照すると、はんだ相互接続パッド６５，７０の周囲に散在し、はんだマスク７５によって覆われた多数の導体トレースが存在してもよい。これらのトレースのうち２つのトレースの各々が符号２１０，２１５で図示されている。ビルドアップ層８０，８５，９０，９５及びはんだマスク７７は、複数のかかるトレースを含んでもよいが、かかるトレースは、説明を簡単にするために図示されていない。実際、回路基板２０において、電源、グラウンド及び／又は信号の柔軟な配線経路を提供するために、かかるトレース２１０，２１５が数百以上存在してもよい。はんだ接合３５，４０は、バンプピッチＸ１で製造されるが、その寸法は様々な要因に依存する。このような要因には、半導体チップ１５の寸法、半導体チップ１５に要求される入出力経路の数、及び、他の考慮事項等が挙げられる。
【0020】
図２において破線の楕円形２１７によって周囲を囲まれた部分の拡大図を図３に示す。ここで、図３に注目する。文脈上、図３は、アンダーフィル２５と、はんだバンプ４５と、プレはんだ５５と、導体パッド６５と、はんだマスク７５と、導体トレース２１０と、を示している。また、ビルドアップ層８０，８５、ビア１３０，１４０及びパッド１２０が図示されている。プレはんだ５５は、はんだマスク７５の開口２２０に配置されている。この例示的な実施形態の技術的な目的は、導体パッド６５と、はんだマスク７５の開口２２０と、を同一又はほぼ同一の横寸法Ｘ２で形成することである。以下により詳細に説明するように、このことは、パッド６５のとり得る横寸法Ｘ２の限界として、はんだマスク開口２２０を用いることによって達成される。１つの目的は、導体パッド６５の上面２２５と、はんだマスク７５と、の間の界面を除去又は実質的に制限することである。他の目的は、パッド６５とトレース２１０との間に、後述する従来の製造プロセス及び構造よりも大きい幅Ｘ３を有する隙間２２７を設けることである。
【0021】
パッド６５の上面２２５とのはんだマスクの界面を除去することの利点を理解するために、図４に示す従来のはんだマスク及びパッドの配置を簡単に説明することが有用である。図４は、従来の導体パッド及びはんだマスクの配置を除き、図３と同様の図であることに留意されたい。ここで、プレはんだ２３２は導体パッド２３４上に製造されている。はんだマスク２３６は、導体パッド２３４上に製造されており、プレはんだ２３２に適合するように開口２３８を用いてパターン化されている。開口２３８は、横寸法Ｘ２を有しているが、導体パッド２３４が横寸法Ｘ４で製造されていることに留意されたい。この寸法は、上述した例示的な実施形態のパッド６５の横寸法Ｘ２よりも通常約２０％大きい。図４では、このような設計を選択したことから生じる技術的な影響がいくつか存在する。第１に、導体パッド２３４と導体トレース２４３との間の隙間２４１は、幅Ｘ５を有しているが、この幅は、導体パッド６５とトレース２１０との間の対応する隙間２２７よりも非常に狭いことである。なお、導体パッド２３４の上面２５１と、はんだマスク２３６と、の間に実質的な界面２４９が存在することに留意されたい。はんだマスク２３６の一部が界面２４９に存在すると、剥離して、はんだをプレはんだ２３２からトレース２４３に向かって移動させて、場合によっては短絡が生じる可能性がある。この問題は、はんだマスク開口２３８が、導体パッド２３４と垂直にうまく位置合わせされておらず、及び／又は、パッド２３４が、ビア２５３と垂直にうまく位置合わせされていない場合に悪化する可能性がある。例えば、図５に示すように、開口２３８及びプレはんだ２３２の位置合わせが不十分であることによって、パッド２３４に対してｘ方向において横にオフセットされ、及び／又は、パッド２３４がビア２５３に対して同じ方向にオフセットされた場合には、隙間２４１は、Ｘ６＜Ｘ５となるような若干の幅Ｘ６を有するため、はんだがプレはんだ２３２から界面２４９に侵入して、トレース２４３と短絡する可能性が更に大きくなり得る。図３に戻ると、はんだマスク７５とパッド６５の上面２２５との間に、図４に関連して記載された界面２４９と同様の界面が存在しない又は実質的に存在しないことに再度留意されたい。したがって、図６に示すように、パッド６５と、はんだマスク７５の開口２２０と、プレはんだ５５とが、ビア１４０に対してｘ方向に不十分に位置合わせされたとしても、トレース２１０との短絡が生じる可能性がより低くなる。この結果は、ｘ軸にオフセットされた場合でも、隙間２２７の寸法が、図５に示す従来の隙間２４１に比べてより大きいことに一部起因する。
【0022】
導体パッド６５及びはんだマスク７５の例示的な製造方法は、図７～図１０のうち最初に図７を参照することによって理解することができる。図７は、図３と同様の断面図である。図２に示す上層の半導体チップ１５は、この時点では取り付けられていないため、図示されていない。以下の説明は、主として導体パッド６５に焦点を当てており、導体パッド７０にはあまり焦点を当てていない。しかしながら、はんだマスク７５と相互に作用する他の導体パッドにおいても本考察を適用することができる。この時点では、ビルドアップ層８０，８５が形成されている。本明細書の他の箇所に記載された１つ以上の種類の絶縁材料を、スピンコーティング又は他の技術によって堆積させ、加熱又はこれ以外の方法によって硬化させることによって、ビルドアップ層８０を設けてもよい。開口２５６は、レーザ切断によって、ビア１３０に適合するようにビルドアップ層８０内に形成されてもよい。レーザ２５７は、パルス状又は連続的なビームとしてレーザ放射２５９を加えてもよい。レーザ放射２５９の波長及びスポットサイズは、所望のサイズ及びフットプリントを有する開口２５６を製造しながら、ビルドアップ層８０の材料を効果的に除去するように選択される。例えば、紫外線領域にあり、且つ、２．０～５．０ミクロン範囲のスポットサイズを有する放射線２５９を使用することができる。開口２５６が、下層のパッド１１０（図２参照）に至るまで完全に穿孔されることが必要であるが、切断プロセスによってパッド１１０から過剰な材料が除去されないことを確実にするように注意を払うべきである。
【0023】
さらに図７を参照すると、ビア１３０は、例えば、銅、アルミニウム、銀、金、チタン、高融点金属、高融点金属化合物、これらの合金等の様々な導体材料から開口２５６に形成されてもよい。ビア１３０は、単一構造の代わりに、例えばチタン層に続いてニッケル－バナジウム層、更に銅層が続く等のように、複数の金属層の積層体から構成されてもよい。他の実施形態では、チタン層を銅層で覆い、その後にニッケルで上塗りしてもよい。しかしながら、当業者であれば、多くの種類の導電性材料をビア１３０に使用できることを理解するであろう。例えば物理蒸着、化学蒸着、めっき等のように、金属材料を塗布するための周知の様々な技術を使用してもよい。例示的な実施形態では、ビアは、２段階で行われる銅めっきによって形成されてもよい。第１段階は、比較的薄い銅の層を開口２５６に塗布することを含む。第２段階では、バルクめっきプロセスを実行してビア１３０を充填する。図２に示すコア８７上にビルドアップ層８０，８５及び関連する導体を設けるために、本明細書に記載されたプロセスを使用して、コア８７の反対側に他のビルドアップ層を設けてもよいことを理解すべきである。
【0024】
さらに図７を参照すると、導体層が塗布、マスク、エッチングされることによって導体パッド１２０が形成され、ビルドアップ層８０について上述した技術を用いてビルドアップ層８５が形成される。導体パッド１２０は、ビア１３０に関して上述した材料及び技術を用いて形成されてもよい。次に、開口２６３を、未形成のビア１４０（図２参照）に適合するようにビルドアップ層８５に形成してもよい。レーザ２５７及びレーザ放射２５９を用いて上述した種類のレーザ穿孔が使用されてもよい。
【0025】
次に、図８に示すように、ビルドアップ層８５の選択された部分が、適切なマスク２６６を用いてマスクされる。このマスクは、ドライフィルム又はフォトレジストであってもよい。ビア開口２６３，２６４が覆われているが、マスク２６６の開口２６９はパターニングされている。マスク２６６を施してパターニングするために、周知のリソグラフィ技術が使用されてもよい。次に、めっきプロセスを使用して、開口２６９にトレース２１０を形成してもよい。トレース２１０は、導体パッド１２０に関連して上述した同一の材料で形成されてもよい。マスク２６６は、アッシング、溶媒ストリッピング又はこれら両方によって除去されてもよい。
【0026】
ここで図９を参照すると、例えばスピンコーティング又は所望の他の堆積技術等の周知のはんだマスク堆積技術を用いて、はんだマスク７５をビルドアップ層８５に堆積させてもよい。周知のリソグラフィパターン形成技術によって、ビア開口２６３，２６４上のはんだマスク７５に開口２２０，２７３を形成してもよい。例えば、はんだマスク７５には１種以上の光活性化学物質が注入され、露光及び現像プロセスを使用して開口２２０，２７３が設けられてもよい。開口２２０，２７３は、横寸法Ｘ２でパターニングされてもよい。この寸法は、後続のプロセスで形成される導体パッド６５の好ましい寸法である。したがって、この例示的な実施形態では、はんだマスク７５及び開口２２０，２７３を使用して、後に形成されるはんだ相互接続パッド６５，７０の横寸法を決める。このことは、従来のマスキング及びエッチング除去によって導体パッド６５がパターニングされる従来のプロセスとは対照的である。
【0027】
次に、図１０に示すように、図７に示す導体パッド１２０及びビア１３０に関して上述した材料及び技術を用いて、開口２６３，２６４にビア１４０，１４５を設け、はんだマスク開口２２０，２７３にはんだ相互接続パッド６５，７０を設けてもよい。はんだマスク開口２２０，２７３がパッド６５，７０の横寸法を定めていることに留意されたい。
【0028】
この時点で、図３を再度参照すると、プレはんだ５５（図示していないがプレはんだ６０も同様）が、図示したように開口２２０に配置され形成されてもよい。例えば、はんだペーストは、ステンシル等によって塗布することができる。この時点でリフローを実行して、プレはんだ５５を下層の導体パッド６５に結合してもよい。プレはんだ５５を塗布した後に、図１及び図２に示す半導体チップ１５を回路基板２０に配置して、プレはんだ５５上に載置してもよい。リフロープロセスを実行して、図２に示すはんだ接合３５，４０を生成してもよい。リフローの温度及び期間は、はんだの種類、並びに、回路基板２０及び半導体チップ１５の形状に依存する。
【0029】
図１１に示すように、この段階で、はんだ相互接続パッド６５，７０に他の材料を塗布してもよい。このことは、はんだの成分がはんだ相互接続パッド６５，７０に拡散して、これらの電気的性能を劣化させる懸念がある状況において望ましい場合がある。この例示的な実施形態では、他の形状をマスクするために、はんだマスク７５を再度用いて、はんだ相互接続パッド６５，７０に導体層２７９を塗布してもよい。導体層２７９の組成は、デバイスの要件に応じて大幅に異なっていてもよい。例えば、例示的な実施形態では、導体層２７９は、無電解めっきされたニッケル層の底部から始まり、めっきされたパラジウム層が続き、めっきされた金の層が最後に続く積層体から構成されてもよい。更に、導体層２７９用に選択される材料は、プレはんだが存在する場合であれば、プレはんだに使用されるはんだの種類や、図２に示すはんだバンプ４５に使用されるはんだの種類等の技術的な要件に依存する。ここで、導体層２７９は、下層のはんだ相互接続パッド６５，７０及びビアが存在していても、はんだが拡散するのを防ぐためのバリアを提供する。
【0030】
上述した例示的な実施形態では、はんだマスクの形成は、例えば図２及び図３に示す導体パッド６５の製造に先行する。しかしながら、他の例示的な実施形態では、導体パッド６５の後にはんだマスクを形成してもよい。この例示的な実施形態では、図１２に示すように、ビルドアップ層８０，８５、ビア１３０及び導体パッド１２０を設けるために、全般的に上述したようにプロセスを実行することができる。この時点で、開口２６３，２６４は、上述したようにビルドアップ層８５に設けられている。次に、図１３に示すように、はんだ相互接続パッド６５，７０及び導体トレース２１０を、適切な導体層をビルドアップ層８５に塗布することによって形成し、その後、適切なマスキング及びエッチング除去を行ってもよい。次に、図１４に示すように、はんだマスク７５’を、ビルドアップ層８５上及び導体トレース２１０上に塗布してもよい。はんだマスク７５’は、開口２２０’，２７３’を用いてパターニングされてもよい。はんだ相互接続パッド６５，７０が、上述したように横寸法Ｘ２で好都合に製造されるのに対し、開口２２０’，２７３’は、パッド６５の横寸法Ｘ２より僅かに大きい側方開口Ｘ７を用いてパターニングされ、はんだ相互接続パッド６５，７０を囲む小さな隙間２８１を残すようになっている。明らかに、上方から見ると、隙間２８１は、はんだ相互接続パッド６５，７０の周囲の堀として見える。後続の材料堆積プロセス、特にめっきプロセスでは、導体材料が隙間２８１に吸い込まれて、隙間２８１を充填する。
【0031】
次に、図１５に示すように、めっきプロセスを使用して、開口２２０’，２７３’を、上述した種類の追加的な金属で部分的に充填してもよい。上述したように、隙間２８１は、堆積材料２８９の一部を引き込み、この意味において、当該材料の配置は、はんだ相互接続パッド６５，７０を形成するプロセスの一部である。材料２８９を設けるために、この補助的な堆積プロセス又はめっきプロセスを行うことの背後にある動機の一部は、開口２２０’，２７３’と下層のはんだ相互接続パッド６５，７０との垂直方向の位置合わせが不完全であった場合に、何等かの追加的な導電性材料を提供することにある。材料２８９の堆積の後に、全般的に上述したように、プレはんだ及び／又ははんだバンプのプロセスが先行してもよい。
【0032】
本明細書に記載されたプロセスは、個別の回路基板に対して実行することができ、又は、複数の回路基板のストリップ（strip）若しくは他の集合体に対して一括して実行することができることを理解すべきである。一括して実行する場合、個々の回路基板は、ソーイング又は他の技術によって、ある段階で個別化されてもよい。
【0033】
本明細書で開示された例示的な実施形態は何れも、例えば半導体、磁気ディスク、光ディスク又は他の記憶媒体等のコンピュータ可読媒体に配置された命令で具現化されてもよいし、コンピュータデータ信号として具現化されてもよい。この命令又はソフトウェアは、本明細書で開示された回路構造を合成及び／又はシミュレーションすることが可能であってもよい。例示的な実施形態では、Ｃａｄｅｎｃｅ ＡＰＤ、Ｅｎｃｏｒｅ等の電子設計自動化プログラムを使用して、開示された回路構造を合成してもよい。得られたコードを使用して、開示された回路構造を製造してもよい。
【0034】
本発明は、様々な変形及び代替形態が可能であるが、特定の実施形態を一例として図面に示し、本明細書で詳細に説明してきた。しかしながら、本発明は、開示された特定の形態に限定されるものではないことを理解されたい。むしろ、本発明は、以下の添付の特許請求の範囲によって規定される本発明の趣旨及び範囲に含まれる全ての変形物、均等物及び代替物を包含するものである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】