特許 7302363 光半導体素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-06-26

(45)【発行日】2023-07-04

(54)【発明の名称】光半導体素子の製造方法

(51)【国際特許分類】

   H01S 5/026 20060101AFI20230627BHJP

   G02B 6/12 20060101ALI20230627BHJP

   G02B 6/13 20060101ALI20230627BHJP

   H01L 21/308 20060101ALI20230627BHJP

   H01L 33/48 20100101ALI20230627BHJP

【ＦＩ】

H01S5/026 618

G02B6/12 301

G02B6/13

H01L21/308 C

H01L33/48

【請求項の数】 5

(21)【出願番号】P 2019141508

(22)【出願日】2019-07-31

(65)【公開番号】P2021027083

(43)【公開日】2021-02-22

【審査請求日】2022-01-21

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】新田 俊之

【審査官】大和田 有軌

(56)【参考文献】

【文献】特開２００９－００４６４４（ＪＰ，Ａ）

【文献】特開平０３－１７１７２９（ＪＰ，Ａ）

【文献】特開２０１８－０２８６０８（ＪＰ，Ａ）

【文献】特開２００８－３００６５０（ＪＰ，Ａ）

【文献】特開２００５－１５０６７３（ＪＰ，Ａ）

【文献】特開２００１－２６７３０７（ＪＰ，Ａ）

【文献】特開平０６－０９００６１（ＪＰ，Ａ）

【文献】国際公開第２０１８／１３７３３７（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１２／００６３７１７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｓ ５／００ － ５／５０

Ｈ０１Ｌ ２１／３０６－ ２１／３０８

Ｈ０１Ｌ ２１／４６５－ ２１／４６７

Ｈ０１Ｌ ３１／００ － ３３／６４

Ｇ０２Ｆ １／００ － １／１２５

Ｇ０２Ｂ ６／１２ － ６／１４

(57)【特許請求の範囲】

【請求項1】

第１基板の上にエッチングストップ層と化合物半導体層とがこの順番で積層され、前記第１基板を切断することで、前記第１基板、前記エッチングストップ層および前記化合物半導体層を含む小片を形成する工程と、
前記小片の前記化合物半導体層を、シリコン・オン・インシュレータ基板である第２基板の表面に接触させ、前記小片を前記第２基板に接合する工程と、
前記小片を接合する工程の後に前記第１基板をエッチングする工程と、
前記エッチングする工程の後、前記第１基板の残存物が露出し、かつ前記エッチングストップ層、前記化合物半導体層および前記第２基板を覆うレジストを形成する工程と、
前記レジストを形成する工程の後、前記残存物、および前記エッチングストップ層ならびに前記化合物半導体層のうち前記残存物の下の部分をエッチングする工程と、を有し、
前記第１基板および前記化合物半導体層はインジウムリンを含み、
前記エッチングストップ層はインジウムガリウム砒素を含み、
前記第１基板をエッチングする工程のエッチャントは塩酸であり、
前記残存物をエッチングする工程のエッチャントは塩酸、酢酸および過酸化水素を含み、
前記第２基板の前記表面に光回路が設けられている光半導体素子の製造方法。

【請求項2】

前記接合する工程の後に、前記第１基板を研磨する工程を有し、
前記第１基板を研磨する工程後の前記第１基板の厚さは３０μｍ以上、５０μｍ以下であり、
前記第１基板を研磨する工程の後に、前記第１基板をエッチングする工程を行う請求項１に記載の光半導体素子の製造方法。

【請求項3】

前記残存物の前記エッチングストップ層からの高さは３０μｍ以上、５０μｍ以下である請求項２に記載の光半導体素子の製造方法。

【請求項4】

前記レジストの厚さは５μｍ以上、１０μｍ以下である請求項１から請求項３のいずれか一項に記載の光半導体素子の製造方法。

【請求項5】

前記化合物半導体層は活性層を含む請求項１から請求項４のいずれか一項に記載の光半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は光半導体素子の製造方法に関するものである。

【背景技術】

【0002】

化合物半導体基板から取得した発光素子などを含む小片と、導波路を形成したシリコンウェハとを接合し、光半導体素子を製造する技術が知られている（例えば特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１８－２８６０８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

小片の接合後に小片の基板をエッチングなどで除去する。しかし、基板の一部がエッチングの後にも残存することがある。そこで、エッチング後の残存物を除去することが可能な光半導体素子の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

本発明に係る光半導体素子の製造方法は、第１基板、および前記第１基板の上に積層された化合物半導体層を含む小片を、前記化合物半導体層側から、シリコンを含む第２基板に接合する工程と、前記小片を接合する工程の後に前記第１基板をエッチングする工程と、前記エッチングする工程の後、前記第１基板の残存物が露出し、かつ前記化合物半導体層および前記第２基板を覆うレジストを形成する工程と、前記レジストを形成する工程の後、前記残存物をエッチングする工程と、を有する光半導体素子の製造方法である。

【発明の効果】

【0006】

上記発明によれば、エッチング後の残存物を除去することが可能である。

【図面の簡単な説明】

【0007】

【図1】図１（ａ）および図１（ｂ）は実施例１に係る光半導体素子の製造方法を例示する断面図である。

【図2】図２（ａ）および図２（ｂ）は実施例１に係る光半導体素子の製造方法を例示する断面図である。図２（ｃ）は光半導体素子の製造方法を例示する平面図である。

【図3】図３（ａ）から図３（ｄ）は実施例１に係る光半導体素子の製造方法を例示する断面図である。

【発明を実施するための形態】

【0008】

[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。

【0009】

本願発明の一形態は、（１）第１基板、および前記第１基板の上に積層された化合物半導体層を含む小片を、前記化合物半導体層側から、シリコンを含む第２基板に接合する工程と、前記小片を接合する工程の後に前記第１基板をエッチングする工程と、前記エッチングする工程の後、前記第１基板の残存物が露出し、かつ前記化合物半導体層および前記第２基板を覆うレジストを形成する工程と、前記レジストを形成する工程の後、前記残存物をエッチングする工程と、を有する光半導体素子の製造方法である。エッチングにより残存物を除去することで、残存物の破片による光半導体素子の破損、およびエッチング以降の工程の精度の低下を抑制することができる。
（２）前記第１基板をエッチングする工程のエッチャントは塩酸であり、前記残存物をエッチングする工程のエッチャントは塩酸、酢酸および過酸化水素を含んでもよい。塩酸を用いて異方性の強いエッチングを行うため、残存物が発生する。その後、塩酸、酢酸および過酸化水素を含むエッチャントを用いて、等方性のエッチング、または異方性の弱いエッチングを行う。これにより残存物を除去する。
（３）前記第１基板および前記化合物半導体層はインジウムリンを含んでもよい。インジウムリンの第１基板をエッチングすることで残存物が残存する。インジウムリンの残存物をエッチングで除去することができる。
（４）前記第１基板を研磨する工程後の前記第１基板の厚さは３０μｍ以上、５０μｍ以下でもよい。厚さが３０μｍ以上であることにより、研磨で生じるダメージが化合物半導体層に到達しにくく、かつ小片が第２基板から剥がれにくくなる。厚さが５０μｍ以下であることにより、突起の高さも５０μｍ以下であり、エッチングで除去しやすくなる。
（５）前記レジストの厚さは５μｍ以上、１０μｍ以下でもよい。厚さが５μｍ以上であるため、レジストは小片および第２基板を覆うことができる。また、厚さが１０μｍ以下であるため残存物がレジストから露出する。
（６）前記小片を接合する工程の後であって前記第１基板をエッチングする工程の前に、前記第１基板を研磨する工程を有してもよい。研磨によるダメージをエッチングで除去することができる。
（７）前記第１基板と前記化合物半導体層との間に、インジウムガリウム砒素を含むエッチングストップ層が設けられてもよい。これにより化合物半導体層をエッチングせずに残存させることができる。

【0010】

［本願発明の実施形態の詳細］
本願発明の実施形態に係る光半導体素子の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【実施例1】

【0011】

実施例１においては、化合物半導体層を含む小片と、導波路が形成されたウェハとを接合することで光半導体素子を形成する。図１（ａ）から図２（ｂ）、図３（ａ）から図３（ｄ）は実施例１に係る光半導体素子の製造方法を例示する断面図である。図２（ｃ）は光半導体素子の製造方法を例示する平面図である。

【0012】

図１（ａ）に示すように、有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）または分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などで、ウェハ状態の基板１０（第１基板）の上にエッチングストップ層１２および化合物半導体層１４を順にエピタキシャル成長する。

【0013】

基板１０は例えばインジウムリン（ＩｎＰ）などで形成された半導体基板である。エッチングストップ層１２は例えばインジウムガリウム砒素（ＩｎＧａＡｓ）で形成されている。化合物半導体層１４は例えばＩｎＰおよびＩｎＧａＡｓＰなどで形成され、活性層およびクラッド層などを含む。基板１０の厚さは例えば３５０μｍであり、エッチングストップ層１２および化合物半導体層１４を合わせた厚さは例えば３μｍである。

【0014】

エピタキシャル成長後、基板１０を研磨して厚さＴ１を例えば２００μｍ程度とする。例えばダイシング処理などにより基板１０を切断し、複数の小片１６（後述）を切り出す。

【0015】

図１（ｂ）に示す基板２０（第２基板）は、例えばシリコン（Ｓｉ）、酸化シリコン（ＳｉＯ_２）およびＳｉを積層したＳＯＩ（シリコン・オン・インシュレータ）基板である。基板２０はウェハ状であり、表面には例えば導波路、リング共振器、ＤＢＲ反射鏡（回折格子）などの光回路が形成されている。基板１０から切り出した複数の小片１６を基板２０に接合する。具体的には、例えば小片１６の化合物半導体層１４の表面、および基板２０の表面をプラズマ活性化し、化合物半導体層１４を基板２０に接触させ、加圧することで接合する。

【0016】

図２（ａ）に示すように、例えばラッピングにより基板１０を研磨し、薄くする。研磨後の基板１０の厚さＴ２は例えば３０μｍ以上、５０μｍ以下である。基板１０を薄くしすぎると小片１６が基板２０から剥離しやすくなる。また、ラッピングにより生じる破砕などのダメージがエッチングストップ層１２および化合物半導体層１４にも到達する恐れがある。したがって研磨後の厚さＴ２は３０μｍ以上が好ましい。また基板１０が厚すぎると、後述のエッチング後に残る突起が高くなり、除去が困難となる。したがって厚さＴ２は５０μｍ以下が好ましい。例えばバックグラインドでは小片１６が基板２０から剥がれる恐れがあるため、研磨はラッピングにより行うことが好ましい。

【0017】

図２（ｂ）に示すように、エッチャントとして塩酸（ＨＣｌ）を用いたウェットエッチングにより基板１０を除去する。エッチングにより研磨によるダメージも除去される。エッチング選択性が高いため、ＩｎＰの基板１０はエッチングされ、ＩｎＧａＡｓのエッチングストップ層１２はエッチングされない。したがってエッチング後にはエッチングストップ層１２およびその下の化合物半導体層１４が残存する。また、基板２０もエッチングされない。エッチングには異方性があり、基板１０の結晶の方向に応じてエッチングの速さが異なる。このため、基板１０の中央側はエッチングされやすく、端部側はエッチングされにくい。このため基板１０の端部には突起１１（残存物）が残存する。突起１１の高さＨは例えば厚さＴ２と同程度であり、３０～５０μｍである。

【0018】

図２（ｃ）はエッチング後の小片１６を図示する。ＩｎＰの基板１０の（１００）面の上にエッチングストップ層１２を形成する場合、図２（ｃ）に示すように２つの突起１１は基板１０の辺１０ａおよび１０ｂに沿う。辺１０ａおよび１０ｂのうち一方は［０１－１］方向に沿い、他方は［０－１１］方向に沿う。２つの突起１１のうち１つの突起１１の斜面は（１１－１）面であり、もう１つの突起１１の斜面は（１－１１）面である。他の辺および中央部に突起１１は残存しない。

【0019】

突起１１があることにより、後工程のレジストパターニングの精度の低下およびレジストパターンの欠陥などが発生する恐れがある。また、突起１１が折れて発生する破片が小片１６および基板２０を損傷させることがある。そこで実施例１では突起１１を除去する。

【0020】

図３（ａ）に示すように、基板２０および小片１６の上にレジスト２２を塗布する。レジスト２２は例えば耐エッチング性のある樹脂である。露光・現像によりレジスト２２のパターンを形成する。レジスト２２は基板２０および小片１６の表面を覆い、突起１１はレジスト２２から露出する。突起１１にレジスト２２が付着した場合、露光・現像などを行い不要なレジスト２２を除去する。突起１１を除くと、基板２０および小片１６の表面内には例えば３μｍ程度の凹凸がある。したがってレジスト２２の厚さＴ３は当該凹凸より大きいことが好ましい。また突起１１を突出させるため、厚さＴ３は高さＨ未満が好ましい。レジスト２２の厚さＴ３は例えば５μｍ以上、１０μｍ以下である。

【0021】

図３（ｂ）に示すように、例えば１１０℃で１０分以上のベーキングを行い、レジスト２２の重合反応を促進させ、揮発成分を蒸発させる。ベーキングの後、例えば塩酸（ＨＣｌ）、酢酸（ＣＨ_３ＣＯＯＨ）、および過酸化水素（Ｈ_２Ｏ_２）の混合液をエッチャントとして、ウェットエッチングを行う。図３（ｃ）に示すように、ウェットエッチングにより、突起１１、および突起１１下のエッチングストップ層１２および化合物半導体層１４を除去する。上記のエッチャントを用いることで、等方性のエッチング、または異方性の小さいエッチングが可能であり、突起１１を除去することができる。小片１６のうちレジスト２２下の部分および基板２０はエッチングされない。

【0022】

図３（ｄ）に示すように、エッチング後、アセトンまたは剥離液などでレジスト２２を除去する。小片１６にフォトリソグラフィおよびエッチングを行い、例えばメサなどを形成し、さらに電極および絶縁膜などを形成する。これにより光半導体素子が形成される。小片１６が例えば発光素子などの能動素子として機能し、小片１６から出射される光は基板２０内の導波路を伝搬する。

【0023】

実施例１によれば、小片１６を基板２０に接合し、基板１０をエッチングする。エッチング後、小片１６には突起１１が残存する。再びエッチングを行うことで、突起１１を除去することができる。

【0024】

突起１１のエッチングにより突起１１の破片による破損が抑制され、また後工程におけるフォトリソグラフィなどの精度の低下が抑制される。エッチングの際には小片１６にレジスト２２を設ける。突起１１はレジスト２２から露出し、小片１６のうち突起１１に重ならない部分はレジスト２２に覆われる。このため、突起１１およびその下の部分をエッチングし、かつ小片１６の化合物半導体層１４などへのダメージは抑制される。

【0025】

基板１０のエッチングにおけるエッチャントは例えばＨＣｌである。このエッチングは異方性を有しており、エッチングレートは基板１０の中央側で高く、辺１０ａおよび１０ｂ側では低い。このため、辺１０ａおよび１０ｂに沿って突起１１が残存する。突起１１のエッチングにおけるエッチャントは例えばＨＣｌ、ＣＨ_３ＣＯＯＨ、およびＨ_２Ｏ_２の混合液である。このエッチングは等方性、または弱い異方性を有しており、辺１０ａおよび１０ｂ側でもエッチングレートが高い。したがって突起１１を効果的に除去することができる。

【0026】

基板１０および化合物半導体層１４はＩｎＰを含む。エッチングレートは、ＩｎＰの結晶の方向に応じて変わる。このため突起１１が残存する。再度のエッチングによりＩｎＰの突起１１を除去することができる。

【0027】

研磨後の基板１０の厚さＴ２は例えば３０μｍ以上、５０μｍ以下である。厚さＴ２が３０μｍ以上であることにより、研磨による破砕などがエッチングストップ層１２および化合物半導体層１４に到達しにくい。また小片１６が基板２０から剥がれにくい。厚さＴ２が５０μｍ以下であるため、突起１１の高さＨも５０μｍ以下である。したがってエッチングで突起１１を除去しやすくなる。

【0028】

レジスト２２の厚さＴ３は例えば５μｍ以上、１０μｍ以下である。厚さＴ３が５μｍ以上であることにより、表面の凹凸も含めて小片１６および基板２０を覆うことができる。厚さＴ３が１０μｍ以下であるため、突起１１はレジスト２２から露出する。したがって突起１１をエッチングして除去することができる。

【0029】

突起１１の高さが大きい場合には、レジスト２２を塗布する前に、基板２０および小片１６の上に保護膜を形成してもよい。保護膜は例えばＳｉＮやＳｉＯ_２のようにエッチング液に対する耐性を有する薄い無機膜である。保護膜を形成した後、保護膜上にレジスト２２を塗布し、露光・現像によりレジスト２２のパターンを形成し、バッファードフッ酸（ＢＨＦ）などを用いてレジスト２２のパターンを保護膜に転写する。レジスト２２および保護膜は基板２０および小片１６の表面を覆い、突起１１はレジスト２２および保護膜から露出する。ベーキングした後、ウェットエッチングにより突起１１、エッチングストップ層１２、および化合物半導体層１４を除去する。突起１１が高い場合にはウェットエッチングの時間が長くなるが、保護膜を用いることで突起１１以外の部分がエッチング液からしっかり保護される。

【0030】

小片１６の接合後、基板１０を研磨して薄くする。その後にエッチングを行うことで、研磨により発生するダメージを除去することができる。基板１０の研磨はラッピングで行うことが好ましい。バックグラインドに比べて小片１６に加わるせん断応力が小さく、小片１６の剥がれを抑制することができる。

【0031】

基板１０と化合物半導体層１４との間にＩｎＧａＡｓのエッチングストップ層１２が設けられている。基板１０のエッチングはエッチングストップ層１２で停止するため、化合物半導体層１４のエッチングが抑制され、化合物半導体層１４が残存する。基板１０、エッチングストップ層１２および化合物半導体層１４は、実施例１で述べたもの以外の半導体で形成されてもよい。基板１０のエッチングが異方性を有し、突起１１のような残存物が発生した場合、レジスト２２を設け、残存物をエッチングして除去すればよい。

【0032】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0033】

１０、２０ 基板
１０ａ、１０ｂ 辺
１１ 突起
１２ エッチングストップ層
１４ 化合物半導体層
１６ 小片
２２ レジスト

【図1】

【図2】

【図3】