(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-26
(45)【発行日】2023-07-04
(54)【発明の名称】高周波増幅器
(51)【国際特許分類】
H03F 1/32 20060101AFI20230627BHJP
H03F 3/68 20060101ALI20230627BHJP
【FI】
H03F1/32
H03F3/68 220
(21)【出願番号】P 2018160229
(22)【出願日】2018-08-29
【審査請求日】2021-06-21
(73)【特許権者】
【識別番号】000154325
【氏名又は名称】住友電工デバイス・イノベーション株式会社
(74)【代理人】
【識別番号】100088155
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100113435
【氏名又は名称】黒木 義樹
(74)【代理人】
【識別番号】100136722
【氏名又は名称】▲高▼木 邦夫
(74)【代理人】
【識別番号】100174399
【氏名又は名称】寺澤 正太郎
(72)【発明者】
【氏名】南 匡
【審査官】工藤 一光
(56)【参考文献】
【文献】特開2016-158217(JP,A)
【文献】特開2012-208635(JP,A)
【文献】特開2002-252523(JP,A)
【文献】特開2003-17948(JP,A)
【文献】特開平7-283372(JP,A)
【文献】欧州特許出願公開第3367563(EP,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H03F1/00-3/72
H01L23/12-23/15
(57)【特許請求の範囲】
【請求項1】
キャリア信号の周波数が互いに異なる複数の信号を重畳してなる高周波信号を入力し、該高周波信号を増幅して出力する高周波増幅器であって、
底板を有し、出力端子を有するパッケージと、
前記底板上に配置され、前記高周波信号を増幅して複数の信号出力端から出力する増幅素子部と、
前記底板上に配置された合成回路基板であって、前記増幅素子部と対向する第1の辺、前記出力端子と対向する第2の辺、及び、前記第1の辺の一端と前記第2の辺の一端とを接続する第3の辺を有し、前記複数の信号出力端と電気的に接続され、前記複数の信号出力端から出力される信号を合成して一の出力信号とするとともに前記出力端子と
導電体を介して電気的に接続された接続点から前記一の出力信号を出力する
平面形状の配線パターンを含む合成回路を主面上に有する合成回路基板と、
を備え、
前記合成回路基板は、前記合成回路と電気的に接続されたフィルタ回路であって、前記主面上において前記第2の辺と前記第3の辺とによって形成される角部と前記
配線パターンとの間の領域に設けられ、前記出力信号に含まれる3次相互変調歪みを低減するフィルタ回路を有する、高周波増幅器。
【請求項2】
前記フィルタ回路は、互いに直列に接続されたLC並列共振回路及びCRフィルタ回路を含む、請求項1に記載の高周波増幅器。
【請求項3】
前記LC並列共振回路は、前記合成回路基板上の配線パターンをインダクタとして含み、
前記CRフィルタ回路は薄膜抵抗を含む、請求項2に記載の高周波増幅器。
【請求項4】
前記増幅素子部は、前記信号出力端をそれぞれ有する複数の増幅素子を含む、請求項1~3のいずれか1項に記載の高周波増幅器。
【請求項5】
前記合成回路はウィルキンソン型カプラを含む、請求項1~4のいずれか1項に記載の高周波増幅器。
【請求項6】
前記合成回路基板は、厚さ方向に延びる溝を側面に有し、
前記溝の内側には、前記合成回路基板の前記主面から、前記底板と対向する前記合成回路基板の裏面まで延在する金属パターンが形成されており、
前記フィルタ回路において前記主面上に設けられた基準電位パターンは、前記金属パターンを介して前記パッケージの前記底板と電気的に接続されている、請求項1~5のいずれか1項に記載の高周波増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、高周波増幅器に関する。
【背景技術】
【0002】
特許文献1には、高周波増幅器に用いられるバイアス・チョーク回路に関する技術が開示されている。このバイアス・チョーク回路は、直流供給ノードとRF回路バイアス点との間に接続され、且つ互いに並列に接続されたインダクタ及びコンデンサによって実現される。
【0003】
特許文献2には、高周波半導体装置に関する技術が開示されている。この高周波半導体装置は、複数のユニットFETと、整合回路と、複数の低周波発振抑制回路とを備える。複数のユニットFETは、互いに並列に配置されている。整合回路は、1つの線路を複数に分岐する分岐線路をN段(Nは2以上の整数)にわたって組み合わせることにより構成されており、複数のユニットFETに接続されかつ複数に分割された端部を有する線路を含む。複数の低周波発振抑制回路は、整合回路のn段目(nは2以上N以下の整数)を構成する複数の分岐線路に接続されている。複数の低周波発振抑制回路の各々は、この回路が接続される分岐線路上のうち、この分岐線路に接続される複数のユニットFETまでの電気長が互いに実質的に等しくなる位置に接続されている。
【0004】
特許文献3には、電力増幅器に関する技術が開示されている。この電力増幅器は、トランジスタと、入力整合回路と、出力整合回路と、2つのコンデンサと、ゲートバイアス供給回路と、ドレインバイアス供給回路と、インピーダンス変換回路とを備える。トランジスタは、増幅器として機能する。入力整合回路は、トランジスタのゲート端子に接続され、トランジスタの利得を最大にする。出力整合回路は、トランジスタのドレイン端子に接続され、トランジスタの飽和出力を最大とする。2つのコンデンサは、直流を阻止するために、電力増幅器の入力端子と入力整合回路との間、及び電力増幅器の出力端子と出力整合回路との間にそれぞれ接続される。ゲートバイアス供給回路は、入力整合回路とトランジスタのゲート端子との間のノードに接続されている。ゲートバイアス供給回路は、トランジスタのゲート端子からゲートバイアス供給端子を見た、入力信号の周波数帯域におけるインピーダンスが極めて大きくなるように設定される。ドレインバイアス供給回路は、出力整合回路とトランジスタのドレイン端子との間のノードに接続されている。ドレインバイアス供給回路は、ドレイン端子からドレインバイアス供給端子を見た、出力信号の周波数帯域におけるインピーダンスが極めて大きくなるよう設定される。インピーダンス変換回路は、ドレインバイアス供給回路に接続され、2つの入力信号の周波数差に相当する低周波数帯においてインピーダンスの実部を大きくする。
【先行技術文献】
【特許文献】
【0005】
【文献】特開平6-140862号公報
【文献】特開2016-158217号公報
【文献】特開2003-017948号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
近年の無線通信においては、伝送速度を速くするために様々な技術を採用しており、マルチキャリア伝送方式もその一つである。マルチキャリア伝送方式では或る周波数帯域内に複数のサブキャリアが存在しており、サブキャリア同士の干渉を低減することが重要である。そのため、送信機内の増幅器には3次相互変調歪み(IM3)を低減することが求められる。IM3は、サブキャリア同士の周波数差が50MHz~60MHzを超えたあたりから急激に大きくなる。一般に、サブキャリアの数が増えるほど(高次になるほど)、広い帯域幅が必要となる。また、近年の動作周波数の増大に伴い、要求される帯域幅が広くなっている。
【0007】
IM3を低減するために、高周波増幅器の信号出力端付近にフィルタ回路を接続する方式がある。例えば、LC並列回路により構成される共振フィルタを、増幅素子であるトランジスタの出力側に接続し、トランジスタから見込んだインピーダンスが共振フィルタの共振周波数において極大値をとるように設計することにより、ノッチフィルタ(Band Rejection Filter:BRF)を構成することができる。共振周波数をキャリア周波数と一致させることにより、出力側に現れるIM3を低減することが可能である。
【0008】
しかしながら、フィルタ回路の配置がトランジスタから離れるほど、IM3の低減効果は乏しくなる。IM3の低減効果を高めるためにはトランジスタの近くにフィルタ回路を配置することが望ましいが、高周波増幅器の小型化、およびRF特性の改善のための部品配置の高密度化に伴い、トランジスタの近くにフィルタ回路の配置スペースを設けることが困難となっている。
【0009】
本発明は、このような問題点に鑑みてなされたものであり、IM3を低減するためのフィルタ回路を増幅素子の近くに配置することが可能な高周波増幅器を提供することを目的とする。
【課題を解決するための手段】
【0010】
上述した課題を解決するために、一実施形態に係る高周波増幅器は、キャリア信号の周波数が互いに異なる複数の信号を重畳してなる高周波信号を入力し、該高周波信号を増幅して出力する高周波増幅器であって、高周波信号を増幅して複数の信号出力端から出力する増幅素子部と、増幅素子部と第1方向に並んで配置され、複数の信号出力端と電気的に接続され、複数の信号出力端から出力される信号を合成して一の出力信号とする合成回路を主面上に有する基板と、基板の主面上に配置され、合成回路と電気的に接続され、出力信号に含まれる3次相互変調歪みを低減するフィルタ回路と、を備える。出力信号は、第1方向と交差する第2方向における基板の中央部から出力される。フィルタ回路は、中央部と、基板において増幅素子部とは反対側に位置する角部との間の領域に配置されている。
【発明の効果】
【0011】
本発明による高周波増幅器によれば、IM3を低減するためのフィルタ回路を増幅素子の近くに配置することができる。
【図面の簡単な説明】
【0012】
【
図1】
図1は、一実施形態に係る高周波増幅器1の内部構成を示す平面図である。
【
図2】
図2は、一方のフィルタ回路40の拡大平面図である。
【
図3】
図3は、溝31gを拡大して示す斜視図である。
【
図4】
図4は、フィルタ回路40を備えない高周波増幅器の回路構成を示す図である。
【
図5】
図5は、
図4に示された高周波増幅器のIM3特性を示すグラフである。
【
図6】
図6は、キャパシタ81を有する高周波増幅器の回路構成を示す図である。
【
図7】
図7は、
図6に示された高周波増幅器のIM3特性を示すグラフである。
【
図8】
図8は、高周波増幅器1の回路構成を示す図である。
【
図9】
図9は、
図8に示された高周波増幅器1のIM3特性を示すグラフである。
【発明を実施するための形態】
【0013】
本発明の実施形態に係る高周波増幅器の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【0014】
図1は、本発明の一実施形態に係る高周波増幅器1の内部構成を示す平面図である。
図1に示されるように、高周波増幅器1は、一つの入力端子2、一つの出力端子3、増幅素子部10、分岐回路基板20、合成回路基板30、フィルタ回路40、マッチング回路50、及びマッチング回路60を備える。本実施形態の高周波増幅器1は、一例としてフィルタ回路40、マッチング回路50,60を2つずつ備える。また、増幅素子部10は2つの増幅素子11を含む。1つの増幅素子11あたりの出力は例えば30Wであり、増幅素子部10全体の出力は例えば60Wである。また、高周波増幅器1は、増幅素子部10、分岐回路基板20、合成回路基板30、フィルタ回路40、及びマッチング回路50,60を収容するパッケージ4を備える。
【0015】
パッケージ4は金属製であり、基準電位に接続されている。パッケージ4の平面形状は略長方形状であり、方向A1(第1方向)において対向する端壁4a,4bと、方向A2(第2方向)において対向する側壁4c,4dとを有する。方向A1と方向A2とは互いに交差しており、一例では互いに直交する。また、パッケージ4は、長方形状の平坦な底板4eを有する。底板4eは、方向A1,A2によって規定される平面に沿って延びている。端壁4a,4bは底板4eの一対の辺(方向A2に沿って延びる辺)に沿って立設しており、側壁4c,4dは底板4eの別の一対の辺(方向A1に沿って延びる辺)に沿って立設している。なお、パッケージ4は、図示しない蓋部を更に有する。蓋部は、端壁4a,4bおよび側壁4c,4dによって形成される上部開口を封止する。
【0016】
入力端子2は、金属製の配線パターンであって、高周波信号を高周波増幅器1の外部から入力する。高周波信号は、マルチキャリア伝送方式に基づく信号であって、キャリア信号の周波数が互いに異なる複数の信号を重畳してなる。キャリア信号の周波数帯域は、例えば500MHz以下である。入力端子2は、方向A2における端壁4aの中央部に設けられており、パッケージ4の外部から内部へ延在している。
【0017】
増幅素子部10は、パッケージ4の底板4e上であって、方向A1におけるパッケージ4の略中央部分に配置されている。増幅素子部10の各増幅素子11は、トランジスタを内蔵する。トランジスタは例えば電界効果トランジスタ(FET)であり、一実施例では高電子移動度トランジスタ(HEMT)である。各増幅素子11は、複数のゲートフィンガ、複数のソースフィンガ、及び複数のドレインフィンガを有する。方向A1において、ソースフィンガとドレインフィンガとは交互に並んでおり、各ソースフィンガとドレインフィンガとの間にゲートフィンガが配置されている。各増幅素子11の入力端子2側の端辺にはゲートパッド(信号入力端)及びソースパッドが交互に並んでおり、各増幅素子11の出力端子3側の端辺にはドレインパッド(信号出力端)が並んでいる。各ソースパッドは、増幅素子11を厚さ方向に貫通するビアホールを介してパッケージ4の底板4eと電気的に接続され、基準電位とされている。各増幅素子11は、各ゲートパッドに入力された高周波信号を増幅し、増幅後の高周波信号を各ドレインパッドから出力する。
【0018】
分岐回路基板20は、パッケージ4の底板4e上に配置されている。分岐回路基板20は、方向A1に沿って入力端子2及び増幅素子部10と並んで配置され、入力端子2と増幅素子部10との間に位置する。分岐回路基板20は、セラミック製の基板21と、基板21の主面上に設けられた分岐回路22とを有する。基板21の平面形状は例えば長方形であり、一方の長辺21aは入力端子2と対向しており、他方の長辺21bはマッチング回路50を介して増幅素子部10と対向している。基板21の裏面はパッケージ4の底板4eと対向している。基板21の一方の短辺21cはパッケージ4の側壁4cの近傍に位置しており、基板21の他方の短辺21dはパッケージ4の側壁4dの近傍に位置している。すなわち、基板21は、方向A2においてパッケージ4の一端近傍から他端近傍にわたって延在している。
【0019】
分岐回路22は、基板21の主面上に設けられた配線パターン23を含む。配線パターン23は、ボンディングワイヤ9aを介して入力端子2と電気的に接続されている。高周波信号は、方向A2における基板21の中央部から配線パターン23に入力される。配線パターン23は、方向A1に沿った基板21の中心線に関して線対称な形状を有する。配線パターン23は、ボンディングワイヤ9aとの接続点を起点として二分岐を繰り返し、最終的に8つの金属パッド23aに至る。8つの金属パッド23aは、長辺21bに沿って並んで配列されている。互いに隣り合う金属パッド23a同士は、膜抵抗を介して互いに接続されており、ウィルキンソン型カプラを構成する。これにより、増幅素子部10の複数のゲートパッド間のアイソレーションを確保しつつ、入力端子2から見た、増幅素子部10の入力インピーダンスの整合を図っている。なお、図には、代表して1つの膜抵抗23bのみ図示している。8つの金属パッド23aは、ボンディングワイヤ9bを介して、マッチング回路50と電気的に接続されている。
【0020】
マッチング回路50は、パッケージ4の底板4e上に配置され、方向A1において分岐回路基板20と増幅素子部10との間に配置されている。マッチング回路50は、例えばダイキャパシタであり、誘電体基板の主面上に複数の金属パッド(不図示)を有する。金属パッドの数は、例えば金属パッド23aと同数とされる。複数の金属パッドは、方向A2に沿って一列に配列されている。各金属パッドは、ボンディングワイヤ9bを介して、対応する金属パッド23aと電気的に接続されるとともに、ボンディングワイヤ9cを介して、増幅素子部10の対応するゲートパッドと電気的に接続されている。
【0021】
マッチング回路50においては、ボンディングワイヤ9b及び9cによるインダクタンス成分と、これらのインダクタンス成分の間のノードと基準電位(底板4e)との間に接続された、金属パッドのキャパシタンスとによって、T型フィルタ回路が構成される。マッチング回路50は、このT型フィルタ回路によってインピーダンス変換を行う。通常、増幅素子部10においてゲートパッドからトランジスタ内部を見込んだインピーダンスは、伝送線の特性インピーダンス(例えば50Ω)と異なる。マッチング回路50は、このインピーダンスを、T型フィルタ回路により入力端子2からパッケージ4内部を見込んだ50Ωに変換する。
【0022】
マッチング回路60は、パッケージ4の底板4e上に配置され、方向A1において増幅素子部10と合成回路基板30との間に配置されている。マッチング回路60は、マッチング回路50と同様に、例えば平行平板型キャパシタ(ダイキャパシタ)であり、誘電体基板の主面上に複数の金属パッド(不図示)を有する。金属パッドの数は、例えば金属パッド23aと同数とされる。複数の金属パッドは、方向A2に沿って一列に配列されている。各金属パッドは、ボンディングワイヤ9dを介して、増幅素子部10の対応するドレインパッドと電気的に接続されるとともに、ボンディングワイヤ9eを介して、合成回路基板30の対応する金属パッド33a(後述)と電気的に接続されている。
【0023】
マッチング回路60においても、ボンディングワイヤ9d及び9eによるインダクタンス成分と、これらのインダクタンス成分の間のノードと基準電位(底板4e)との間に接続された、金属パッドのキャパシタンスとによって、T型フィルタ回路が構成される。マッチング回路60は、このT型フィルタ回路によってインピーダンス変換を行う。通常、増幅素子部10においてドレインパッドからトランジスタ内部を見込んだインピーダンスは、伝送線の特性インピーダンス(例えば50Ω)と異なり、大概は50Ωより小さい値である。マッチング回路60は、このインピーダンスを、T型フィルタ回路により出力端子3からパッケージ4内部を見込んだ50Ωに変換する。
【0024】
合成回路基板30は、パッケージ4の底板4e上に配置されている。合成回路基板30は、方向A1に沿って増幅素子部10及び出力端子3と並んで配置され、増幅素子部10と出力端子3との間に位置する。合成回路基板30は、セラミック製の基板31と、基板31の主面上に設けられた合成回路32とを有する。基板31の平面形状は例えば長方形であり、一方の長辺31aはマッチング回路60を介して増幅素子部10と対向しており、他方の長辺31bは出力端子3と対向している。基板31の裏面はパッケージ4の底板4eと対向している。基板31の一方の短辺31cはパッケージ4の側壁4cの近傍に位置しており、基板31の他方の短辺31dはパッケージ4の側壁4dの近傍に位置している。すなわち、基板31は、方向A2においてパッケージ4の一端近傍から他端近傍にわたって延在している。
【0025】
合成回路32は、増幅素子部10の複数のドレインパッドから出力される信号を合成して一の出力信号とする。合成回路32は、基板31の主面上に設けられた配線パターン33を含む。配線パターン33は、方向A1に沿った基板31の中心線に関して線対称な形状を有する。配線パターン33は、4つの金属パッド33aを含む。4つの金属パッド33aは、長辺31aに沿って並んで配列されている。互いに隣り合う金属パッド33a同士は、膜抵抗を介して互いに接続されており、ウィルキンソン型カプラを構成する。これにより、増幅素子部10の複数のドレインパッド間のアイソレーションを確保しつつ、出力端子3から見た、増幅素子部10の出力インピーダンスの整合を図っている。なお、図には、代表して1つの膜抵抗33bのみ図示している。各金属パッド33aは、ボンディングワイヤ9eを介して、マッチング回路60の対応する2つの金属パッドと電気的に接続されている。配線パターン33は、4つの金属パッド33aから結合を繰り返しつつ、最終的にボンディングワイヤ9fとの接続点に至る。配線パターン33は、ボンディングワイヤ9fを介して、出力端子3と電気的に接続されている。増幅後の高周波信号は、方向A2における基板31の中央部から出力端子3に出力される。
【0026】
出力端子3は、金属製の配線パターンであって、増幅後の高周波信号を高周波増幅器1の外部へ出力する。出力端子3は、方向A2における端壁4bの中央部に設けられており、パッケージ4の内部から外部へ延在している。
【0027】
フィルタ回路40は、基板31の主面上に配置され、合成回路32と電気的に接続されている。フィルタ回路40は、出力信号に含まれる3次相互変調歪みを低減するために設けられている。一方のフィルタ回路40は、方向A2における基板31の中央部と、基板31において増幅素子部10とは反対側に位置する2つの角部31e,31fのうち一方の角部31eとの間の領域に配置されている。また、他方のフィルタ回路40は、方向A2における基板31の中央部と、基板31において増幅素子部10とは反対側に位置する2つの角部31e,31fのうち他方の角部31fとの間の領域に配置されている。言い換えると、一方のフィルタ回路40は、基板31の主面の中心に対して角部31e寄りの領域に配置されている。他方のフィルタ回路40は、基板31の主面の中心に対して角部31f寄りの領域に配置されている。
【0028】
図2は、一方のフィルタ回路40の拡大平面図である。なお、他方のフィルタ回路40は、一方のフィルタ回路40と同じ部品及び接続関係を有し、方向A1に沿った基板31の中心軸線に関して、一方のフィルタ回路40と線対称な部品配置を有する。一方のフィルタ回路40は、基板31の角部31e付近において、配線パターン33が設けられていない空きスペースを使って効率よく配置されている。
【0029】
フィルタ回路40は、インダクタとしての配線パターン41と、キャパシタ42~44と、薄膜抵抗45とを含んで構成されている。配線パターン41は、基板31の主面上に形成された金属膜であり、所望のインダクタンスを実現するように幅及び長さが定められた細長形状を有する。配線パターン41は、フィルタ回路40の各部品の中で最も金属パッド33a寄りに配置されている。配線パターン41の一端は中継パッド46と繋がっており、他端は配線パターン47と繋がっている。中継パッド46及び配線パターン47は、基板31の主面上に形成された金属膜である。中継パッド46は、ボンディングワイヤ9gを介して、配線パターン33における2つの金属パッド33aの合成部分と電気的に接続されている。中継パッド46は、配線パターン41と配線パターン47との間に配置されている。
【0030】
配線パターン47は、フィルタ回路40の各部品の中で最も角部31e寄りに配置されている。配線パターン47は基板31の辺31b及び31cに沿った略L字状といった平面形状を有しており、辺31a(
図1を参照)側の一端において、配線パターン41の他端と繋がっている。そして、L字の腹部に中継パッド46が配置されることにより、フィルタ回路40全体の省スペース化が図られている。
【0031】
キャパシタ42及び43は、例えば表面及び裏面に電極を有するチップ状のコンデンサであり、配線パターン47上に実装されている。キャパシタ42及び43の裏面電極は、半田を介して配線パターン47と電気的に接続されている。キャパシタ42の表面電極は、ボンディングワイヤ9hを介して、中継パッド46と電気的に接続されている。なお、キャパシタ43の容量は、キャパシタ42の容量よりも大きい。従って、キャパシタ43の電極面積は、キャパシタ42の電極面積よりも大きい。一例では、キャパシタ42は、方向A2において中継パッド46と並んで配置され、中継パッド46と辺31cとの間に位置する。また、キャパシタ43は、方向A1において中継パッド46及びキャパシタ42と並んで配置され、中継パッド46及びキャパシタ42と辺31bとの間に位置する。
【0032】
キャパシタ44は、基準電位パターン48上に実装されている。基準電位パターン48は、基板31の主面上に形成された金属膜である。基準電位パターン48は、配線パターン47と隔離されており、辺31bに沿って、配線パターン47と並んで配置されている。配線パターン47は、基準電位パターン48と辺31cとの間に位置する。また、基準電位パターン48は、辺31bに沿って細長く延在する部分48aを有する。キャパシタ44は、例えば表面及び裏面に電極を有する平行平板型のコンデンサである。キャパシタ44の裏面電極は、半田を介して基準電位パターン48と電気的に接続されている。キャパシタ44の表面電極は、ボンディングワイヤ9iを介してキャパシタ43の表面電極と電気的に接続されるとともに、ボンディングワイヤ9jを介して配線パターン49と電気的に接続されている。なお、キャパシタ44の容量は、キャパシタ42の容量よりも大きく、キャパシタ43の容量よりも小さい。従って、キャパシタ43の電極面積は、キャパシタ42の電極面積よりも大きく、キャパシタ43の電極面積よりも小さい。
【0033】
配線パターン49は、基板31の主面上に形成された金属膜であって、基準電位パターン48の部分48aと並行して、方向A2に沿って延在している。薄膜抵抗45は、基板31の主面上において基準電位パターン48の部分48aと配線パターン49との間に形成され、基準電位パターン48の部分48aと配線パターン49とを接続している。薄膜抵抗45は、方向A2を長手方向とする長方形状を呈しており、その一方の長辺において基準電位パターン48の部分48aに接続されており、他方の長辺において配線パターン49に接続されている。従って、基準電位パターン48の部分48a及び配線パターン49は、薄膜抵抗45の一方及び他方の電極にそれぞれ相当する。これらの部分48a、薄膜抵抗45、及び配線パターン49は、全体として方向A2を長手方向とする長方形状を呈しており、配線パターン33の最も辺31bに近い部分(方向A2に沿って延びる最終合成部33c)と辺31bとの間に配置されている。
【0034】
基板31は、辺31bを構成する側面に溝31gを有する。
図3は、溝31gを拡大して示す斜視図である。
図3に示されるように、溝31gは、基板31の厚さ方向に延びており、基板31の主面から裏面に達している。基板31の延伸方向に垂直な断面における溝31gの断面形状は、例えば円弧状(本実施形態では半円形)である。溝31gの断面が円弧状である場合、その直径は例えば0.3mmである。そして、溝31gの内側には、基板31の主面から裏面まで延在する金属パターンが形成されている(図中にハッチングにて示す)。主面上の基準電位パターン48は、この金属パターンを介してパッケージ4の底板4e(
図1,
図2を参照)と電気的に接続されている。すなわち、基板31を底板4eに半田付けすると、溝31gに沿って半田フィレット(半田の這い上がり)が形成され、底板4eと金属パターンとの間に良好なコンタクトが得られる。従って、基準電位パターン48の電位の安定性を高めることができる。
【0035】
ここで、高周波増幅器1の回路構成及びこの回路構成が好ましい理由について、従来の高周波増幅器が有する課題と共に説明する。
図4は、フィルタ回路40が設けられない場合の高周波増幅器の回路構成を示す図である。増幅素子部10の入力側(ゲート端子)と入力端子2との間にインピーダンス整合回路(分岐回路22及びマッチング回路50)が接続されており、出力側(ドレイン端子)と出力端子3との間にインピーダンス整合回路(マッチング回路60及び合成回路32)が接続されている。この場合、入力端子2から同じ振幅で周波数の異なる2つの信号(f1、f2)を入力すると、出力端子3には、増幅素子部10の非線形性に起因して、基本波f1、f2の他に、低周波信号(f2-f1)および3次相互変調歪信号(2f2-f1、2f1-f2)が現れる。
【0036】
一般に、3次相互変調歪み(IM3)は、単位dBcが用いられ、増幅素子部10の出力パワーを或る値に固定したときの基本波信号の振幅と3次相互変調歪信号の振幅との差(若しくは比)で表される。
図5は、入力端子2から同じ振幅で周波数の異なる2つの信号(f1=14GHz、f2=14GHz+fs)を増幅素子部10に入力し、出力端子3から出力される出力信号のパワーを5dBに設定した場合に計測されたIM3特性を示すグラフである。縦軸はIM3の大きさ(単位:dBc)を表し、横軸は周波数差fs(単位:Hz)を表す。
図5に示されるように、フィルタ回路40が設けられない場合、周波数差fsが50~60MHzを超えた辺りからIM3が急激に増大している。
【0037】
これに対し、
図6に示されるように、出力側のインピーダンス整合回路と基準電位線との間に数百pF程度のキャパシタ81を接続すると、IM3特性を改善することができる。すなわち、キャパシタ81を設けることによって、IM3の発生要因である、増幅素子部10のドレイン端子から出力端子3を見込んだ低周波信号(f2-f1)のインピーダンスを低くすることができるので、IM3を低減できる。
図7は、
図6に示された高周波増幅器において、
図5と同条件にて計測されたIM3特性を示すグラフである。
図7に示されるように、キャパシタ81が設けられた場合、
図5と比較して高周波側の(~数百MHz)IM3が低減している。しかし、数十MHz付近にリップルRが発生し、広帯域での低いIM3特性の実現を妨げている。また、増幅素子部10の出力側から出力端子3を見込んだ基本波のインピーダンスがキャパシタ81の影響を受けてしまう。従って、IM3が
図5と比較して全体的に増大している。
【0038】
図8は、本実施形態の高周波増幅器1の回路構成を示す図である。出力側のインピーダンス整合回路と基準電位線との間に、フィルタ回路40が接続されている。前述したように、フィルタ回路40は、配線パターン(インダクタ)41、キャパシタ42~44、及び薄膜抵抗45を有する。インダクタ41及びキャパシタ42は、互いに並列に接続されており、LC並列共振回路40aを構成している。また、キャパシタ44及び薄膜抵抗45は、互いに並列に接続されており、CRフィルタ回路40bを構成している。LC並列共振回路40aとCRフィルタ回路40bとは、キャパシタ43を介して互いに直列に接続されている。LC並列共振回路40aは、基本波の信号漏れを低減するために設けられる。キャパシタ43及びCRフィルタ回路40bは、
図7に示されたリップルRを抑制するために設けられる。薄膜抵抗45は、リップルを低減させるためのダンピング機能を有する。キャパシタ43は、増幅素子部10のドレイン端子側に供給される直流電流のフィルタ回路40への流入を遮断する機能も有する。出力側のインピーダンス整合回路と基準電位線との間にLC並列共振回路40a及びキャパシタ43が直列に接続されることにより、所望する周波数の低インピーダンス化を実現する。
【0039】
キャパシタ43の容量は、キャパシタ42,44の容量よりも一桁以上大きい。これにより、低減対象とする周波数の信号がフィルタ回路40を通過することができ、フィルタ回路40による作用を得ることができる。キャパシタ43,44は、互いに直列若しくは並列に接続された複数のキャパシタによって構成されてもよい。
【0040】
図9は、
図8に示された高周波増幅器1において、
図5と同条件にて計測されたIM3特性を示すグラフである。
図9に示されるように、キャパシタ43及びCRフィルタ回路40bの作用によって、
図7に示されたリップルRが低減している。更に、LC並列共振回路40aの作用によって、IM3が
図7と比較して全体的に低減し、広い帯域にわたってIM3特性が改善されている。
【0041】
一例として、フィルタ回路40を構成する各部品の数値を示す。下記の数値は、高周波増幅器1に入力される基本波信号の周波数が14GHzの場合の値である。
【0042】
キャパシタ42:0.1pF
インダクタ41:1.3nH
LC並列共振回路40aの共振周波数fc:14GHz
キャパシタ43:5~20nF
キャパシタ44:500~2000pF
薄膜抵抗45:0.1~5Ω
以上に説明した本実施形態の高周波増幅器1により得られる効果について説明する。高周波増幅器1はIM3を低減するためのフィルタ回路40を備えているが、フィルタ回路40の配置が増幅素子部10から離れるほど、IM3の低減効果は乏しくなる。IM3の低減効果を高めるためには増幅素子部10の近くにフィルタ回路40を配置することが望ましいが、パッケージ4の内部は、高周波特性、量産安定性および製造コスト低減の観点から、各部品が高密度に実装されている。
【0043】
このような課題に鑑み、本実施形態では、合成回路基板30の基板31の中央部と、基板31において増幅素子部10とは反対側に位置する角部31e,31fとの間の領域に各フィルタ回路40が配置されている。合成回路基板30においては、合成回路32が基板31上に設けられているが、合成回路32の配線パターン33全体の方向A2における幅は、増幅素子部10の複数のドレインパッドから出力される増幅後の高周波信号を合成する毎に狭くなる。従って、基板31の角部31e,31f付近には僅かな空きスペースが生じる。この空きスペースに各フィルタ回路40を配置することによって、各フィルタ回路40を増幅素子部10の近くに配置することができ、IM3の低減効果を格段に高めることができる。
【0044】
また、例えば従来のようにパッケージの外部にフィルタ回路を配置すると、該装置を配線基板上に実装する際に、トランジスタを内蔵するパッケージに加えてフィルタ回路の各部品を配線基板上に実装しなければならず、実装工数が増加する。本実施形態のようにフィルタ回路40をパッケージ4の内側に配置することにより、パッケージ4を配線基板上に実装するだけで済み、実装工数を削減することができる。
【0045】
また、本実施形態のように、フィルタ回路40は、互いに直列に接続されたLC並列共振回路40a及びCRフィルタ回路40bを含んでもよい。これにより、
図7に示されたリップルRを低減し、且つ、広い帯域にわたってIM3特性を改善することができる。
【0046】
また、本実施形態のように、LC並列共振回路40aは、基板31上の配線パターン41をインダクタとして含み、CRフィルタ回路40bは薄膜抵抗45を含んでもよい。これにより、フィルタ回路40の部品数を削減し、フィルタ回路40をより小型化することができる。なお、CRフィルタ回路40bの抵抗の値は、キャパシタ44との協働によって実現される遮断周波数を低く設定するために小さいことが望ましい。薄膜抵抗45の抵抗値を小さくする方法として、アスペクト比(平面視における縦横比)を大きくする方法がある。薄膜抵抗材を厚くしてシート抵抗値を低下させることも考えられるが、配線パターン33の最下層を同じ薄膜抵抗材により形成する場合、薄膜抵抗45の抵抗材のみを厚く形成することは工数の増加を伴う。本実施形態のように、薄膜抵抗45を基板31の長辺31bに沿って延在させるとともに配線パターン33の最終合成部33cと長辺31bとの間に配置することにより、僅かな空きスペースに薄膜抵抗45を効率よく配置することができる。また、方向A1におけるパッケージ4の寸法(入力端子2と出力端子3との間隔)が大きくなることを抑制できる。
【0047】
また、本実施形態のように、合成回路32はウィルキンソン型カプラを含んでもよい。これにより、増幅素子部10の複数のドレインパッド間のアイソレーションを確保しつつ、出力端子3から見た、増幅素子部10の出力インピーダンスの整合を図ることができる。
【0048】
また、本実施形態のように、基板31は、厚さ方向に延びる溝31gを側面に有し、溝31gの内側には、基板31の主面から裏面まで延在する金属パターンが形成され、主面上の基準電位パターン48は、この金属パターンを介してパッケージ4の底板4eと電気的に接続されてもよい。これにより、例えば一般的な側面メタライズと比較して基準電位パターン48上の半田の流出を低減することができ、キャパシタ44の実装信頼性を高めることができる。また、基板31に貫通ビアを形成する方式と比較して、基板31が例えばセラミック等の硬い材質から成る場合、若しくは配線パターン33の配線幅との兼ね合いから基板31が厚く形成される場合であっても、基板31の主面側と裏面側との導電を容易に実現することができる。
【0049】
本発明による高周波増幅器は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態の増幅素子部10は2つの増幅素子11を含んでいるが、増幅素子部10は単一の増幅素子11を含んでもよく、3つ以上の増幅素子11を含んでもよい。そのような場合でも、複数のドレイン端子が方向A2に沿って並んで配置される場合には、合成回路基板30において基板31の角部31e,31f付近に空きスペースが生じるので、フィルタ回路40を効率よく配置することができる。
【0050】
また、本発明によるフィルタ回路の構成は、
図2及び
図8に示された構成に限られない。IM3特性を改善するフィルタ回路であれば、他の様々な回路を採用することができる。
【符号の説明】
【0051】
1…高周波増幅器、2…入力端子、3…出力端子、4…パッケージ、4a,4b…端壁、4c,4d…側壁、4e…底板、9a~9j…ボンディングワイヤ、10…増幅素子部、11…増幅素子、20…分岐回路基板、21…基板、21a,21b…長辺、21c,21d…短辺、22…分岐回路、23…配線パターン、23a…金属パッド、23b…膜抵抗、30…合成回路基板、31…基板、31a,31b…長辺、31c,31d…短辺、31e,31f…角部、31g…溝、32…合成回路、33…配線パターン、33a…金属パッド、33b…膜抵抗、33c…最終合成部、40…フィルタ回路、40a…LC並列共振回路、40b…CRフィルタ回路、41…配線パターン(インダクタ)、42~44…キャパシタ、45…薄膜抵抗、46…中継パッド、47,49…配線パターン、48…基準電位パターン、48a…部分、50,60…マッチング回路、81…キャパシタ、A1,A2…方向、R…リップル。