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特許7303127シフトレジスタユニット、回路構造、ゲート駆動回路、駆動回路及び表示装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-26
(45)【発行日】2023-07-04
(54)【発明の名称】シフトレジスタユニット、回路構造、ゲート駆動回路、駆動回路及び表示装置
(51)【国際特許分類】
G11C 19/28 20060101AFI20230627BHJP
G09G 3/3225 20160101ALI20230627BHJP
G09G 3/20 20060101ALI20230627BHJP
G09F 9/30 20060101ALI20230627BHJP
H01L 29/786 20060101ALI20230627BHJP
【ＦＩ】
G11C19/28 230
G09G3/3225
G09G3/20 622E
G09F9/30 338
H01L29/78 612C
【請求項の数】
13
(21)【出願番号】P 2019570504
(86)(22)【出願日】2019-01-08
(65)【公表番号】
(43)【公表日】2021-09-16
(86)【国際出願番号】 CN2019070895
(87)【国際公開番号】W WO2019227939
(87)【国際公開日】2019-12-05
【審査請求日】2022-01-04
(31)【優先権主張番号】201820809711.7
(32)【優先日】2018-05-28
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(73)【特許権者】
【識別番号】519385216
【氏名又は名称】北京京▲東▼方技▲術▼▲開▼▲発▼有限公司
【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＤＥＶＥＬＯＰＭＥＮＴ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｒｏｏｍ ４０７，Ｂｕｉｌｄｉｎｇ １，Ｎｏ．９ Ｄｉｚｅ Ｒｏａｄ，ＢＤＡ，Ｂｅｉｊｉｎｇ，１００１７６，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】シエン ジエンボ
(72)【発明者】
【氏名】シュー チェン
(72)【発明者】
【氏名】ハオ シュエグアン
(72)【発明者】
【氏名】チャオ ヨン
【審査官】後藤 彰
(56)【参考文献】
【文献】特開２００７－２０７４１３（ＪＰ，Ａ）
【文献】特開２０１６－０２９７９７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １９／２８
Ｇ０９Ｇ ３／３２２５
Ｇ０９Ｇ ３／２０
Ｇ０９Ｆ ９／３０
Ｈ０１Ｌ ２９／７８６
(57)【特許請求の範囲】
【請求項1】
ベース基板と前記ベース基板上に設けられた入力回路、リセット回路と第１出力回路、第１出力端、出力ノイズ低減回路、制御回路、第１信号線入力端、第２信号線入力端、前記入力回路と前記リセット回路とを接続する第１接続導電部、前記リセット回路と前記第１出力回路とを接続する第２接続導電部、及び前記第１出力回路と前記第１出力端とを接続する第３接続導電部、第４接続導電部、第５接続導電部及び第６接続導電部を備え、前記入力回路は、入力信号に応答して第１ノードのレベルを制御するように配置され、
前記リセット回路は、リセット信号に応答して前記第１ノードをリセットするように配置され、
前記第１出力回路は、前記第１ノードのレベルの制御下で、第１信号を前記第１出力端に出力するように配置され、
前記第４接続導電部は、前記第１出力回路と前記第１信号線入力端とを接続し、且つ前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つと異層に設けられるように配置され；
前記第５接続導電部は、前記出力ノイズ低減回路と前記第１出力回路とを接続し、且つ前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つと異層に設けられるように配置され；
前記第６接続導電部は、前記制御回路と前記第２信号線入力端とを接続し、且つ前記第４接続導電部と異層に設けられるように配置される、シフトレジスタユニット。
【請求項2】
前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つは、異層に設けられる、請求項１に記載のシフトレジスタユニット。
【請求項3】
前記出力ノイズ低減回路は、第２ノードのレベルの制御下で、前記第１出力端をノイズ低減するように配置される、請求項１に記載のシフトレジスタユニット。
【請求項4】
前記制御回路は、前記第１ノードのレベル及び／又は前記第２信号の制御下で、前記第２ノードのレベルを制御するように配置される、請求項３に記載のシフトレジスタユニット。
【請求項5】
前記第１接続導電部の長さは、前記第２接続導電部の長さより短く；又は、前記第１信号は、クロック信号、電圧信号及び電流信号のうちの少なくとも１つを含む、請求項１－４のいずれかに記載のシフトレジスタユニット。
【請求項6】
ベース基板と前記ベース基板に設けられた第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ及び蓄積容量、第１信号線入力端、第２信号線入力端、第１出力端、第１接続導電部、第２接続導電部、第３接続導電部、第４接続導電部、第５接続導電部及び第６接続導電部を備え、前記第１接続導電部は、前記第１トランジスタの第１極と前記第２トランジスタの第１極とを接続するように配置され、前記第５トランジスタの第１極は、前記第１接続導電部を介して前記第６トランジスタの第１極と接続され、
前記第２接続導電部は、前記第２トランジスタの第１極と、前記第３トランジスタのゲートと前記蓄積容量の第１極とを接続するように配置され、
前記第３接続導電部は、前記第１出力端と前記第３トランジスタの第１極とを接続するように配置され、
前記第４接続導電部は、前記第３トランジスタの第２極と前記第１信号線入力端とを接続し、且つ前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つと異層に設けられるように配置され；
前記第５接続導電部は、前記第３トランジスタの第１極と前記第４トランジスタの第１極とを接続し、且つ前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つと異層に設けられるように配置され；
前記第６接続導電部は、前記第６トランジスタのゲートと前記第２信号線入力端とを接続し、且つ前記第４接続導電部と異層に設けられるように配置される、回路構造。
【請求項7】
前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つは、異層に設けられる、請求項６に記載の回路構造。
【請求項8】
前記第３トランジスタの第１極は前記第２接続導電部と同層に設けられ、又は、前記第１接続導電部は、前記第１トランジスタの半導体層材料と同じである、請求項６又は７に記載の回路構造。
【請求項9】
第７トランジスタ、第３信号線入力端及び第７接続導電部をさらに備え、前記第７トランジスタのゲートは、前記第１出力端に接続して前記第１出力端の出力信号を受信するように配置され、前記第７トランジスタの第１極は、前記第７接続導電部を介して前記第３信号線入力端に接続して第３信号を受信するように配置され、前記第７トランジスタの第２極は、第２出力端に接続するように配置され、
前記回路構造が第４接続導電部を含む場合、前記第７接続導電部は、前記第４接続導電部と異層に設けられるように配置され、
第８トランジスタをさらに備え、
前記第８トランジスタのゲートは、前記第２接続導電部を介して第２ノードに接続するように配置され、前記第８トランジスタの第１極は、前記第２出力端に接続するように配置され、前記第８トランジスタの第２極は、第１電圧端に接続して第１電圧を受け取るように配置される、請求項８に記載の回路構造。
【請求項10】
複数のカスケード接続された請求項１－５のいずれかに記載のシフトレジスタユニットを備え、第２出力回路、第３信号線入力端及び第７接続導電部をさらに備え、
前記第２出力回路は、前記第１出力端から出力されたレベルの制御下で、第３信号を第２出力端に出力するように配置され、
前記シフトレジスタユニットが第４接続導電部を含む場合、前記第７接続導電部は、前記第３信号線入力端と前記第２出力回路とを接続し、且つ前記第４接続導電部と異層に設けられるように配置される、ゲート駆動回路。
【請求項11】
複数のカスケード接続された請求項６－９のいずれかに記載の回路構造を備える、駆動回路。
【請求項12】
請求項１０に記載のゲート駆動回路、又は請求項１１に記載の駆動回路を備え、前記ゲート駆動回路又は前記駆動回路は、アレイ基板の四側辺に設けられる、表示装置。
【請求項13】
第１導電層、第２導電層、第３導電層、第４導電層、第５導電層及び第６導電層をさらに備え、前記第１導電層は、活性層の材質と同じで、前記第２導電層は第１ゲート線層の材質と同じで、前記第３導電層は第２ゲート線層の材質と同じで、前記第４導電層は第１データ線層の材質と同じで、前記第５導電層は第２データ線層の材質と同じで、前記第６導電層は画素電極の材質と同じである、請求項１２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施例は、シフトレジスタユニット、回路構造、ゲート駆動回路、駆動回路及び表示装置に関する。
【背景技術】
【0002】
表示技術分野において、例えば表示パネルの画素アレイは通常、複数行のゲート線、及びこれらと交差する複数列のデータ線を含む。ゲート線に対する駆動は、貼り合わせた集積駆動回路によって実現することができる。近年来、薄膜トランジスタプロセスの弛まぬ改善に伴い、ゲート駆動回路を薄膜トランジスタアレイ基板上に直接集積化してＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）を構成してゲート線を駆動することもできる。例えば、複数のカスケード接続されたシフトレジスタユニットによって構成されたＧＯＡ回路を採用して、画素アレイの複数行のゲート線にオンオフ状態の電圧信号を提供し、それにより複数行のゲート線を順次オンするように制御することができる。
【発明の概要】
【0003】
本開示の少なくとも一実施例は、トランジスタ同士の間の距離に応じて接続導電部の位置を柔軟に選択することができ、各トランジスタを接続する接続導電部がいずれも同層に配置されることを回避して、表示パネルの配線設計を簡素化し、及び信号伝送の精度を向上させることができる、シフトレジスタユニットを提供する。
【0004】
本開示の少なくとも１つの実施例は、ベース基板と前記ベース基板上に設けられた入力回路、リセット回路と第１出力回路、第１出力端、前記入力回路と前記リセット回路とを接続する第１接続導電部、前記リセット回路と前記第１出力回路とを接続する第２接続導電部、及び前記第１出力回路と前記第１出力端とを接続する第３接続導電部を備える、シフトレジスタユニットを提供する。前記入力回路は、入力信号に応答して第１ノードのレベルを制御するように配置され；前記リセット回路は、リセット信号に応答して前記第１ノードをリセットするように配置され；前記第１出力回路は、前記第１ノードのレベルの制御下で、第１信号を前記第１出力端に出力するように配置され；前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つは、異層に設けられる。
【0005】
例えば、本開示の一実施例に係るシフトレジスタユニットは、第１信号線入力端及び第４接続導電部をさらに備える。前記第４接続導電部は、前記第１出力回路と前記第１信号線入力端とを接続し、且つ前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つと異層に設けられるように配置される。
例えば、本開示の一実施例に係るシフトレジスタユニットは、出力ノイズ低減回路及び第５接続導電部をさらに備える。前記出力ノイズ低減回路は、前記第２ノードのレベルの制御下で、前記第１出力端をノイズ低減するように配置され、前記第５接続導電部は、前記出力ノイズ低減回路と前記第１出力回路とを接続し、且つ前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つと異層に設けられるように配置される。
例えば、本開示の一実施例に係るシフトレジスタユニットは、出力ノイズ低減回路及び第５接続導電部をさらに備える。前記出力ノイズ低減回路は、前記第２ノードのレベルの制御下で、前記第１出力端をノイズ低減するように配置され、前記第５接続導電部は、前記出力ノイズ低減回路と前記第１出力回路とを接続し、且つ前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つと異層に設けられるように配置される。
【0006】
例えば、本開示の一実施例に係るシフトレジスタユニットは、制御回路、第２信号線入力端及び第６接続導電部をさらに備える。前記制御回路は、前記第１ノードのレベル及び／又は前記第２信号の制御下で、前記第２ノードのレベルを制御するように配置され、前記第６接続導電部は、前記制御回路と前記第２信号線の入力端とを接続するように配置され、且つ前記第４接続導電部と異層に設けられる。
【0007】
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記第１接続導電部の長さは、前記第２接続導電部の長さより短く；又は、前記第１信号は、クロック信号、電圧信号及び電流信号のうちの少なくとも１つを含み；又は、前記第２信号は、クロック信号、電圧信号及び電流信号のうちの少なくとも１つを含む。
【0008】
本開示の少なくとも１つの実施例は、ベース基板と前記ベース基板に設けられた第１トランジスタ、第２トランジスタ、第３トランジスタと蓄積容量、第１出力端、第１接続導電部、第２接続導電部及び第３接続導電部を備える、回路構造をさらに提供する。前記第１接続導電部は、前記第１トランジスタの第１極と前記第２トランジスタの第１極とを接続するように配置され；前記第２接続導電部は、前記第２トランジスタの第１極と、前記第３トランジスタのゲートと前記蓄積容量の第１極とを接続するように配置され；前記第３接続導電部は、前記第１出力端と前記第３トランジスタの第１極とを接続するように配置され；前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つは、異層に設けられる。
【0009】
例えば、本開示の一実施例に係る回路構造は、第４トランジスタ、第１信号線入力端、第４接続導電部及び第５接続導電部をさらに備える。前記第４接続導電部は、前記第３トランジスタの第２極と前記第１信号線入力端とを接続し、且つ前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つと異層に設けられるように配置され；前記第５接続導電部は、前記第３トランジスタの第１極と前記第４トランジスタの第１極とを接続し、且つ前記第１接続導電部、前記第２接続導電部及び前記第３接続導電部のうちのいずれか２つ又は３つと異層に設けられるように配置される。
【0010】
例えば、本開示の一実施例に係る回路構造は、第５トランジスタ、第６トランジスタ、第２信号線入力端及び第６接続導電部をさらに備える。前記第５トランジスタの第１極は、前記第１接続導電部を介して前記第６トランジスタの第１極に接続され；前記第６接続導電部は、前記第６トランジスタのゲートと前記第２信号線入力端とを接続し、且つ前記第４接続導電部と異層に設けられるように配置される。
例えば、本開示の一実施例に係る回路構造において、前記第３トランジスタの第１極は前記第２接続導電部と同層に設けられ、又は、前記第１接続導電部は、前記第１トランジスタの半導体層材料と同じである。
例えば、本開示の一実施例に係る回路構造において、前記第３トランジスタの第１極は前記第２接続導電部と同層に設けられ、又は、前記第１接続導電部は、前記第１トランジスタの半導体層材料と同じである。
【0011】
例えば、本開示の一実施例に係る回路構造は、第７トランジスタ、第３信号線入力端及び第７接続導電部をさらに備える。前記第７トランジスタのゲートは、前記第１出力端に接続して前記回路構造の出力信号を受信するように配置され、前記第７トランジスタの第１極は、前記第７接続導電部を介して前記第３信号線入力端に接続して第３信号を受信するように配置され、前記第７トランジスタの第２極は、第２出力端に接続するように配置され；前記回路構造が第４接続導電部を含む場合、前記第７接続導電部は、前記第４接続導電部と異層に設けられるように配置される。
例えば、本開示の一実施例に係る回路構造は、第８トランジスタをさらに備え；前記第８トランジスタのゲートは、前記第２接続導電部を介して第２ノードに接続するように配置され、前記第８トランジスタの第１極は、前記第２出力端に接続するように配置され、前記第８トランジスタの第２極は、第１電圧端に接続して第１電圧を受け取るように配置される。
例えば、本開示の一実施例に係る回路構造は、第８トランジスタをさらに備え；前記第８トランジスタのゲートは、前記第２接続導電部を介して第２ノードに接続するように配置され、前記第８トランジスタの第１極は、前記第２出力端に接続するように配置され、前記第８トランジスタの第２極は、第１電圧端に接続して第１電圧を受け取るように配置される。
【0012】
本開示の少なくとも１つの実施例は、複数のカスケード接続された本開示のいずれか一つの実施例に係るシフトレジスタユニットを備える、ゲート駆動回路を提供する。
例えば、本開示の一実施例に係るゲート駆動回路において、前記ゲート駆動回路は、第２出力回路、第３信号線入力端及び第７接続導電部をさらに備える。前記第２出力回路は、前記第１出力端から出力されたレベルの制御下で、第３信号を第２出力端に出力するように配置され；前記シフトレジスタユニットが第４接続導電部を含む場合、前記第７接続導電部は、前記第３信号線入力端と前記第２出力回路とを接続し、且つ前記第４接続導電部と異層に設けられるように配置される。
例えば、本開示の一実施例に係るゲート駆動回路において、前記ゲート駆動回路は、第２出力回路、第３信号線入力端及び第７接続導電部をさらに備える。前記第２出力回路は、前記第１出力端から出力されたレベルの制御下で、第３信号を第２出力端に出力するように配置され；前記シフトレジスタユニットが第４接続導電部を含む場合、前記第７接続導電部は、前記第３信号線入力端と前記第２出力回路とを接続し、且つ前記第４接続導電部と異層に設けられるように配置される。
【0013】
本開示の少なくとも１つの実施例は、複数のカスケード接続された本開示のいずれか一つの実施例に係る回路構造を備える、駆動回路をさらに提供する。
本開示の少なくとも１つの実施例は、本開示のいずれか一つの実施例に係るゲート駆動回路又は駆動回路を含み、前記ゲート駆動回路又は駆動回路は、アレイ基板の四側辺に設けられる、表示装置を提供する。
本開示の少なくとも１つの実施例は、本開示のいずれか一つの実施例に係るゲート駆動回路又は駆動回路を含み、前記ゲート駆動回路又は駆動回路は、アレイ基板の四側辺に設けられる、表示装置を提供する。
【0014】
例えば、本開示の一実施例に係る表示装置は、第１導電層、第２導電層、第３導電層、第４導電層、第５導電層及び第６導電層をさらに備え、前記第１導電層は、活性層の材質と同じで、前記第２導電層は第１ゲート線層の材質と同じで、前記第３導電層は第２ゲート線層の材質と同じで、前記第４導電層は第１データ線層の材質と同じで、前記第５導電層は第２データ線層の材質と同じで、前記第６導電層は画素電極の材質と同じである。
【図面の簡単な説明】
【0015】
本開示の実施例における技術案をより明確的に説明するため、以下は実施例の図面を簡単に説明するが、言うまでもなく、以下の説明における図面は、本開示の幾つかの実施例に過ぎなく、本開示を限定するものではない。
【図1】本開示の実施例に係るシフトレジスタユニットの一例を示す図である。
【図2】本開示の実施例に係るシフトレジスタユニットの他の一例を示す図である。
【図4D】本開示の実施例に係る各接続導電部が位置する導電層の構造を示す断面図である。
【図6】本開示の実施例に係るシフトレジスタユニットの別の一例を示す図である。
【図9A】本開示の実施例に係るゲート駆動回路の一例を示す図である。
【図9B】本開示の実施例に係るゲート駆動回路の他の一例を示す図である。
【図9C】本開示の実施例に係るゲート駆動回路の別の一例を示す図である。
【図12】本開示の実施例に係る表示装置を示す図である。
【発明を実施するための形態】
【0016】
本開示の実施例の目的、技術案及び利点をより明確にするため、以下、本開示の実施例における図面を参照し、本開示の実施例における技術案に対して明確かつ完全な説明を行う。無論、ここに説明された実施例はあくまで本開示の実施例の一部のみであり、全ての実施例ではないと理解されるべきである。説明された本開示における実施例に基づき、当業者が格別の創意が必要なく容易に想到できる他のすべての実施例は、本開示の権利範囲に含まれるものとする。
【0017】
本開示で使用される技術的用語又は科学的用語は、特に明記しない限り、本開示が属する技術分野の当業者によって理解される通常の意味を有するべきである。本開示に用いられる用語「第１」、「第２」及び類似の用語は、いかなる順序、数量又は重要性を示すものではなく、異なる構成要素を区別するために使用されるだけである。同様に、「一つ」、「一」、又は「該」などの類似用語も、数量の制限を示すことではなく、少なくとも１つが存在することを示す。「備える」又は「含む」などの類する用語とは、その用語の前に現れる要素が、その用語の後に現れる要素を包含まれることを意味するが、他の要素又は部品も包含する可能性も除外されるとは意図しない。「接続」又は「連接」などの類する用語は、物理的又は機械的な接続に限定されず、直接的又は間接的を問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのみに使用され、説明された対象の絶対位置が変化すると、該相対位置関係もそれに応じて変化する可能性がある。
【0018】
以下は、図面を参照しながら、本開示の各実施例を詳細に説明する。なお、図面において、実質的に同一又は類似の構成及び機能を有する構成要素については、同一の符号を付し、それらに関する重複説明を省略する。
【0019】
表示パネル技術では、低コスト及び狭いフレームを実現するため、ＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）技術を採用することができ、即ち薄膜トランジスタプロセスによってゲート駆動回路を表示パネル上に集積させ、これにより狭いフレーム及び組立コストの低減などの利点を実現することができる。ＧＯＡにおける薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）の数が多く、且つ複数のＴＦＴ同士の間が通常、同じ材料を採用した接続導電部によって接続され、例えば、複数の接続導電部が同一の金属層からなるため、表示パネルの限られた配置空間内において、このような接続方式によって、各ＴＦＴ間の接続関係を複雑化しやすくなる。また、各ＴＦＴ間の接続導電部の間隔が小さいため、ＴＦＴ間の信号の伝送に影響を与える可能性がある。
【0020】
本開示の少なくとも一実施例は、ベース基板とベース基板上に設けられた入力回路、リセット回路と第１出力回路、第１出力端、入力回路とリセット回路とを接続する第１接続導電部、リセット回路と第１出力回路とを接続する第２接続導電部、及び第１出力回路と第１出力端とを接続する第３接続導電部を備える、シフトレジスタユニットを提供する。入力回路は、入力信号に応答して第１ノードのレベルを制御するように配置され；リセット回路は、リセット信号に応答して第１ノードをリセットするように配置され；第１出力回路は、第１ノードのレベルの制御下で、第１信号を第１出力端に出力するように配置され；第１接続導電部、第２接続導電部及び第３接続導電部のうちのいずれか２つ又は３つは、異層に設けられる。本開示の少なくとも１つの実施例は、回路構造、ゲート駆動回路及び表示装置をさらに提供する。
【0021】
本開示の実施例に係るシフトレジスタユニットは、トランジスタ間の距離に応じて接続導電部の位置を柔軟に選択することができ、各トランジスタを接続する複数の接続導電部がいずれも同層に設けられることを回避して、表示パネルの配線設計を簡素化し、及び信号伝送の精度を向上させることができる。
【0022】
以下は、図面を参照しながら、本開示の実施例を詳細に説明する。説明すべきなのは、異なる図面における同じ参照符号は、既に説明された同じ要素を指すものである。
図１は、本開示の実施例に係るシフトレジスタユニットの一例を示す図である。図１に示すように、このシフトレジスタユニット１００は、ベース基板（図１には図示せず）とベース基板に設けられた入力回路１１０、リセット回路１２０、第１出力回路１３０及び第１出力端ＯＵＴ１を含む。例えば、このシフトレジスタユニット１００は、表示装置のアレイ基板上にゲート駆動回路の構成要素として形成される。このアレイ基板は、上記ベース基板を含み、アレイ領域（表示領域）と周辺領域を有する。このゲート駆動回路はアレイ基板の周辺領域内に形成され、画素回路はアレイ基板のアレイ領域内に形成される。この画素回路は、少なくとも１つのトランジスタ、例えばスイッチングトランジスタを含んでもよく、例えば駆動トランジスタなどの部品をさらに含んでもよい。例えば、アレイ領域の薄膜トランジスタ及び周辺領域の薄膜トランジスタは、半導体製造プロセスによって得ることができる。
図１は、本開示の実施例に係るシフトレジスタユニットの一例を示す図である。図１に示すように、このシフトレジスタユニット１００は、ベース基板（図１には図示せず）とベース基板に設けられた入力回路１１０、リセット回路１２０、第１出力回路１３０及び第１出力端ＯＵＴ１を含む。例えば、このシフトレジスタユニット１００は、表示装置のアレイ基板上にゲート駆動回路の構成要素として形成される。このアレイ基板は、上記ベース基板を含み、アレイ領域（表示領域）と周辺領域を有する。このゲート駆動回路はアレイ基板の周辺領域内に形成され、画素回路はアレイ基板のアレイ領域内に形成される。この画素回路は、少なくとも１つのトランジスタ、例えばスイッチングトランジスタを含んでもよく、例えば駆動トランジスタなどの部品をさらに含んでもよい。例えば、アレイ領域の薄膜トランジスタ及び周辺領域の薄膜トランジスタは、半導体製造プロセスによって得ることができる。
【0023】
図１に示すように、該シフトレジスタユニット１００は、入力回路１１０とリセット回路１２０とを接続する第１接続導電部１、リセット回路１２０と第１出力回路１３０とを接続する第２接続導電部２、及び第１出力回路１３０と第１出力端ＯＵＴ１とを接続する第３接続導電部３を備える。例えば、第３接続導電部３は、アレイ基板のアレイ領域内に位置するゲート線と一体に形成されてもよく、又は、第３接続導電部３は、ビアや接続線などを介してアレイ基板のアレイ領域内に位置するゲート線に電気的に接続されてもよい。
【0024】
例えば、該第１接続導電部１、第２接続導電部２及び第３接続導電部３は、ベース基板上に設けられ、且つそれらのうちのいずれか２つ又は３つが異層に設けられる。例えば、第１接続導電部１と第２接続導電部２とは、異層に設けられ、第３接続導電部３は、第１接続導電部１及び第２接続導電部２のうちのいずれかと同層又は異層に設けられてもよい。さらに例えば、第１接続導電部１、第２接続導電部２及び第３接続導電部３は、それぞれ異層に設けられ、本開示の実施例はこれに限定されない。
本開示の実施例は、第１接続導電部１、第２接続導電部２及び第３接続導電部３の接続数及び接続方式を限定しない。例えば、第１接続導電部１は、入力回路１１０とリセット回路１２０との間に少なくとも１つの第１接続導電部１が存在して電気的に接続することを示し、さらに接続数及び方式は限定されない；即ち、少なくとも１つの入力回路１１０の素子（例えば、入力回路１１０の一つのトランジスタの第１極）とリセット回路１２０（例えば、リセット回路１２０の一つのトランジスタの第２極）との間に少なくとも１つの第１接続導電部１が存在し、これにより入力回路１１０とリセット回路１２０とが電気的に接続される。以下の各実施例の接続導電部はこれと同じであり、説明を省略する。
本開示の実施例は、第１接続導電部１、第２接続導電部２及び第３接続導電部３の接続数及び接続方式を限定しない。例えば、第１接続導電部１は、入力回路１１０とリセット回路１２０との間に少なくとも１つの第１接続導電部１が存在して電気的に接続することを示し、さらに接続数及び方式は限定されない；即ち、少なくとも１つの入力回路１１０の素子（例えば、入力回路１１０の一つのトランジスタの第１極）とリセット回路１２０（例えば、リセット回路１２０の一つのトランジスタの第２極）との間に少なくとも１つの第１接続導電部１が存在し、これにより入力回路１１０とリセット回路１２０とが電気的に接続される。以下の各実施例の接続導電部はこれと同じであり、説明を省略する。
【0025】
例えば、第１接続導電部の長さは、第２接続導電部の長さより短い。例えば、この長さは、接続導電部の始端から終端までの延在距離や、該回路内部のトランジスタ素子の接続箇所におけるビア間の延在距離を示し、これによりトランジスタ間の延在距離に応じて接続導電部の位置を柔軟に選択することができる。この延出距離は、両端の間の直線距離ではなく、接続導電部の形状（例えば、線状、Ｓ字状等）に依存する。
この入力回路１１０は、入力信号に応答して第１ノード（図１には示せず、図３を参照）のレベルを制御し、例えば、第１ノードを充電するように配置される。例えば、第１ノードは、第１接続導電部１と第２接続導電部２との合流点であり、第１接続導電部１と第２接続導電部２の両方に属し、且つ実在する部品を示すものではない。例えば、該入力回路１１０は、入力ＩＮＰＵＴと第１接続導電部１（即ち、第１ノード）にそれぞれ接続されることができ、入力回路１１０が受信された電圧信号を第１ノードに伝送するように配置される。具体的には、入力端ＩＮＰＵＴから入力された信号の制御下で第１ノードと入力端ＩＮＰＵＴとを電気的に接続させ、又は別途提供された高電圧端に電気的に接続させるように配置されてもよく、これにより、入力端ＩＮＰＵＴから入力されたハイレベル信号、又は入力回路１１０の高電圧端から入力されたハイレベル信号によって第１ノードを充電して、第１ノードのレベルを上昇させることができ、これにより該第１ノードのレベルによって第１出力回路１３０をオンに制御することができる。該リセット回路１２０は、リセット信号に応答して第１ノードをリセットするように配置される。例えば、該リセット回路１２０は、リセット端ＲＳＴ、第１接続導電部１（即ち、第１ノード）、及び第２接続導電部２（即ち、第１ノード）にそれぞれ接続されて、リセット端ＲＳＴから入力されたリセット信号の制御下で、第１ノードはローレベルの信号が印加され、あるいは第１電圧端ＶＧＬ又は基準電圧端のような低電圧端に電気的に接続され、これにより第１ノードをプルダウンしてリセットすることができる。説明すべきなのは、本開示の実施例はＮ型トランジスタを例として説明したが、本開示の実施例はこれに限定されず、Ｐ型、又はＮ型とＰ型のトランジスタを混在した回路構造を採用してもよく、対応するトランジスタのオンレベルをローレベルに変更すればよい。
この入力回路１１０は、入力信号に応答して第１ノード（図１には示せず、図３を参照）のレベルを制御し、例えば、第１ノードを充電するように配置される。例えば、第１ノードは、第１接続導電部１と第２接続導電部２との合流点であり、第１接続導電部１と第２接続導電部２の両方に属し、且つ実在する部品を示すものではない。例えば、該入力回路１１０は、入力ＩＮＰＵＴと第１接続導電部１（即ち、第１ノード）にそれぞれ接続されることができ、入力回路１１０が受信された電圧信号を第１ノードに伝送するように配置される。具体的には、入力端ＩＮＰＵＴから入力された信号の制御下で第１ノードと入力端ＩＮＰＵＴとを電気的に接続させ、又は別途提供された高電圧端に電気的に接続させるように配置されてもよく、これにより、入力端ＩＮＰＵＴから入力されたハイレベル信号、又は入力回路１１０の高電圧端から入力されたハイレベル信号によって第１ノードを充電して、第１ノードのレベルを上昇させることができ、これにより該第１ノードのレベルによって第１出力回路１３０をオンに制御することができる。該リセット回路１２０は、リセット信号に応答して第１ノードをリセットするように配置される。例えば、該リセット回路１２０は、リセット端ＲＳＴ、第１接続導電部１（即ち、第１ノード）、及び第２接続導電部２（即ち、第１ノード）にそれぞれ接続されて、リセット端ＲＳＴから入力されたリセット信号の制御下で、第１ノードはローレベルの信号が印加され、あるいは第１電圧端ＶＧＬ又は基準電圧端のような低電圧端に電気的に接続され、これにより第１ノードをプルダウンしてリセットすることができる。説明すべきなのは、本開示の実施例はＮ型トランジスタを例として説明したが、本開示の実施例はこれに限定されず、Ｐ型、又はＮ型とＰ型のトランジスタを混在した回路構造を採用してもよく、対応するトランジスタのオンレベルをローレベルに変更すればよい。
【0026】
説明すべきなのは、本開示の実施例において、一つのノード（例えば、第１ノードＰＵ又は第２ノードＰＤ）のレベルを制御することは、該ノードを充電することによってノードのレベルを上げること、又は該ノードを放電することによってノードを下げることを含む。一つのノードを充電することは、例えば、該ノードを一つのハイレベルの電圧信号に電気的に接続し、これにより該ハイレベルの電圧信号に用いて該ノードのレベルを上げることを示し；一つのノードを放電することは、例えば、該ノードを一つのローレベルの電圧信号に電気的に接続し、これにより該ローレベルの電圧信号に用いて該ノードのレベルを下げることを示す。例えば、幾つかの実施例において、該ノードに電気的に接続されたキャパシタを設けてもよく、該ノードを充電又は放電することは、即ち該ノードに電気的に接続されたキャパシタを充電又は放電することを示す。
さらに、説明すべきなのは、本開示の実施例において、ハイレベルとローレベルとは相対的なものである。ハイレベルは、比較的高い電圧範囲を示し（例えば、ハイレベルは、５Ｖ、１０Ｖ、又は他の適切な電圧を採用し得る）、且つ複数のハイレベルは、同じでも異なっていてもよい。同様に、ローレベルは、比較的低い電圧範囲を示し（例えば、ローレベルは、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧を採用し得る）、且つ複数のローレベルは、同じでも異なっていてもよい。例えば、ハイレベルの最小値は、ローレベルの最大値より大きい。
さらに、説明すべきなのは、本開示の実施例において、ハイレベルとローレベルとは相対的なものである。ハイレベルは、比較的高い電圧範囲を示し（例えば、ハイレベルは、５Ｖ、１０Ｖ、又は他の適切な電圧を採用し得る）、且つ複数のハイレベルは、同じでも異なっていてもよい。同様に、ローレベルは、比較的低い電圧範囲を示し（例えば、ローレベルは、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧を採用し得る）、且つ複数のローレベルは、同じでも異なっていてもよい。例えば、ハイレベルの最小値は、ローレベルの最大値より大きい。
【0027】
該第１出力回路１３０は、第１ノードのレベルの制御下で、第１信号を第１出力端ＯＵＴ１に出力するように配置され、例えば、該第１信号は、第１クロック信号又は他の電圧信号（例えば、ハイレベル信号）を含むことができる。例えば、該第１出力回路１３０は、第２接続導電部２（即ち第１ノード）、第３接続導電部３（即ち第１出力端ＯＵＴ１）及び第１信号線入力端ＣＬＫ１にそれぞれ接続されるように配置されてもよく、これにより、第１ノードのレベルの制御下で、第１信号線入力端ＣＬＫ１から入力された第１クロック信号又は該第１出力回路１３０の電圧信号に入力された他の電圧信号を、該シフトレジスタユニット１００の出力信号として第１出力端ＯＵＴ１に出力することができ、この出力信号は、第１出力回路１３０に接続された他の回路構造（例えば第２出力回路、該第２出力回路の詳細は後述する）に入力される。例えば、該第１出力回路１３０は、第１ノードのレベルの制御下でオンされて第１信号線入力端ＣＬＫ１と第１出力端ＯＵＴ１とを電気的に接続させるように配置され、これにより第１信号線入力端ＣＬＫ１から入力された第１信号を、該シフトレジスタユニットの出力信号として第１出力端ＯＵＴ１に出力することができる。説明すべきなのは、第１信号は、具体的な状況に応じて、クロック信号、電圧信号又は電流信号のうちの少なくとも１つを含んでもよく、本開示の実施例はこれに限定されない。例えば、該クロック信号は、第１クロック信号であってもよく、該電圧信号は第１電圧（例えば、低電圧）であってもよいし、第２電圧（例えば、高電圧、例えば、該第１電圧は第２電圧より低い）であってもよいし、又は他の基準電圧であってもよい。
【0028】
図２は、本開示の実施例に係るシフトレジスタユニットの他の一例を示す図である。図２に示すように、図１に示す例に基づき、該シフトレジスタユニット１００は、第４接続導電部４をさらに含んでもよい。第４接続導電部は、第１出力回路１３０と第１信号線入力端ＣＬＫ１とを接続し、且つ第１接続導電部１、第２接続導電部２及び第３接続導電部３のうちのいずれか２つ又は３つと異層に設けられるように配置される。例えば、第４接続導電部４は、第１接続導電部１及び第２接続導電部２のいずれとも同層に設けられていない。
【0029】
例えば、図２に示すように、図１に示す例に基づき、該シフトレジスタユニット１００は、出力ノイズ低減回路１４０及び第５接続導電部５をさらに含んでもよい。例えば、該第５接続導電部５は、出力ノイズ低減回路１４０と第１出力回路１３０とを接続し、且つ第１接続導電部１、第２接続導電部２及び第３接続導電部３のうちの少なくとも２つと異層に設けられるように配置される。例えば、第５接続導電部５は、第１接続導電部１及び第２接続導電部２のいずれとも同層に設けられていない。
例えば、出力ノイズ低減回路１４０は、第２ノードＰＤのレベルの制御下で、第１出力端ＯＵＴ１に対してノイズ低減を行うように配置される。例えば、出力ノイズ低減回路１４０は、第２ノードＰＤのレベルの制御下で、第１出力端ＯＵＴ１と第１電圧端ＶＧＬとを電気的に接続させるように配置されることができ、これにより第１出力端ＯＵＴ１をプルダウンしてノイズ低減を行う。例えば、該第２ノードＰＤは、信号線入力端、又は出力ノイズ低減回路１４０を制御するレベルが発生できる他の回路に接続されてもよく、本開示の実施例はこれに限定されない。第２ノードは、例えば、該出力ノイズ低減回路１４０は、第２ノードＰＤのレベルの制御下で、第１出力端ＯＵＴ１と、第１電圧端ＶＧＬ又は他の固定電圧信号のうちの少なくとも２つとを電気的に接続させるように配置され、これにより第１出力端ＯＵＴ１をプルダウンしてノイズ低減を行う。
図３は、図１に示すシフトレジスタユニットの一実施例の回路を示す図である。以下の説明では、各トランジスタがＮ型トランジスタであることを例として説明するが、本開示の実施例を限定するものではなく、各トランジスタはＰ型トランジスタであってもよい。Ｎ型トランジスタは、薄膜トランジスタの活性層として酸化物を用いることができ、例えば、薄膜トランジスタの活性層として酸化インジウムガリウム亜鉛（ＩＧＺＯ）を用い、また薄膜トランジスタの活性層としてポリシリコン（例えば、低温ポリシリコンＬＴＰＳ又は高温ポリシリコンＨＴＰＳ）又はアモルファスシリコン（例えば、水素化アモルファスシリコン）を用いることもできる。ここで、酸化インジウムガリウム亜鉛（ＩＧＺＯ）を用いる活性層は、トランジスタのサイズの縮小及びリーク電流の防止に有効である。
例えば、出力ノイズ低減回路１４０は、第２ノードＰＤのレベルの制御下で、第１出力端ＯＵＴ１に対してノイズ低減を行うように配置される。例えば、出力ノイズ低減回路１４０は、第２ノードＰＤのレベルの制御下で、第１出力端ＯＵＴ１と第１電圧端ＶＧＬとを電気的に接続させるように配置されることができ、これにより第１出力端ＯＵＴ１をプルダウンしてノイズ低減を行う。例えば、該第２ノードＰＤは、信号線入力端、又は出力ノイズ低減回路１４０を制御するレベルが発生できる他の回路に接続されてもよく、本開示の実施例はこれに限定されない。第２ノードは、例えば、該出力ノイズ低減回路１４０は、第２ノードＰＤのレベルの制御下で、第１出力端ＯＵＴ１と、第１電圧端ＶＧＬ又は他の固定電圧信号のうちの少なくとも２つとを電気的に接続させるように配置され、これにより第１出力端ＯＵＴ１をプルダウンしてノイズ低減を行う。
図３は、図１に示すシフトレジスタユニットの一実施例の回路を示す図である。以下の説明では、各トランジスタがＮ型トランジスタであることを例として説明するが、本開示の実施例を限定するものではなく、各トランジスタはＰ型トランジスタであってもよい。Ｎ型トランジスタは、薄膜トランジスタの活性層として酸化物を用いることができ、例えば、薄膜トランジスタの活性層として酸化インジウムガリウム亜鉛（ＩＧＺＯ）を用い、また薄膜トランジスタの活性層としてポリシリコン（例えば、低温ポリシリコンＬＴＰＳ又は高温ポリシリコンＨＴＰＳ）又はアモルファスシリコン（例えば、水素化アモルファスシリコン）を用いることもできる。ここで、酸化インジウムガリウム亜鉛（ＩＧＺＯ）を用いる活性層は、トランジスタのサイズの縮小及びリーク電流の防止に有効である。
【0030】
図３に示すように、このシフトレジスタユニット１００は、第１トランジスタＴ１～第３トランジスタＴ３及び蓄積容量Ｃを備える。
【0031】
入力回路１１０は、第１トランジスタＴ１によって提供されてもよい。第１トランジスタＴ１のゲートと第２極とは互いに電気的に接続され、且ついずれも入力端ＩＮＰＵＴに接続されて入力信号を受信するように配置され、第１極は第１接続導電部１を介して第１ノードＰＵ（即ち第２トランジスタの第１極）に接続するように配置され、これにより、入力端ＩＮＰＵＴで受信されたオン信号（ハイレベル信号）の制御下で第１トランジスタＴ１がオンされる時、該オン信号を用いて第１ノードＰＵを充電して、第１ノードＰＵをハイレベルにさせる。理解すべきなのは、第１トランジスタＴ１のゲート又は第２極は、クロック信号、第２電圧端ＶＧＨ、又は他の固定電圧信号の少なくとも１つの信号又はこれらの組合せに接続するように配置されてもよく、例えば、第１トランジスタＴ１のゲートは、第１信号端ＣＬＫ１に接続されてクロック信号を受信し、第１トランジスタＴ１の第２極は、第２電圧端ＶＧＨに接続されて第２電圧を受け取る。また、他の各トランジスタの接続関係において、一つのトランジスタの第１極と他の一つのトランジスタの第１極とが接続される時、いずれも第１接続導電部の異なる部分（説明すべきなのは、これらの異なる部分は、必要に応じて互いに独立して又は互いに電気的に接続する）を用いて接続してもよく、例えば、図７に示す第５トランジスタＴ５の第１極と第６トランジスタＴ６の第１極とは、第１接続導電部１を用いて接続してもよく、且つ残りの各接続導電部も同様であるため、以下の実施例はこれと同じであり、その説明は省略する。
【0032】
リセット回路１２０は、第２トランジスタＴ２によって提供されてもよい。第２トランジスタＴ２のゲートは、リセット端ＲＳＴに接続されてリセット信号を受信するように配置され、第１極は第１接続導電部１を介して第１ノードＰＵに接続するように配置され、第２極は第１電圧端ＶＧＬに接続されて第１電圧を受け取るように配置される。第２トランジスタＴ２は、リセット信号の制御下でオンされる時、第１ノードＰＵと第１電圧端ＶＧＬとを電気的に接続することができ、これにより、第１電圧（例えば、ローレベル電圧）を用いて第１ノードＰＵをリセットして、第１ノードＰＵの電位がローレベルに下げる。
【0033】
出力回路１３０は、第３トランジスタＴ３によって提供されてもよい。第３トランジスタＴ３のゲートは、第２接続導電部２を介して第１ノードＰＵに接続するように配置され、第２極は、第１信号線入力端ＣＬＫ１に接続されて第１信号を受信するように配置され、第１極は、第３接続導電部３を介して第１出力端ＯＵＴ１に接続するように配置される。
【0034】
蓄積容量Ｃは、出力回路１３０の一部としてもよい。もちろん、蓄積容量Ｃは、該シフトレジスタユニット１００の独立素子であってもよく；又は蓄積容量Ｃと他の素子とは、該シフトレジスタユニット１００の構成要素を構成する。例えば、蓄積容量Ｃの第２極は、第３接続導電部３を介して第１出力端ＯＵＴ１に接続するように配置され、第１極は、第３トランジスタＴ３のゲートに接続するように配置される。又は、蓄積容量Ｃの第１極は、第２接続導電部２に接続し、第２極は、クロック信号端に接続するように配置される。例えば、蓄積容量Ｃの第１極は透明導電層で、第２極は第１データ線層又はゲート線層であり、本開示の実施例はこれに限定されない。例えば、別の例では、第３トランジスタＴ３の第２極は、第４接続導電部４を介して第１信号線入力端ＣＬＫ１に接続されて第１信号を受信するように配置される。例えば、他の各トランジスタの接続関係において、一つのトランジスタの第１極又は第２極と他の一つのトランジスタのゲートとを接続する場合、いずれも第２接続導電部２の異なる部分（説明すべきなのは、これらの異なる部分は、必要に応じて互いに独立して又は互いに電気的に接続する）を用いて接続してもよく、例えば、図１０Ｂに示す第６トランジスタＴ６の第２極と第４トランジスタＴ４のゲートとは、第２接続導電部２を用いて接続されてもよく、及び第６トランジスタＴ６の第２極と第８トランジスタＴ８のゲートとは、第２接続導電部２を用いて接続されてもよい。
【0035】
図４Ａは、図３のＡ１－Ａ２線に沿った該シフトレジスタユニットが位置するアレイ基板の一例の構造を示す断面図である。図４Ａに示すように、第１トランジスタＴ１は、第１極１０１、第２極１０２、ゲート１０３、活性層１１１などの構造を含む。第２トランジスタＴ２は、第１極２０１、第２極２０２、ゲート２０３、活性層１１１などの構造を含む。
【0036】
例えば、第１トランジスタＴ１の第１極１０１と第２トランジスタＴ２の第１極２０１とは、第１接続導電部１を介して接続される。例えば、第１接続導電部１の始端は、第１トランジスタＴ１の第１極（例えばドレイン）に対応する領域であり、第１接続導電部１の終端は、第２トランジスタＴ２の第１極（例えばソース）に対応する領域である。図４Ａに示すように、第１接続導電部１は、第１トランジスタＴ１の第１極１０１（例えばドレイン）及び第２トランジスタＴ２の第１極２０１（例えばソース）を含み、即ち第１接続導電部１は、第１トランジスタＴ１の第１極１０１及び第２トランジスタＴ２の第１極２０１と一体に形成されている。説明すべきなのは、第１トランジスタＴ１の第１極１０１（例えばドレイン）と第２トランジスタＴ２の第１極２０１（例えばソース）とは、別々に形成して、それぞれビアによる接続、オーバーラップによる接続、又は一体形成等の方式によって第１接続導電部１に電気的に接続されてもよく、本開示の実施例はこれに限定されない。第１極１０１と第１トランジスタＴ１の活性層とは、例えば互いにオーバーラップして電気的接続を構成し；同様に、第１極２０１と第２トランジスタＴ２の活性層とは、例えば互いにオーバーラップして電気的接続を構成する。例えば、第１接続導電部１は、第１トランジスタＴ１と第２トランジスタＴ２との間の活性層導体化部分を含む。
【0037】
図４Ａに示すように、図３のＡ１－Ａ２線の方向に沿って、第１接続導電部１に接続された第２接続導電部２をさらに含む。図４Ａに示すように、第１接続導電部１と第２接続導電部２とは異層に設けられる。図４Ａに示すように、第１接続導電部１は、第１トランジスタＴ１及び第２トランジスタＴ２の活性層１１１と同層にあり、第２接続導電部２は、第２パッシベーション層１１３２上に形成され、且つ第２パッシベーション層１１３２、第１パッシベーション層１１３１及びゲート絶縁層１１２中のビアを介して第１接続導電部１に電気的に接続される。例えば、該第１接続導電部１は図４Ｄに示す第１導電層１１に位置し、第２接続導電部２は図４Ｄに示す第４導電層１４に位置し、ゲート絶縁層１１２は図４Ｄにおける第１絶縁層２１に対応し、第１パッシベーション層１１３１は図４Ｄにおける第２絶縁層２２に対応し、第２パッシベーション層１１３２は図４Ｄにおける第３絶縁層２３に対応する。例えば、図４Ａに示すように、該第２接続導電部２の一端（例えば始端）は、第１トランジスタＴ１のゲートと第２トランジスタＴ２のゲートとの間に形成されている。例えば、第２接続導電部２と第３トランジスタＴ３（不図示）のゲートとは、電気的に接続され、又は互いに一体に形成され、本開示の実施例はこれに限定されない。
【0038】
図４Ｂは、図３のＣ１－Ｃ２線に沿ったアレイ基板の一例の構造を示す断面図である。図４Ｂに示すように、第３トランジスタＴ３は、第１極３０１、第２極３０２、ゲート３０３、活性層１１１などの構造を含む。例えば、第３トランジスタのゲート３０３は、第１トランジスタのゲート１０３及び第２トランジスタのゲート２０３と異層に設けられ、例えば、第３トランジスタのゲート３０３は、第１パッシベーション層１１３１上に形成される。図４Ｂに示すように、第３トランジスタＴ３の第１極３０１と第２極３０２とは別々に形成された電極であり、例えば、第３トランジスタＴ３の第１極３０１と第２極３０２は第２パッシベーション層１１３２上に形成され、且つ第２パッシベーション層１１３２、第１パッシベーション層１１３１及びゲート絶縁層１１２におけるビアを介して活性層に接続される。例えば、第１トランジスタＴ１のアスペクト比は、第３トランジスタＴ３より小さく、例えば第３トランジスタＴ３のアスペクト比は、第１トランジスタＴ１のアスペクト比の３～５０倍であり、例えば、第１トランジスタＴ１のアスペクト比は０．６～１．２であり、第３トランジスタＴ３のアスペクト比は３～３０である。例えば、第３トランジスタＴ３の第１極（例えばドレイン）は、第２接続導電部２（図２に示すように）と同層に設けられる。
【0039】
図４Ｂに示すように、第３接続導電部３をさらに備える。例えば、第３トランジスタＴ３の第１極３０１は、該第３接続導電部３に電気的に接続され、且つ該第３接続導電部３を介して第１出力端ＯＵＴ１に接続される。説明すべきなのは、第３トランジスタＴ３の第１極３０１と該第３接続導電部３とは一体に形成されてもよく、これにより両者が同層に形成されてもよく、本開示の実施例はこれに限定されない。
例えば、図４Ｂに示すように、第３接続導電部３は第３パッシベーション層１１３３上に形成され、且つビアを介して第３トランジスタＴ３の第１極３０１に接続される。第３トランジスタＴ３の第１極（例えば、ドレイン）は第２接続導電部２と同層に設けられるため、第３接続導電部３は第２接続導電部２と異層に設けられる同時に、第１接続導電部１と異層に設けられ、これにより各トランジスタを接続する接続導電部がいずれも同層に設けられることを回避することができ、ひいては表示パネルの配線設計を簡素化し、及び信号伝送の精度を向上させることができる。説明すべきなのは、第１接続導電部１、第２接続導電部２及び第３接続導電部３のうちのいずれか２つ又は３つが異層に設けられることを満たせばよく、本開示の実施例はこれに限定されない。
図４Ｂに示すように、一例において、第４接続導電部４をさらに備えることができる。例えば、該第４接続導電部４は、第３パッシベーション層１１３３上に形成され、且つビアを介して第３トランジスタＴ３の第２極３０２に接続され、該第４接続導電部４は、第１信号線入力端ＣＬＫ１に接続されて第１信号を受信する。説明すべきなのは、第３トランジスタＴ３の第２極３０２と該第４接続導電部４とは一体に形成されてもよく、本開示の実施例はこれに限定されない。例えば、この例では、第３接続導電部３は、第４接続導電部４と同層に設けられ、且つ第１接続導電部１及び第２接続導電部２と異層に設けられている。説明すべきなのは、該第４接続導電部４は、第１接続導電部１、第２接続導電部２及び第３接続導電部３のうちのいずれか２つ又は３つと異層に設けられることを満たせばよく、本開示の実施例はこれに限定されない。理解すべきなのは、第２接続導電部２と第１トランジスタのゲート１０３との間には、一層のパッシベーション層、例えば、第１パッシベーション層１１３１又は第２パッシベーション層１１３２のみを含んでもよい。
例えば、図４Ｂに示すように、第３接続導電部３は第３パッシベーション層１１３３上に形成され、且つビアを介して第３トランジスタＴ３の第１極３０１に接続される。第３トランジスタＴ３の第１極（例えば、ドレイン）は第２接続導電部２と同層に設けられるため、第３接続導電部３は第２接続導電部２と異層に設けられる同時に、第１接続導電部１と異層に設けられ、これにより各トランジスタを接続する接続導電部がいずれも同層に設けられることを回避することができ、ひいては表示パネルの配線設計を簡素化し、及び信号伝送の精度を向上させることができる。説明すべきなのは、第１接続導電部１、第２接続導電部２及び第３接続導電部３のうちのいずれか２つ又は３つが異層に設けられることを満たせばよく、本開示の実施例はこれに限定されない。
図４Ｂに示すように、一例において、第４接続導電部４をさらに備えることができる。例えば、該第４接続導電部４は、第３パッシベーション層１１３３上に形成され、且つビアを介して第３トランジスタＴ３の第２極３０２に接続され、該第４接続導電部４は、第１信号線入力端ＣＬＫ１に接続されて第１信号を受信する。説明すべきなのは、第３トランジスタＴ３の第２極３０２と該第４接続導電部４とは一体に形成されてもよく、本開示の実施例はこれに限定されない。例えば、この例では、第３接続導電部３は、第４接続導電部４と同層に設けられ、且つ第１接続導電部１及び第２接続導電部２と異層に設けられている。説明すべきなのは、該第４接続導電部４は、第１接続導電部１、第２接続導電部２及び第３接続導電部３のうちのいずれか２つ又は３つと異層に設けられることを満たせばよく、本開示の実施例はこれに限定されない。理解すべきなのは、第２接続導電部２と第１トランジスタのゲート１０３との間には、一層のパッシベーション層、例えば、第１パッシベーション層１１３１又は第２パッシベーション層１１３２のみを含んでもよい。
【0040】
図４Ｃは、図３のＤ１－Ｄ２線に沿ったアレイ基板の一例の構造を示す断面図である。図４Ｃに示すように、図３のＤ１－Ｄ２線の方向に沿って、第２接続導電部２と第３接続導電部３とは、蓄積容量Ｃを構成する。図４Ｃに示すように、第２接続導電部２上に第３パッシベーション層１１３３が形成され、第３パッシベーション層１１３３上に第３接続導電部３が形成される。例えば、第１パッシベーション層１１３１、第２パッシベーション層１１３２及び第３パッシベーション層１１３３の材料は、ＳｉＮｘ、ＳｉＯｘ、ＳｉＮｘＯｙなどの無機絶縁材料、有機樹脂などの有機絶縁材料、又は他の適切な材料を含み、本開示の実施例はこれに限定されない。
説明すべきなのは、以下の各実施例におけるトランジスタ及び接続導電部のアレイ基板における断面図は、図４Ａ～図４Ｃに示すトランジスタ及び接続導電部と同じであるため、ここでは説明を省略する。
説明すべきなのは、以下の各実施例におけるトランジスタ及び接続導電部のアレイ基板における断面図は、図４Ａ～図４Ｃに示すトランジスタ及び接続導電部と同じであるため、ここでは説明を省略する。
【0041】
例えば、図４Ｄに示すように、該アレイ基板は、下から上へ順に、第１導電層１１、第１絶縁層２１、第２導電層１２、第２絶縁層２２、第３導電層１３、第３絶縁層２３、第４導電層１４、第４絶縁層２４、第５導電層１５、第５絶縁層２５、第６導電層１６などを含むがこれらに限定されない複数の層構造を含む。例えば、第１導電層１１は、活性層の材質と同じで、第２導電層１２は第１ゲート線層の材質と同じで、第３導電層１３は第２ゲート線層の材質と同じで、第４導電層１４は第１データ線層の材質と同じで、第５導電層１５は第２データ線層の材質と同じで、第６導電層１６は画素電極の材質と同じである。例えば、異層に位置し、かつ互いに接続された導電層の間は、ビア（不図示）を介して電気的に接続されてもよい。もちろん、第１導電層１１の下方には、他の構造を含んでもよい。上記の各導電層は、少なくとも一部の導電構造を含んでいればよい。
【0042】
図４Ａ、図４Ｂ、図４Ｃ及び図４Ｄに示すように、第１接続導電部１は第１導電層１１に位置し、例えば、第１接続導電部１は、第１トランジスタの半導体層と同じ材料を用いる。例えば、該半導体層の一部の構造を導体化した後、第１接続導電部１を形成する。例えば、該半導体層は、活性層の導体化部分であってもよい。第１トランジスタＴ１のゲート１０３及び第２トランジスタＴ２のゲート２０３は、第２導電層１２又は第３導電層１３に位置し、第３トランジスタＴ３のゲート３０３は、第３導電層１３又は第２導電層１２に位置し、第２接続導電部２は、第４導電層１４に位置し、第３接続導電部３は、第５導電層１５に位置し、第４接続導電部４も、第５導電層１５に位置する。説明すべきなのは、本開示の実施例はこれらを含むがこれらに限定されなく、第１接続導電部１、第２接続導電部２及び第３接続導電部３のうちのいずれか２つ又は３つが同じ導電層にあり、及び第４接続導電部４が第１接続導電部１、第２接続導電部２及び第３接続導電部３のうちのいずれか２つ又は３つと異なる導電層に設けられることを満たせればよく、本開示の実施例はこれに限定されない。例えば、第１導電層１１～第６導電層１６の材料は、アルミニウム、アルミニウム合金、銅、銅合金、又は他の任意の適切な材料を含み、本開示の実施例はこれに限定されない。説明すべきなのは、導電層及び絶縁層の層数は、具体的な状況に応じて決定することができ、本開示の実施例はこれに限定されない。
【0043】
図４Ａ、図４Ｂ、図４Ｃ及び図４Ｄに示すように、ゲート絶縁層１１２は第１絶縁層２１に位置し、第１パッシベーション層１１３１は第２絶縁層２２に位置し、第２パッシベーション層１１３２は第３絶縁層に位置し、第３パッシベーション層１１３３は、第４絶縁層２４に位置する。
【0044】
例えば、該第１導電層１１は導体化された活性層を含んでもよく、第２導電層１２は各トランジスタのゲートが位置する層であってもよく、第３導電層１３は第１透明導電層（例えば、蓄積容量Ｃの第１極又は第３トランジスタＴ３のゲートを含む）であってもよく、第４導電層１４は第１データ線層で、第５導電層１５は第２データ線層で、第６導電層１６は第２透明導電層である。例えば、第１データ線層（例えば、第４導電層）及び第２データ線層（例えば、第５導電層）は、信号線入力端に接続される接続導電部を含んでもよく、本開示の実施例はこれに限定されない。例えば、第１透明導電層及び第２透明導電層の材料は、インジウムスズ酸化物（ＩＴＯ）又はインジウム亜鉛酸化物（ＩＺＯ）等の透明金属酸化物を含み、透明導電層は画素電極と同層であってもよい；例えば、導体化された活性層は、導電性不純物がドープされたポリシリコン、酸化物半導体（例えば、ＩＧＺＯ）などを含む。説明すべきなのは、各導電層の層数は、具体的な状況に応じて決定することができ、本開示の実施例はこれに限定されない。
例えば、図４Ａ及び図４Ｂに示すように、第１トランジスタＴ１、第２トランジスタＴ２及び第３トランジスタＴ３に含まれる活性層１１１の材料は、酸化物半導体、有機半導体、又はポリシリコン半導体など含むことができ、例えば、酸化物半導体は、金属酸化物半導体（酸化インジウムガリウム亜鉛（ＩＧＺＯ）など）を含み、ポリシリコン半導体は、低温ポリシリコン半導体又は高温ポリシリコン半導体などを含み、本開示の実施例はこれに限定されない。
例えば、図４Ａ及び図４Ｂに示すように、第１トランジスタＴ１、第２トランジスタＴ２及び第３トランジスタＴ３に含まれる活性層１１１の材料は、酸化物半導体、有機半導体、又はポリシリコン半導体など含むことができ、例えば、酸化物半導体は、金属酸化物半導体（酸化インジウムガリウム亜鉛（ＩＧＺＯ）など）を含み、ポリシリコン半導体は、低温ポリシリコン半導体又は高温ポリシリコン半導体などを含み、本開示の実施例はこれに限定されない。
【0045】
例えば、第１トランジスタＴ１の第１極１０１、第２極１０２及びゲート１０３、並びに第２トランジスタＴ２の第１極２０１、第２極２０２及びゲート２０３の材料は、アルミニウム、アルミニウム合金、銅、銅合金、又は他の任意の適切な材料を含んでもよく、本開示の実施例はこれに限定されない。
【0046】
例えば、図４Ａ及び図４Ｂに示すように、第１接続導電部１～第４接続導電部４は、ベース基板１１０上の異層に形成され、これによりトランジスタ間の延在距離に応じて接続導電部の位置を柔軟に選択することができ、各トランジスタを接続する接続導電部がいずれも同層に設けられることを回避して、表示パネルの配線設計を簡素化し、及び信号伝送の精度を向上させることができる。
【0047】
ベース基板１１０の材質は、ガラス基板、石英基板、プラスチック基板又は他の適切な材料の基板であってよい。例えば、該ゲート絶縁層１１２の材料は、ＳｉＮｘ、ＳｉＯｘなどの無機絶縁材料、有機樹脂などの有機絶縁材料、又は他の適切な材料を含み、本開示の実施例はこれに限定されない。
【0048】
説明すべきなのは、上記実施例では、トップゲート構造のトランジスタを例として説明したが、これに限定されず、他の任意の構造（例えば、ボトムゲート構造）のトランジスタにも適用可能であり、本開示の実施例はこれに限定されない。以下の各実施例はこれと同じであり、説明を省略する。
【0049】
【0050】
例えば、出力ノイズ低減回路１４０は第４トランジスタＴ４によって提供されてもよい。第４トランジスタＴ４のゲートは第２ノードＰＤに接続され、第４トランジスタＴ４の第１極は、第５接続導電部５を介して第１出力端ＯＵＴ１に接続され、第４トランジスタＴ４の第２極は、第１電圧端ＶＧＬに接続されて第１電圧を受け取る。第４トランジスタＴ４は、第２ノードＰＤがアクティブレベル（例えば、ハイレベル）にある時にオンされて、第１出力端ＯＵＴ１と第１電圧端ＶＧＬとを電気的に接続させ、これにより第１電圧（例えば、ローレベル電圧）を用いて第１出力端ＯＵＴ１をノイズ低減することができる。
【0051】
図６は、本開示の実施例に係るシフトレジスタユニットの別の一例を示す図である。図６に示すように、図２に示す例に基づき、このシフトレジスタユニット１００は、制御回路１５０、第２信号線入力端ＣＬＫ２及び第６接続導電部６をさらに備える。例えば、第６接続導電部６は、制御回路１５０と第２信号線入力端ＣＬＫ２とを接続し、且つ第４接続導電部４と異層に設けられるように配置される。例えば、第４接続導電部４が図４Ｄに示す第５導電層１５に設けられると、第６接続導電部６は、第１データ線層（第４導電層１４）に設けられてもよいし、又は第５導電層１５（即ち第４接続導電部４）が位置する層以外の他の各層に設けられてもよく、これにより各トランジスタを接続する接続導電部がいずれも同層に設けられることを回避することができ、ひいては表示パネルの配線設計を簡素化し、及び信号伝送の精度を向上させることができ、本開示の実施例はこれに限定されない。
【0052】
該制御回路１５０は、第１ノードＰＵのレベル及び第２信号の制御下で、第２ノードＰＤのレベルを制御するように配置され、これにより出力ノイズ低減回路１４０に対する制御を実現する。例えば、該制御回路１５０は、第２信号線入力端ＣＬＫ２、第２電圧端ＶＧＨ、第１ノードＰＵ及び第２ノードＰＤにそれぞれ接続することができ、これにより第１ノードＰＵのレベル及び第２信号のレベルの制御下で、第２ノードＰＤと第２電圧端ＶＧＨとを電気的に接続させて、第２ノードＰＤのレベルを制御し、例えば、第２ノードＰＤを充電して第２ノードＰＤを高電位にさせる。
【0053】
図７は、図６に示すシフトレジスタユニットの一実施例の回路を示す図である。図７に示すように、図５に示す例に基づき、該シフトレジスタユニット１００は、第５トランジスタＴ５及び第６トランジスタＴ６をさらに備える。
【0054】
例えば、該制御回路１５０は、第５トランジスタＴ５及び第６トランジスタＴ６によって提供されてもよい。例えば、第５トランジスタＴ５のゲートは、第６トランジスタＴ６を介して第１ノードＰＵに接続するように配置され、第２極は、第２電圧端ＶＧＨに接続されて第２電圧を受け取るように配置され、第１極は、第１接続導電部１を介して第６トランジスタＴ６の第１極に接続するように配置される。第６トランジスタＴ６のゲートは、第６接続導電部６を介して第２信号線入力端ＣＬＫ２に接続して第２信号を受信するように配置され、第２極は第２ノードＰＤに接続するように配置される。
図８は、図６に示すシフトレジスタユニットの他の一実施例の回路を示す図である。図８に示すように、図５に示す例に基づき、該シフトレジスタユニット１００は、第５トランジスタＴ５及び第６トランジスタＴ６をさらに備える。
図８は、図６に示すシフトレジスタユニットの他の一実施例の回路を示す図である。図８に示すように、図５に示す例に基づき、該シフトレジスタユニット１００は、第５トランジスタＴ５及び第６トランジスタＴ６をさらに備える。
【0055】
例えば、該制御回路１５０は、第５トランジスタＴ５及び第６トランジスタＴ６によって提供されてもよい。例えば、第５トランジスタＴ５のゲートは第６接続導電部６を介して、第２信号線入力端ＣＬＫ２に接続して第２信号を受信するように配置され、第２極は、第２電圧端ＶＧＨに接続して第２電圧を受け取るように配置され、第１極は、第１接続導電部１を介して第６トランジスタＴ６の第１極に接続するように配置される。第６トランジスタＴ６のゲートは第１ノードＰＵに接続するように配置され、第２極は第１電圧端ＶＧＬに接続するように配置されて、第２ノードＰＤの電位を制御することができ、これにより出力ノイズ低減回路１４０を制御して第１出力端子ＯＵＴ１をノイズ低減する。
【0056】
説明すべきなのは、制御回路１５０は、他の回路構造によって提供されてもよく、本開示の実施例はこれに限定されない。
【0057】
説明すべきなのは、本開示の実施例における第１電圧端ＶＧＬは、例えば、直流ローレベル信号を入力し続け、この直流ローレベルを第１電圧と称し；第２電圧端ＶＧＨは、例えば、直流ハイレベル信号を入力し続け、この直流ハイレベルを第２電圧と称する。
【0058】
以下の各実施例はこれと同じであり、その説明を省略する。
説明すべきなのは、本開示の実施例で用いられるトランジスタは、いずれも薄膜トランジスタ、電界効果トランジスタ、又は他の同じ特性を有するスイッチング素子であってもよく、本開示の実施例では、いずれも薄膜トランジスタを例として説明する。ここで用いられるトランジスタのソース、ドレインは構造的に対称であってもよいので、そのソース、ドレインは構造的に区別なくてもよい。本開示の実施例において、トランジスタのゲート以外の２極を区別するため、そのうちの一極が第１極で、他極が第２極であることを直接的に説明した。
説明すべきなのは、本開示の実施例で用いられるトランジスタは、いずれも薄膜トランジスタ、電界効果トランジスタ、又は他の同じ特性を有するスイッチング素子であってもよく、本開示の実施例では、いずれも薄膜トランジスタを例として説明する。ここで用いられるトランジスタのソース、ドレインは構造的に対称であってもよいので、そのソース、ドレインは構造的に区別なくてもよい。本開示の実施例において、トランジスタのゲート以外の２極を区別するため、そのうちの一極が第１極で、他極が第２極であることを直接的に説明した。
【0059】
さらに、本開示の実施例におけるトランジスタは、いずれもＮ型トランジスタを例として説明したが、この時、トランジスタの第１極はドレインであってもよく、第２極はソースであってもよく、本開示の実施例はこれに限定されない。例えば、本開示の実施例に係るシフトレジスタユニット１００における一つ又は複数のトランジスタは、Ｐ型トランジスタを用いてもよく、この時、トランジスタの第１極はソースであってもよく、第２極はドレインであってもよく、種類が選出されたトランジスタの各極は、本開示の実施例における対応するトランジスタの各極を参照して対応する接続を行えばよい。例えば、Ｐ型トランジスタのオンレベルがローレベルに変化する。説明すべきなのは、本開示の実施例はこれらを含むがこれらに限定されなく、シフトレジスタユニット１００は、Ｐ型トランジスタとＮ型トランジスタとを混在させて用いることができ、種類が選出されたトランジスタの各端の極性は、本開示の実施例における対応するトランジスタのポートの極性に応じて対応する接続を行えばよい。
【0060】
本開示の実施例に係るシフトレジスタユニットは、トランジスタ間の延在距離に応じて接続導電部の位置を柔軟に選択することができ、各トランジスタを接続する接続導電部がいずれも同層に配置されることを回避して、表示パネルの配線設計を簡素化し、及び信号伝送の精度を向上させることができる。
【0061】
本開示の一実施例は、回路構造をさらに提供する。この回路構造は、例えばシフトレジスタユニット又はシフトレジスタユニットの構成要素の一部であり、図３に示すように、該回路構造は、ベース基板（不図示）及びベース基板上に設けられた第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３と蓄積容量Ｃ、第１出力端ＯＵＴ１、第１接続導電部１、第２接続導電部２及び第３接続導電部３を備える。例えば、第１接続導電部１、第２接続導電部２及び第３接続導電部３のうちのいずれか２つ又は３つは、異層に設けられる。
【0062】
該第１接続導電部１は、第１トランジスタＴ１の第１極と第２トランジスタＴ２の第１極とを接続するように配置される。
該第２接続導電部２は、第２トランジスタＴ２の第１極と第３トランジスタＴ３のゲートと前記蓄積容量の第１極とを接続するように配置される。
該第３接続導電部３は、第１出力端ＯＵＴ１と第３トランジスタＴ３の第１極とを接続するように配置される。
該第２接続導電部２は、第２トランジスタＴ２の第１極と第３トランジスタＴ３のゲートと前記蓄積容量の第１極とを接続するように配置される。
該第３接続導電部３は、第１出力端ＯＵＴ１と第３トランジスタＴ３の第１極とを接続するように配置される。
【0063】
例えば、この例における各トランジスタ間の接続関係は、図３に示すシフトレジスタユニットの各トランジスタの接続関係と同じであるため、ここでは説明を省略する。
他の例では、図５に示すように、図３に示す例に基づき、該回路構造は、第４トランジスタＴ４、第１信号線入力端ＣＬＫ１、第４接続導電部４及び第５接続導電部５をさらに含んでもよい。
他の例では、図５に示すように、図３に示す例に基づき、該回路構造は、第４トランジスタＴ４、第１信号線入力端ＣＬＫ１、第４接続導電部４及び第５接続導電部５をさらに含んでもよい。
【0064】
該第４接続導電部４は、第３トランジスタＴ３の第２極と第１信号線入力端ＣＬＫ１とを接続し、且つ第１接続導電部１、第２接続導電部２及び第３接続導電部３のうちのいずれか２つ又は３つと異層に設けられるように配置される。もちろん、第１信号線入力端は、第２電圧端ＶＧＨ又は第１電圧端ＶＧＬであってもよい。
【0065】
該第５接続導電部５は、第３トランジスタＴ３の第１極と第４トランジスタＴ４の第１極とを接続し、且つ第１接続導電部１、第２接続導電部２及び第３接続導電部３のうちのいずれか２つ又は３つと異層に設けられるように配置される。
【0066】
例えば、この例における各トランジスタ間の接続関係は、図５に示すシフトレジスタユニットの各トランジスタの接続関係と同じであるため、ここでは説明を省略する。
さらに他の例では、例えば、図５に示す例に基づき、該回路構造は、第５トランジスタＴ５、第６トランジスタＴ６、第２信号線入力端ＣＬＫ２及び第６接続導電部６をさらに含む。該第６接続導電部６は、第６トランジスタＴ６のゲートと第２信号線入力端ＣＬＫ２とを接続し、且つ第４接続導電部４と異層に設けられるように配置される。
例えば、第５トランジスタＴ５の第１極は、第１接続導電部１を介して第６トランジスタＴ６の第１極に接続される。
さらに他の例では、例えば、図５に示す例に基づき、該回路構造は、第５トランジスタＴ５、第６トランジスタＴ６、第２信号線入力端ＣＬＫ２及び第６接続導電部６をさらに含む。該第６接続導電部６は、第６トランジスタＴ６のゲートと第２信号線入力端ＣＬＫ２とを接続し、且つ第４接続導電部４と異層に設けられるように配置される。
例えば、第５トランジスタＴ５の第１極は、第１接続導電部１を介して第６トランジスタＴ６の第１極に接続される。
【0067】
例えば、この例における各トランジスタ間の接続関係は、図７に示すシフトレジスタユニットの各トランジスタの接続関係と同じであるため、ここでは説明を省略する。
例えば、図１０Ｂに示すように、図７に示す回路構造に基づき、該回路構造は、第７トランジスタＴ７、第３信号線入力端及び第７接続導電部７をさらに含んでもよい。例えば、第７トランジスタＴ７のゲートは、第１出力端ＯＵＴ１に接続して第１出力端の出力信号を受信するように配置され、第１極は、第７接続導電部７を介して第３信号線入力端ＣＬＫ３に接続して第３信号を受信するように配置され、第２極は、第２出力端ＯＵＴ２に接続するように配置される。例えば、回路構造が第４接続導電部４を含む場合、第７接続導電部７は、第４接続導電部４と異層に設けられるように配置される。
例えば、もう一つの例では、該回路構造は、第８トランジスタＴ８をさらに含んでもよい。例えば、第８トランジスタＴ８のゲートは、第２接続導電部２を介して回路構造における第２ノードＰＤに接続するように配置され、第１極は第２出力端ＯＵＴ２に接続するように配置され、第２極は第１電圧端ＶＧＬに接続して第１電圧を受け取るように配置される。
例えば、図１０Ｂに示すように、図７に示す回路構造に基づき、該回路構造は、第７トランジスタＴ７、第３信号線入力端及び第７接続導電部７をさらに含んでもよい。例えば、第７トランジスタＴ７のゲートは、第１出力端ＯＵＴ１に接続して第１出力端の出力信号を受信するように配置され、第１極は、第７接続導電部７を介して第３信号線入力端ＣＬＫ３に接続して第３信号を受信するように配置され、第２極は、第２出力端ＯＵＴ２に接続するように配置される。例えば、回路構造が第４接続導電部４を含む場合、第７接続導電部７は、第４接続導電部４と異層に設けられるように配置される。
例えば、もう一つの例では、該回路構造は、第８トランジスタＴ８をさらに含んでもよい。例えば、第８トランジスタＴ８のゲートは、第２接続導電部２を介して回路構造における第２ノードＰＤに接続するように配置され、第１極は第２出力端ＯＵＴ２に接続するように配置され、第２極は第１電圧端ＶＧＬに接続して第１電圧を受け取るように配置される。
【0068】
理解すべきなのは、本開示の実施例に言及される第１信号、第２信号及び第３信号は、いずれもクロック信号、電圧信号又は電流信号のうちの少なくとも１つであってもよく、それが具体的な状況に応じて決定され、本開示の実施例はこれに限定されない。例えば、該クロック信号は、第１クロック信号であってもよく、該電圧信号は第１電圧（例えば、低電圧）であってもよいし、第２電圧（例えば、高電圧、例えば、該第１電圧は第２電圧より低い）であってもよいし、又は他の基準電圧であってもよい。例えば、第１信号は電圧信号であり、第２信号と第３信号はクロック信号である。
本開示の実施例に係る回路構造は、トランジスタ間の延在距離に応じて接続導電部の位置を柔軟に選択することができ、各トランジスタを接続する接続導電部が同層に配置されることを回避して、表示パネルの配線設計を簡素化し、及び信号伝送の精度を向上させることができる。
本開示の実施例に係る回路構造は、トランジスタ間の延在距離に応じて接続導電部の位置を柔軟に選択することができ、各トランジスタを接続する接続導電部が同層に配置されることを回避して、表示パネルの配線設計を簡素化し、及び信号伝送の精度を向上させることができる。
【0069】
図９Ａは、本開示の一実施例に係るゲート駆動回路を示す図である。図９Ａに示すように、該ゲート駆動回路１０は、複数のカスケード接続されたシフトレジスタユニット１００、第１信号線ＣＬＫＡ及び第２信号線ＣＬＫＢを含む。例えば、各シフトレジスタユニット１００は、本開示の一実施例に係る図７に示す回路構造を用いてもよい。説明すべきなのは、該ゲート駆動回路１０は、４本、６本又は８本など、より多くのクロック信号線を含んでもよく、クロック信号線の本数は、具体的な状況に応じて決定され、本開示の実施例はこれに限定されない。
【0070】
例えば、図９Ａに示すように、該シフトレジスタユニットの各々は、第１信号線入力端ＣＬＫ１及び第２信号線入力端ＣＬＫ２をさらに含み、且つ第１信号線ＣＬＫＡ又は第２信号線ＣＬＫＢに接続して第１信号又は第２信号を受信するように配置される。第１信号線ＣＬＫＡは、第２ｍ－１（ｍは０より大きい整数）段のシフトレジスタユニットの第１信号線入力端ＣＬＫ１に接続され、第２信号線ＣＬＫＢは、第２ｍ－１段のシフトレジスタユニットの第２信号線入力端ＣＬＫ２に接続され、第２信号線ＣＬＫＢは、第２ｍ段のシフトレジスタユニットの第１信号線入力端ＣＬＫ１に接続され、第１信号線ＣＬＫＡは、第２ｍ（ｍは０より大きい整数）段のシフトレジスタユニットの第２信号線入力端ＣＬＫ２に接続され、本開示の実施例はこれに限定されない。
説明すべきなのは、図９Ａに示すＯＵＴ１＿ｍは、第ｍ段のシフトレジスタユニットの第１出力端を示し、ＯＵＴ１＿ｍ＋１は、第ｍ＋１段のシフトレジスタユニットの第１出力端を示し、ＯＵＴ１＿ｍ＋２は、第ｍ＋２段のシフトレジスタユニットの第１出力端を示す。以下の各実施例における参照番号は、これと同じであり、説明を省略する。
例えば、図９Ａに示すように、最終段のシフトレジスタユニットの以外、残りの各段のシフトレジスタユニットのリセット端ＲＳＴは、次段のシフトレジスタユニットの第１出力端ＯＵＴ１に接続される。最１段のシフトレジスタユニット１００の以外、残りの各段のシフトレジスタユニットの入力端ＩＮＰＵＴは、前段のシフトレジスタユニットの第１出力端ＯＵＴ１に接続される。
説明すべきなのは、図９Ａに示すＯＵＴ１＿ｍは、第ｍ段のシフトレジスタユニットの第１出力端を示し、ＯＵＴ１＿ｍ＋１は、第ｍ＋１段のシフトレジスタユニットの第１出力端を示し、ＯＵＴ１＿ｍ＋２は、第ｍ＋２段のシフトレジスタユニットの第１出力端を示す。以下の各実施例における参照番号は、これと同じであり、説明を省略する。
例えば、図９Ａに示すように、最終段のシフトレジスタユニットの以外、残りの各段のシフトレジスタユニットのリセット端ＲＳＴは、次段のシフトレジスタユニットの第１出力端ＯＵＴ１に接続される。最１段のシフトレジスタユニット１００の以外、残りの各段のシフトレジスタユニットの入力端ＩＮＰＵＴは、前段のシフトレジスタユニットの第１出力端ＯＵＴ１に接続される。
【0071】
例えば、第１段のシフトレジスタユニットの入力端ＩＮＰＵＴは、トリガ信号ＳＴＶを受信するよう配置されてもよく、最終段のシフトレジスタユニットのリセット端ＲＳＴは、リセット信号ＲＥＳＥＴを受信するように配置されてもよく、トリガ信号ＳＴＶ及びリセット信号ＲＥＳＥＴは、図９Ａに示されていない。
例えば、図９Ａに示すように、該ゲート駆動回路１０は、タイミングコントローラ３００をさらに含んでもよい。例えば、該タイミングコントローラ３００は、第１信号線ＣＬＫＡ及び第２信号線ＣＬＫＢに接続して、第１信号又は第２信号を各シフトレジスタユニット１００に提供するように配置されてもよい。例えば、タイミングコントローラ３００は、トリガ信号ＳＴＶ及びリセット信号ＲＥＳＥＴを提供するように配置されてもよい。
例えば、図９Ａに示すように、該ゲート駆動回路１０は、タイミングコントローラ３００をさらに含んでもよい。例えば、該タイミングコントローラ３００は、第１信号線ＣＬＫＡ及び第２信号線ＣＬＫＢに接続して、第１信号又は第２信号を各シフトレジスタユニット１００に提供するように配置されてもよい。例えば、タイミングコントローラ３００は、トリガ信号ＳＴＶ及びリセット信号ＲＥＳＥＴを提供するように配置されてもよい。
【0072】
例えば、第１クロック信号線ＣＬＫＡ及び第２クロック信号線ＣＬＫＢに提供された信号タイミングは、図１１Ａに示す信号タイミングを用いることができ、これによりゲート駆動回路１０が行単位でゲート走査信号を出力する機能を実現する。
説明すべきなのは、本開示の実施例において、一つのシフトレジスタユニットＢが他の一つのシフトレジスタユニットＡの次段のシフトレジスタユニットであることは、シフトレジスタユニットＢから出力されるゲート走査信号が、タイミング的にシフトレジスタユニットＡから出力されるゲート走査信号より遅いことを示す。対応的には、一つのシフトレジスタユニットＢが他の一つのシフトレジスタユニットＡの前段のシフトレジスタユニットであることは、シフトレジスタユニットＢから出力されるゲート走査信号が、タイミング的にシフトレジスタユニットＡから出力されるゲート走査信号より早いことを示す。以下の各実施例はこれと同じであり、その説明を省略する。
本開示の一実施例は、ゲート駆動回路１０をさらに提供する。図９Ｂに示すように、図９Ａに示す例に基づき、該ゲート駆動回路１０は、第２出力回路２００、第３信号線入力端ＣＬＫ３及び第７接続導電部（不図示）をさらに含む。例えば、シフトレジスタユニット１００と第２出力回路２００の接続ブロック図は、図１０Ａに示すようである。例えば、該第３信号線入力端ＣＬＫ３は、第３クロック信号又は第１電圧ＶＧＬ又は第２電圧ＶＧＨを提供することができる。
説明すべきなのは、本開示の実施例において、一つのシフトレジスタユニットＢが他の一つのシフトレジスタユニットＡの次段のシフトレジスタユニットであることは、シフトレジスタユニットＢから出力されるゲート走査信号が、タイミング的にシフトレジスタユニットＡから出力されるゲート走査信号より遅いことを示す。対応的には、一つのシフトレジスタユニットＢが他の一つのシフトレジスタユニットＡの前段のシフトレジスタユニットであることは、シフトレジスタユニットＢから出力されるゲート走査信号が、タイミング的にシフトレジスタユニットＡから出力されるゲート走査信号より早いことを示す。以下の各実施例はこれと同じであり、その説明を省略する。
本開示の一実施例は、ゲート駆動回路１０をさらに提供する。図９Ｂに示すように、図９Ａに示す例に基づき、該ゲート駆動回路１０は、第２出力回路２００、第３信号線入力端ＣＬＫ３及び第７接続導電部（不図示）をさらに含む。例えば、シフトレジスタユニット１００と第２出力回路２００の接続ブロック図は、図１０Ａに示すようである。例えば、該第３信号線入力端ＣＬＫ３は、第３クロック信号又は第１電圧ＶＧＬ又は第２電圧ＶＧＨを提供することができる。
【0073】
図１０Ａに示すように、第２出力回路２００は、第１出力端ＯＵＴ１から出力されるレベルの制御下で、第３信号を第２出力端ＯＵＴ２に出力するように配置される。例えば、第２出力回路２００は、第１出力端ＯＵＴ１、第２出力端ＯＵＴ２及び第３信号線入力端ＣＬＫ３に接続されて、第１出力端ＯＵＴ１から出力される有効レベルの制御下で、第２出力端ＯＵＴ２によって第３信号を出力する。例えば、シフトレジスタユニット１００が第４接続導電部４を含む場合、第７接続導電部７は、第３信号線入力端ＣＬＫ３と第２出力回路２００とを接続し、且つ第４接続導電部４と異層に設けられるように配置される。例えば、第４接続導電部４が図４Ｄに示す第５導電層１５に設けられると、第７接続導電部７は、第１データ線層（第４導電層１４）、又は第５導電層１５が位置する層以外の他の各層に設けられてもよく、これにより各トランジスタを接続する接続導電部が同層に設けられることを回避することができ、ひいては表示パネルの配線設計を簡素化し、及び信号伝送の精度を向上させることができ、本開示の実施例はこれに限定されない。
【0074】
例えば、他の例では、第２出力回路２００は、第２接続導電部２を介してシフトレジスタユニット１００の第２ノードに接続されてもよい。
【0075】
図１０Ｂは、図１０Ａに示すゲート駆動回路の一例の回路構造図を示す。図１０Ｂに示すように、一例では、図７に示すシフトレジスタユニットの回路構造に基づき、該ゲート駆動回路１０は、第７トランジスタＴ７、第３信号線入力端及び第７接続導電部７をさらに含む。
【0076】
該第２出力回路２００は、第７トランジスタＴ７によって提供されてもよい。例えば、第７トランジスタＴ７のゲートは、第１出力端ＯＵＴ１に接続してシフトレジスタユニット１００の出力信号を受信するように配置され、第１極は、第７接続導電部７を介して第３信号線入力端ＣＬＫ３に接続して第３信号を受信するように配置され、第２極は、第２出力端ＯＵＴ２に接続するように配置される。
【0077】
例えば、もう一つの例では、該第２出力回路２００は、第８トランジスタＴ８をさらに含んでもよい。例えば、第８トランジスタＴ８のゲートは、第２接続導電部２を介してシフトレジスタユニット１００中の第２ノードＰＤ（即ち第６トランジスタＴ６の第２極）に接続するように配置され、第１極は第２出力端ＯＵＴ２に接続するように配置され、第２極は第１電圧端ＶＧＬに接続して第１電圧を受け取るように配置される。
説明すべきなのは、本開示の実施例に係るゲート駆動回路は、図９Ｂに示すカスケード接続の方式に限定されず、該ゲート駆動回路はさらに、第２出力回路の第２出力端ＯＵＴ２を介して上下段間のカスケード接続を行うこともでき、以下の実施例はこれと同じであり、その説明を省略する。
説明すべきなのは、本開示の実施例に係るゲート駆動回路は、図９Ｂに示すカスケード接続の方式に限定されず、該ゲート駆動回路はさらに、第２出力回路の第２出力端ＯＵＴ２を介して上下段間のカスケード接続を行うこともでき、以下の実施例はこれと同じであり、その説明を省略する。
【0078】
説明すべきなのは、該第２出力回路２００は、ゲート線、データ線又は該ゲート駆動回路に接続された画素回路などの他の回路をさらに含むことにより、異なる機能を実現し、且つ該他の回路構造も本開示の実施例による接続方式を採用することができ、本開示の実施例はこれに限定されない。
例えば、図９Ｂに示すように、該ゲート駆動回路１０は、第３信号線ＣＬＫＣをさらに含む。例えば、該第３信号線ＣＬＫＣは、第２出力回路２００の第３信号線入力端ＣＬＫ３に接続される。
例えば、図９Ｂに示すように、該ゲート駆動回路１０は、第３信号線ＣＬＫＣをさらに含む。例えば、該第３信号線ＣＬＫＣは、第２出力回路２００の第３信号線入力端ＣＬＫ３に接続される。
【0079】
例えば、図９Ｂに示すように、該ゲート駆動回路１０のタイミングコントローラ３００は、第３信号線ＣＬＫＣに接続されて、第２出力回路２００に第３信号を提供するように配置されてもよい。例えば、この例では、第１信号線ＣＬＫＡ、第２信号線ＣＬＫＢ及び第３信号線ＣＬＫＣに提供された信号は、図１１Ａに示すようなタイミングを採用することができ、これによりゲート駆動回路１０が行単位でゲート走査信号を出力する機能を実現する。
【0080】
例えば、図９Ｂに示すＯＵＴ２＿ｍは、第ｍ段の出力制御回路の第２出力端を示し、ＯＵＴ２＿ｍ＋１は、第ｍ＋１段の出力制御回路の第２出力端を示し、ＯＵＴ２＿ｍ＋２は、第ｍ＋２段の出力制御回路の第２出力端を示す。
本開示の一実施例は、ゲート駆動回路１０をさらに提供する。図９Ｃに示すように、該ゲート駆動回路１０は、第１信号線ＣＬＫＡによって提供された第１信号が直流ハイレベル（例えば第２電圧端によって提供された第２電圧）であることを除いて、図９Ｂに示すゲート駆動回路と同じである。
本開示の一実施例は、ゲート駆動回路１０をさらに提供する。図９Ｃに示すように、該ゲート駆動回路１０は、第１信号線ＣＬＫＡによって提供された第１信号が直流ハイレベル（例えば第２電圧端によって提供された第２電圧）であることを除いて、図９Ｂに示すゲート駆動回路と同じである。
【0081】
例えば、図９Ｃに示すように、各段のシフトレジスタユニット１００の第１信号線入力端ＣＬＫ１は、第１信号線ＣＬＫＡに接続される。例えば、第２信号線ＣＬＫＢは、第２ｍ－１（ｍは０より大きい整数）段のシフトレジスタユニットの第２信号線入力端ＣＬＫ２に接続され、第３信号線ＣＬＫＣは、第２ｍ－１段のシフトレジスタユニットの第３信号線入力端ＣＬＫＣに接続され、第２信号線ＣＬＫＢは、第２ｍ段のシフトレジスタユニットの第３信号線入力端ＣＬＫＣに接続され、第３信号線ＣＬＫＣは、第２ｍ（ｍは０より大きい整数）段のシフトレジスタユニットの第２信号線入力端ＣＬＫ２に接続され、本開示の実施例はこれに限定されない。
【0082】
例えば、この例では、第１信号線ＣＬＫＡ、第２信号線ＣＬＫＢ及び第３信号線ＣＬＫＣに提供された信号は、図１１Ｂに示すようなタイミングを採用することができ、これによりゲート駆動回路１０が行単位でゲート走査信号を出力する機能を実現する。
以下は、図１１Ａに示す信号タイミング図を参照しながら、図９Ｂに示すゲート駆動回路１０の動作原理を説明する。図１１Ａにおいて、有効出力レベルはハイレベルで、無効出力レベルがローレベルであり；且つ第１信号線ＣＬＫＡによって伝送される第１信号と第２信号線ＣＬＫＢによって伝送される第２信号は、互いに相補であり（例えば、互いに位相が逆である）、第３信号線ＣＬＫＣによって伝送される第３信号は、第１段階Ｐ１において第１信号線ＣＬＫＡが伝送する第１信号と同じである。図１１Ａに示す第１段階Ｐ１及び第２段階Ｐ２において、該ゲート駆動回路１０は、それぞれ以下のように動作することができる。もちろん、第１信号と第２信号とは、タイミング的に僅かに重なってもよい。
以下は、図１１Ａに示す信号タイミング図を参照しながら、図９Ｂに示すゲート駆動回路１０の動作原理を説明する。図１１Ａにおいて、有効出力レベルはハイレベルで、無効出力レベルがローレベルであり；且つ第１信号線ＣＬＫＡによって伝送される第１信号と第２信号線ＣＬＫＢによって伝送される第２信号は、互いに相補であり（例えば、互いに位相が逆である）、第３信号線ＣＬＫＣによって伝送される第３信号は、第１段階Ｐ１において第１信号線ＣＬＫＡが伝送する第１信号と同じである。図１１Ａに示す第１段階Ｐ１及び第２段階Ｐ２において、該ゲート駆動回路１０は、それぞれ以下のように動作することができる。もちろん、第１信号と第２信号とは、タイミング的に僅かに重なってもよい。
【0083】
第１段階Ｐ１では、第１信号線ＣＬＫＡがハイレベル信号を提供し、第３信号線ＣＬＫＣがハイレベル信号を提供し、第ｍ段のシフトレジスタユニット１００の第１信号線入力端ＣＬＫ１と第１信号線ＣＬＫＡとが接続されているため、この段階で第ｍ段のシフトレジスタユニット１００の第１信号線入力端ＣＬＫ１にハイレベルの信号が入力され；また、第ｍ段のシフトレジスタユニット１００の第１ノードＰＵがハイレベルであるため、第１ノードＰＵのハイレベルの制御下で、第１信号線入力端ＣＬＫ１から入力されたハイレベルが、第ｍ段のシフトレジスタユニット１００の第１出力端ＯＵＴ１＿ｍに出力する。同時に、第２出力回路２００は、第１出力端ＯＵＴ１＿ｍによって提供されたハイレベルの制御下でオンされ、これにより、第２出力端ＯＵＴ２＿ｍは、第３信号線ＣＬＫＣによって提供されるハイレベルを出力する。説明すべきなのは、この段階では、図１１Ａに示す信号タイミング図の電位の高低は例示的なものであり、実際の電位値又は相対的な比率を表すものではなく、上記の例に対応して、ハイレベル信号は、Ｎ型トランジスタがオン信号であることに対応し、ローレベル信号は、Ｎ型トランジスタがオフ信号であることに対応する。
【0084】
第２段階Ｐ２では、第２信号線ＣＬＫＢがハイレベル信号を提供し、第３信号線ＣＬＫＣがハイレベル信号を提供し、第ｍ＋１段のシフトレジスタユニット１００の第１信号線入力端ＣＬＫ１と第２信号線ＣＬＫＢとが接続されているため、この段階で第ｍ＋１段のシフトレジスタユニット１００の第１信号線入力端ＣＬＫ１にハイレベルの信号が入力され；また、第ｍ＋１段のシフトレジスタユニット１００の第１ノードＰＵがハイレベルであるため、第１ノードＰＵのハイレベルの制御下で、第１信号線入力端ＣＬＫ１から入力されたハイレベルが、第ｍ＋１段のシフトレジスタユニット１００の第１出力端ＯＵＴ１＿ｍ＋１に出力する。同時に、第２出力回路２００は、第１出力端ＯＵＴ１＿ｍ＋１によって提供されたハイレベルの制御下でオンされ、これにより、第２出力端ＯＵＴ２＿ｍ＋２は、第３信号線ＣＬＫＣによって提供されるハイレベルを出力する。
【0085】
【0086】
【0087】
例えば、図１０Ｂに示すように、図７に示す回路構造に基づき、該回路構造は、第７トランジスタＴ７、第３信号線入力端ＣＬＫ３及び第７接続導電部７をさらに含んでもよい。例えば、第７トランジスタＴ７のゲートは、第１出力端ＯＵＴ１に接続して第１出力端の出力信号を受信するように配置され、第１極は、第７接続導電部７を介して第３信号線入力端ＣＬＫ３に接続して第３信号を受信するように配置され、第２極は、第２出力端ＯＵＴ２に接続するように配置される。例えば、回路構造が第４接続導電部４を含む場合、第７接続導電部７は、第４接続導電部４と異層に設けられるように配置される。
【0088】
例えば、もう一つの例では、該回路構造は、第８トランジスタＴ８をさらに含んでもよい。例えば、第８トランジスタＴ８のゲートは、第２接続導電部２を介して回路構造における第２ノードＰＤに接続するように配置され、第１極は第２出力端ＯＵＴ２に接続するように配置され、第２極は第１電圧端ＶＧＬに接続して第１電圧を受け取るように配置される。
【0089】
例えば、図７に示す回路構造に基づき、該駆動回路は、第１出力端ＯＵＴ１を介して上下段間のカスケード接続を行い；図１０Ｂに示す回路構造に基づき、該駆動回路は、第２出力端ＯＵＴ２を介して上下段間のカスケード接続を行うことができる。
説明すべきなのは、該駆動回路は、シフトレジスタユニットを駆動することに限定されず、シフトレジスタユニット以外の局所領域回路を駆動することもできる。また、該駆動回路は、ゲート線に電圧を提供することに限定されず、例えば、ＯＬＥＤ画素回路における第１発光制御線及び第２発光制御線の少なくとも一方を駆動して、第１発光制御信号及び／又は第２発光制御信号等を提供するように駆動することができる。この画素回路は、例えば、８Ｔ２Ｃの画素回路である。
説明すべきなのは、該駆動回路は、シフトレジスタユニットを駆動することに限定されず、シフトレジスタユニット以外の局所領域回路を駆動することもできる。また、該駆動回路は、ゲート線に電圧を提供することに限定されず、例えば、ＯＬＥＤ画素回路における第１発光制御線及び第２発光制御線の少なくとも一方を駆動して、第１発光制御信号及び／又は第２発光制御信号等を提供するように駆動することができる。この画素回路は、例えば、８Ｔ２Ｃの画素回路である。
【0090】
例えば、該駆動回路は、第２出力端ＯＵＴ２を介して隣接する２行の画素に発光制御信号を提供することもできる。
【0091】
本開示の実施例に係る駆動回路の技術的効果は、上記の実施例におけるシフトレジスタユニット１００の対応する説明を参照することができ、ここでその説明を省略する。
本発明の実施例は、図１２に示すように、本開示の実施例に係るゲート駆動回路１０又は駆動回路を備える、表示装置１０００をさらに提供する。該表示装置１０００は、複数の画素ユニット３０からなる画素アレイを含む。例えば、該表示装置１０００は、データ駆動回路２０をさらに含むことができる。データ駆動回路２０は、画素アレイにデータ信号を提供するように用いられ；ゲート駆動回路１０は、画素アレイにゲート走査信号を提供するように用いられる。データ駆動回路２０は、データ線６２を介して画素ユニット３０に電気的に接続されている。例えば、ゲート駆動回路１０は、具体的にＧＯＡ回路によって提供されてもよく、該ＧＯＡ回路は、該表示装置のアレイ基板上に直接製造され、且つゲート線６１を介して画素ユニット３０に電気的に接続される。
例えば、該表示装置１０００に含まれる本開示の実施例に係るゲート駆動回路１０又は駆動回路は、アレイ基板上に自由かつ柔軟に配置されてもよく、例えばフレキシブルアレイ基板上の少なくとも一側辺、例えば両側辺又は四側辺に配置される。
説明すべきなのは、本開示の実施例に係る表示装置１０００は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、又はナビゲーション等のいかなる表示機能を有する製品又は部品である。該表示装置１０００は、表示パネルなどの他の従来の部品をさらに含んでもよく、本開示の実施例はこれに限定されない。
本発明の実施例は、図１２に示すように、本開示の実施例に係るゲート駆動回路１０又は駆動回路を備える、表示装置１０００をさらに提供する。該表示装置１０００は、複数の画素ユニット３０からなる画素アレイを含む。例えば、該表示装置１０００は、データ駆動回路２０をさらに含むことができる。データ駆動回路２０は、画素アレイにデータ信号を提供するように用いられ；ゲート駆動回路１０は、画素アレイにゲート走査信号を提供するように用いられる。データ駆動回路２０は、データ線６２を介して画素ユニット３０に電気的に接続されている。例えば、ゲート駆動回路１０は、具体的にＧＯＡ回路によって提供されてもよく、該ＧＯＡ回路は、該表示装置のアレイ基板上に直接製造され、且つゲート線６１を介して画素ユニット３０に電気的に接続される。
例えば、該表示装置１０００に含まれる本開示の実施例に係るゲート駆動回路１０又は駆動回路は、アレイ基板上に自由かつ柔軟に配置されてもよく、例えばフレキシブルアレイ基板上の少なくとも一側辺、例えば両側辺又は四側辺に配置される。
説明すべきなのは、本開示の実施例に係る表示装置１０００は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、又はナビゲーション等のいかなる表示機能を有する製品又は部品である。該表示装置１０００は、表示パネルなどの他の従来の部品をさらに含んでもよく、本開示の実施例はこれに限定されない。
【0092】
本開示の実施例に係る表示装置１０００の技術的効果は、上記の実施例におけるゲート駆動回路１０の対応する説明を参照することができ、ここでその説明を省略する。
なお、明瞭かつ簡潔に示すため、該表示装置１０００の構成は、全ての構成を示していない。表示装置の必要な機能を実現するため、当業者は、具体的な応用場面に応じて他の示されていない構造を設定することができ、本開示の実施例はこれに限定されない。
上記の説明は、本発明の例示的な実施形態のみであり、本発明の保護範囲を制限するものではなく、本発明の保護範囲は、添付の特許請求の範囲によって決定される。
この出願は、２０１８年５月２８日に出願された出願番号が２０１８２０８０９７１１．７である中国特許出願を基礎出願とする優先権を主張し、その内容の全てが参照によって本出願に取り込まれる。
なお、明瞭かつ簡潔に示すため、該表示装置１０００の構成は、全ての構成を示していない。表示装置の必要な機能を実現するため、当業者は、具体的な応用場面に応じて他の示されていない構造を設定することができ、本開示の実施例はこれに限定されない。
上記の説明は、本発明の例示的な実施形態のみであり、本発明の保護範囲を制限するものではなく、本発明の保護範囲は、添付の特許請求の範囲によって決定される。
この出願は、２０１８年５月２８日に出願された出願番号が２０１８２０８０９７１１．７である中国特許出願を基礎出願とする優先権を主張し、その内容の全てが参照によって本出願に取り込まれる。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図11A】
【図11B】
【図12】