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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2023-06-26
(45)【発行日】2023-07-04
(54)【発明の名称】動的に交差結合された再生段をもつ高速センス増幅器
(51)【国際特許分類】
G11C 7/06 20060101AFI20230627BHJP
H03F 3/45 20060101ALI20230627BHJP
【ＦＩ】
G11C7/06 120
H03F3/45
【請求項の数】
20
(21)【出願番号】P 2022580207
(86)(22)【出願日】2021-06-18
(86)【国際出願番号】 US2021070727
(87)【国際公開番号】W WO2022026972
(87)【国際公開日】2022-02-03
【審査請求日】2022-12-23
(31)【優先権主張番号】16/940,280
(32)【優先日】2020-07-27
(33)【優先権主張国・地域又は機関】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】507364838
【氏名又は名称】クアルコム，インコーポレイテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(72)【発明者】
【氏名】トッド・モルガン・ラスムス
(72)【発明者】
【氏名】リ・スン
(72)【発明者】
【氏名】ドン・レン
【審査官】後藤 彰
(56)【参考文献】
【文献】特開２００４－２５９４２９（ＪＰ，Ａ）
【文献】特開昭６０－１０４９５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１０／０２８３５１１（ＵＳ，Ａ１）
【文献】米国特許第５６２１３４０（ＵＳ，Ａ）
【文献】米国特許第５３８４７３０（ＵＳ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ ７／０６
Ｈ０３Ｆ ３／４５
(57)【特許請求の範囲】
【請求項1】
センス増幅器の再生段であって、入力および出力を有する第1のインバータと、
入力および出力を有する第2のインバータと、
入力、出力、第1の供給端子、および第2の供給端子を有する第3のインバータであって、前記第3のインバータの前記出力は、前記第2のインバータの前記入力に結合され、前記第3のインバータの前記第1の供給端子は供給レールに結合され、前記第3のインバータの前記第2の供給端子は、前記第1のインバータの前記出力に結合される、第3のインバータと、
入力、出力、第1の供給端子、および第2の供給端子を有する第4のインバータであって、前記第4のインバータの前記出力は、前記第1のインバータの前記入力に結合され、前記第4のインバータの前記第1の供給端子は前記供給レールに結合され、前記第4のインバータの前記第2の供給端子は、前記第2のインバータの前記出力に結合される、第4のインバータとを備える再生段。
【請求項2】
前記第1のインバータは、前記供給レールに結合された第1の供給端子と、接地レールに結合された第2の供給端子とを有し、前記第2のインバータは、前記供給レールに結合された第1の供給端子と、前記接地レールに結合された第2の供給端子とを有する、請求項1に記載の再生段。
【請求項3】
前記第1のインバータの前記出力と前記接地レールとの間に結合された第1のスイッチと、前記第2のインバータの前記出力と前記接地レールとの間に結合された第2のスイッチとをさらに備える、請求項2に記載の再生段。
【請求項4】
前記第1のスイッチは、入力段の第1のノードに結合された制御入力を有し、前記第2のスイッチは、前記入力段の第2のノードに結合された制御入力を有する、請求項3に記載の再生段。
【請求項5】
前記第1のインバータの前記出力と接地レールとの間に結合された第1のスイッチと、前記第2のインバータの前記出力と前記接地レールとの間に結合された第2のスイッチとをさらに備える、請求項1に記載の再生段。
【請求項6】
前記第1のスイッチは、入力段の第1のノードに結合された制御入力を有し、前記第2のスイッチは、前記入力段の第2のノードに結合された制御入力を有する、請求項5に記載の再生段。
【請求項7】
前記第1のスイッチは第1のn型電界効果トランジスタ(NFET)を備え、前記第2のスイッチは第2のNFETを備える、請求項6に記載の再生段。
【請求項8】
前記第3のインバータは、前記第3のインバータの前記第1の供給端子と前記第3のインバータの前記出力との間に結合された第1のスイッチであって、前記第3のインバータの前記入力に結合された制御入力を有する、第1のスイッチと、
前記第3のインバータの前記出力と前記第3のインバータの前記第2の供給端子との間に結合された第2のスイッチであって、前記第3のインバータの前記入力に結合された制御入力を有する、第2のスイッチとを備える、請求項1に記載の再生段。
【請求項9】
前記第4のインバータは、前記第4のインバータの前記第1の供給端子と前記第4のインバータの前記出力との間に結合された第3のスイッチであって、前記第4のインバータの前記入力に結合された制御入力を有する、第3のスイッチと、
前記第4のインバータの前記出力と前記第4のインバータの前記第2の供給端子との間に結合された第4のスイッチであって、前記第4のインバータの前記入力に結合された制御入力を有する、第4のスイッチとを備える、請求項8に記載の再生段。
【請求項10】
前記第3のインバータの前記入力は、クロック信号を受信するように構成され、前記第4のインバータの前記入力は、前記クロック信号を受信するように構成される、請求項9に記載の再生段。
【請求項11】
前記第3のインバータの前記入力は、クロック信号を受信するように構成され、前記第4のインバータの前記入力は、前記クロック信号を受信するように構成される、請求項1に記載の再生段。
【請求項12】
前記供給レールと前記第1のインバータの前記入力との間に結合された第1のスイッチであって、前記第3のインバータの前記出力に結合された制御入力を有する、第1のスイッチと、前記供給レールと前記第2のインバータの前記入力との間に結合された第2のスイッチであって、前記第4のインバータの前記出力に結合された制御入力を有する、第2のスイッチとをさらに備える、請求項1に記載の再生段。
【請求項13】
前記第1のスイッチは第1のp型電界効果トランジスタ(PFET)を備え、前記第2のスイッチは第2のPFETを備える、請求項12に記載の再生段。
【請求項14】
前記供給レールと前記第1のインバータの前記入力との間に結合された第1のスイッチであって、前記第1のインバータの前記出力に結合された制御入力を有する、第1のスイッチと、前記供給レールと前記第2のインバータの前記入力との間に結合された第2のスイッチであって、前記第2のインバータの前記出力に結合された制御入力を有する、第2のスイッチとをさらに備える、請求項1に記載の再生段。
【請求項15】
前記第1のスイッチは第1のp型電界効果トランジスタ(PFET)を備え、前記第2のスイッチは第2のPFETを備える、請求項14に記載の再生段。
【請求項16】
センス増幅器の再生段の動作のための方法であって、前記再生段は第1のインバータおよび第2のインバータを含み、前記方法は、
第1のフェーズにおいて、前記第1のインバータと前記第2のインバータの交差結合を無効にするステップであって、
前記第1のインバータの出力から、前記第2のインバータの入力を分離することと、
前記第2のインバータの出力から、前記第1のインバータの入力を分離することとを含む、ステップと、
第2のフェーズにおいて、前記第1のインバータと前記第2のインバータの前記交差結合を有効にするステップであって、
前記第2のインバータの前記入力を前記第1のインバータの前記出力に結合することと、
前記第1のインバータの前記入力を前記第2のインバータの前記出力に結合することとを含む、ステップと、
前記第1のフェーズにおいて、前記第1のインバータの前記入力および前記第2のインバータの前記入力を供給レールに結合するステップと、
前記第1のフェーズにおいて、前記第1のインバータの前記出力および前記第2のインバータの前記出力を接地レールに結合するステップとを含む、方法。
【請求項17】
センス増幅器の再生段の動作のための方法であって、前記再生段は、第1のインバータ、第2のインバータ、前記第1のインバータの出力と接地レールとの間に結合された第1のスイッチ、および前記第2のインバータの出力と前記接地レールとの間に結合された第2のスイッチを含み、前記方法は、第1のフェーズにおいて、前記第1のインバータと前記第2のインバータの交差結合を無効にするステップであって、
前記第1のインバータの前記出力から前記第2のインバータの入力を分離することと、
前記第2のインバータの前記出力から前記第1のインバータの入力を分離することとを含む、ステップと、
第2のフェーズにおいて、前記第1のインバータと前記第2のインバータの前記交差結合を有効にするステップであって、
前記第2のインバータの前記入力を前記第1のインバータの前記出力に結合することと、
前記第1のインバータの前記入力を前記第2のインバータの前記出力に結合することとを含む、ステップと、
入力段の第1のノードから前記第1のスイッチの制御入力に第1の電圧をルーティングするステップと、
前記入力段の第2のノードから前記第2のスイッチの制御入力に第2の電圧をルーティングするステップとを含む、方法。
【請求項18】
受信機と、ラッチと、
前記受信機と前記ラッチとの間に結合されたセンス増幅器とを備えるシステムであって、前記センス増幅器は、
入力段と、
前記入力段に結合された再生段とを備え、前記再生段は、
入力および出力を有する第1のインバータと、
入力および出力を有する第2のインバータと、
入力、出力、第1の供給端子、および第2の供給端子を有する第3のインバータであって、前記第3のインバータの前記出力は、前記第2のインバータの前記入力に結合され、前記第3のインバータの前記第1の供給端子は供給レールに結合され、前記第3のインバータの前記第2の供給端子は、前記第1のインバータの前記出力に結合される、第3のインバータと、
入力、出力、第1の供給端子、および第2の供給端子を有する第4のインバータであって、前記第4のインバータの前記出力は、前記第1のインバータの前記入力に結合され、前記第4のインバータの前記第1の供給端子は前記供給レールに結合され、前記第4のインバータの前記第2の供給端子は、前記第2のインバータの前記出力に結合される、第4のインバータとを備える、システム。
【請求項19】
前記受信機はイコライザを備える、請求項18に記載のシステム。
【請求項20】
前記ラッチに結合されたデシリアライザをさらに備える、請求項18に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
米国特許法第119条に基づく優先権の主張
本特許出願は、本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、2020年7月27日に出願された「HIGH-SPEED SENSE AMPLIFIER WITH A DYNAMICALLY CROSS-COUPLED REGENERATION STAGE」と題する非仮出願第16/940,280号の優先権を主張する。
本特許出願は、本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、2020年7月27日に出願された「HIGH-SPEED SENSE AMPLIFIER WITH A DYNAMICALLY CROSS-COUPLED REGENERATION STAGE」と題する非仮出願第16/940,280号の優先権を主張する。
【0002】
本開示の態様は、概して増幅器に関し、より詳細には、センス増幅器に関する。
【背景技術】
【0003】
センス増幅器は、高速シリアライザ/デシリアライザ(SerDes)における、メモリ、アナログデジタル変換器、データサンプラーを含む広範なアプリケーションにおいて使われる。データサンプラーの場合には、強再生フィードバックをもつセンス増幅器が、データサンプラーにおける流入データビットを素早くサンプリングし、解決するのに使われ得る。
【発明の概要】
【課題を解決するための手段】
【0004】
以下は、そのような実装形態の基本的理解を与えるために、1つまたは複数の実装形態の簡略化された概要を提示する。本概要は、企図されるすべての実装形態の包括的な概説ではなく、すべての実装形態の主要または重要な要素を特定することも、いずれかまたはすべての実装形態の範囲を定めることも意図しない。その唯一の目的は、後で提示されるより詳細な説明の前置きとして、1つまたは複数の実装形態のいくつかの概念を簡略化された形で提示することである。
【0005】
第1の態様は、センス増幅器の再生段に関する。再生段は、入力および出力を有する第1のインバータと、入力および出力を有する第2のインバータとを含む。再生段は、入力、出力、第1の供給端子、および第2の供給端子を有する第3のインバータも含み、第3のインバータの出力は、第2のインバータの入力に結合され、第3のインバータの第1の供給端子は供給レールに結合され、第3のインバータの第2の供給端子は、第1のインバータの出力に結合される。再生段は、入力、出力、第1の供給端子、および第2の供給端子を有する第4のインバータをさらに含み、第4のインバータの出力は、第1のインバータの入力に結合され、第4のインバータの第1の供給端子は供給レールに結合され、第4のインバータの第2の供給端子は、第2のインバータの出力に結合される。
【0006】
第2の態様は、センス増幅器の再生段の動作のための方法に関し、再生段は、第1のインバータおよび第2のインバータを含む。方法は、第1のフェーズにおいて、第1のインバータと第2のインバータの交差結合を無効にするステップと、第2のフェーズにおいて、第1のインバータと第2のインバータの交差結合を有効にするステップとを含む。
【0007】
第3の態様は、システムに関する。システムは、受信機、ラッチ、および受信機とラッチとの間に結合されたセンス増幅器を含み、センス増幅器は、入力段および入力段に結合された再生段を含む。再生段は、入力および出力を有する第1のインバータと、入力および出力を有する第2のインバータとを含む。再生段は、入力、出力、第1の供給端子、および第2の供給端子を有する第3のインバータも含み、第3のインバータの出力は、第2のインバータの入力に結合され、第3のインバータの第1の供給端子は供給レールに結合され、第3のインバータの第2の供給端子は、第1のインバータの出力に結合される。再生段は、入力、出力、第1の供給端子、および第2の供給端子を有する第4のインバータをさらに含み、第4のインバータの出力は、第1のインバータの入力に結合され、第4のインバータの第1の供給端子は供給レールに結合され、第4のインバータの第2の供給端子は、第2のインバータの出力に結合される。
【図面の簡単な説明】
【0008】
【図1】本開示のいくつかの態様による、入力段および再生段を含むセンス増幅器の例を示す図である。
【図3】本開示のいくつかの態様による、入力段によって再生段に出力される電圧の例を示すタイミング図である。
【図4】本開示のいくつかの態様による、感知フェーズおよび決定フェーズ中の再生段の出力電圧の例を示すタイミング図である。
【図5】本開示のいくつかの態様によるセンス増幅器の例を示す図である。
【図8A】本開示のいくつかの態様による、リセットフェーズにおけるセンス増幅器の例を示す図である。
【図8B】本開示のいくつかの態様による、感知フェーズにおけるセンス増幅器の例を示す図である。
【図8C】本開示のいくつかの態様による、決定フェーズの開始におけるセンス増幅器の例を示す図である。
【図9】本開示のいくつかの態様による、再生スイッチを含むセンス増幅器の例を示す図である。
【図10】本開示のいくつかの態様による、再生スイッチを含むセンス増幅器の別の例を示す図である。
【図11】本開示のいくつかの態様による、本開示の態様が使われ得るシステムの例を示す図である。
【図12】本開示のいくつかの態様による、センス増幅器の再生段の動作のための例示的な方法を示すフローチャートである。
【発明を実施するための形態】
【0009】
添付の図面に関して以下に記載する詳細な説明は、様々な構成の説明として意図され、本明細書で説明する概念が実践され得る唯一の構成を表すものではない。詳細な説明は、様々な概念の完全な理解をもたらすための具体的な詳細を含む。しかしながら、これらの具体的な詳細なしにこれらの概念が実践され得ることが、当業者には明らかであろう。いくつかの事例では、そのような概念を不明瞭にすることを避けるために、よく知られている構造および構成要素がブロック図の形態で示される。
【0010】
図1は、本開示のいくつかの態様によるセンス増幅器110の例を示す。センス増幅器110は、入力段115および再生段140を含む。
【0011】
入力段115は、第1の入力トランジスタ120、第2の入力トランジスタ122、第1の入力段スイッチ116、第2の入力段スイッチ130、および第3の入力段スイッチ134を含む。第2の入力段スイッチ130は、供給レール112と第1の入力トランジスタ120との間に結合され、第3の入力段スイッチ134は、供給レール112と第2の入力トランジスタ122との間に結合される。第1の入力トランジスタ120は、第2の入力段スイッチ130と内部ノード117との間に結合され、第2の入力トランジスタ122は、第3の入力段スイッチ134と内部ノード117との間に結合される。第1の入力段スイッチ116は、内部ノード117と接地レール114との間に結合される。
【0012】
図1の例では、第1の入力トランジスタ120は、第1のn型電界効果トランジスタ(NFET)で実装され、第1の入力トランジスタ120のドレインは、第2の入力段スイッチ130に結合され、第1の入力トランジスタ120のソースは、第1の入力段スイッチ116に結合される。第2の入力トランジスタ122は、第2のNFETで実装され、第2の入力トランジスタ122のドレインは、第3の入力段スイッチ134に結合され、第2の入力トランジスタ122のソースは、第1の入力段スイッチ116に結合される。第1の入力トランジスタ120および第2の入力トランジスタ122は、NFETに限定されず、他のタイプのトランジスタで実装されてよいことを諒解されたい。たとえば、他の実装形態では、第1の入力トランジスタ120および第2の入力トランジスタ122は、入力段115の構造を反転させることによって、p型電界効果トランジスタ(PFET)で実装されてよい。
【0013】
第1の入力トランジスタ120および第2の入力トランジスタ122は、第1の入力電圧(「INP」と標示される)および第2の入力電圧(「INN」と標示される)を含む差動入力信号(たとえば、差動データ信号)によって駆動される。第1の入力電圧INPは、第1の入力トランジスタ120のゲートに結合された第1の入力121に入力され、第2の入力電圧INNは、第2の入力トランジスタ122のゲートに結合された第2の入力123に入力される。差動入力信号は、差動電圧の極性がビット値を表す小さい差動電圧(すなわち、第1の入力電圧INPと第2の入力電圧INNとの間の小さい差)を有し得る。以下でさらに論じるように、センス増幅器110は、ビット値を解決するために、小さい差動入力電圧を大きい差動出力電圧に変換するように構成される。
【0014】
第1の入力段スイッチ116は、クロック信号(「CLK」と標示される)によって駆動される制御入力118を有する。この例では、第1の入力段スイッチ116は、クロック信号CLKが高いときはオンになり、クロック信号CLKが低いときはオフになるように構成される。
【0015】
第2の入力段スイッチ130は、クロック信号CLKによって駆動される制御入力132を有し、第3の入力段スイッチ134は、クロック信号CLKによって駆動される制御入力136を有する。この例では、第2の入力段スイッチ130および第3の入力段スイッチ134の各々が、クロック信号CLKが低いときはオンになり、クロック信号CLKが高いときはオフになるように構成される。
【0016】
入力段115は、第2の入力段スイッチ130と第1の入力トランジスタ120との間の第1のノード124、および第3の入力段スイッチ134と第2の入力トランジスタ122との間の第2のノード126を有する。第1のノード124における電圧(「DINT」と標示される)および第2のノード126における電圧(「NDINT」と標示される)が、以下でさらに論じるように、再生段140に出力される。
【0017】
再生段140は、第1の再生段スイッチ142、第2の再生段スイッチ146、第3の再生段スイッチ180、第1のインバータ150、および第2のインバータ160を含む。以下でさらに論じるように、第1のインバータ150および第2のインバータ160は、再生フィードバックを与えるように交差結合される。
【0018】
第1のインバータ150は、入力152、出力154、第1の供給端子156、および第2の供給端子158を有する。第2のインバータ160は、入力162、出力164、第1の供給端子166、および第2の供給端子168を有する。第1のインバータ150と第2のインバータ160を交差結合するために、第1のインバータ150の入力152は第2のインバータ160の出力164に結合され、第2のインバータ160の入力162は第1のインバータ150の出力154に結合される。第1のインバータ150の第1の供給端子156および第2のインバータ160の第1の供給端子166は、仮想供給ノード185に結合される。第1のインバータ150の第2の供給端子158および第2のインバータ160の第2の供給端子168は、接地レール114に結合される。この例では、再生段140の第1の出力170は第2のインバータ160の出力164に結合され、再生段140の第2の出力175は第1のインバータ150の出力154に結合される。
【0019】
第1の再生段スイッチ142は、第1のインバータ150の出力154と接地レール114との間に結合される。第1の再生段スイッチ142は、入力段115の第2のノード126に結合された制御入力144を有する。したがって、第1の再生段スイッチ142の制御入力144は、電圧NDINTによって駆動される。この例では、第1の再生段スイッチ142は、電圧NDINTが第1の再生段スイッチ142の閾電圧を上回るときはオンになり、電圧NDINTが第1の再生段スイッチ142の閾を下回るときはオフになるように構成される。
【0020】
第2の再生段スイッチ146は、第2のインバータ160の出力164と接地レール114との間に結合される。第2の再生段スイッチ146は、入力段115の第1のノード124に結合された制御入力148を有する。したがって、第2の再生段スイッチ146の制御入力148は、電圧DINTによって駆動される。この例では、第2の再生段スイッチ146は、電圧DINTが第2の再生段スイッチ146の閾電圧を上回るときはオンになり、電圧DINTが第2の再生段スイッチ146の閾を下回るときはオフになるように構成される。第2の再生段スイッチ146の閾電圧は、第1の再生段スイッチ142の閾電圧にほぼ等しくてよい。
【0021】
第3の再生段スイッチ180は、供給レール112と仮想供給ノード185との間に結合される。第3の再生段スイッチ180は、クロック信号の補完物(「CLKb」と標示される)によって駆動される制御入力182を有し、CLKbは、クロック信号CLKをインバータ(図示せず)で逆にすることによって生成されてよい。この例では、第3の再生段スイッチ180は、相補クロック信号CLKbが低い(すなわち、クロック信号CLKが高い)ときはオンになり、相補クロック信号CLKbが高い(すなわち、クロック信号CLKが低い)ときはオフになるように構成される。
【0022】
図2は、第1の入力段スイッチ116がNFET210で実装される例を示し、NFET210のドレインは内部ノード117に結合され、NFET210のソースは接地レール114に結合され、第1の入力段スイッチ116の制御入力118がNFET210のゲートに置かれる。第2の入力段スイッチ130はPFET215で実装され、PFET215のソースは供給レール112に結合され、PFET215のドレインは第1のノード124に結合され、第2の入力段スイッチ130の制御入力132はPFET215のゲートに置かれる。第3の入力段スイッチ134はPFET220で実装され、PFET220のソースは供給レール112に結合され、PFET220のドレインは第2のノード126に結合され、第3の入力段スイッチ134の制御入力136はPFET220のゲートに置かれる。
【0023】
図2の例では、第1の再生段スイッチ142はNFET225で実装され、NFET225のドレインは、第1のインバータ150の出力154に結合され、NFET225のソースは、接地レール114に結合され、第1の再生段スイッチ142の制御入力144はNFET225のゲートに置かれる。この例では、第1の再生段スイッチ142の閾電圧は、NFET225の閾電圧に対応する。第2の再生段スイッチ146はNFET230で実装され、NFET230のドレインは、第2のインバータ160の出力164に結合され、NFET230のソースは、接地レール114に結合され、第2の再生段スイッチ146の制御入力148はNFET230のゲートに置かれる。この例では、第2の再生段スイッチ146の閾電圧は、NFET230の閾電圧に対応する。第3の再生段スイッチ180はPFET235で実装され、PFET235のソースは供給レール112に結合され、PFET235のドレインは仮想供給ノード185に結合され、第3の再生段スイッチ180の制御入力182はPFET235のゲートに置かれる。
【0024】
図2の例では、第1のインバータ150は、NFET240およびPFET245を含む。NFET240のドレインは出力154に結合され、NFET240のゲートは入力152に結合され、NFET240のソースは第2の供給端子158に結合される。PFET245のソースは第1の供給端子156に結合され、PFET245のドレインは出力154に結合され、PFET245のゲートは入力152に結合される。
【0025】
第2のインバータ160は、NFET250およびPFET255を含む。NFET250のドレインは出力164に結合され、NFET250のゲートは入力162に結合され、NFET250のソースは第2の供給端子168に結合される。PFET255のソースは第1の供給端子166に結合され、PFET255のドレインは出力164に結合され、PFET255のゲートは入力162に結合される。
【0026】
スイッチ116、130、134、142、146および180は、図2に示す例示的な実装形態に限定されないことを諒解されたい。また、第1のインバータ150および第2のインバータ160は、図2に示す例示的な実装形態に限定されないことを諒解されたい。
【0027】
センス増幅器110の例示的な動作について、ここでいくつかの態様に従って論じる。
【0028】
クロック信号CLKが低いとき、センス増幅器110はリセットフェーズにあり、センス増幅器110のノードは、センス増幅器110を次のビット判定のために初期化するように、所定の電圧に設定される。リセットフェーズでは、第1の入力段スイッチ116はオフにされる。その結果、第1の入力段スイッチ116は、第1および第2の入力トランジスタ120および122を接地レール114から分離する。第2の入力段スイッチ130はオンにされ、第3の入力段スイッチ134はオンにされる。その結果、第2の入力段スイッチ130は、第1のノード124をVCC(すなわち、供給レール112上の供給電圧)までプルし、第3の入力段スイッチ134は、第2のノード126をVCCまでプルする。したがって、再生段140の第1および第2の再生段スイッチ142および146にそれぞれ入力される電圧NDINTおよびDINTは両方とも、VCCまでプルされる。
【0029】
リセットフェーズでは、クロック信号CLKが低いときは相補クロック信号CLKbが高いので、第3の再生段スイッチ180はオフにされる。その結果、第3の再生段スイッチ180は、第1のインバータ150の第1の供給端子156を供給レール112から分離し、第2のインバータ160の第1の供給端子166を供給レール112から分離する。こうすることにより、供給レール112から、インバータ150および160の第1の供給端子156および166への電流経路が無効にされる。
【0030】
リセットフェーズでは、DINTおよびNDINTが両方ともVCCまでプルされるので、第1および第2の再生段スイッチ142および146は両方ともオンにされる(VCCは、スイッチ142および146の閾電圧よりも大きいと仮定する)。その結果、第1の再生段スイッチ142は、第1のインバータ150の出力154および第2のインバータ160の入力162を接地までプルし、第2の再生段スイッチ146は、第2のインバータ160の出力164および第1のインバータ150の入力152を接地までプルする。
【0031】
クロック信号CLKが低から高に遷移すると、センス増幅器110は感知フェーズに入り、入力段115は差動入力信号(たとえば、差動データ信号)を感知する。図3は、1のビット値を表し得る、入力電圧INPが入力電圧INNよりも高い場合の感知フェーズ中の電圧DINTおよびNDINTの例を示す。この例では、クロック信号CLKは、時間T1において低から高に遷移する。図3は、第1および第2の再生段スイッチ142および146向けの閾電圧310も示す。
【0032】
時間T1において、第1の入力段スイッチ116はオンになり、第2の入力段スイッチ130および第3の入力段スイッチ134はオフになる。これにより、第1の入力トランジスタ120は、第1の入力トランジスタ120を駆動する入力電圧INPに基づいて、第1のノード124における電圧DINTをプルダウンし、第2の入力トランジスタ122は、第2のトランジスタ122を駆動する入力電圧INNに基づいて第2のノード126における電圧NDINTをプルダウンすることができる。この例では、第1のノード124における電圧DINTは、第2のノード126における電圧NDINTよりも速いレートでプルダウンされる。これは、第1の入力トランジスタ120が、この例では第2のトランジスタ122よりも高い電圧によって駆動されるからである(すなわち、INP>INN)。
【0033】
時間T2において、電圧DINTは閾電圧310を下回り、これにより、第2の再生段スイッチ146がオフになる。第1の再生段スイッチ142は、電圧NDINTが依然として閾電圧を上回るので、時間T2において依然としてオンにされている。時間T2において、再生段140は決定フェーズに入り、第2の再生段スイッチ146をオフにすると、交差結合インバータ150および160の再生フィードバックがトリガされる。この例では、再生フィードバックは、第1の出力170をプルアップし、第2の出力175をプルダウンする。この例が図4に示され、この図は、第1の出力170における出力電圧OUTPおよび第2の出力175における出力電圧OUTNの例を示す。図4に示すように、再生フィードバックは、第1の出力170をプルアップし、第2の出力175をプルダウンし、結果として、解決されたビット値を表す、出力170および175における大きい差動出力電圧が生じる。この例では、出力電圧OUTPは、1のビット判定を表し得る出力電圧OUTNよりも高い。
【0034】
時間T3において、クロック信号CLKは高から低に逆遷移し、出力電圧OUTPおよびOUTNの各々を、ほぼゼロボルト(すなわち、接地)のリセット電圧に戻らせる。
【0035】
感知フェーズおよび決定フェーズについては、入力電圧INPが入力電圧INNよりも高い場合に対して上で論じた。入力電圧INNが入力電圧INPよりも高い場合に対しては、入力段115の第2のノード126における電圧NDINTは、感知フェーズ中の入力段115の第1のノード124における電圧DINTの前に閾電圧310を下回り、第1の再生段スイッチ142をオフにさせる。第1の再生段スイッチ142をオフにすると、交差結合インバータ150および160の再生フィードバックに、第2の出力175をプルアップさせ、第1の出力170をプルダウンさせることになり、結果として、出力電圧OUTNが、ゼロのビット判定を表し得る出力電圧OUTPよりも高い、大きい差動出力電圧を生じる。
【0036】
交差結合インバータ150および160は、交差結合インバータ150および160の第1の供給端子156および166が第3の再生段スイッチ180を通して供給レール112に結合されると、再生利得を与える。交差結合インバータ150および160は、感知フェーズ中に第3の再生段スイッチ180を通して供給レール112から大電流を引き込む場合があり、第3の再生段スイッチ180にわたって大規模IR電圧降下を発生させる。大規模IR電圧降下は、交差結合インバータ150および160の第1の供給端子156および166における供給電圧(「Vp」と標示される)を低減させる。この例が図4に示され、この図は、供給レール112における供給電圧VCCおよび仮想供給ノード185における供給電圧Vpの例を示し、ノード185は、インバータ150および160の第1の供給端子156および166に結合される。図4に示すように、時間T2における決定フェーズの始まりにおいて、仮想供給ノード185における供給電圧Vpは、第3の再生段スイッチ180にわたるIR降下により、供給レール112における供給電圧VCCよりも実質的に低い(たとえば、30パーセントを超えて低い)場合がある。より低い供給電圧Vpは、交差結合インバータ150および160の再生利得を実質的に削減する場合があり、これにより、再生段140がビット判定をレンダリングすることができる速度が実質的に低下し、センス増幅器110の感度が低減する。
【0037】
上記に対処するために、本開示の態様は、インバータ150および160の交差結合を動的に制御するクロック駆動インバータを含む再生段を提供する。これにより、第3の再生段スイッチ180の必要がなくなり、その結果、インバータ150および160の第1の供給端子156および166が、供給レール112に直接結合されるようになる。その結果、供給電圧VCCがインバータ150および160の第1の供給端子156および166に印可され、そうすることにより、決定フェーズ中の交差結合インバータ150および160の再生利得が増大する。増大した再生利得により、再生段がビット判定をレンダリングすることができる速度が増し、センス増幅器110の感度が増す。さらに、再生段は、以下でさらに論じるように、再生利得をさらに増大するための再生スイッチを含み得る。
【0038】
図5は、本開示のいくつかの態様による例示的な再生段510を示す。再生段510は、図1または図2に示す例示的な入力段115に結合されてよい。再生段510は、上で論じた、第1のインバータ150、第2のインバータ160、第1の再生段スイッチ142、および第2の再生段スイッチ146を含む。
【0039】
再生段510は、第3のインバータ520および第4のインバータ530も含む。第3のインバータ520および第4のインバータ530の各々は、クロック信号CLKによって駆動される。以下でさらに論じるように、第3のインバータ520および第4のインバータ530は、クロック信号CLKに基づいて、第1のインバータ150および第2のインバータ160の交差結合を制御するように構成される。
【0040】
再生段510は、第1の再生スイッチ550および第2の再生スイッチ560も含む。以下でさらに論じるように、第1の再生スイッチ550および第2の再生スイッチ560は、決定フェーズ中に追加再生利得を与えるように構成される。
【0041】
図5の例では、第1のインバータ150の第1の供給端子156および第2のインバータ160の第1の供給端子166は、供給レール112に結合される。この例では、供給電圧VCCが、第1および第2のインバータ150および160の第1の供給端子156および166に印可される。第1のインバータ150の第2の供給端子158および第2のインバータ160の第2の供給端子168は、接地レール114に結合される。
【0042】
第1の再生段スイッチ142は、第1のインバータ150の出力154と接地レール114との間に結合される。第1の再生段スイッチ142の制御入力144は、上述したように、入力段115の第2のノード126に結合されてよい。第2の再生段スイッチ146は、第2のインバータ160の出力164と接地レール114との間に結合される。第2の再生段スイッチ146の制御入力148は、上述したように、入力段115の第1のノード124に結合されてよい。
【0043】
第3のインバータ520は、入力522、出力524、第1の供給端子526、および第2の供給端子528を有する。第3のインバータ520の入力522はクロック信号CLKによって駆動され、第3のインバータ520の出力524は第2のインバータ160の入力162に結合される。第3のインバータ520の第1の供給端子526は供給レール112に結合され、第3のインバータ520の第2の供給端子528は、第1のインバータ150の出力154に結合される。
【0044】
第4のインバータ530は、入力532、出力534、第1の供給端子536、および第2の供給端子538を有する。第4のインバータ530の入力532はクロック信号CLKによって駆動され、第4のインバータ530の出力534は第1のインバータ150の入力152に結合される。第4のインバータ530の第1の供給端子536は供給レール112に結合され、第4のインバータ530の第2の供給端子538は、第2のインバータ160の出力164に結合される。
【0045】
第1の再生スイッチ550は、供給レール112と第1のインバータ150の入力152との間に結合される。第1の再生スイッチ550は、第3のインバータ520の出力524に結合された制御入力555を有する。第2の再生スイッチ560は、供給レール112と第2のインバータ160の入力162との間に結合される。第2の再生スイッチ560は、第4のインバータ530の出力534に結合された制御入力565を有する。再生スイッチ550および560の各々は、PFETまたは別のタイプのスイッチで実装されてよい。
【0046】
図5に示す例では、再生段510の第1の出力170は、第2のインバータ160の出力164に結合され、再生段510の第2の出力175は、第1のインバータ150の出力154に結合される。ただし、再生段510はこの例に限定されないこと、また、出力170および175は再生段510の中の他のノードに結合され(たとえば、第3および第4のインバータ520および530の出力524および534に結合され)てよいことを諒解されたい。
【0047】
再生段510の例示的な動作について、本開示のいくつかの態様に従ってここで論じる。
【0048】
クロック信号CLKが低いとき、再生段510はリセットフェーズにある。リセットフェーズでは、供給レール112から接地レール114への電流経路が無効にされ、再生段510のノードは、以下でさらに論じるように、次のビット判定のために再生段510を初期化するように、所定の電圧に設定される。
【0049】
リセットフェーズでは、第3のインバータ520は、第2のインバータ160の入力162を供給電圧VCCにプルし、第4のインバータ530は、第1のインバータ150の入力152を供給電圧VCCにプルする。この場合、第3のインバータ520および第4のインバータ530は、第1のインバータ150と第2のインバータ160との間の交差結合経路を破壊する(すなわち、第1のインバータ150と第2のインバータ160の交差結合を無効にする)。第1および第2のインバータ150および160の入力152および162がVCCにプルされるので、第1および第2のインバータ150および160の出力154および164は低に駆動される。
【0050】
さらに、リセットフェーズでは、第1の再生段スイッチ142および第2の再生段スイッチ146は、両方ともオンにされる。これは、電圧NDINTおよびDINTが、上述したように、リセットフェーズにおいてVCCにプルされるからである。
【0051】
クロック信号CLKが、感知フェーズの開始において低から高に遷移すると、第3のインバータ520は、第2のインバータ160の入力162を第1のインバータ150の出力154に結合する。これは、クロック信号CLKが高いとき、第3のインバータ520が、第3のインバータ520の出力524と第3のインバータ520の第2の供給端子528との間の伝導経路を作成するからである。第3のインバータ520の出力524は第2のインバータ160の入力162に結合され、第3のインバータ520の第2の供給端子528は、第1のインバータ150の出力154に結合されるので、伝導経路は、第2のインバータ160の入力162を第1のインバータ150の出力154に結合する。
【0052】
また、第4のインバータ530は、第1のインバータ150の入力152を第2のインバータ160の出力164に結合する。これは、クロック信号CLKが高いとき、第4のインバータ530が、第4のインバータ530の出力534と第4のインバータ530の第2の供給端子538との間の伝導経路を作成するからである。第4のインバータ530の出力534は第1のインバータ150の入力152に結合され、第4のインバータ530の第2の供給端子538は、第2のインバータ160の出力164に結合されるので、伝導経路は、第1のインバータ150の入力152を第2のインバータ160の出力164に結合する。
【0053】
したがって、クロック信号CLKが高いとき、第3のインバータ520は、第2のインバータ160の入力162を第1のインバータ150の出力154に結合し、第4のインバータ530は、第1のインバータ150の入力152を第2のインバータ160の出力164に結合する。その結果、第3のインバータ520および第4のインバータ530は、第1のインバータ150と第2のインバータ160の交差結合を有効にし、これにより、再生フィードバックが有効になる。
【0054】
上述したように、感知フェーズ中、第1の再生段スイッチ142および第2の再生段スイッチ146にそれぞれ入力される電圧NDINTおよびDINTは、差動入力信号の極性に依存して、異なるレートで低下する。
【0055】
電圧DINTが電圧NDINTよりも速く低下する(すなわち、INP>INN)場合には、電圧DINTが最初に閾電圧を下回り、第2の再生段スイッチ146を最初にオフにさせる。第2の再生段スイッチ146をオフにすると、交差結合インバータ150および160の再生フィードバックが、第1の出力170を高にプルし、第2の出力175を低にプルすることがトリガされる。供給電圧VCCが、第1のインバータ150および第2のインバータ160の第1の供給端子156および166に印可されるので、再生利得は高くなり、再生段510は、より速いビット判定のために、より素早く第1の出力170を高にプルし、第2の出力175を低にプルすることができるようになる。対照的に、図1および図2の再生段140において、第1のインバータ150および第2のインバータ160の第1の供給端子156および166に印可される供給電圧Vpは、第3の再生段スイッチ180にわたるIR電圧降下のせいでより低くなり、それにより再生利得が減少する。
【0056】
再生スイッチ550および560がPFETで実装される例に対して、第2の出力175のプルダウンは、第1の再生スイッチ550をオンにさせる。その結果、第1の再生スイッチ550は、第1のインバータ150の入力152をVCCにプルし、これは、第1のインバータ150が第2の出力175をプルダウンし、再生利得を増大するのを助ける。
【0057】
電圧NDINTが電圧DINTよりも速く低下する(すなわち、INN>INP)場合には、電圧NDINTは最初に閾電圧を下回り、第1の再生段スイッチ142を最初にオフにさせる。第1の再生段スイッチ142をオフにすると、交差結合インバータ150および160の再生フィードバックが、第2の出力175を高にプルし、第1の出力170を低にプルすることがトリガされる。供給電圧VCCが、第1のインバータ150および第2のインバータ160の第1の供給端子156および166に印可されるので、再生利得は高くなり、再生段510は、より速いビット判定のために、より素早く第2の出力175を高にプルし、第1の出力170を低にプルすることができるようになる。
【0058】
再生スイッチ550および560がPFETで実装される例に対して、第1の出力170のプルダウンは、第2の再生スイッチ560をオンにさせる。その結果、第2の再生スイッチ560は、第2のインバータ160の入力162をVCCにプルし、これは、第2のインバータ160が第1の出力170をプルダウンし、再生利得を増大するのを助ける。
【0059】
図6は、いくつかの態様による、第3のインバータ520および第4のインバータ530の例示的な実装形態を示す。この例では、第3のインバータ520は、第1のスイッチ610および第2のスイッチ615を含む。第1のスイッチ610は、第1の供給端子526と第3のインバータ520の出力524との間に結合され、第2のスイッチ615は、出力524と第3のインバータ520の第2の供給端子528との間に結合される。第1のスイッチ610の制御入力612および第2のスイッチ615の制御入力617は、第3のインバータ520の入力522に結合される。第1のスイッチ610は、クロック信号CLKが低いときはオンになり、クロック信号CLKが高いときはオフになるように構成され、第2のスイッチ615は、クロック信号CLKが低いときはオフになり、クロック信号CLKが高いときはオンになるように構成される。したがって、クロック信号CLKが低い(すなわち、入力522が低い)とき、第1のスイッチ610はオンにされ、第2のスイッチ615はオフにされ、クロック信号CLKが高い(すなわち、入力522が高い)とき、第1のスイッチ610はオフにされ、第2のスイッチ615はオンにされる。
【0060】
この例では、第4のインバータ530は、第3のスイッチ620および第4のスイッチ625を含む。第3のスイッチ620は、第1の供給端子536と第4のインバータ530の出力534との間に結合され、第4のスイッチ625は、出力534と第4のインバータ530の第2の供給端子538との間に結合される。第3のスイッチ620の制御入力622および第4のスイッチ625の制御入力627は、第4のインバータ530の入力532に結合される。第3のスイッチ620は、クロック信号CLKが低いときはオンになり、クロック信号CLKが高いときはオフになるように構成され、第4のスイッチ625は、クロック信号CLKが低いときはオフになり、クロック信号CLKが高いときはオンになるように構成される。したがって、クロック信号CLKが低い(すなわち、入力532が低い)とき、第3のスイッチ620はオンにされ、第4のスイッチ625はオフにされ、クロック信号CLKが高い(すなわち、入力532が高い)とき、第3のスイッチ620はオフにされ、第4のスイッチ625はオンにされる。
【0061】
この例では、リセットフェーズにおいてクロック信号CLKが低いとき、第1のスイッチ610はオンにされ、第2のスイッチ615は第3のインバータ520の中でオフにされる。その結果、第3のインバータ520は、第2のインバータ160の入力162を、第1のスイッチ610を通して供給レール112に結合し、これは、第2のインバータ160の入力162をVCCにプルアップする。第2のスイッチ615はオフにされるので、第2のインバータ160の入力162は、第1のインバータ150の出力154から分離される。
【0062】
また、第4のインバータ530の中で、第3のスイッチ620はオンにされ、第4のスイッチ625はオフにされる。その結果、第4のインバータ530は、第1のインバータ150の入力152を、第3のスイッチ620を通して供給レール112に結合し、これは、第1のインバータ150の入力152をVCCにプルアップする。第4のスイッチ625はオフにされるので、第1のインバータ150の入力152は、第2のインバータ160の出力164から分離される。
【0063】
したがって、リセットフェーズでは、第2のインバータ160の入力162は、第1のインバータ150の出力154から分離され、第1のインバータ150の入力152は、第2のインバータ160の出力164から分離され、これらの分離は、第1のインバータ150と第2のインバータ160の交差結合を無効にする。
【0064】
感知フェーズの開始において、クロック信号CLKが低から高に遷移すると、第3のインバータ520の中で、第1のスイッチ610はオフにされ、第2のスイッチ615はオンにされる。その結果、第3のインバータ520は、第2のインバータ160の入力162を、第2のスイッチ615を通して第1のインバータ150の出力154に結合する。
【0065】
さらに、第4のインバータ530の中で、第3のスイッチ620はオフにされ、第4のスイッチ625はオンにされる。その結果、第4のインバータ530は、第1のインバータ150の入力152を、第4のスイッチ625を通して第2のインバータ160の出力164に結合する。
【0066】
したがって、感知フェーズおよび決定フェーズにおいてクロック信号CLKが高いとき、第2のインバータ160の入力162は、第2のスイッチ615を通して第1のインバータ150の出力154に結合され、第1のインバータ150の入力152は、第4のスイッチ625を通して第2のインバータ160の出力164に結合され、これらの結合は、第1のインバータ150と第2のインバータの交差結合を有効にし、したがって、再生フィードバックを有効にする。
【0067】
図7は、いくつかの態様による、スイッチ610、615、620、625、550および560の例示的な実装形態を示す。この例では、第1のスイッチ610はPFET730で実装され、PFET730のソースは、第3のインバータ520の第1の供給端子526に結合され、PFET730のドレインは、第3のインバータ520の出力524に結合され、制御入力612はPFET730のゲートに置かれる。第2のスイッチ615はNFET735で実装され、NFET735のソースは第2の供給端子528に結合され、NFET735のドレインは、第3のインバータ520の出力524に結合され、制御入力617はNFET735のゲートに置かれる。
【0068】
この例では、第3のスイッチ620はPFET740で実装され、PFET740のソースは、第4のインバータ530の第1の供給端子536に結合され、PFET740のドレインは、第4のインバータ530の出力534に結合され、制御入力622はPFET740のゲートに置かれる。第4のスイッチ625はNFET745で実装され、NFET745のソースは第2の供給端子538に結合され、NFET745のドレインは、第4のインバータ530の出力534に結合され、制御入力627はNFET745のゲートに置かれる。
【0069】
この例では、第1の再生スイッチ550はPFET750で実装され、PFET750のソースは供給レール112に結合され、PFET750のドレインは第1のインバータ150の入力152に結合され、制御入力555はPFET750のゲートに置かれる。制御入力555は、第3のインバータ530の出力524に結合される。
【0070】
第2の再生スイッチ560はPFET755で実装され、PFET755のソースは供給レール112に結合され、PFET755のドレインは第2のインバータ160の入力162に結合され、制御入力565はPFET755のゲートに置かれる。制御入力565は、第4のインバータ530の出力534に結合される。
【0071】
図7に示す例では、第1の再生段スイッチ142は、上で論じたNFET225で実装され、第2の再生段スイッチ146は、上で論じたNFET230で実装される。また、第1のインバータ150は、上で論じたNFET240およびPFET245で実装され、第2のインバータ160は、上で論じたNFET250およびPFET255で実装される。ただし、本開示は、これらの例示的な実装形態に限定されないことを諒解されたい。
【0072】
【0073】
この例では、第3のインバータ520の中のPFET730はオンにされ、したがって、第2のインバータ160の入力162を供給レール112に結合し、第2のインバータ160の入力162をVCCにプルする。これにより、第2のインバータ160の中で、PFET255をオフにし、NFET250をオンにする。第3のインバータ520のNFET735はオフにされ、したがって、第2のインバータ160の入力162を第1のインバータ150の出力154から分離する。
【0074】
第4のインバータ530の中のPFET740はオンにされ、したがって、第1のインバータ150の入力152を供給レール112に結合し、第1のインバータ150の入力152をVCCにプルする。これにより、第1のインバータ150の中で、PFET245をオフにし、NFET240をオンにする。第4のインバータ530のNFET745はオフにされ、したがって、第1のインバータ150の入力152を第2のインバータ160の出力164から分離する。
【0075】
第1の再生スイッチ550の中のPFET750は、オフにされる。これは、この例において、第3のインバータ520の中のPFET730が、第1の再生スイッチ550の制御入力555をVCCにプルするからである。第2の再生スイッチ560の中のPFET755も、オフにされる。これは、この例において、第4のインバータ530の中のPFET740が、第2の再生スイッチ560の制御入力565をVCCにプルするからである。
【0076】
図8Aに示すように、供給レール112から接地レール114への電流経路は、リセットフェーズにおいて無効にされ、リセットフェーズにおいて、再生段510におけるノードが、図8Aに示す所定の電圧に安定するようにする。図8Aの電圧VSSは、接地レール114の電圧を示す。
【0077】
図8Bは、いくつかの態様による、感知フェーズにおける再生段510の例を示す図である。この例では、第3のインバータ520の中のNFET735はオンにされ、したがって、第2のインバータ160の入力162を第1のインバータ150の出力154に結合する。第4のインバータ530の中のNFET745はオンにされ、したがって、第1のインバータ150の入力152を第2のインバータ160の出力164に結合する。その結果、インバータ150および160の交差結合が有効にされる。PFET730および740はオフにされる。
【0078】
感知フェーズにおいて、電流は、供給レール112から再生段510を通って流れ、供給レール112は、再生段510の出力170および175を、VCCと接地との間の電圧(「MID」と標示される)にプルする。電圧MIDは、必ずしも、VCCと接地との間の正確な中間点にあるわけではない。出力170および175は、第1および第2の再生段スイッチ142および146のうちの1つをオフにさせる閾電圧を、電圧DINTおよびNDINTのうちの1つが下回るまで、電圧MIDに保たれてよい。
【0079】
図8Cは、電圧DINTが電圧NDINTの前に閾電圧を下回る(すなわち、INP>INN)場合に対する、決定フェーズの開始における再生段510の例を示す。この例では、第2の再生段スイッチ146のNFET230が最初にオフになり、これにより、交差結合インバータ150および160の再生フィードバックが、第1の出力170を高にプルし(図8Cの上矢印によって示される)、第2の出力175を低にプルする(図8Cの下矢印によって示される)ことがトリガされる。上述したように、第1の出力170のプルアップおよび第2の出力175のプルダウンは、ビット値を表す大規模差動出力電圧を生じる。
【0080】
この例では、第1の再生スイッチ550の中のPFET750は、第2の出力175のプルダウンによってオンにされる。その結果、PFET750は、第1のインバータ150の中のPFET245のゲートをVCCにプルし、これは、第1のインバータ150の中のPFET245を完全にオフにするのを助ける。この例では、第4のインバータ530の中のNFET745は、第4のインバータ530の出力534がそれ自体で、第1のインバータ150の中のPFET245を完全にオフにするために、VCCまでずっと上昇するのを防止してよい。これは、NFET745のソースにおける電圧が、クロック信号CLKの電圧からNFET745の閾電圧を引いたものに等しい電圧に達すると、NFET745がオフになり始め得るからである。この場合、第1の再生スイッチ550の中のPFET750は、PFET245を完全にオフにするために、PFET245のゲートをVCCにプルアップすることが可能である。これは、PFET245を通る電流を遮断し、そうすることにより、第1のインバータ150の中のNFET240が第2の出力175を接地にプルダウンするのを助ける。
【0081】
この例では第1の出力170がプルアップされるので、この例では、第2の再生スイッチ560の中のPFET755はオフにされる。
【0082】
上述したように、図8Cは、電圧DINTが電圧NDINTの前に閾電圧を下回る(すなわち、INP>INN)場合を示す。電圧NDINTが電圧DINTの前に閾電圧を下回る(すなわち、INN>INP)場合に対して、第1の再生段スイッチ142のNFET225は、最初にオフになり、交差結合インバータ150および160の再生フィードバックが第2の出力175をプルアップし、第1の出力170をプルダウンするのをトリガする。この例では、第2の再生スイッチ560はオンにされ、これにより、第2のインバータ160の中のPFET255のゲートがVCCにプルアップされる。
【0083】
図9は、第1の再生スイッチ550の制御入力555が、第1のインバータ150の出力154に結合される例を示す。この例では、第1の再生スイッチ550は、第2の出力175が低にプルされるとオンになる。これにより、第1の再生スイッチ550は、第1のインバータ150の入力152をVCCにプルし、このことは、第1のインバータ150が第2の出力175を低にプルするのを助ける。
【0084】
図9の例では、第2の再生スイッチ560の制御入力565は、第2のインバータ160の出力164に結合される。この例では、第2の再生スイッチ560は、第1の出力170が低にプルされるとオンになる。これにより、第2の再生スイッチ560は、第2のインバータ160の入力162をVCCにプルし、このことは、第2のインバータ160が第1の出力170を低にプルするのを助ける。
【0085】
図10は、第1の再生スイッチ550および第2の再生スイッチ560が、それぞれPFET750およびPFET755で実装される例を示す。この例では、PFET750のゲートは、第1のインバータ150の出力154に結合され、PFET755のゲートは、第2のインバータ160の出力164に結合される。
【0086】
PFET750は、第1のインバータ150が第2の出力175を低にプルする場合に対する再生利得を増大する。これは、第2の出力175を低にプルすると、PFET750がオンになり、これにより、PFET750が第1のインバータ150の入力152をVCCにプルアップするからである。入力152をVCCにプルアップすると、第1のインバータ150の中のPFET245が完全にオフになり、これにより、PFET245を通る電流経路が遮断され、第1のインバータ150の中のNFET240が第2の出力175を低にプルするのを助ける。
【0087】
PFET755は、第2のインバータ160が第1の出力170を低にプルする場合に対する再生利得を増大する。これは、第1の出力170を低にプルすると、PFET755がオンになり、これにより、PFET755が第2のインバータ160の入力162をVCCにプルアップするからである。入力162をVCCにプルアップすると、第2のインバータ160の中のPFET255が完全にオフになり、これにより、PFET255を通る電流経路が遮断され、第2のインバータ160の中のNFET250が第1の出力170を低にプルするのを助ける。
【0088】
図11は、本開示の態様が使われ得るシステム1105の例を示す。この例では、システム1105は、第1のチップ1110と第2のチップ1115との間の通信にSerDesが使われ得る第1のチップ1110および第2のチップ1115を含む。第1のチップ1110は、シリアライザ1120、ドライバ1130、第1の出力ピン1140、および第2の出力ピン1142を含む。第2のチップ1115は、第1の受信ピン1150、第2の受信ピン1152、受信機1160、センス増幅器110、ラッチ1170、およびデシリアライザ1180を含む。
【0089】
この例では、第1のチップ1110と第2のチップ1115は、第1の線1144および第2の線1146を含む差動シリアルリンクを介して結合される。第1の線1144は、第1の出力ピン1140と第1の受信ピン1150との間に結合され、第2の線1146は、第2の出力ピン1142と第2の受信ピン1052との間に結合される。各線1144および1146は、基板(たとえば、プリント回路基板)上の金属線、ワイヤーなどで実装されてよい。
【0090】
第1のチップ1110上で、シリアライザ1120は、パラレルデータストリームを(たとえば、第1のチップ1110上のプロセッサから)受信し、パラレルデータストリームをシリアルデータストリームに変換するように構成され、シリアルデータストリームは、シリアライザ1120の出力1125において出力される。ドライバ1130は、シリアライザ1120の出力1125に結合された入力1132と、第1の出力ピン1140に結合された第1の出力1134と、第2の出力ピン1142に結合された第2の出力1136を有する。ドライバ1130は、シリアルデータストリームを受信し、シリアルデータストリームを差動信号に変換し、差動シリアルリンクの線1144および1146を、第2のチップ1115へ差動信号を送信するために差動データ信号で駆動するように構成される。第1のチップ1110は、図11に示さない追加構成要素(たとえば、出力ピン1140および1142に結合されたインピーダンス整合ネットワーク、シリアライザ1120とドライバ1130との間に結合されたプリドライバ、など)を含み得ることを諒解されたい。
【0091】
第2のチップ1115上で、受信機1160は、第1の受信ピン1150に結合された第1の入力1162と、第2の受信ピン1152に結合された第2の入力1164と、センス増幅器110の第1の入力121に結合された第1の出力1166と、センス増幅器110の第2の入力123に結合された第2の出力1168とを有する。受信機1160は、増幅器およびイコライザのうちの少なくとも1つを(たとえば、第1のチップ1110と第2のチップ1115との間の周波数依存信号減衰を補償するために)含み得る。センス増幅器110は、上述したように、受信機1160から差動信号を受信し、差動信号に対してビット判定を行う。
【0092】
図11の例では、センス増幅器110の第1の出力170は、ラッチ1170の第1の入力1172に結合され、センス増幅器110の第1の出力175は、ラッチ1170の第2の入力1174に結合される。ラッチ1170は、デシリアライザ1180の入力1182に結合された出力1176を有する。ラッチ1170は、センス増幅器110からのビット判定をラッチし、対応するビットをデシリアライザ1180に出力するように構成される。デシリアライザ1180は、ビットをパラレルデータストリームに変換するように構成され、データストリームは、さらなる処理のために、第2のチップ1115上の1つまたは複数の構成要素(図示せず)に出力されてよい。第2のチップ1115は、図11に示さない追加構成要素(たとえば、受信ピン1150および1152に結合されたインピーダンス整合ネットワーク、クロック復元回路、など)を含み得ることを諒解されたい。
【0093】
図11の例では、第2のチップ1115は、クロック信号CLKを生成し、クロック信号CLKを出力1194において出力するように構成されたクロック回路1190も含む。出力1194は、再生段510において第3のインバータ520の入力522および第4のインバータ530の入力532に結合されてよい。出力1194は、入力段115において、スイッチ116、130および134の、それぞれ、制御入力118、132および136にも結合されてよい。
【0094】
クロック回路1190は、クロックデータ復元を使って、クロック信号CLKを生成してよく、ここにおいて、クロック回路1190は、入力1192を介してビット判定を受信し、ビット判定に少なくとも部分的に基づいて、フェーズ補間により、クロック信号CLKのクロック遷移のタイミングを制御する。入力1192は、ビット判定を受信するために、ラッチ1170の出力、またはセンス増幅器110の出力170および175の一方もしくは両方に結合されてよい。
【0095】
いくつかの態様では、クロック回路1190は、フェーズロックループ(PLL)、遅延ロックループ(DLL)、発振器、分周器、またはそれらのどの組合せも含んでよい。クロック回路1190は、様々なタイプのクロックジェネレータで実装されてよいことを諒解されたい。
【0096】
図12は、本開示のいくつかの態様による、センス増幅器の再生段の動作のための例示的な方法1200を示す。再生段は、図5～図10に示される様々な態様のうちの任意の1つまたは複数による再生段510に対応してよい。再生段は、第1のインバータ(たとえば、第1のインバータ150)および第2のインバータ(たとえば、第2のインバータ160)を含む。
【0097】
ブロック1210において、第1のインバータと第2のインバータの交差結合は、第1のフェーズにおいて無効にされる。第1のフェーズは、上で論じたリセットフェーズに対応してよい。第1のインバータと第2のインバータの交差結合の無効化は、第3のインバータ520および第4のインバータ530によって実施されてよい。いくつかの態様では、第1のインバータと第2のインバータの交差結合の無効化は、第1のインバータの出力(たとえば、出力154)から第2のインバータの入力(たとえば、入力162)を分離すること、および第2のインバータの出力(たとえば、164)から第1のインバータの入力(たとえば、入力152)を分離することを含み得る。
【0098】
ブロック1220において、第1のインバータと第2のインバータの交差結合が、第2のフェーズにおいて有効にされる。第2のフェーズは、上で論じた感知フェーズおよび決定フェーズを含み得る。第1のインバータと第2のインバータの交差結合の有効化は、第3のインバータ520および第4のインバータ530によって実施されてよい。いくつかの態様では、第1のインバータと第2のインバータの交差結合を有効にすることは、第2のインバータの入力を第1のインバータの出力に結合すること、および第1のインバータの入力を第2のインバータの出力に結合することを含み得る。
【0099】
いくつかの態様では、方法1200はまた、第1のフェーズにおいて、第1のインバータの入力および第2のインバータの入力を供給レール(たとえば、供給レール112)に結合するステップと、第1のフェーズにおいて、第1のインバータの出力および第2のインバータの出力を接地レール(たとえば、接地レール114)に結合するステップとを含んでよい。
【0100】
いくつかの態様では、再生段は、第1のインバータの出力と接地レール(たとえば、接地レール114)との間に結合された第1のスイッチ(たとえば、第1の再生段スイッチ142)、および第2のインバータの出力と接地レールとの間に結合された第2のスイッチ(たとえば、第2の再生段スイッチ146)をさらに含み得る。これらの態様では、方法1200はまた、第1の電圧(たとえば、NDINT)を、入力段(たとえば、入力段115)の第1のノード(たとえば、ノード126)から第1のスイッチの制御入力(たとえば、制御入力144)にルーティングするステップと、第2の電圧(たとえば、DINT)を、入力段の第2のノード(たとえば、ノード124)から第2のスイッチの制御入力(たとえば、148)にルーティングするステップとを含んでよい。
【0101】
本明細書で使用する限り、スイッチの「制御入力」とは、制御入力における信号(たとえば、電圧)に基づいて、スイッチがオンにされる(すなわち、閉じている)か、それともオフにされる(すなわち、開いている)かを制御する入力である。スイッチがトランジスタで実装される例に対して、制御入力は、トランジスタのゲートに置かれる。スイッチは、複数のトランジスタで実装されてよいことを諒解されたい。たとえば、スイッチは、送信ゲートで実装されてよく、ゲートは、パラレルに結合され、相補信号によって駆動されるNFETおよびPFETを含み得る。
【0102】
本開示は、本開示の態様を記載するために上で使われた例示的な用語に限定されないことを諒解されたい。たとえば、再生段は、決定段と呼ばれてもよい。
【0103】
本明細書において「第1の」、「第2の」などの指定を使用する、要素へのいかなる言及も、一般に、それらの要素の数量または順序を限定しない。むしろ、これらの指定は、2つ以上の要素、または要素の例を区別する便利なやり方として本明細書で使われている。したがって、第1および第2の要素への言及は、2つの要素のみが用いられ得ること、または第1の要素が第2の要素に先行しなければならないことを意味しない。
【0104】
本開示では、「例示的」という言葉は、「例、事例、または例示として働くこと」を意味するために使われる。「例示的」として本明細書で説明した任意の実装形態または態様は、必ずしも本開示の他の態様よりも好ましいまたは有利であると解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、論じられる特徴、利点、または動作モードを含むことを必要としない。記述した値またはプロパティに関して本明細書で使用する「ほぼ」という用語は、記述した値またはプロパティの10%以内であることを示すことを意図している。
【0105】
本開示の上記の説明は、あらゆる当業者が本開示を作成または使用することを可能にするように構成されている。本開示の様々な変更が当業者に容易に明らかになり、本明細書で定義される一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は本明細書で説明する例に限定されるものではなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【0106】
110 センス増幅器
112 供給レール
114 接地レール
115 入力段
116 第1の入力段スイッチ、スイッチ
117 内部ノード
118 制御入力
120 第1の入力トランジスタ
121 第1の入力
122 第2の入力トランジスタ
123 第2の入力
124 第1のノード
126 第2のノード
130 第2の入力段スイッチ、スイッチ
132 制御入力
134 第3の入力段スイッチ、スイッチ
136 制御入力
140 再生段
142 第1の再生段スイッチ、スイッチ
144 制御入力
146 第2の再生段スイッチ、スイッチ
150 第1のインバータ、インバータ、交差結合インバータ
152 入力
154 出力
156 第1の供給端子
158 第2の供給端子
160 第2のインバータ、インバータ、交差結合インバータ
162 入力
164 出力
166 第1の供給端子
168 第2の供給端子
170 第1の出力
175 第2の出力
180 第3の再生段スイッチ、スイッチ
185 仮想供給ノード
210 NFET
215 PFET
220 PFET
225 NFET
230 NFET
235 PFET
240 NFET
245 PFET
250 NFET
255 PFET
510 再生段
520 第3のインバータ
522 入力
524 出力
526 第1の供給端子
528 第2の供給端子
530 第4のインバータ
532 入力
534 出力
536 第1の供給端子
538 第2の供給端子
550 第1の再生スイッチ、再生スイッチ、スイッチ
555 制御入力
560 第2の再生スイッチ、再生スイッチ、スイッチ
565 制御入力
610 第1のスイッチ、スイッチ
612 制御入力
615 第2のスイッチ、スイッチ
617 制御入力
620 第3のスイッチ、スイッチ
622 制御入力
625 第4のスイッチ、スイッチ
627 制御入力
730 PFET
735 NFET
740 PFET
745 NFET
750 PFET
755 PFET
1105 システム
1110 第1のチップ
1115 第2のチップ
1120 シリアライザ
1125 出力
1130 ドライバ
1132 入力
1134 第1の出力
1136 第2の出力
1140 第1の出力ピン、出力ピン
1142 第2の出力ピン、出力ピン
1144 第1の線、線
1146 第2の線、線
1150 第1の受信ピン
1152 第2の受信ピン
1160 受信機
1162 第1の入力
1164 第2の入力
1166 第1の出力
1168 第2の出力
1170 ラッチ
1172 第1の入力
1174 第2の入力
1176 出力
1180 デシリアライザ
1182 入力
1190 クロック回路
1192 入力
1194 出力
112 供給レール
114 接地レール
115 入力段
116 第1の入力段スイッチ、スイッチ
117 内部ノード
118 制御入力
120 第1の入力トランジスタ
121 第1の入力
122 第2の入力トランジスタ
123 第2の入力
124 第1のノード
126 第2のノード
130 第2の入力段スイッチ、スイッチ
132 制御入力
134 第3の入力段スイッチ、スイッチ
136 制御入力
140 再生段
142 第1の再生段スイッチ、スイッチ
144 制御入力
146 第2の再生段スイッチ、スイッチ
150 第1のインバータ、インバータ、交差結合インバータ
152 入力
154 出力
156 第1の供給端子
158 第2の供給端子
160 第2のインバータ、インバータ、交差結合インバータ
162 入力
164 出力
166 第1の供給端子
168 第2の供給端子
170 第1の出力
175 第2の出力
180 第3の再生段スイッチ、スイッチ
185 仮想供給ノード
210 NFET
215 PFET
220 PFET
225 NFET
230 NFET
235 PFET
240 NFET
245 PFET
250 NFET
255 PFET
510 再生段
520 第3のインバータ
522 入力
524 出力
526 第1の供給端子
528 第2の供給端子
530 第4のインバータ
532 入力
534 出力
536 第1の供給端子
538 第2の供給端子
550 第1の再生スイッチ、再生スイッチ、スイッチ
555 制御入力
560 第2の再生スイッチ、再生スイッチ、スイッチ
565 制御入力
610 第1のスイッチ、スイッチ
612 制御入力
615 第2のスイッチ、スイッチ
617 制御入力
620 第3のスイッチ、スイッチ
622 制御入力
625 第4のスイッチ、スイッチ
627 制御入力
730 PFET
735 NFET
740 PFET
745 NFET
750 PFET
755 PFET
1105 システム
1110 第1のチップ
1115 第2のチップ
1120 シリアライザ
1125 出力
1130 ドライバ
1132 入力
1134 第1の出力
1136 第2の出力
1140 第1の出力ピン、出力ピン
1142 第2の出力ピン、出力ピン
1144 第1の線、線
1146 第2の線、線
1150 第1の受信ピン
1152 第2の受信ピン
1160 受信機
1162 第1の入力
1164 第2の入力
1166 第1の出力
1168 第2の出力
1170 ラッチ
1172 第1の入力
1174 第2の入力
1176 出力
1180 デシリアライザ
1182 入力
1190 クロック回路
1192 入力
1194 出力
【要約】
いくつかの態様では、センス増幅器の再生段は、入力および出力を有する第1のインバータと、入力および出力を有する第2のインバータとを含む。再生段は、入力と、第2のインバータの入力に結合された出力と、供給レールに結合された第1の供給端子と、第1のインバータの出力に結合された第2の供給端子とを有する第3のインバータも含む。再生段は、入力と、第1のインバータの入力に結合された出力と、供給レールに結合された第1の供給端子と、第2のインバータの出力に結合された第2の供給端子とを有する第4のインバータをさらに含む。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図9】
【図10】
【図11】
【図12】
