(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-29
(45)【発行日】2023-07-07
(54)【発明の名称】ＭＡＳＨ型Ａ／Ｄ変換回路
(51)【国際特許分類】
H03M 3/02 20060101AFI20230630BHJP
【ＦＩ】
H03M3/02
【請求項の数】
2
(21)【出願番号】P 2019066015
(22)【出願日】2019-03-29
(65)【公開番号】P2020167514
(43)【公開日】2020-10-08
【審査請求日】2021-12-23
(73)【特許権者】
【識別番号】000006666
【氏名又は名称】アズビル株式会社
(74)【代理人】
【識別番号】110003166
【氏名又は名称】弁理士法人山王内外特許事務所
(74)【代理人】
【識別番号】100101133
【弁理士】
【氏名又は名称】濱田 初音
(74)【代理人】
【識別番号】100199749
【弁理士】
【氏名又は名称】中島 成
(74)【代理人】
【識別番号】100188880
【弁理士】
【氏名又は名称】坂元 辰哉
(74)【代理人】
【識別番号】100197767
【弁理士】
【氏名又は名称】辻岡 将昭
(74)【代理人】
【識別番号】100201743
【弁理士】
【氏名又は名称】井上 和真
(72)【発明者】
【氏名】手島 紘明
【審査官】北村 智彦
(56)【参考文献】
【文献】特開２０１７－１１８４９３（ＪＰ，Ａ）
【文献】Gert Cauwenberghs, Gabor C. Temes，Adaptive Digital Correction of analog Errors in MASH ADC's -- Part I: Off-Line and Blind On-Line Calibration，IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS -- II: ANALLOG AND DIGITAL SIGNAL PROCESSING，2000年07月，VOL.47, NO.7，pp.621-628
【文献】Peter Kiss et al.，Adaptive Digital Correction of analog Errors in MASH ADC's -- Part II: Correction Using TEST-Signal Injection，IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS -- II: ANALLOG AND DIGITAL SIGNAL PROCESSING，2000年07月，VOL.47, NO.7，pp.629-638
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｍ ３／００－９／００
ＩＥＥＥ Ｘｐｌｏｒｅ
(57)【特許請求の範囲】
【請求項1】
２つの積分回路を有するΔΣＡ／Ｄ変換回路が少なくとも初段に設けられた複数段のＡ／Ｄ変換回路から成るアナログ回路と、前記複数段のＡ／Ｄ変換回路によるＡ／Ｄ変換後の信号それぞれに対してフィルタリング処理を施すデジタルフィルタ部と、
前記デジタルフィルタ部による複数のフィルタリング処理後の信号を加算する加算部と、
前記複数段のＡ／Ｄ変換回路のうちの少なくとも初段のΔΣＡ／Ｄ変換回路が有する積分回路の帰還係数に基づいて、前記デジタルフィルタ部によるフィルタリング処理を調整する調整部と、
前記複数段のＡ／Ｄ変換回路のうちの少なくとも初段のΔΣＡ／Ｄ変換回路を、２次のΔΣＡ／Ｄ変換回路として動作させる状態から既知の信号が入力される１次のΔΣＡ／Ｄ変換回路として動作させるように切換える切換部と、
前記既知の信号及び前記１次のΔΣＡ／Ｄ変換回路によるＡ／Ｄ変換後の信号に基づいて、前記積分回路の帰還係数を算出する算出部とを備え、
前記調整部は、前記算出部により算出された帰還係数に基づいて、前記デジタルフィルタ部によるフィルタリング処理を調整する
ことを特徴とするＭＡＳＨ型Ａ／Ｄ変換回路。
【請求項2】
前記切換部は、前記複数段のＡ／Ｄ変換回路のうちの少なくとも初段のΔΣＡ／Ｄ変換回路を、２次のΔΣＡ／Ｄ変換回路として動作させる期間と、１次のΔΣＡ／Ｄ変換回路として動作させる期間とを時分割で切換えることを特徴とする請求項１記載のＭＡＳＨ型Ａ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、アナログ信号をデジタル信号に変換するＭＡＳＨ型Ａ／Ｄ変換回路に関する。
【背景技術】
【0002】
センサインタフェース回路におけるＡ／Ｄ変換回路の候補として、ΔΣＡ／Ｄ変換回路が挙げられる。ΔΣＡ／Ｄ変換回路は、オーバーサンプリングを行い、また、発生する量子化雑音がハイパスの伝達特性を持つため（ノイズシェーピングと呼ぶ）、信号帯域のＳ／Ｎ比が高いことが特徴である。
【0003】
ΔΣＡ／Ｄ変換回路の精度向上方法の１つとして、ＭＡＳＨ方式がある（例えば特許文献１参照）。ＭＡＳＨ方式では、ΔΣＡ／Ｄ変換回路が少なくとも初段に設けられた複数段のＡ／Ｄ変換回路を有している。このＭＡＳＨ方式では、前段のΔΣＡ／Ｄ変換回路で入力信号を量子化し、後段のＡ／Ｄ変換回路で前段のΔΣＡ／Ｄ変換回路で発生した量子化雑音を量子化して差し引く。ＭＡＳＨ方式では、接続されたΔΣ変調回路の次数の合計がＮ次である場合、量子化雑音の伝達関数がＮ次微分（Ｎ次ハイパス）の伝達特性を持つ。このように、ＭＡＳＨ方式では、量子化雑音に高次微分の特性を持たせることで、オーバーサンプリング比が小さい場合でも信号帯域内の量子化雑音を低減でき、低次のΔΣ変調回路と比較して高いＳ／Ｎ比を実現できる。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２００１－１３６０７２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
一方、ＭＡＳＨ方式では、ΔΣ変調に用いる積分回路の理想からのずれが原因で、後段のＡ／Ｄ変換回路で前段のΔΣＡ／Ｄ変換回路で発生した量子化雑音を消し切れず、変換精度が下がるという課題がある。積分回路において、ずれに対する寄与の大きい要素は、オペアンプのゲインが有限であることによる電荷のリークである。
【0006】
この発明は、上記のような課題を解決するためになされたもので、積分回路のリークによる影響を低減可能なＭＡＳＨ型Ａ／Ｄ変換回路を提供することを目的としている。
【課題を解決するための手段】
【0007】
この発明に係るＭＡＳＨ型Ａ／Ｄ変換回路は、２つの積分回路を有するΔΣＡ／Ｄ変換回路が少なくとも初段に設けられた複数段のＡ／Ｄ変換回路から成るアナログ回路と、複数段のＡ／Ｄ変換回路によるＡ／Ｄ変換後の信号それぞれに対してフィルタリング処理を施すデジタルフィルタ部と、デジタルフィルタ部による複数のフィルタリング処理後の信号を加算する加算部と、複数段のＡ／Ｄ変換回路のうちの少なくとも初段のΔΣＡ／Ｄ変換回路が有する積分回路の帰還係数に基づいて、デジタルフィルタ部によるフィルタリング処理を調整する調整部と、複数段のＡ／Ｄ変換回路のうちの少なくとも初段のΔΣＡ／Ｄ変換回路を、２次のΔΣＡ／Ｄ変換回路として動作させる状態から既知の信号が入力される１次のΔΣＡ／Ｄ変換回路として動作させるように切換える切換部と、既知の信号及び１次のΔΣＡ／Ｄ変換回路によるＡ／Ｄ変換後の信号に基づいて、積分回路の帰還係数を算出する算出部とを備え、調整部は、算出部により算出された帰還係数に基づいて、デジタルフィルタ部によるフィルタリング処理を調整することを特徴とする。
【発明の効果】
【0008】
この発明によれば、上記のように構成したので、積分回路のリークによる影響を低減可能となる。
【図面の簡単な説明】
【0009】
【図1】実施の形態１に係るＭＡＳＨ型Ａ／Ｄ変換回路の構成例を示す図である。
【図2】実施の形態１におけるアナログ回路の構成例を示す図である（Ｚ関数表記）。
【図3】実施の形態１における２次ΔΣＡ／Ｄ変換回路の構成例を示す回路図である。
【図4】実施の形態１における切換部による各スイッチの切換え動作例を示すタイミングチャートである。
【発明を実施するための形態】
【0010】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
図１は実施の形態１に係るＭＡＳＨ型Ａ／Ｄ変換回路の構成例を示す図である。
ＭＡＳＨ型Ａ／Ｄ変換回路は、外部から入力されたアナログ信号をデジタル信号に変換して出力するＭＡＳＨ方式のＡ／Ｄ変換回路である。ＭＡＳＨ型Ａ／Ｄ変換回路は、図１に示すように、アナログ回路１、デジタルフィルタ部２、加算部３、切換部４、算出部５及び調整部６を備えている。図１において、Ｕ１はＭＡＳＨ型Ａ／Ｄ変換回路（後述する２次ΔΣＡ／Ｄ変換回路７）への入力信号を示し、ＶＭＡＳＨはＭＡＳＨ型Ａ／Ｄ変換回路（加算部３）からの出力信号を示している。
実施の形態１．
図１は実施の形態１に係るＭＡＳＨ型Ａ／Ｄ変換回路の構成例を示す図である。
ＭＡＳＨ型Ａ／Ｄ変換回路は、外部から入力されたアナログ信号をデジタル信号に変換して出力するＭＡＳＨ方式のＡ／Ｄ変換回路である。ＭＡＳＨ型Ａ／Ｄ変換回路は、図１に示すように、アナログ回路１、デジタルフィルタ部２、加算部３、切換部４、算出部５及び調整部６を備えている。図１において、Ｕ１はＭＡＳＨ型Ａ／Ｄ変換回路（後述する２次ΔΣＡ／Ｄ変換回路７）への入力信号を示し、ＶＭＡＳＨはＭＡＳＨ型Ａ／Ｄ変換回路（加算部３）からの出力信号を示している。
【0011】
アナログ回路１は、積分回路を有するΔΣＡ／Ｄ変換回路が少なくとも初段に設けられた複数段のＡ／Ｄ変換回路から成る。図１，２では、アナログ回路１は、１段目に２次ΔΣＡ／Ｄ変換回路７を有し、２段目に１次ΔΣＡ／Ｄ変換回路８を有している。図２では、後述する積分回路７０１，７０２，８０１をリーク込みのＺ関数形式で表している。図１，２において、Ｕ２は１次ΔΣＡ／Ｄ変換回路８への入力信号を示し、Ｖ１は２次ΔΣＡ／Ｄ変換回路７からの出力信号を示し、Ｖ２は１次ΔΣＡ／Ｄ変換回路８からの出力信号を示している。また、図２において、Ｑ１は２次ΔΣＡ／Ｄ変換回路７で発生する量子化雑音を示し、Ｑ２は１次ΔΣＡ／Ｄ変換回路８で発生する量子化雑音を示している。また図２に示す２次ΔΣＡ／Ｄ変換回路７は、従来から知られている一般的な構成部分についてのみ示している。
【0012】
２次ΔΣＡ／Ｄ変換回路７は、２つの積分回路（積分回路７０１及び積分回路７０２）を有し、外部からアナログ信号が入力される。２次ΔΣＡ／Ｄ変換回路７は、図３に示すように、積分回路７０１、積分回路７０２、信号入力部７０３、スイッチＳＷ１、スイッチＳＷ２、Ａ／Ｄ変換部７０４、Ｄ／Ａ変換部７０５、スイッチＳＷ３及びスイッチＳＷ４を備えている。また図１，３では、２次ΔΣＡ／Ｄ変換回路７がリークによる影響を低減する対象とされており、２次ΔΣＡ／Ｄ変換回路７は、上記構成に加え、信号入力部７０６、スイッチＳＷ５、Ａ／Ｄ変換部７０７、遅延部７０８、Ｄ／Ａ変換部７０９、スイッチＳＷ６、信号入力部７１０、スイッチＳＷ７、Ａ／Ｄ変換部７１１、遅延部７１２、Ｄ／Ａ変換部７１３及びスイッチＳＷ８を備えている。
【0013】
積分回路７０１は、出力信号が入力信号の積分値に比例する回路である。積分回路７０１は、オペアンプＯＰ１、キャパシタＣ１１、スイッチＳＷ１１、スイッチＳＷ１２、スイッチＳＷ１３、キャパシタＣ１２、スイッチＳＷ１４及びキャパシタＣ１３を有している。
【0014】
オペアンプＯＰ１は、反転入力端子が接地されている。
キャパシタＣ１１は、一端にアナログ信号が入力される。
スイッチＳＷ１１は、一端がキャパシタＣ１１の他端に接続され、他端が接地されている。
スイッチＳＷ１２は、一端がキャパシタＣ１１の他端に接続され、他端がオペアンプＯＰ１の非反転入力端子に接続されている。
スイッチＳＷ１３は、一端がオペアンプＯＰ１の非反転入力端子に接続されている。
キャパシタＣ１２は、一端がスイッチＳＷ１３の他端に接続され、他端がオペアンプＯＰ１の出力端子に接続されている。
スイッチＳＷ１４は、一端がオペアンプＯＰ１の非反転入力端子に接続されている。
キャパシタＣ１３は、一端がスイッチＳＷ１４の他端に接続され、他端がオペアンプＯＰ１の出力端子に接続されている。
キャパシタＣ１１は、一端にアナログ信号が入力される。
スイッチＳＷ１１は、一端がキャパシタＣ１１の他端に接続され、他端が接地されている。
スイッチＳＷ１２は、一端がキャパシタＣ１１の他端に接続され、他端がオペアンプＯＰ１の非反転入力端子に接続されている。
スイッチＳＷ１３は、一端がオペアンプＯＰ１の非反転入力端子に接続されている。
キャパシタＣ１２は、一端がスイッチＳＷ１３の他端に接続され、他端がオペアンプＯＰ１の出力端子に接続されている。
スイッチＳＷ１４は、一端がオペアンプＯＰ１の非反転入力端子に接続されている。
キャパシタＣ１３は、一端がスイッチＳＷ１４の他端に接続され、他端がオペアンプＯＰ１の出力端子に接続されている。
【0015】
積分回路７０２は、出力信号が入力信号の積分値に比例する回路である。積分回路７０２は、オペアンプＯＰ２、キャパシタＣ２１、スイッチＳＷ２１、スイッチＳＷ２２、スイッチＳＷ２３、キャパシタＣ２２、スイッチＳＷ２４及びキャパシタＣ２３を有している。
【0016】
オペアンプＯＰ２は、反転入力端子が接地されている。
キャパシタＣ２１は、一端にアナログ信号が入力される。
スイッチＳＷ２１は、一端がキャパシタＣ２１の他端に接続され、他端が接地されている。
スイッチＳＷ２２は、一端がキャパシタＣ２１の他端に接続され、他端がオペアンプＯＰ２の非反転入力端子に接続されている。
スイッチＳＷ２３は、一端がオペアンプＯＰ２の非反転入力端子に接続されている。
キャパシタＣ２２は、一端がスイッチＳＷ２３の他端に接続され、他端がオペアンプＯＰ２の出力端子に接続されている。
スイッチＳＷ２４は、一端がオペアンプＯＰ２の非反転入力端子に接続されている。
キャパシタＣ２３は、一端がスイッチＳＷ２４の他端に接続され、他端がオペアンプＯＰ２の出力端子に接続されている。
キャパシタＣ２１は、一端にアナログ信号が入力される。
スイッチＳＷ２１は、一端がキャパシタＣ２１の他端に接続され、他端が接地されている。
スイッチＳＷ２２は、一端がキャパシタＣ２１の他端に接続され、他端がオペアンプＯＰ２の非反転入力端子に接続されている。
スイッチＳＷ２３は、一端がオペアンプＯＰ２の非反転入力端子に接続されている。
キャパシタＣ２２は、一端がスイッチＳＷ２３の他端に接続され、他端がオペアンプＯＰ２の出力端子に接続されている。
スイッチＳＷ２４は、一端がオペアンプＯＰ２の非反転入力端子に接続されている。
キャパシタＣ２３は、一端がスイッチＳＷ２４の他端に接続され、他端がオペアンプＯＰ２の出力端子に接続されている。
【0017】
信号入力部７０３は、外部からアナログ信号が入力される。
【0018】
スイッチＳＷ１は、一端が信号入力部７０３に接続され、他端が積分回路７０１が有するキャパシタＣ１１の一端に接続されている。
【0019】
スイッチＳＷ２は、一端が積分回路７０１が有するオペアンプＯＰ１の出力端子に接続され、他端が積分回路７０２が有するキャパシタＣ２１の一端に接続されている。
【0020】
Ａ／Ｄ変換部７０４は、入力信号を加算してＡ／Ｄ変換を行う。Ａ／Ｄ変換部７０４は、入力端子が、信号入力部７０３、積分回路７０１が有するオペアンプＯＰ１の出力端子、及び積分回路７０２が有するオペアンプＯＰ２の出力端子にそれぞれ接続されている。
【0021】
Ｄ／Ａ変換部７０５は、入力信号に対してＤ／Ａ変換を行う。Ｄ／Ａ変換部７０５は、入力端子がＡ／Ｄ変換部７０４の出力端子に接続されている。
【0022】
スイッチＳＷ３は、一端がＤ／Ａ変換部７０５の出力端子に接続され、他端が積分回路７０１が有するキャパシタＣ１１の一端に接続されている。
【0023】
スイッチＳＷ４は、一端が積分回路７０２が有するキャパシタＣ２１の一端に接続され、他端が接地されている。
【0024】
信号入力部７０６は、切換部４からアナログ信号が入力される。図３において、Ｕ１Ｓは信号入力部７０６への入力信号を示している。
【0025】
スイッチＳＷ５は、一端が信号入力部７０６に接続され、他端が積分回路７０１が有するキャパシタＣ１１の一端に接続されている。
【0026】
Ａ／Ｄ変換部７０７は、入力信号に対してＡ／Ｄ変換を行う。Ａ／Ｄ変換部７０７は、入力端子が積分回路７０１が有するオペアンプＯＰ１の出力端子に接続されている。
【0027】
遅延部７０８は、入力信号に対して遅延処理を行う。遅延部７０８は、入力端子がＡ／Ｄ変換部７０７の出力端子に接続されている。
【0028】
Ｄ／Ａ変換部７０９は、入力信号に対してＤ／Ａ変換を行う。Ｄ／Ａ変換部７０９は、入力端子が遅延部７０８の出力端子に接続されている。
【0029】
スイッチＳＷ６は、一端がＤ／Ａ変換部７０９の出力端子に接続され、他端が積分回路７０１が有するキャパシタＣ１１の一端に接続されている。
【0030】
信号入力部７１０は、切換部４からアナログ信号が入力される。図３において、Ｕ２Ｓは信号入力部７１０への入力信号を示している。
【0031】
スイッチＳＷ７は、一端が信号入力部７１０に接続され、他端が積分回路７０２が有するキャパシタＣ２１の一端に接続されている。
【0032】
Ａ／Ｄ変換部７１１は、入力信号に対してＡ／Ｄ変換を行う。Ａ／Ｄ変換部７１１は、入力端子が積分回路７０２が有するオペアンプＯＰ２の出力端子に接続されている。
【0033】
遅延部７１２は、入力信号に対して遅延処理を行う。遅延部７１２は、入力端子がＡ／Ｄ変換部７１１の出力端子に接続されている。
【0034】
Ｄ／Ａ変換部７１３は、入力信号に対してＤ／Ａ変換を行う。Ｄ／Ａ変換部７１３は、入力端子が遅延部７１２の出力端子に接続されている。
【0035】
スイッチＳＷ８は、一端がＤ／Ａ変換部７１３の出力端子に接続され、他端が積分回路７０２が有するキャパシタＣ２１の一端に入力されている。
【0036】
１次ΔΣＡ／Ｄ変換回路８は、１つの積分回路（積分回路８０１）を有し、２次ΔΣＡ／Ｄ変換回路７が有する積分回路７０２からの出力信号が入力される。なお、１次ΔΣＡ／Ｄ変換回路８の回路構成については従来と同様であり、その説明を省略する。
【0037】
２次ΔΣＡ／Ｄ変換回路７は、Ｓｉｌｖａ－Ｓｔｅｅｎｓｇａａｒｄ変調器と呼ばれる２次の変調方式の回路である。２次ΔΣＡ／Ｄ変換回路７は、Ａ／Ｄ変換部（量子化部）７０４の前段にフィードフォワード経路を有し、積分回路７０２からの出力信号が２周期前にＡ／Ｄ変換部７０４で発生した量子化雑音と等しくなる特徴がある。よって、この２次ΔΣＡ／Ｄ変換回路７が有する積分回路７０２からの出力信号を、１次ΔΣＡ／Ｄ変換回路８へ入力することで、ＭＡＳＨ型Ａ／Ｄ変換回路を構成可能となる。
【0038】
デジタルフィルタ部２は、アナログ回路１が有する各Ａ／Ｄ変換回路によるＡ／Ｄ変換後の信号に対してフィルタリング処理を施す。図１では、デジタルフィルタ部２は、デジタルフィルタ９及びデジタルフィルタ１０を有する。
【0039】
デジタルフィルタ９は、２次ΔΣＡ／Ｄ変換回路７からの出力信号（Ａ／Ｄ変換後の信号）に対してフィルタリング処理を実施する。
【0040】
デジタルフィルタ１０は、１次ΔΣＡ／Ｄ変換回路８からの出力信号（Ａ／Ｄ変換後の信号）に対してフィルタリング処理を実施する。
【0041】
加算部３は、デジタルフィルタ部２からの出力信号（フィルタリング処理後の信号）を加算する。図１では、加算部３は、デジタル処理により、デジタルフィルタ９からの出力信号（フィルタリング処理後の信号）と、デジタルフィルタ１０からの出力信号（フィルタリング処理後の信号）とを加算する。
【0042】
切換部４は、対象とするΔΣＡ／Ｄ変換回路を、当該ΔΣＡ／Ｄ変換回路が有する積分回路毎に、既知の信号が入力される１次ΔΣＡ／Ｄ変換回路として動作させる。この際、切換部４は、対象とするΔΣＡ／Ｄ変換回路を通常に動作させる期間と、当該ΔΣＡ／Ｄ変換回路を積分回路毎に１次ΔΣＡ／Ｄ変換回路として動作させる期間とを時分割で交互に切換える。また、既知の信号としては、例えば、基準電圧の整数分の１の電圧の信号を用いる。
【0043】
図３に示す２次ΔΣＡ／Ｄ変換回路７に対しては、切換部４は、図４に示すように、ΦＡ及びΦＢから成る期間を１周期として、スイッチＳＷ１～ＳＷ８，ＳＷ１１～ＳＷ１４，ＳＷ２１～ＳＷ２４のオンオフを切換える。
【0044】
すなわち、切換部４は、スイッチＳＷ１３及びスイッチＳＷ２３については、ΦＡの期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ１４及びスイッチＳＷ２４については、φＢの期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ１１及びスイッチＳＷ２１については、ΦＡの前半の期間内及びΦＢの前半の期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ１２及びスイッチＳＷ２２については、ΦＡの後半の期間内及びΦＢの後半の期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ１及びスイッチＳＷ２については、ΦＡの前半の期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ３及びスイッチＳＷ４については、ΦＡの後半の期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ５及びスイッチＳＷ７については、ΦＢの前半の期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ６及びスイッチＳＷ８については、ΦＢの後半の期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ１４及びスイッチＳＷ２４については、φＢの期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ１１及びスイッチＳＷ２１については、ΦＡの前半の期間内及びΦＢの前半の期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ１２及びスイッチＳＷ２２については、ΦＡの後半の期間内及びΦＢの後半の期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ１及びスイッチＳＷ２については、ΦＡの前半の期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ３及びスイッチＳＷ４については、ΦＡの後半の期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ５及びスイッチＳＷ７については、ΦＢの前半の期間内でオンとし、それ以外の期間はオフとする。
また、切換部４は、スイッチＳＷ６及びスイッチＳＷ８については、ΦＢの後半の期間内でオンとし、それ以外の期間はオフとする。
【0045】
また、切換部４は、ΦＢの期間内で、既知の信号であるアナログ信号を信号入力部７０６に入力し、既知の信号であるアナログ信号を信号入力部７１０に入力する。なお、信号入力部７０６に入力されるアナログ信号と信号入力部７１０に入力されるアナログ信号は、同じ値の信号でもよいし、異なる値の信号でもよい。
【0046】
算出部５は、対象とするΔΣＡ／Ｄ変換回路が有する積分回路毎に、上記既知の信号及び上記１次ΔΣＡ／Ｄ変換回からの出力信号（Ａ／Ｄ変換後の信号）に基づいて、帰還係数を算出する。帰還係数は、積分回路における１周期前の出力信号の帰還を示す係数である。
【0047】
なお、切換部４及び算出部５は、ＭＡＳＨ型Ａ／Ｄ変換回路に必須の構成ではなく、ＭＡＳＨ型Ａ／Ｄ変換回路に設けられていなくてもよい。
【0048】
調整部６は、対象とするΔΣＡ／Ｄ変換回路が有する積分回路の帰還係数に基づいて、デジタルフィルタ部２によるフィルタリング処理を調整する。なお、調整部６は、ＭＡＳＨ型Ａ／Ｄ変換回路に切換部４及び算出部５が設けられていない場合には、事前（ＭＡＳＨ型Ａ／Ｄ変換回路の電源起動時等）に検出した帰還係数に基づいて、デジタルフィルタ部２によるフィルタリング処理を調整する。また、調整部６は、ＭＡＳＨ型Ａ／Ｄ変換回路に切換部４及び算出部５が設けられている場合には、算出部５により算出された帰還関数に基づいて、デジタルフィルタ部２によるフィルタリング処理を調整する。
【0049】
なお、切換部４、算出部５及び調整部６は、システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の処理回路、又はメモリ等に記憶されたプログラムを実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等により実現される。
【0050】
次に、図１～３に示すＭＡＳＨ型Ａ／Ｄ変換回路の動作例について説明する。
上述したように、従来のＭＡＳＨ型Ａ／Ｄ変換回路では、積分回路のリークにより、量子化雑音を消し切れず、変換精度が下がる。そこで、実施の形態１に係るＭＡＳＨ型ΔΣＡ／Ｄ変換回路では、この量子化雑音を低減するため、アナログ回路１の特性パラメータ（帰還係数）を検出してデジタルフィルタ部２の特性をフィードフォワード形式で調整する。
上述したように、従来のＭＡＳＨ型Ａ／Ｄ変換回路では、積分回路のリークにより、量子化雑音を消し切れず、変換精度が下がる。そこで、実施の形態１に係るＭＡＳＨ型ΔΣＡ／Ｄ変換回路では、この量子化雑音を低減するため、アナログ回路１の特性パラメータ（帰還係数）を検出してデジタルフィルタ部２の特性をフィードフォワード形式で調整する。
【0051】
ここで、リークを有する一般的な積分回路をＺ関数で記述すると、下式（１）となる。式（１）において、Ｙは積分回路からの出力信号を示し、γは帰還係数を示し、Ｘは積分回路への入力信号を示している。帰還係数は、理想的な積分回路の場合には１となる。また、積分回路に使用するオペアンプのゲインをＡとすると、帰還係数のオーダはＡ／（Ａ＋１）程度となり、ゲインが大きい程理想的な積分回路に近くなる。
Ｙ＝｛γｚ－１／（１－γｚ－１）｝Ｘ （１）
Ｙ＝｛γｚ－１／（１－γｚ－１）｝Ｘ （１）
【0052】
図２に示す積分回路７０１，７０２，８０１にそれぞれリークが存在する場合、２次ΔΣＡ／Ｄ変換回路７からの出力信号は下式（２）となり、１次ΔΣＡ／Ｄ変換回路８からの出力信号は下式（３）となる。式（２）において、γ１は２次ΔΣＡ／Ｄ変換回路７が有する積分回路７０１の帰還係数を示し、γ２は２次ΔΣＡ／Ｄ変換回路７が有する積分回路７０２の帰還係数を示している。また、γ’１は２次ΔΣＡ／Ｄ変換回路７が有する積分回路７０１のリーク率を示し、γ’１＝１－γ１である。また、γ’２は２次ΔΣＡ／Ｄ変換回路７が有する積分回路７０２のリーク率を示し、γ’２＝１－γ２である。また、Ｑ’１は、２次ΔΣＡ／Ｄ変換回路７が有するＡ／Ｄ変換部７０４で発生する量子化雑音に（１に近い）帰還係数がかかった値を示し、Ｑ’１＝γ１γ２Ｑ１である。また、式（３）において、１次ΔΣＡ／Ｄ変換回路８への入力信号は、Ｕ２＝ｚ－２Ｑ’１である。また、γ３は１次ΔΣＡ／Ｄ変換回路８が有する積分回路８０１の帰還係数を示している。また、γ’３は１次ΔΣＡ／Ｄ変換回路８が有する積分回路８０１のリーク率を示し、γ’３＝１－γ３である。また、Ｑ’２は、１次ΔΣＡ／Ｄ変換回路８が有するＡ／Ｄ変換部で発生する量子化雑音に（１に近い）帰還係数がかかった値を示し、Ｑ’２＝γ３Ｑ２である。
Ｖ１≒Ｕ１＋（１－ｚ－１）２Ｑ’１＋｛（γ’１／γ１）＋（γ’２／γ２）｝（１－ｚ－１）Ｑ’１ （２）
Ｖ２≒－ｚ－２Ｑ’１＋（１－ｚ－１）Ｑ’２＋γ’３Ｑ’２ （３）
Ｖ１≒Ｕ１＋（１－ｚ－１）２Ｑ’１＋｛（γ’１／γ１）＋（γ’２／γ２）｝（１－ｚ－１）Ｑ’１ （２）
Ｖ２≒－ｚ－２Ｑ’１＋（１－ｚ－１）Ｑ’２＋γ’３Ｑ’２ （３）
【0053】
式（２）における｛（γ’１／γ１）＋（γ’２／γ２）｝（１－ｚ－１）Ｑ’１の項、及び、式（３）におけるγ’３Ｑ’２の項は、積分回路７０１，７０２，８０１のリークにより現れた項である。
【0054】
この式（２），（３）を用いて、図１に示すＭＡＳＨ型Ａ／Ｄ変換回路からの出力信号を計算すると、下式（４）となる。
ＶＭＡＳＨ＝ｚ－２Ｖ１＋（１－ｚ－１）２Ｖ２
＝ｚ－２Ｕ１＋（１－ｚ－１）３Ｑ’２＋｛（γ’１／γ１）＋（γ’２／γ２）｝（１－ｚ－１）Ｑ’１＋（１－ｚ－１）２γ’３Ｑ’２（４）
ＶＭＡＳＨ＝ｚ－２Ｖ１＋（１－ｚ－１）２Ｖ２
＝ｚ－２Ｕ１＋（１－ｚ－１）３Ｑ’２＋｛（γ’１／γ１）＋（γ’２／γ２）｝（１－ｚ－１）Ｑ’１＋（１－ｚ－１）２γ’３Ｑ’２（４）
【0055】
図１に示すＭＡＳＨ型Ａ／Ｄ変換回路において、仮に積分回路７０１，７０２，８０１にリークが無ければ、１段目の量子化雑音（Ｑ１）が差し引かれた上で、２段目の量子化雑音に３次（２次＋１次）のノイズシェープがかかる。しかしながら、式（４）に示すように、ＭＡＳＨ型Ａ／Ｄ変換回路では積分回路７０１，７０２，８０１にリークが存在するため、出力信号にＱ’１の１次微分による影響が現れ、変換精度が低下する。
【0056】
そこで、調整部６は、帰還係数を取得し、積分回路のリークによる影響の項を差し引く。なお、調整部６による調整はデジタルで行えるため、帰還係数が検出できれば誤差なく差し引きを行える。ここで、対象とするΔΣＡ／Ｄ変換回路が１段目の２次ΔΣＡ／Ｄ変換回路７である場合、調整部６はγ１，γ２の値を取得して下式（５）のように調整する。式（５）において、Ｖ’ＭＡＳＨは上記調整後のＭＡＳＨ型Ａ／Ｄ変換回路からの出力信号を示している。式（５）におけるＶ’ＭＡＳＨは、量子化雑音の１次微分の項（（１－ｚ－１）Ｑ’ｉ）に対し、１より十分小さい係数（γ’ｉ）が２次で掛かる。一方で、ＶＭＡＳＨは上記係数（γ’ｉ）が１次で掛かるため、上記調整後の方が量子化雑音の１次微分を抑制できている。
Ｖ’ＭＡＳＨ＝ｚ－２Ｖ１＋｛（１－ｚ－１）２＋｛（γ’１／γ１）＋（γ’２／γ２）｝（１－ｚ－１）｝Ｖ２
＝ｚ－２Ｕ１＋（１－ｚ－１）３Ｑ’２＋｛（γ’１／γ１）＋（γ’２／γ２）｝γ’３（１－ｚ－１）Ｑ’２＋｛（γ’１／γ１）＋（γ’２／γ２）＋γ’３｝（１－ｚ－１）２Ｑ’２（５）
Ｖ’ＭＡＳＨ＝ｚ－２Ｖ１＋｛（１－ｚ－１）２＋｛（γ’１／γ１）＋（γ’２／γ２）｝（１－ｚ－１）｝Ｖ２
＝ｚ－２Ｕ１＋（１－ｚ－１）３Ｑ’２＋｛（γ’１／γ１）＋（γ’２／γ２）｝γ’３（１－ｚ－１）Ｑ’２＋｛（γ’１／γ１）＋（γ’２／γ２）＋γ’３｝（１－ｚ－１）２Ｑ’２（５）
【0057】
なお、調整部６は、γ１，γ２の値を、事前（ＭＡＳＨ型Ａ／Ｄ変換回路の電源起動時等）に検出してもよいし、リアルタイムに検出してもよい。一方、積分回路はアナログ的な特性値を有するため、温度特性等による長期的なドラフトを起こすことが考えられる。そのため、調整部６は、γ１，γ２の値をリアルタイムに検出した方が、積分回路の特性の変化の検出をＡ／Ｄ変換動作と並行して実施でき、温度特性等によるドリフトの影響を抑制可能となる。
【0058】
そこで、図１～３に示すＭＡＳＨ型ΔΣＡ／Ｄ変換回路では、特定の周期で２次ΔΣＡ／Ｄ変換回路７の動作を切換えることで、通常のＡ／Ｄ変換動作とγ１，γ２の値のリアルタイム検出との実施を並行して行うことを可能とする。
【0059】
具体的には、図４，５に示すように、ＭＡＳＨ型ΔΣＡ／Ｄ変換回路は、ある期間（ΦＡ）では、２次ΔΣＡ／Ｄ変換回路７を通常に動作させる。一方、ＭＡＳＨ型ΔΣＡ／Ｄ変換回路は、ΦＡと重複しない期間（ΦＢ）では、２次ΔΣＡ／Ｄ変換回路７を、積分回路７０１については１次ΔΣＡ／Ｄ変換回路７Ａとして動作させ、積分回路７０２については１次ΔΣＡ／Ｄ変換回路７Ｂとして動作させ、既知の信号をそれぞれ入力する。すなわち、図４に示すように、切換部４は、ΦＡとΦＢの期間で、それぞれスイッチＳＷ１～ＳＷ８，ＳＷ１１～ＳＷ１４，ＳＷ２１～ＳＷ２４を切換え、且つ、φＢの期間には既知の信号であるアナログ信号を信号入力部７０６及び信号入力部７１０に入力する。図５において、Ｖ１Ｓは１次ΔΣＡ／Ｄ変換回路７Ａからの出力信号を示し、Ｖ２Ｓは１次ΔΣＡ／Ｄ変換回路７Ｂからの出力信号を示している。また、図５において、Ｑ１Ｓは１次ΔΣＡ／Ｄ変換回路７Ａで発生する量子化雑音を示し、Ｑ２Ｓは１次ΔΣＡ／Ｄ変換回路７Ｂで発生する量子化雑音を示している。
【0060】
この場合、ΦＢの期間における１次ΔΣＡ／Ｄ変換回路７Ａからの出力信号は下式（６）となり、ΦＢの期間における１次ΔΣＡ／Ｄ変換回路７Ｂからの出力信号は下式（７）となる。
Ｖ１Ｓ＝γ１ｚ－１Ｕ１Ｓ＋（１－γ１ｚ－１）Ｑ１Ｓ （６）
Ｖ２Ｓ＝γ２ｚ－１Ｕ２Ｓ＋（１－γ２ｚ－１）Ｑ２Ｓ （７）
Ｖ１Ｓ＝γ１ｚ－１Ｕ１Ｓ＋（１－γ１ｚ－１）Ｑ１Ｓ （６）
Ｖ２Ｓ＝γ２ｚ－１Ｕ２Ｓ＋（１－γ２ｚ－１）Ｑ２Ｓ （７）
【0061】
そして、式（６），（７）から下式（８），（９）のように、デジタルローパスフィルタ（Ｈ（ｚ））を演算して、量子化雑音の項を消すと、γ１，γ２が得られる。
Ｈ（ｚ）Ｖ１Ｓ／Ｕ１Ｓ＝γ１ （８）
Ｈ（ｚ）Ｖ２Ｓ／Ｕ２Ｓ＝γ２ （９）
Ｈ（ｚ）Ｖ１Ｓ／Ｕ１Ｓ＝γ１ （８）
Ｈ（ｚ）Ｖ２Ｓ／Ｕ２Ｓ＝γ２ （９）
【0062】
実施の形態１におけるＭＡＳＨ型Ａ／Ｄ変換回路は、上記方式を用いることで、ΦＡでのＡ／Ｄ変換動作とΦＢでの帰還係数のリアルタイム検出とを並行して実施可能となる。
【0063】
なお上記では、対象とするΔΣＡ／Ｄ変換回路が初段のΔΣＡ／Ｄ変換回路（図１，２では２次ΔΣＡ／Ｄ変換回路７）のみである場合を示した。しかしながら、これに限らず、対象とするΔΣＡ／Ｄ変換回路は、初段のΔΣＡ／Ｄ変換回路に加え、後段のΣＡ／Ｄ変換回路（図１，２では１次ΔΣＡ／Ｄ変換回路８）も含めてもよい。
【0064】
また上記では、切換部４は、対象とするΔΣＡ／Ｄ変換回路を通常に動作させる期間と、当該ΔΣＡ／Ｄ変換回路を積分回路毎に１次ΔΣＡ／Ｄ変換回路として動作させる期間とを時分割で交互に切換える場合を示した。しかしながら、これに限らず、切換部４は、対象とするΔΣＡ／Ｄ変換回路を通常に動作させる期間と、当該ΔΣＡ／Ｄ変換回路を積分回路毎に１次ΔΣＡ／Ｄ変換回路として動作させる期間とを時分割で３分割以上で切換えてもよい。この場合、積分回路が有するキャパシタ及びスイッチ（例えば図３では、積分回路７０１が有するキャパシタＣ１２，Ｃ１３及びスイッチＳＷ１３，ＳＷ１４並びに積分回路７０２が有するキャパシタＣ２２，Ｃ２３及びスイッチＳＷ２３，ＳＷ２４）もそれぞれ時分割の数に合わせて３つ以上となる。
【0065】
また上記では、切換部４は、対象とするΔΣＡ／Ｄ変換回路を、当該ΔΣＡ／Ｄ変換回路が有する積分回路毎に、既知の信号が入力される１次ΔΣＡ／Ｄ変換回路として動作させる場合を示した。しかしながら、これに限らず、切換部４は、対象とするΔΣＡ／Ｄ変換回路を、既知の信号が入力される２次以上のΔΣＡ／Ｄ変換回路（図１，２では２次ΔΣＡ／Ｄ変換回路）として動作させてもよい。この場合、算出部５は、上記既知の信号及び上記２次以上のΔΣＡ／Ｄ変換回からの出力信号（Ａ／Ｄ変換後の信号）に基づいて、帰還係数を算出する。
【0066】
また、実施の形態１に係るＭＡＳＨ型Ａ／Ｄ変換回路は、加算部３による処理後の信号に対してフィルタリング処理を施すデジタルフィルタを更に有していてもよい。
【0067】
以上のように、この実施の形態１によれば、ＭＡＳＨ型Ａ／Ｄ変換回路は、積分回路を有するΔΣＡ／Ｄ変換回路が少なくとも初段に設けられた複数段のＡ／Ｄ変換回路から成るアナログ回路１と、Ａ／Ｄ変換回路によるＡ／Ｄ変換後の信号に対してフィルタリング処理を施すデジタルフィルタ部２と、デジタルフィルタ部２によるフィルタリング処理後の信号を加算する加算部３と、対象とするΔΣＡ／Ｄ変換回路が有する積分回路の帰還係数に基づいて、デジタルフィルタ部２によるフィルタリング処理を調整する調整部６とを備えた。これにより、実施の形態１に係るＭＡＳＨ型Ａ／Ｄ変換回路は、積分回路のリークによる影響を低減可能となる。
【0068】
また、実施の形態１に係るＭＡＳＨ型Ａ／Ｄ変換回路は、対象とするΔΣＡ／Ｄ変換回路を、既知の信号が入力される１次以上のΔΣＡ／Ｄ変換回路として動作させる切換部４と、既知の信号及び１次以上のΔΣＡ／Ｄ変換回路によるＡ／Ｄ変換後の信号に基づいて、帰還係数を算出する算出部５とを備え、調整部６は、算出部５により算出された帰還係数に基づいて、デジタルフィルタ部２によるフィルタリング処理を調整してもよい。これにより、実施の形態１に係るＭＡＳＨ型Ａ／Ｄ変換回路は、帰還係数をリアルタイムに検出でき、Ｓ／Ｎ比を更に向上可能となる。
【0069】
なお、本願発明はその発明の範囲内において、実施の形態の任意の構成要素の変形、若しくは実施の形態の任意の構成要素の省略が可能である。
【符号の説明】
【0070】
１ アナログ回路
２ デジタルフィルタ部
３ 加算部
４ 切換部
５ 算出部
６ 調整部
７ ２次ΔΣＡ／Ｄ変換回路
８ １次ΔΣＡ／Ｄ変換回路
９ デジタルフィルタ
１０ デジタルフィルタ
７０１ 積分回路
７０２ 積分回路
７０３ 信号入力部
７０４ Ａ／Ｄ変換部
７０５ Ｄ／Ａ変換部
７０６ 信号入力部
７０７ Ａ／Ｄ変換部
７０８ 遅延部
７０９ Ｄ／Ａ変換部
７１０ 信号入力部
７１１ Ａ／Ｄ変換部
７１２ 遅延部
７１３ Ｄ／Ａ変換部
８０１ 積分回路
２ デジタルフィルタ部
３ 加算部
４ 切換部
５ 算出部
６ 調整部
７ ２次ΔΣＡ／Ｄ変換回路
８ １次ΔΣＡ／Ｄ変換回路
９ デジタルフィルタ
１０ デジタルフィルタ
７０１ 積分回路
７０２ 積分回路
７０３ 信号入力部
７０４ Ａ／Ｄ変換部
７０５ Ｄ／Ａ変換部
７０６ 信号入力部
７０７ Ａ／Ｄ変換部
７０８ 遅延部
７０９ Ｄ／Ａ変換部
７１０ 信号入力部
７１１ Ａ／Ｄ変換部
７１２ 遅延部
７１３ Ｄ／Ａ変換部
８０１ 積分回路
【図1】
【図2】
【図3】
【図4】
【図5】