特許 7304936 スルーシリコンビアを含む３次元回路の積層

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-06-29

(45)【発行日】2023-07-07

(54)【発明の名称】スルーシリコンビアを含む３次元回路の積層

(51)【国際特許分類】

   H01L 25/07 20060101AFI20230630BHJP

   H01L 25/065 20230101ALI20230630BHJP

   H01L 25/18 20230101ALI20230630BHJP

   H01L 33/62 20100101ALI20230630BHJP

【ＦＩ】

H01L25/08 H

H01L25/08 C

H01L33/62

【請求項の数】 19

(21)【出願番号】P 2021507075

(86)(22)【出願日】2018-12-19

(65)【公表番号】

(43)【公表日】2022-01-28

(86)【国際出願番号】 US2018066414

(87)【国際公開番号】W WO2020060578

(87)【国際公開日】2020-03-26

【審査請求日】2021-09-22

(31)【優先権主張番号】16/222,460

(32)【優先日】2018-12-17

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】62/734,700

(32)【優先日】2018-09-21

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】515046968

【氏名又は名称】メタ プラットフォームズ テクノロジーズ， リミテッド ライアビリティ カンパニー

【氏名又は名称原語表記】ＭＥＴＡ ＰＬＡＴＦＯＲＭＳ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＬＬＣ

(74)【代理人】

【識別番号】110002974

【氏名又は名称】弁理士法人Ｗｏｒｌｄ ＩＰ

(72)【発明者】

【氏名】ペンゼ， ラジェンドラ ディー．

【審査官】井上 和俊

(56)【参考文献】

【文献】特開２０１０－２４５２８８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ３３／６２

(57)【特許請求の範囲】

【請求項1】

積層回路ダイのアセンブリを作製するための方法であって、
複数のスルーシリコンビアをシリコン基板中に形成することと、
前記シリコン基板を第１のダイ上に取り付けることであって、前記スルーシリコンビアの少なくとも一部が前記第１のダイに電気的に接続される、前記シリコン基板を取り付けることと、
前記シリコン基板および前記第１のダイをフェースツーフェース接合を通して第２のダイ上に取り付けることであって、前記第１のダイが前記第２のダイに電気的に接続される、前記シリコン基板および前記第１のダイを取り付けることと、
前記第２のダイが前記第１のダイおよび前記シリコン基板上に取り付けられた後に、前記スルーシリコンビアを露出させることと
を含み、
前記シリコン基板が、前記露出させることの前に、キャリア基板として機能するように構成された、
方法。

【請求項2】

前記スルーシリコンビアの数が、１０，０００から５００，０００までの範囲内にある、請求項１に記載の方法。

【請求項3】

前記スルーシリコンビアが、１から５０マイクロメートルまでの範囲内のピッチを有する、請求項１に記載の方法。

【請求項4】

前記第１のダイおよび前記第２のダイを取り付けられた前記シリコン基板をプリント回路板上に取り付けることであって、前記第２のダイが前記プリント回路板に電気的に接続される、前記シリコン基板を取り付けること
をさらに含む、請求項１に記載の方法。

【請求項5】

前記スルーシリコンビアが露出された後に、１つまたは複数の電気的構成要素を前記シリコン基板上に取り付けることであって、前記電気的構成要素が前記スルーシリコンビアを通して前記第１のダイに電気的に接続される、１つまたは複数の電気的構成要素を取り付けること
をさらに含む、請求項１に記載の方法。

【請求項6】

前記１つまたは複数の電気的構成要素が、マイクロ発光ダイオードまたはフォトダイオードのアレイを含む、請求項５に記載の方法。

【請求項7】

前記第１のダイが、前記１つまたは複数の電気的構成要素に駆動電流を提供するように構成された駆動回路を備える、請求項５に記載の方法。

【請求項8】

前記第２のダイが、前記１つまたは複数の電気的構成要素を動作させるためにデジタル信号をアナログ信号に変換するように構成されたデジタル回路を備える、請求項５に記載の方法。

【請求項9】

前記シリコン基板が、前記電気的構成要素の動作から生成された熱を発散するように構成された金属要素を備える、請求項５に記載の方法。

【請求項10】

前記スルーシリコンビアが、前記シリコン基板のエッジにおいて形成される、請求項１に記載の方法。

【請求項11】

積層回路ダイのアセンブリであって、
スルーシリコンビアを伴って形成されたシリコン基板と、
接合によって前記シリコン基板に取り付けられた第１のダイであって、前記第１のダイの電極が前記スルーシリコンビアに電気的に接続される、第１のダイと、
フェースツーフェース接合によって前記第１のダイに取り付けられた第２のダイであって、前記第２のダイの電極が前記第１のダイの前記電極に電気的に接続される、第２のダイと
を備え、
前記シリコン基板が、露出させることの前に、キャリア基板として機能するように構成され、
前記スルーシリコンビアの数が、１０，０００から５００，０００までの範囲内にある、アセンブリ。

【請求項12】

前記スルーシリコンビアが、１から５０マイクロメートルまでの範囲内のピッチを有する、請求項１１に記載のアセンブリ。

【請求項13】

前記第１のダイおよび前記第２のダイを取り付けられた前記シリコン基板がその上に取り付けられた、プリント回路板をさらに備え、前記第２のダイが前記プリント回路板に電気的に接続される、請求項１１に記載のアセンブリ。

【請求項14】

前記スルーシリコンビアが露出された後に前記シリコン基板上に取り付けられた、１つまたは複数の電気的構成要素をさらに備え、前記電気的構成要素が前記スルーシリコンビアを通して前記第１のダイに電気的に接続される、請求項１１に記載のアセンブリ。

【請求項15】

前記１つまたは複数の電気的構成要素が、マイクロ発光ダイオードまたはフォトダイオードのアレイを含む、請求項１４に記載のアセンブリ。

【請求項16】

前記第１のダイが、前記１つまたは複数の電気的構成要素に駆動電流を提供するように構成された駆動回路を備える、請求項１４に記載のアセンブリ。

【請求項17】

前記第２のダイが、前記１つまたは複数の電気的構成要素を動作させるためにデジタル信号をアナログ信号に変換するように構成されたデジタル回路を備える、請求項１４に記載のアセンブリ。

【請求項18】

前記シリコン基板が、前記電気的構成要素の動作から生成された熱を発散するように構成された金属要素を備える、請求項１４に記載のアセンブリ。

【請求項19】

前記スルーシリコンビアが、前記シリコン基板のエッジにおいて形成される、請求項１１に記載のアセンブリ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に、３次元（３Ｄ）回路の積層に関し、詳細には、受動層中に形成されたスルーシリコンビア（ｔｈｒｏｕｇｈ－ｓｉｌｉｃｏｎ－ｖｉａ）を含む回路ダイを積層することに関する。

【背景技術】

【0002】

３Ｄ集積回路は、互いに積層され、スルーシリコンビアを使用することによって相互接続された、複数の回路ダイを含み得る。３Ｄ集積回路は、低減された電力および従来の２次元プロセスよりも小さいフットプリントにおいて、性能改善を達成することができる。しかしながら、３Ｄ回路ダイを積層するための現在の既存の方法は、フェースツーバック（ｆａｃｅ－ｔｏ－ｂａｃｋ）構成における限界を有する。たとえば、現在の既存の方法は、高密度機能モジュールを機能回路上に組み込むことができない。また、現在の既存の方法は、能動回路エリアの損失なしに、多数のスルーシリコンビア相互接続を提供することができない。さらに、現在の既存の方法は、一時的キャリアを使用し、一時的キャリアとダイとの間の表面接合において課題を有する。現在の既存の方法におけるこれらのフォールバックは、高密度電子的構成要素を３Ｄ回路ダイに組み込むことを妨げる。

【発明の概要】

【0003】

実施形態が、積層回路ダイのアセンブリを作製することに関する。複数のスルーシリコンビアが、シリコン基板中に形成される。シリコン基板は、回路ダイを積層するための永続的キャリアとして機能し得る。シリコン基板は、誘電体－誘電体（ｄｉｅｌｅｃｔｒｉｃ－ｔｏ－ｄｉｅｌｅｃｔｒｉｃ）接合を通して第１のダイ上に取り付けられる。スルーシリコンビアの一部または全部が、第１のダイに電気的に接続される。シリコン基板および第１のダイが、フェースツーフェース（ｆａｃｅ－ｔｏ－ｆａｃｅ）接合を通して第２のダイ上に取り付けられる。第１のダイは、第２のダイに電気的に接続される。シリコン基板は、スルーシリコンビアを露出させる（ｒｅｖｅａｌ）ために薄くされ得る。スルーシリコンビアは、シリコン基板上に取り付けられた電気的構成要素と第１のダイとの間の電気的接続を提供する。

【0004】

いくつかの実施形態では、スルーシリコンビアが露出された後に、マイクロ発光ダイオード（ＬＥＤ）のアレイがシリコン基板上に取り付けられる。マイクロＬＥＤは、スルーシリコンビアを通して第１のダイに電気的に接続される。第１のダイは、マイクロＬＥＤを駆動するために電流を提供する駆動回路を含み得る。第２のダイは、マイクロＬＥＤを動作させるためにデジタル信号をアナログ信号に変換するデジタル回路を含み得る。また、シリコン基板は、マイクロＬＥＤの動作から生成された熱を放散する金属要素を含み得る。

【0005】

本発明による実施形態が、特に、積層回路ダイの方法およびアセンブリを対象とする添付の特許請求の範囲で開示され、１つの請求項カテゴリー、たとえば方法において述べられた任意の特徴は、別の請求項カテゴリー、たとえば、アセンブリ、システム、記憶媒体、およびコンピュータプログラム製品などにおいても主張され得る。添付の特許請求の範囲における従属関係または参照は、形式上の理由で選定されるにすぎない。ただし、前の請求項への意図的な参照（特に複数の従属関係）から生じる主題も請求され得、その結果、請求項とその特徴との任意の組合せが、開示され、添付の特許請求の範囲で選定された従属関係にかかわらず請求され得る。請求され得る主題は、添付の特許請求の範囲に記載の特徴の組合せだけでなく、特許請求の範囲における特徴の任意の他の組合せをも含み、特許請求の範囲において述べられた各特徴は、特許請求の範囲における任意の他の特徴または他の特徴の組合せと組み合わせられ得る。さらに、本明細書で説明または示される実施形態および特徴のいずれも、別個の請求項において、ならびに／あるいは、本明細書で説明もしくは示される任意の実施形態もしくは特徴との、または添付の特許請求の範囲の特徴のいずれかとの任意の組合せで請求され得る。

【0006】

一実施形態では、積層回路ダイのアセンブリを作製するための方法は、
複数のスルーシリコンビアをシリコン基板中に形成することと、
シリコン基板を第１のダイ上に取り付けることであって、スルーシリコンビアの少なくとも一部が第１のダイに電気的に接続される、シリコン基板を取り付けることと、
シリコン基板および第１のダイをフェースツーフェース接合を通して第２のダイ上に取り付けることであって、第１のダイが第２のダイに電気的に接続される、シリコン基板および第１のダイを取り付けることと、
第２のダイが第１のダイおよびシリコン基板上に取り付けられた後に、スルーシリコンビアを露出させることと
を含み得、
シリコン基板が、露出させることの前に、キャリア基板として機能するように構成される。

【0007】

スルーシリコンビアの数が、１０，０００から５００，０００までの範囲内にあり得る。

【0008】

スルーシリコンビアは、１から５０マイクロメートルまでの範囲内のピッチを有し得る。

【0009】

一実施形態では、方法は、
第１のダイおよび第２のダイを取り付けられたシリコン基板をプリント回路板上に取り付けることであって、第２のダイがプリント回路板に電気的に接続される、シリコン基板を取り付けること
をさらに含み得る。

【0010】

一実施形態では、方法は、
スルーシリコンビアが露出された後に、１つまたは複数の電気的構成要素をシリコン基板上に取り付けることであって、電気的構成要素がスルーシリコンビアを通して第１のダイに電気的に接続される、１つまたは複数の電気的構成要素を取り付けること
をさらに含み得る。

【0011】

１つまたは複数の電気的構成要素は、マイクロ発光ダイオードまたはフォトダイオードのアレイを含み得る。

【0012】

第１のダイは、１つまたは複数の電気的構成要素に駆動電流を提供するように構成された駆動回路を備え得る。

【0013】

第２のダイは、１つまたは複数の電気的構成要素を動作させるためにデジタル信号をアナログ信号に変換するように構成されたデジタル回路を備え得る。

【0014】

シリコン基板は、電気的構成要素の動作から生成された熱を発散するように構成された金属要素を備え得る。

【0015】

スルーシリコンビアは、シリコン基板のエッジにおいて形成され得る。

【0016】

一実施形態では、積層回路ダイのアセンブリは、
スルーシリコンビアを伴って形成されたシリコン基板と、
接合によってシリコン基板に取り付けられた第１のダイであって、第１のダイの電極がスルーシリコンビアに電気的に接続される、第１のダイと、
フェースツーフェース接合によって第１のダイに取り付けられた第２のダイであって、第２のダイの電極が第１のダイの電極に電気的に接続される、第２のダイと
を備え、
シリコン基板が、露出させることの前に、キャリア基板として機能するように構成される。

【0017】

スルーシリコンビアの数が、１０，０００から５００，０００までの範囲内にあり得る。

【0018】

スルーシリコンビアは、１から５０マイクロメートルまでの範囲内のピッチを有し得る。

【0019】

一実施形態では、アセンブリは、第１のダイおよび第２のダイを取り付けられたシリコン基板がその上に取り付けられた、プリント回路板をさらに備え得、第２のダイはプリント回路板に電気的に接続され得る。

【0020】

一実施形態では、アセンブリは、スルーシリコンビアが露出された後にシリコン基板上に取り付けられた、１つまたは複数の電気的構成要素をさらに備え得、電気的構成要素は、スルーシリコンビアを通して第１のダイに電気的に接続され得る。

【0021】

１つまたは複数の電気的構成要素は、マイクロ発光ダイオードまたはフォトダイオードのアレイを含み得る。

【0022】

第１のダイは、１つまたは複数の電気的構成要素に駆動電流を提供するように構成された駆動回路を備え得る。

【0023】

第２のダイは、１つまたは複数の電気的構成要素を動作させるためにデジタル信号をアナログ信号に変換するように構成されたデジタル回路を備え得る。

【0024】

シリコン基板は、電気的構成要素の動作から生成された熱を発散するように構成された金属要素を備え得る。

【0025】

スルーシリコンビアは、シリコン基板のエッジにおいて形成され得る。

【0026】

本発明による一実施形態では、１つまたは複数のコンピュータ可読非一時的記憶媒体は、実行されたとき、特に製造またはアセンブリプロセスまたはシステム内で、本発明による方法または上述の実施形態のいずれかを実施するように動作可能であるソフトウェアを具現し得る。

【0027】

本発明による一実施形態では、システムは、１つまたは複数のプロセッサと、プロセッサに結合され、プロセッサによって実行可能な命令を備える少なくとも１つのメモリとを備え得、プロセッサは、命令を実行したとき、特に製造またはアセンブリプロセスまたはシステム内で、本発明による方法または上述の実施形態のいずれかを実施するように動作可能である。

【0028】

本発明による一実施形態では、好ましくはコンピュータ可読非一時的記憶媒体を備えるコンピュータプログラム製品は、データ処理システム上で実行されたとき、特に製造またはアセンブリプロセスまたはシステム内で、本発明による方法または上述の実施形態のいずれかを実施するように動作可能であり得る。

【0029】

実施形態の教示は、添付の図面とともに以下の発明を実施するための形態を考慮することによって容易に理解され得る。

【図面の簡単な説明】

【0030】

【図1A】一実施形態による、シリコン基板がキャリアとして機能する、積層回路ダイのアセンブリの例示的な概略図である。

【図1B】一実施形態による、シリコン基板を示す断面図である。

【図2A】一実施形態による、シリコン基板がキャリアとして機能する、積層回路ダイのアセンブリを形成するプロセスを示す図である。

【図2B】一実施形態による、シリコン基板がキャリアとして機能する、積層回路ダイのアセンブリを形成するプロセスを示す図である。

【図2C】一実施形態による、シリコン基板がキャリアとして機能する、積層回路ダイのアセンブリを形成するプロセスを示す図である。

【図2D】一実施形態による、シリコン基板がキャリアとして機能する、積層回路ダイのアセンブリを形成するプロセスを示す図である。

【図3】一実施形態による、積層回路ダイのアセンブリを作製するためのプロセスを示すフローチャートである。

【発明を実施するための形態】

【0031】

図は、単に例示の目的で様々な実施形態を示す。

【0032】

実施形態の以下の説明では、より完全な理解を与えるために、多数の具体的な詳細が記載される。ただし、実施形態が、これらの具体的な詳細のうちの１つまたは複数なしに実施され得ることに留意されたい。他の事例では、説明を不必要に複雑にすることを回避するために、よく知られている特徴は詳細に説明されていない。

【0033】

実施形態は、同様の参照番号が同等または機能的に同様の要素を示す図を参照しながら本明細書で説明される。また、図において、各参照番号の最左の数字は、参照番号が最初に使用される図に対応する。

【0034】

実施形態は、永続的キャリアを使用することによって積層回路ダイのアセンブリを作製することに関する。アセンブリは、永続的キャリアとして機能するシリコン基板と、第１のダイと、第２のダイとを含む。シリコン基板は、誘電体－誘電体接合を通して第１のダイ上に取り付けられる。第２のダイは、同様に、誘電体－誘電体接合を通して第１のダイおよびシリコン基板上に取り付けられる。スルーシリコンビアが、シリコン基板中に形成され、シリコン基板を薄くすることによって露出される。いくつか電気的構成要素が、シリコン基板上に取り付けられ、スルーシリコンビアを通して第１のダイに電気的に接続され得る。シリコン基板は、電気配線のための金属要素および／または電気的構成要素の動作によって生成された熱を放散するための金属要素を含む。アセンブリは、プリント回路板上に取り付けられ得、第２のダイがプリント回路板に電気的に接続される。

【0035】

図１Ａは、一実施形態による、積層回路ダイのアセンブリ１００の例示的な概略図である。アセンブリ１００は、構成要素の中でも、シリコン基板１１０と、第１のダイ１２０と、第２のダイ１３０とを含み得る。シリコン基板１１０と、第１のダイ１２０と、第２のダイ１３０とは、誘電体－誘電体接合１４０を通して互いに積層される。一実施形態では、誘電体－誘電体接合１４０は、酸化物の上面が酸化物の底面と接触していることによって形成される酸化物－酸化物（ｏｘｉｄｅ－ｏｘｉｄｅ）接合である。酸化物－酸化物接合を使用することによって、アセンブリ１００は、高温に耐えることができる。誘電体－誘電体接合１４０は、炭化ケイ素接合または他のタイプの接合であり得る。シリコン基板１１０は、５μｍから１０μｍまでの範囲内の厚さを有する。一実施形態では、シリコン基板１１０は、厚さ約５μｍ、幅約３ｍｍ、および長さ約６ｍｍであり、第１のダイ１２０および第２のダイは各々、厚さ約５０μｍ、幅約３ｍｍ、および長さ約６ｍｍである。他の実施形態では、シリコン基板１１０と、第１のダイ１２０と、第２のダイ１３０とは、異なるサイズを有することができる。

【0036】

シリコン基板１１０は、スルーシリコンビア１５０を含む。いくつかの実施形態では、スルーシリコンビア１５０は、シリコン基板１１０が第１のダイ１２０および第２のダイ１３０とアセンブルされる前または後のいずれかに、形成され得る。スルーシリコンビア１５０は、スルーシリコンビア１５０のあらわにされたパッドをもつ平坦面を得るために、シリコン基板１１０を薄くすることによって露出される。平坦面は、センサー、フォトダイオード、マイクロＬＥＤなど、高密度電子的構成要素の微細ピッチ取付けを可能にする。いくつかの実施形態では、スルーシリコンビアは、１μｍから５０μｍまでの範囲内のピッチを有する。シリコン基板１１０は、多数のスルーシリコンビア１５０を含むことができる。スルーシリコンビア１５０の数は、１０，０００から５００，０００までの範囲内にあり得る。図１の実施形態では、スルーシリコンビア１５０は、シリコン基板１１０のエッジに位置する。スルーシリコンビア１５０とシリコン基板１１０のエッジとの間に、ほぼ０．２５ミリメートルのすきまがある。他の実施形態では、スルーシリコンビア１５０は、シリコン基板１１０の他の領域中に位置し得る。

【0037】

図１Ａの実施形態では、マイクロＬＥＤアレイ１６０が、シリコン基板１１０上に取り付けられ、スルーシリコンビア１５０に電気的に接続される。他の実施形態では、スルーシリコンビア１５０は、異なるデバイス（たとえば、複数のマイクロＬＥＤ）に接続され得る。マイクロＬＥＤアレイ１１０は、いくつかのマイクロＬＥＤを含む。これらのマイクロＬＥＤは、１つまたは複数のピクセルを具現するために、ヘッドマウントデバイス、フォン、または他のタイプの電子デバイス中のディスプレイ要素において使用され得る。

【0038】

スルーシリコンビア１５０のうちの少なくともいくつかが、第１のダイ１２０に電気的に接続される。第１のダイ１２０は、たとえば、第１のダイ１２０中のビア１７０と電極１７５とを通して、第２のダイ１３０に電気的に接続される。一実施形態では、第１のダイ１２０は、ほぼ７５μｍのピッチを有するほぼ５，０００個のビアを含む。したがって、スルーシリコンビア１５０により、マイクロＬＥＤアレイ１６０は、第１のダイ１２０および第２のダイ１３０に電気的に接続される。

【0039】

図１Ａの実施形態では、アセンブリ１００は、プリント回路板１８０上に取り付けられ、第２のダイ１３０は、第２のダイ１３０中のビア１７０と電極１７５とを通してプリント回路板１８０に電気的に（および／またはデジタル的に）接続される。第２のダイ中にほぼ５００個のビア１７０があり得、それらのビア１７０は少なくとも１２５μｍのピッチを有する。いくつかの実施形態では、プリント回路板１８０は、第２のダイ１３０にデジタル信号を提供する回路要素を含む。第２のダイ１３０は、マイクロＬＥＤアレイ１６０を動作させるために、プリント回路板１８０から受信されたデジタル信号をアナログ信号に変換する回路要素を含み得る。第１のダイ１２０は、第２のダイ１３０によって生成されたアナログ信号を受信し、アナログ信号に基づいてマイクロＬＥＤアレイ１６０に駆動電流を提供する。一実施形態では、第１のダイ１２０は、各マイクロＬＥＤが異なる輝度および／または色を有することができるように、マイクロＬＥＤアレイ１６０中の各マイクロＬＥＤを別々に駆動する駆動回路を含む。

【0040】

図１Ａの実施形態では、スルーシリコンビア１５０は、（回路構成要素が形成される能動回路エリアであり得る）第１のダイ１２０または第２のダイ１３０ではなく、（受動層であり得、能動回路構成要素を含まない）シリコン基板１１０中に形成される。したがって、この実施形態は、能動回路エリア中に多数の高密度スルーシリコンビアを形成する必要をなくし、したがって、能動回路エリアの損失が回避される。また、シリコン基板１１０は永続的キャリアとして機能し、それにより一時的キャリアを使用する必要がなくなる。永続的キャリアは、アセンブリが形成された後に除去される必要がない。また、接合面の平坦性に関する高い要件を有する、一時的キャリア上に第１のダイ１２０を取り付けることよりも、シリコン基板１１０上に第１のダイ１２０を取り付けるプロセスは容易である。

【0041】

図１Ｂは、一実施形態による、シリコン基板１１０を示す断面図である。スルーシリコンビア１５０に加えて、複数の金属要素１９０がシリコン基板１１０中に配置される。金属要素１９０は、シリコン基板１１０中に埋め込まれた１片の銅、金、または他のタイプの金属であり得る。図１Ｂは、矩形形状を有する７つの金属要素１９０を示す。他の実施形態では、シリコン基板１１０は、様々な形状を有する異なる数の金属要素１９０を含むことができる。また、断面のエリアの最高９０％が、金属要素１９０によって占められ得る。金属要素１９０は、マイクロＬＥＤアレイ１６０および／または他の電気的構成要素の動作から生成された熱を放散することができる。金属要素１９０はまた、電気配線のためにシリコン基板１１０に埋め込まれ得る。いくつかの実施形態では、金属要素１９０は、ダミーフィル（ｄｕｍｍｙ ｆｉｌｌ）であり、スルーシリコンビア１５０に電気的に接続されない。

【0042】

図２Ａ～図２Ｄは、一実施形態による、永続的キャリアを使用することによって積層回路ダイのアセンブリを形成するプロセスを示す。図２Ａは、いくつかのスルーシリコンビア２２０が形成されたシリコン基板２１０を示す。シリコン基板２１０は、スルーシリコンビア２２０が露出されないように、スルーシリコンビア２２０の高さよりも大きい厚さを有する。一実施形態では、スルーシリコンビア２２０の高さは、５μｍから１０μｍまでの範囲内にある。スルーシリコンビア１５０は、高密度電気相互接続を形成する。シリコン基板２１０は、複数の集積回路をパッケージ中に一緒に積層するために機械的ベースとして使用され得る、キャリア基板として機能することができる。スルーシリコンビア２２０に加えて、金属要素（図２Ａに図示せず）が、熱放散を可能にするためにシリコン基板中に埋め込まれる。図２Ａは、電極２４０をもつ第１のダイ２３０をも示す。第１のダイ２３０は、シリコンウエハ２５０を含む。図２Ａは、電極２７０をもつ第２のダイ２６０をさらに示す。第２のダイは、シリコンウエハ２８０を含む。

【0043】

図２Ｂでは、シリコン基板２１０は第１のダイ２３０上に取り付けられ、スルーシリコンビア２２０の少なくとも一部が第１のダイ２３０の電極２４０に電気的に接続される。第１のダイ２３０のシリコンウエハ２５０は、第１のダイ２３０中のビアを露出させるために研削される。たとえば、（たとえば、化学機械平坦化またはプラズマ処理によって）シリコン基板２１０の表面と第１のダイ２３０の表面とに対して表面処理を実施することと、それらの処理された表面の間にファンデルワールス接合を形成するためにシリコン基板２１０の処理された表面と第１のダイ２３０の処理された表面とを当接させる（ａｂｕｔ）ことと、次いで２００℃から２５０℃までの範囲内の温度で表面を焼きなますこととによって、シリコン基板２１０と第１のダイ２３０との間に酸化物－酸化物接合２３５の層が形成される。酸化物－酸化物接合２３５は、高温に耐えることができない粘着性ポリマーの使用を回避する。酸化物－酸化物接合２３５の代替形態、誘電体－誘電体接合の層が、シリコン基板２１０と第１のダイ２３０との間に形成され得る。

【0044】

図２Ｃでは、シリコン基板２１０および第１のダイ２３０が、第２のダイ２６０上に取り付けられる。第１のダイ２３０と第２のダイ２６０との間の接合は、フェースツーフェース接合である。シリコン基板２１０がキャリア基板として機能するので、第１のダイ２３０および第２のダイ２６０は、フェースツーフェース接合を可能にするために薄い必要はない。第２のダイ２６０のシリコンウエハ２８０は、第２のダイ２６０中のビアを露出させるために研削される。第１のダイ２３０と第２のダイ２６０との間に酸化物－酸化物接合の層がある。酸化物－酸化物接合は、たとえば、シリコン基板２１０と第１のダイ２３０とに関して上記で説明されたものと同じプロセスを使用して、取得され得る。また、第１のダイ２３０は、第２のダイ２６０に電気的に接続される。酸化物－酸化物接合２６５の代替形態、誘電体－誘電体接合の層が、第１のダイ２３０と第２のダイ２６０との間に形成され得る。

【0045】

図２Ｄでは、シリコン基板２１０は、スルーシリコンビア２２０を露出させるために薄くされ得る。一実施形態では、シリコン基板２１０は、ドライエッチングまたはウェットエッチングによって薄くされる。別の実施形態では、シリコン基板２１０は、機械研磨、化学研磨、または両方の組合せによって薄くされる。シリコン基板２１０の厚さは、スルーシリコンビア２２０の高さに等しいかまたはそれよりも小さくなるように低減される。その結果、スルーシリコンビア２２０は、シリコン基板２１０の、第１のダイ２３０に対向する側からシリコン基板２１０の反対側までの電気的接続を確立するために、シリコン基板２１０を通過する。また、スルーシリコンビア２２０が、（受動層である）シリコン基板中に形成されるので、第１のダイ２３０および第２のダイ２６０中の能動回路エリアの損失が、回避または低減される。図２Ａ～図２Ｄの実施形態では、スルーシリコンビア２２０は、シリコン基板２１０が第１のダイ２３０および第２のダイ２６０に取り付けられる前に、シリコン基板２１０中に形成される。いくつかの実施形態では、スルーシリコンビア２２０は、シリコン基板２１０が第１のダイ２３０上に取り付けられた後に、ただしシリコン基板２１０および第１のダイ２３０が第２のダイ２６０上に取り付けられる前に、形成される。いくつかの他の実施形態では、スルーシリコンビア２２０は、シリコン基板２１０が第１のダイ２３０および第２のダイ２６０に取り付けられた後に、シリコン基板２１０中に形成され得る。

【0046】

図３は、一実施形態による、積層回路ダイのアセンブリを作製するためのプロセスを示すフローチャートである。プロセスは、いくつかの実施形態では、図３に関して説明されるステップとは異なるまたは追加のステップを含むか、あるいは図３に関して説明される順序とは異なる順序でステップを実施し得る。

【0047】

３１０において、複数のスルーシリコンビアが、シリコン基板中に形成される。いくつかの実施形態では、スルーシリコンビアは、シリコン基板のエッジにおいて形成される。

【0048】

シリコン基板は、たとえば、酸化物－酸化物接合を通して、第１のダイ上に取り付けられる。酸化物－酸化物接合は、プラズマ処理、圧縮、および焼きなましを通して形成され得る。スルーシリコンビアの少なくとも一部が、第１のダイに電気的に接続される。３３０において、シリコン基板および第１のダイは、フェースツーフェース接合を通して第２のダイ上に取り付けられ、第１のダイは第２のダイに電気的に接続される。シリコン基板は、取付けプロセス中にキャリア基板として機能することができる。

【0049】

３４０において、スルーシリコンビアは、第２のダイが第１のダイおよびシリコン基板上に取り付けられた後に、露出される。スルーシリコンビアは、エッチング、研磨、または他の手法を通してシリコン基板を薄くすることによって露出され得る。薄くされたシリコン基板は、スルーシリコンビアの導電性パッドが露出されるように、スルーシリコンビアの高さ以下の厚さを有する。電気的構成要素が、シリコン基板上に取り付けられ、スルーシリコンビアに電気的に接続され得る。電気的構成要素の例は、マイクロＬＥＤおよびフォトダイオードを含む。第１のダイおよび第２のダイは、電気的構成要素の動作を制御および駆動する回路を含むことができる。スルーシリコンビアが第１のダイまたは第２のダイ中に形成されないので、第１のダイおよび第２のダイ上の能動回路エリアの損失は、なくされる。

【0050】

本明細書で使用される言い回しは、主に読みやすさおよび教授の目的で選択されており、その言い回しは、本発明の主題を画定または制限するために選択されていないことがある。したがって、本開示の範囲はこの詳細な説明によって限定されるのではなく、むしろ、本明細書に基づく出願に関して生じる請求項によって限定されることが意図される。したがって、実施形態の開示は、以下の特許請求の範囲に記載される本開示の範囲を例示するものであり、限定するものではない。

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図3】