特許 7306249 マルチレベル電力変換器の制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-07-03

(45)【発行日】2023-07-11

(54)【発明の名称】マルチレベル電力変換器の制御装置

(51)【国際特許分類】

   H02M 7/48 20070101AFI20230704BHJP

   H02M 7/483 20070101ALI20230704BHJP

【ＦＩ】

H02M7/48 M

H02M7/483

H02M7/48 L

【請求項の数】 1

(21)【出願番号】P 2019222555

(22)【出願日】2019-12-10

(65)【公開番号】P2021093819

(43)【公開日】2021-06-17

【審査請求日】2022-02-25

(73)【特許権者】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100210240

【弁理士】

【氏名又は名称】太田 友幸

(72)【発明者】

【氏名】長谷川 勇

【審査官】佐藤 匡

(56)【参考文献】

【文献】特開２０１３－２５８８６２（ＪＰ，Ａ）

【文献】特開２０１９－０４７７１３（ＪＰ，Ａ）

【文献】特開２０１８－１２９９６８（ＪＰ，Ａ）

【文献】特開２０１４－０１７９５７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ７／４８

Ｈ０２Ｍ ７／４８３

(57)【特許請求の範囲】

【請求項1】

直流電源と、
前記直流電源の正極と負極との間に順次直列接続された第１～第４半導体素子と、
前記第１，第２半導体素子の接続点と前記第３，第４半導体素子の接続点との間に接続されたフライングキャパシタと、
フライングキャパシタ電圧が電圧指令値よりも大きい場合に信号を出力する第１比較器と、
前記フライングキャパシタ電圧が前記電圧指令値よりも小さい場合に信号を出力する第２比較器と、
装置停止時に、前記フライングキャパシタの充電状態に応じて、前記第１～第４半導体素子のゲート信号をオフするタイミングを遅らせるホールド回路と、
を備え、前記第２，第３半導体素子の接続点を出力端子とするマルチレベル電力変換器の制御装置であって、
前記ホールド回路は、
装置停止時に出力される停止信号および前記第２比較器の信号が入力された時、前記第１半導体素子のゲート信号がオフする時間を遅らせる第１ホールド回路と、
前記停止信号および前記第１比較器の信号が入力された時、前記第２半導体素子のゲート信号がオフする時間を遅らせる第２ホールド回路と、
前記停止信号および前記第１比較器の信号が入力された時、前記第３半導体素子のゲート信号がオフとなる時間を遅らせる第３ホールド回路と、
前記停止信号および前記第２比較器の信号が入力された時、前記第４半導体素子のゲート信号がオフとなる時間を遅らせる第４ホールド回路と、
から成り、
装置停止時、かつ、前記フライングキャパシタ電圧が前記電圧指令値よりも大きい場合、前記フライングキャパシタを充電するスイッチングパターンとならないように前記ホールド回路を動作させ、
装置停止時、かつ、前記フライングキャパシタ電圧が前記電圧指令値よりも小さい場合、前記フライングキャパシタを放電するスイッチングパターンとならないように前記ホールド回路を動作させることを特徴とするマルチレベル電力変換器の制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フライングキャパシタを有するマルチレベル電力変換器の停止方法に関する。

【背景技術】

【0002】

特許文献１では、５レベル電力変換器を停止する際に、半導体素子を所定の順番で遮断することにより負荷側に印加される過電圧を防止している。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１８－１１７４２３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、特許文献１におけるマルチレベル電力変換器はフライングキャパシタを有していないため、フライングキャパシタ型のマルチレベル電力変換器にはスイッチングパターンをそのまま適用できない。

【0005】

加えて、マルチレベル電力変換器を誘導性の負荷に接続した場合、装置停止後も電流が流れ続けるためフライングキャパシタの過充電もしくは過放電が発生し、フライングキャパシタの破損もしくは半導体素子の故障が発生する恐れがある。図６にフライングキャパシタを有する３レベル電力変換器を示す。

【0006】

これは第１，第４半導体素子Ｓ１，Ｓ４には直流電源（コンデンサ）Ｃｄｃの電圧Ｖｄｃとフライングキャパシタ電圧Ｖ１の差分の電圧Ｖｄｃ－Ｖ１、第２，第３半導体素子Ｓ２，Ｓ３にはフライングキャパシタ電圧Ｖ１の２種類の電圧が印加されるためであり、第１～第４半導体素子Ｓ１～Ｓ４のすべての過電圧故障を防ぐためにはフライングキャパシタＣｆｃの過充電及び過放電の両方を防ぐ必要がある。

【0007】

また、図６は、半導体素子に過電圧が印加される例を示している。四角で囲った半導体素子は導通している状態を表し、破線の矢印は電流の経路を表す。フライングキャパシタＣｆｃの過電圧故障により装置が停止した場合、図６に示したパターンではフライングキャパシタＣｆｃの充電が継続するため、フライングキャパシタ電圧Ｖ１が上昇し、フライングキャパシタＣｆｃの破損やフライングキャパシタＣｆｃに並列接続される第２半導体素子Ｓ２の過電圧故障につながる危険性がある。

【0008】

以上示したようなことから、フライングキャパシタを有するマルチレベル電力変換器の制御装置において、フライングキャパシタ、半導体素子を破損させることなく安全に停止させることが課題となる。

【課題を解決するための手段】

【0009】

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直流電源と、直流電源に接続された複数の半導体素子と、半導体素子に接続されたフライングキャパシタと、を備えたマルチレベル電力変換器の制御装置であって、装置停止時に、前記フライングキャパシタの充電状態に応じて、前記半導体素子のゲート信号をオフするタイミングを遅らせるホールド回路を備えたことを特徴とする。

【0010】

また、その一態様として、フライングキャパシタ電圧と電圧指令値とを比較する比較器を備え、装置停止時、かつ、前記フライングキャパシタ電圧が前記電圧指令値よりも大きい場合、前記フライングキャパシタを充電するスイッチングパターンとならないように前記ホールド回路を動作させ、装置停止時、かつ、前記フライングキャパシタ電圧が前記電圧指令値よりも小さい場合、前記フライングキャパシタを放電するスイッチングパターンとならないように前記ホールド回路を動作させることを特徴とする。

【0011】

また、その一態様として、前記マルチレベル電力変換器は、前記直流電源と、前記直流電源の正極と負極との間に順次直列接続された第１～第４半導体素子と、前記第１，第２半導体素子の接続点と前記第３，第４半導体素子の接続点との間に接続されたフライングキャパシタと、を備え、前記第２，第３半導体素子の接続点を出力端子とすることを特徴とする。

【0012】

また、その一態様として、前記比較器は、前記フライングキャパシタ電圧が前記電圧指令値よりも大きい場合に信号を出力する第１比較器と、前記フライングキャパシタ電圧が前記電圧指令値よりも小さい場合に信号を出力する第２比較器と、であり、前記ホールド回路は、装置停止時に出力される停止信号および前記第２比較器の信号が入力された時、前記第１半導体素子のゲート信号がオフする時間を遅らせる第１ホールド回路と、前記停止信号および前記第１比較器の信号が入力された時、前記第２半導体素子のゲート信号がオフする時間を遅らせる第２ホールド回路と、前記停止信号および前記第１比較器の信号が入力された時、前記第３半導体素子のゲート信号がオフとなる時間を遅らせる第３ホールド回路と、前記停止信号および前記第２比較器の信号が入力された時、前記第４半導体素子のゲート信号がオフとなる時間を遅らせる第４ホールド回路と、であることを特徴とする。

【発明の効果】

【0013】

本発明によれば、フライングキャパシタを有するマルチレベル電力変換器の制御装置において、フライングキャパシタ、半導体素子を破損させることなく安全に停止させることが可能となる。

【図面の簡単な説明】

【0014】

【図1】フライングキャパシタ型３レベル電力変換器の主回路構成例を示す回路図。

【図2】スイッチングパターン例を示す図。

【図3】実施形態における制御装置を示すブロック図。

【図4】実施形態の動作例を示す図（Ｖ１＞Ｖｒｅｆ）。

【図5】実施形態の動作例を示す図（Ｖ１＜Ｖｒｅｆ）。

【図6】過電圧が発生する例を示す図。

【発明を実施するための形態】

【0015】

以下、本願発明におけるマルチレベル電力変換器の制御装置の実施形態を図１～図５に基づいて詳述する。

【0016】

［実施形態］
使用する半導体素子の耐圧を高耐圧化せずに回路自体を高圧化するための手法として半導体素子を多数直列に接続したマルチレベル電力変換器が検討されている。このマルチレベル電力変換器の一種として図１に示すようなフライングキャパシタ型のマルチレベル電力変換器が検討されている。図１に３レベルのフライングキャパシタ型のマルチレベル電力変換器を示す。なお、本実施形態では、３レベルの電力変換器について説明するが、フライングキャパシタを有していれば、他の主回路構成でも良い。

【0017】

まず、図１に基づいて、３レベルのフライングキャパシタ型の電力変換器の構成を説明する。図１に示すように、マルチレベル電力変換器は、直流電源（コンデンサ）Ｃｄｃを有する。コンデンサＣｄｃの正極と負極との間には、第１～第４半導体素子Ｓ１～Ｓ４が順次直列接続される。第１，第２半導体素子Ｓ１，Ｓ２の接続点と第３，第４半導体素子Ｓ３，Ｓ４の接続点との間にはフライングキャパシタＣｆｃが接続される。

【0018】

なお、第２，第３半導体素子Ｓ２，Ｓ３の接続点を出力端子とする。また、コンデンサＣｄｃの電圧をＶｄｃ、フライングキャパシタＣｆｃの電圧をＶ１、第２，第３半導体素子Ｓ２，Ｓ３の接続点の電流をｉ１とする。

【0019】

３レベルの場合、一個のフライングキャパシタＣｆｃと４つのＩＧＢＴなどの第１～第４半導体素子Ｓ１～Ｓ４より１アームが構成される。図１の構成ではコンデンサＣｄｃの電圧をＶｄｃ，フライングキャパシタ電圧Ｖ１をＶｄｃ／２に制御することで動作することに特徴がある。

【0020】

図２のように４種類のスイッチングパターンを使用することで３レベルの電圧を出力することができる。すなわち、（ａ）の場合はＶｄｃ、（ｂ）の場合は０、（ｃ），（ｄ）の場合はＶｄｃ／２の３レベルの電圧を出力することができる。また、Ｖｄｃ／２の電圧出力時に、電流ｉ１の方向に応じてスイッチングパターンを（ｃ），（ｄ）から選択することでフライングキャパシタＣｆｃの充電及び放電を選択できるので、フライングキャパシタ電圧Ｖ１を制御することが可能となる。

【0021】

本実施形態は停止時にフライングキャパシタＣｆｃの過充電による破損及び第１～第４半導体素子（ＩＧＢＴ）Ｓ１～Ｓ４の過電圧による破損を抑制することができる停止方法を説明する。本実施形態では、停止時にフライングキャパシタＣｆｃの充電状態を加味して第１～第４半導体素子Ｓ１～Ｓ４の遮断するタイミングをずらすことにより、フライングキャパシタＣｆｃの過充電を防ぐ同時に、第１～第４半導体素子Ｓ１～Ｓ４に過電圧が印加されることを防止する手法を説明する。

【0022】

本実施形態における制御回路の構成例を図３に示す。図３に示すように、本実施形態の制御回路は、第１～第４ホールド回路１～４と、第１，第２比較器５，６と、を備える。第１比較器５は、フライングキャパシタ電圧Ｖ１と電圧指令値Ｖｒｅｆとを比較し、フライングキャパシタ電圧Ｖ１の方が大きい場合、信号を出力する。第２比較器６は、フライングキャパシタ電圧Ｖ１と電圧指令値Ｖｒｅｆとを比較し、フライングキャパシタ電圧Ｖ１の方が小さい場合、信号を出力する。

【0023】

第１ホールド回路１は、第１半導体素子Ｓ１のゲート信号と装置停止時に出力される停止信号と第２比較器６の出力とを入力し、停止信号が入力され、且つ、フライングキャパシタ電圧Ｖ１が電圧指令値Ｖｒｅｆよりも小さい場合に動作し、第１半導体素子Ｓ１のゲート信号がオフするまでの時間を遅らせる。

【0024】

第２ホールド回路２は、第２半導体素子Ｓ２のゲート信号と停止信号と第１比較器５の出力とを入力し、停止信号が入力され、且つ、フライングキャパシタ電圧Ｖ１が電圧指令値Ｖｒｅｆよりも大きい場合に動作し、第２半導体素子Ｓ２のゲート信号がオフするまでの時間を遅らせる。

【0025】

第３ホールド回路３は、第３半導体素子Ｓ３のゲート信号と停止信号と第１比較器５の出力とを入力し、停止信号が入力され、且つ、フライングキャパシタ電圧Ｖ１が電圧指令値Ｖｒｅｆよりも大きい場合に動作し、第３半導体素子Ｓ３のゲート信号がオフするまでの時間を遅らせる。

【0026】

第４ホールド回路４は、第４半導体素子Ｓ４のゲート信号と停止信号と第２比較器６の出力とを入力し、停止信号が入力され、且つ、フライングキャパシタ電圧Ｖ１が電圧指令値Ｖｒｅｆよりも小さい場合に動作し、第４半導体素子Ｓ４のゲート信号がオフするまでの時間を遅らせる。

【0027】

図３の制御回路は第１～第４半導体素子Ｓ１～Ｓ４のゲートの状態をフライングキャパシタの充電状態に応じて任意の期間、維持する第１～第４ホールド回路１～４を設けた点に特徴がある。第１～第４ホールド回路１～４は停止信号が入力された場合、および、フライングキャパシタＣｆｃの電圧状態が判定条件を満たしたときにのみ動作する。

【0028】

図４に本実施形態の制御回路を適用した場合の動作例（Ｖ１＞Ｖｒｅｆ）を示す。図４の四角で囲った半導体素子は導通している状態を表し、破線の矢印は電流ｉ１が正の場合、実線の矢印は電流ｉ１が負の場合を表している。本実施形態の場合、フライングキャパシタＣｆｃに流れる電流ｉ１が放電方向にしか流れず過充電することなく運転ができる。すなわち、Ｖ１＞Ｖｒｅｆの場合は、第２，第３ホールド回路２，３を動作させることにより、フライングキャパシタＣｆｃを充電するスイッチングパターンにならない。

【0029】

図５に本実施形態の制御回路を適用した場合の動作例（Ｖ１＜Ｖｒｅｆ）を示す。図５の四角で囲った半導体素子は導通している状態を表し、破線の矢印は電流ｉ１が正の場合、実線の矢印は電流ｉ１が負の場合を表している。本実施形態の場合、フライングキャパシタＣｆｃに流れる電流が充電方向にしか流れず、過放電することなく運転ができる。すなわち、Ｖ１＜Ｖｒｅｆの場合は、第１，第４ホールド回路１，４を動作させることにより、フライングキャパシタＣｆｃを放電させるスイッチングパターンにならない。

【0030】

したがって、本実施形態を適用することで、フライングキャパシタＣｆｃの充電状況に応じて停止後も適切にフライングキャパシタＣｆｃの充電及び放電が選択できるため過充電及び過放電を引き起こすことなく安全な停止方法を提供できる。

【0031】

以上示したように、本実施形態によれば、フライングキャパシタを有するマルチレベル電力変換器においてフライングキャパシタ、半導体素子を破損させることなく安全に停止できる。

【0032】

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

【符号の説明】

【0033】

Ｓ１～Ｓ４：第１～第４半導体素子
Ｃｄｃ：直流電源（コンデンサ）
Ｃｆｃ：フライングキャパシタ
１～４：第１～第４ホールド回路
５，６：第１，第２比較器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】