特許 7306906 アレイ基板及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-07-03

(45)【発行日】2023-07-11

(54)【発明の名称】アレイ基板及び表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20230704BHJP

   G09G 3/34 20060101ALI20230704BHJP

   G09G 3/20 20060101ALI20230704BHJP

   G02F 1/167 20190101ALI20230704BHJP

   G02F 1/16766 20190101ALI20230704BHJP

【ＦＩ】

G09F9/30 338

G09G3/34 C

G09G3/20 624B

G02F1/167

G02F1/16766

【請求項の数】 9

(21)【出願番号】P 2019134057

(22)【出願日】2019-07-19

(65)【公開番号】P2021018332

(43)【公開日】2021-02-15

【審査請求日】2022-06-28

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】勝田 忠義

【審査官】道祖土 新吾

(56)【参考文献】

【文献】特開２０１０－２３９１０８（ＪＰ，Ａ）

【文献】特開２０１１－１２９９４３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／００２６０４４（ＵＳ，Ａ１）

【文献】特開２０１９－０８６５４４（ＪＰ，Ａ）

【文献】米国特許出願公開第２００３／０１１１６９１（ＵＳ，Ａ１）

【文献】特開２０１０－１６４９８３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ ９／３０－９／４６

Ｇ０９Ｇ ３／００－３／０８

３／１２－３／１６

３／１９－３／２６

３／３０－３／３４

３／３８

(57)【特許請求の範囲】

【請求項1】

第１方向に延設される第１走査線と、
前記第１方向に延設される第２走査線と、
前記第１走査線に接続され、前記第１方向と交差する第２方向に前記第１走査線から前記第２走査線へ向かって突出する２つの第１ゲート電極と、
前記第２走査線に接続され、前記第２走査線から前記第１走査線へ前記第２方向に向かって突出する２つの第２ゲート電極と、
前記第１走査線及び前記第２走査線と平面視で交差する信号線と、
前記第１方向に延設される第１直線部と、前記第１方向に延設される第２直線部と、前記第１直線部の一端と前記第２直線部の一端を接続する接続部とを有し、前記第１直線部の他端と、前記第２直線部の他端とが前記信号線に接続する半導体膜と、
前記半導体膜に接続する台座電極と、
前記信号線と前記台座電極を覆う平坦化膜と、
画素毎に配置された画素電極と、を備え、
平面視において、前記半導体膜は、前記第１走査線及び前記第２走査線の間に配置され、前記第１直線部が２つの前記第１ゲート電極に交差し、前記第２直線部が２つの前記第２ゲート電極に交差し、
平面視において、前記平坦化膜の第１コンタクトホールは、前記台座電極と前記画素電極とを接続し、かつ前記第１走査線と前記第２走査線の間に配置され、
前記台座電極は、前記第１ゲート電極及び前記第２ゲート電極と非重畳である、
アレイ基板。

【請求項2】

１つの前記第１ゲート電極と、１つの前記第２ゲート電極とは、間隔をあけて前記第２方向に並ぶ、請求項１に記載のアレイ基板。

【請求項3】

前記半導体膜と前記台座電極との間に層間絶縁膜を有し、
前記接続部と前記台座電極とを接続する、前記層間絶縁膜の第２コンタクトホールは、平面視において前記第１走査線と前記第２走査線の間に配置される、請求項２に記載のアレイ基板。

【請求項4】

さらに、前記第１直線部と前記信号線を接続する、前記層間絶縁膜の第３コンタクトホールと、前記第２直線部と前記信号線を接続する、前記層間絶縁膜の第４コンタクトホールとがある、請求項３に記載のアレイ基板。

【請求項5】

画素毎に配置された画素電極と、
前記画素電極と絶縁膜を介して積層された共通電極と、
前記共通電極と接続された補助配線とをさらに備え、
前記補助配線は、前記第２方向に延設され、
前記共通電極と前記補助配線を接続する第５コンタクトホールは、平面視において前記第１走査線と前記第２走査線の間に配置される、請求項１から４のいずれか１項に記載のアレイ基板。

【請求項6】

前記補助配線は、前記画素毎に設けられている、請求項５に記載のアレイ基板。

【請求項7】

前記補助配線は、前記第１方向に隣り合って並ぶ前記画素間に１つおきに設けられる、請求項５に記載のアレイ基板。

【請求項8】

ＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタに並列に接続するＰＭＯＳトランジスタと、を有し、
前記ＮＭＯＳトランジスタの前記第１ゲート電極は前記第１走査線に接続し、
前記ＰＭＯＳトランジスタの前記第２ゲート電極は前記第２走査線に接続している、請求項１から７のいずれか１項に記載のアレイ基板。

【請求項9】

請求項１から８のいずれか１項に記載のアレイ基板と、
対向基板と、
前記アレイ基板と前記対向基板との間にある表示層とを有し、
前記表示層は、電気泳動層である、表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、表示層を駆動するスイッチング素子が形成されたアレイ基板に関する。

【背景技術】

【0002】

近年、携帯電話及び電子ペーパー等のモバイル電子機器向け等の表示装置の需要が高くなっている。例えば、電子ペーパーで用いられる電気泳動型ディスプレイ（Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ：ＥＰＤ）では、画像の書き換え時の電位を保持するメモリ性を有している。ＥＰＤは、フレーム毎に１回書き換えを行えば、次のフレームにおいて書き換えが行われるまで書き換え時の電位が保持される。このため、ＥＰＤは、低消費電力駆動が可能である。例えば、ＥＰＤの画素トランジスタを、ＰチャネルトランジスタとＮチャネルトランジスタとを組み合わせたＣＭＯＳ（相補型ＭＯＳ）構成とすることで、低消費電力化を図る技術が開示されている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１１－２２１１２５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１の技術では、１つの画素当たりのトランジスタの数、走査線の数、及び信号線の数が多いので、１つの画素の面積を小さくしにくい。

【0005】

本開示は、上記に鑑みてなされたものであり、高精細化が可能なアレイ基板及び表示装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

一態様に係るアレイ基板は、第１方向に延設される第１走査線と、前記第１方向に延設される第２走査線と、前記第１走査線に接続され、前記第１方向と交差する第２方向に前記第１走査線から前記第２走査線へ向かって突出する２つの第１ゲート電極と、前記第２走査線に接続され、前記第２走査線から前記第１走査線へ前記第２方向に向かって突出する２つの第２ゲート電極と、前記第１走査線及び前記第２走査線と平面視で交差する信号線と、前記第１方向に延設される第１直線部と、前記第１方向に延設される第２直線部と、前記第１直線部の一端と前記第２直線部の一端を接続する接続部とを有し、前記第１直線部の他端と、前記第２直線部の他端とが前記信号線に接続する半導体膜と、を備え、平面視において、前記半導体膜は、前記第１走査線及び前記第２走査線の間に配置され、前記第１直線部が２つの前記第１ゲート電極に交差し、前記第２直線部が２つの前記第２ゲート電極に交差する。

【0007】

別の態様に係る表示装置は、アレイ基板と、対向基板と、前記アレイ基板と前記対向基板との間にある表示層とを有し、前記表示装置は、電気泳動層であり、前記アレイ基板は、第１方向に延設される第１走査線と、前記第１方向に延設される第２走査線と、前記第１走査線に接続され、前記第１方向と交差する第２方向に前記第１走査線から前記第２走査線へ向かって突出する２つの第１ゲート電極と、前記第２走査線に接続され、前記第２走査線から前記第１走査線へ前記第２方向に向かって突出する２つの第２ゲート電極と、前記第１走査線及び前記第２走査線と平面視で交差する信号線と、前記第１方向に延設される第１直線部と、前記第１方向に延設される第２直線部と、前記第１直線部の一端と前記第２直線部の一端を接続する接続部とを有し、前記第１直線部の他端と、前記第２直線部の他端とが前記信号線に接続する半導体膜と、を備え、平面視において、前記半導体膜は、前記第１走査線及び前記第２走査線の間に配置され、前記第１直線部が２つの前記第１ゲート電極に交差し、前記第２直線部が２つの前記第２ゲート電極に交差する。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態１に係る表示装置を示すブロック図である。

【図2】図２は、実施形態１に係るアレイ基板において、１画素を示す回路図である。

【図3】図３は、実施形態１に係るアレイ基板において、複数の画素の配置例を示す平面図である。

【図4】図４は、実施形態１に係るアレイ基板の１画素を示す平面図である。

【図5】図５は、実施形態１に係るアレイ基板の１画素において、走査線を示す平面図である。

【図6】図６は、実施形態１に係るアレイ基板の１画素において、半導体膜を示す平面図である。

【図7】図７は、図４に示すＶＩＩ－ＶＩＩ’線の断面図である。

【図8】図８は、図４に示すＶＩＩＩ－ＶＩＩＩ’線の断面図である。

【図9】図９は、図４に示すＩＸ－ＩＸ’線の断面図である。

【図10】図１０は、実施形態１に係る表示装置を示す断面図である。

【図11】図１１は、実施形態２に係るアレイ基板において、複数の画素の配置例を示す平面図である。

【図12】図１２は、実施形態２に係るアレイ基板において、１画素を示す回路図である。

【図13】図１３は、図１２に示すＸＩＩＩ－ＸＩＩＩ’線の断面図である。

【図14】図１４は、実施形態３に係るアレイ基板において、複数の画素の配置例を示す平面図である。

【発明を実施するための形態】

【0009】

本開示を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0010】

（実施形態１）
図１は、実施形態１に係る表示装置を示すブロック図である。図２は、実施形態１に係るアレイ基板において、１画素を示す回路図である。実施形態１に係る表示装置２００は、例えば、図示しない電子機器に搭載される。表示装置２００は、電子機器の電源回路から電源電圧が印加され、電子機器のホストプロセッサである制御回路から出力される信号に基づいて画像表示を行う。表示装置２００は、例えば電気泳動層１６０（後述の図１０参照）を有する電気泳動型ディスプレイ（ＥＰＤ）である。図１に示すように、表示装置２００は、アレイ基板１００と、アレイ基板１００に接続するゲート駆動回路１１０と、アレイ基板１００に接続するソース駆動回路１２０と、を備える。

【0011】

図１に示すように、アレイ基板１００は、複数の画素ＰＸと、複数の第１走査線ＧＣＬ－Ｎ（ｎ）、ＧＣＬ－Ｎ（ｎ＋１）、ＧＣＬ－Ｎ（ｎ＋２）…と、複数の第２走査線ＧＣＬ－Ｐ（ｎ）、ＧＣＬ－Ｐ（ｎ＋１）、ＧＣＬ－Ｐ（ｎ＋２）…と、複数の信号線ＳＧＬ（ｍ）、ＳＧＬ（ｍ＋１）、ＳＧＬ（ｍ＋２）…と、を備える。ｎ、ｍは、それぞれ１以上の整数である。以下の説明では、複数の第１走査線ＧＣＬ－Ｎ（ｎ）、ＧＣＬ－Ｎ（ｎ＋１）、ＧＣＬ－Ｎ（ｎ＋２）…を互いに区別して説明する必要がないときは、それぞれを第１走査線ＧＣＬ－Ｎという。同様に、複数の第２走査線ＧＣＬ－Ｐ（ｎ）、ＧＣＬ－Ｐ（ｎ＋１）、ＧＣＬ－Ｐ（ｎ＋２）…を互いに区別して説明する必要がないときは、それぞれを第２走査線ＧＣＬ－Ｐという。複数の信号線ＳＧＬ（ｍ）、ＳＧＬ（ｍ＋１）、ＳＧＬ（ｍ＋２）…を互いに区別して説明する必要がないときは、それぞれを信号線ＳＧＬという。

【0012】

また、図１において、第１方向がＸ方向で示されており、第１方向と交差する第２方向がＹ方向で示されている。複数の画素ＰＸは、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。複数の第１走査線ＧＣＬ－Ｎは、Ｘ方向に延設されており、Ｙ方向に並んでいる。複数の第２走査線ＧＣＬ－Ｐも、Ｘ方向に延設されており、Ｙ方向に並んでいる。Ｙ方向において、第１走査線ＧＣＬ－Ｎと第２走査線ＧＣＬ－Ｐは交互に並んでいる。例えば、Ｙ方向において、第１走査線ＧＣＬ－Ｎ及び第２走査線ＧＣＬ－Ｐは、第１走査線ＧＣＬ－Ｎ（ｎ）、第２走査線ＧＣＬ－Ｐ（ｎ）、第１走査線ＧＣＬ－Ｎ（ｎ＋１）、第２走査線ＧＣＬ－Ｐ（ｎ＋１）…の順で並んでいる。複数の信号線ＳＧＬは、Ｙ方向に延設されており、Ｘ方向に並んでいる。これにより、複数の信号線ＳＧＬは、第１走査線ＧＣＬ－Ｎ及び第２走査線ＧＣＬ－Ｐと、平面視でそれぞれ交差している。なお、本実施例において、信号線ＳＧＬ及び走査線ＧＣＬは、直交している。平面視とは、アレイ基板１００の基材１の一方の面１ａ（図７参照）の法線方向から見ることを意味する。

【0013】

複数の第１走査線ＧＣＬ－Ｎ及び複数の第２走査線ＧＣＬ－Ｐは、ゲート駆動回路１１０にそれぞれ接続している。複数の信号線ＳＧＬは、ソース駆動回路１２０にそれぞれ接続している。

【0014】

ゲート駆動回路１１０は、上述の制御回路から出力される信号に基づいて、第１ゲート駆動信号と、第２ゲート駆動信号とを生成する。ゲート駆動回路１１０は、第１ゲート駆動信号を第１走査線ＧＣＬ－Ｎに供給し、第２ゲート駆動信号を第２走査線ＧＣＬ－Ｐに供給する。ソース駆動回路１２０は、上述の制御回路から出力される信号に基づいて、ソース駆動信号を生成する。ソース駆動回路１２０は、ソース駆動信号を信号線ＳＧＬに供給する。

【0015】

ゲート駆動回路１１０及びソース駆動回路１２０はアレイ基板１００に設けられていてもよいし、対向基板１３０（後述の図１０参照）に設けられていてもよい。例えば、ゲート駆動回路１１０及びソース駆動回路１２０は、アレイ基板１００の基材１の上に配置されてもよい。また、ゲート駆動回路１１０及びソース駆動回路１２０は、アレイ基板１００又はアレイ基板１００に接続する他の回路基板（例えば、フレキシブル基板）に実装されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に搭載されていてもよい。

【0016】

図２に示すように、アレイ基板１００の各画素ＰＸは、画素トランジスタＴＲを備える。例えば、画素トランジスタＴＲはＣＭＯＳ（相補型ＭＯＳ）構成であり、ＮＭＯＳトランジスタＮＴＲと、ＰＭＯＳトランジスタＰＴＲとを有する。例えば、ＮＭＯＳトランジスタＮＴＲと、ＰＭＯＳトランジスタＰＴＲは、それぞれボトムゲート型である。

【0017】

ＮＭＯＳトランジスタＮＴＲと、ＰＭＯＳトランジスタＰＴＲは並列に接続されている。ＮＭＯＳトランジスタＮＴＲのソースとＰＭＯＳトランジスタＰＴＲのソースとが、信号線ＳＧＬに接続されている。また、ＮＭＯＳトランジスタＮＴＲのドレインとＰＭＯＳトランジスタＰＴＲのドレインとが接続されている。

【0018】

ＮＭＯＳトランジスタＮＴＲは、第１ＮＭＯＳトランジスタｎｔｒ１と、第２ＮＭＯＳトランジスタｎｔｒ２と、を有する。第１ＮＭＯＳトランジスタｎｔｒ１と第２ＮＭＯＳトランジスタｎｔｒ２は直列に接続されている。また、ＰＭＯＳトランジスタＰＴＲは、第１ＰＭＯＳトランジスタｐｔｒ１と、第２ＰＭＯＳトランジスタｐｔｒ２と、を有する。第１ＰＭＯＳトランジスタｐｔｒ１と第２ＰＭＯＳトランジスタｐｔｒ２は直列に接続されている。

【0019】

ＮＭＯＳトランジスタＮＴＲのゲートは、第１ＮＭＯＳトランジスタｎｔｒ１の第１ゲート電極ＧＣＬ－Ｎａ及び第２ＮＭＯＳトランジスタｎｔｒ２の第１ゲート電極ＧＣＬ－Ｎｂを有する。ＮＭＯＳトランジスタＮＴＲのゲートは、第１走査線ＧＣＬ－Ｎに接続している。ＮＭＯＳトランジスタＮＴＲのソースは、信号線ＳＧＬに接続している。ＮＭＯＳトランジスタＮＴＲのドレインは、画素電極５１に接続している。ＮＭＯＳトランジスタＮＴＲのソースには、信号線ＳＧＬからソース駆動信号（映像信号）が供給される。ＮＭＯＳトランジスタＮＴＲのゲートには、第１走査線ＧＣＬ－Ｎから第１ゲート駆動信号が供給される。ＮＭＯＳトランジスタＮＴＲに供給される第１ゲート駆動信号の電圧が所定の値以上になると、ＮＭＯＳトランジスタＮＴＲがオンする。これにより、信号線ＳＧＬからＮＭＯＳトランジスタＮＴＲを介して、画素電極５１にソース駆動信号（映像信号）が供給される。

【0020】

ＰＭＯＳトランジスタＰＴＲのゲートは、第１ＰＭＯＳトランジスタｐｔｒ１の第２ゲート電極ＧＣＬ－Ｐａ及び第２ＰＭＯＳトランジスタｐｔｒ２の第２ゲート電極ＧＣＬ－Ｐｂを有する。ＰＭＯＳトランジスタＰＴＲのゲートは、第２走査線ＧＣＬ－Ｐに接続している。ＰＭＯＳトランジスタＰＴＲのソースは、信号線ＳＧＬに接続している。ＰＭＯＳトランジスタＰＴＲのドレインは、画素電極５１に接続している。ＰＭＯＳトランジスタＰＴＲのソースには、信号線ＳＧＬからソース駆動信号（映像信号）が供給される。ＰＭＯＳトランジスタＰＴＲのゲートには、第２走査線ＧＣＬ－Ｐから第２ゲート駆動信号が供給される。ＰＭＯＳトランジスタＰＴＲに供給される第２ゲート駆動信号の電圧が所定の値以下になると、ＰＭＯＳトランジスタＰＴＲがオンする。これにより、信号線ＳＧＬからＰＭＯＳトランジスタＰＴＲを介して、画素電極５１にソース駆動信号（映像信号）が供給される。

【0021】

また、アレイ基板１００の各画素ＰＸは、第１保持容量Ｃ１と、第２保持容量Ｃ２とを有する。第１保持容量Ｃ１は、画素電極５１と共通電極４１との間に形成される。第２保持容量Ｃ２は、対向基板１３０の対向電極１３３と、画素電極５１との間に形成される。画素電極５１には、信号線ＳＧＬから画素トランジスタＴＲを介して、ソース駆動信号（映像信号）が供給される。また、共通電極４１と対向電極１３３には、共通電位ＶＣＯＭが供給される。画素電極５１に供給されたソース駆動信号（映像信号）の電位は、第１保持容量Ｃ１と、第２保持容量Ｃ２とによって保持される。

【0022】

次に、アレイ基板の構造について説明する。図３は、実施形態１に係るアレイ基板において、複数の画素の配置例を示す平面図である。図４は、実施形態１に係るアレイ基板の１画素を示す平面図である。図５は、実施形態１に係るアレイ基板の１画素において、走査線を示す平面図である。図６は、実施形態１に係るアレイ基板の１画素において、半導体膜を示す平面図である。図７は、図４に示すＶＩＩ－ＶＩＩ’線の断面図である。図８は、図４に示すＶＩＩＩ－ＶＩＩＩ’線の断面図である。図９は、図４に示すＩＸ－ＩＸ’線の断面図である。

【0023】

図３、図４及び図７に示すように、アレイ基板１００は、基材１と、基材１の一方の面１ａ上に設けられた走査線ＧＣＬと、基材１の一方の面１ａ上に設けられた絶縁膜１３とを有する。基材１は、絶縁性を有するガラスや可撓性の樹脂基板である。

【0024】

走査線ＧＣＬは、第１走査線ＧＣＬ－Ｎと、第１走査線ＧＣＬ－ＮとＹ方向で隣り合う第２走査線ＧＣＬ－Ｐと、を有する。第１走査線ＧＣＬ－Ｎ及び第２走査線ＧＣＬ－Ｐは、モリブデンを含む材料で形成されている。

【0025】

絶縁膜１３は、第１走査線ＧＣＬ－Ｎ及び第２走査線ＧＣＬ－Ｐを覆っている。絶縁膜１３は、シリコン酸化膜やシリコン窒化膜などの無機絶縁膜である。例えば、絶縁膜１３は、基材１側からシリコン酸化膜、シリコン窒化膜がこの順で積層された積層構造の膜であってもよい。

【0026】

図５に示すように、第１走査線ＧＣＬ－Ｎには、第１ゲート電極ＧＣＬ－Ｎａと、第１ゲート電極ＧＣＬ－Ｎｂと、が接続されている。第１ゲート電極ＧＣＬ－Ｎａは、第１走査線ＧＣＬ－ＮからＹ方向に突き出ている。第１ゲート電極ＧＣＬ－Ｎａの一端は、第１走査線ＧＣＬ－Ｎに接続しているが、他端はどことも接続していない。第１ゲート電極ＧＣＬ－Ｎｂは、第１走査線ＧＣＬ－ＮからＹ方向に突き出ている。第１ゲート電極ＧＣＬ－Ｎｂの一端は、第１走査線ＧＣＬ－Ｎに接続しているが、他端はどことも接続していない。

【0027】

図５に示すように、第２走査線ＧＣＬ－Ｐには、第２ゲート電極ＧＣＬ－Ｐａと、第２ゲート電極ＧＣＬ－Ｐｂと、が接続されている。第２ゲート電極ＧＣＬ－Ｐａは、第２走査線ＧＣＬ－ＰからＹ方向に突き出ている。第２ゲート電極ＧＣＬ－Ｐａの一端は、第２走査線ＧＣＬ－Ｐに接続しているが、他端はどことも接続していない。第２ゲート電極ＧＣＬ－Ｐｂは、第２走査線ＧＣＬ－ＰからＹ方向に突き出ている。第２ゲート電極ＧＣＬ－Ｐｂの一端は、第２走査線ＧＣＬ－Ｐに接続しているが、他端はどことも接続していない。

【0028】

また、図７、図８及び図９に示すように、アレイ基板１００は、絶縁膜１３上に設けられた半導体膜２１と、絶縁膜１３上に設けられた層間絶縁膜２３とを有する。半導体膜２１は、ポリシリコン膜である。また、半導体膜２１はポリシリコン膜に限らずアモルファス膜や酸化物半導体膜であってもよい。

【0029】

図６に示すように、半導体膜２１は、第１走査線ＧＣＬ－Ｎ及び第２走査線ＧＣＬ－Ｐの間に配置されている。半導体膜２１の形状は、Ｕ字状である。そして、半導体膜２１は、Ｘ方向に延設される第１直線部２１ａと、Ｘ方向に延設される第２直線部２１ｂと、第１直線部２１ａの一端と第２直線部２１ｂの一端を接続する接続部２１ｃとを有する。半導体膜２１の第１直線部２１ａは、第１走査線ＧＣＬ－Ｎに沿って延設される。半導体膜２１の第２直線部２１ｂは、第２走査線ＧＣＬ－Ｐに沿って延設される。

【0030】

図４に示すように、半導体膜２１の第１直線部２１ａは、第１ゲート電極ＧＣＬ－Ｎａ及び第１ゲート電極ＧＣＬ－Ｎｂとそれぞれ平面視で交差している。半導体膜２１の第２直線部２１ｂは、第２ゲート電極ＧＣＬ－Ｐａ及び第２ゲート電極ＧＣＬ－Ｐｂとそれぞれ平面視で交差している。

【0031】

図６に示すように、第１ＮＭＯＳトランジスタｎｔｒ１において、第１ゲート電極ＧＣＬ－Ｎａと第１直線部２１ａとが平面視で交差する領域に形成される。また、第２ＮＭＯＳトランジスタｎｔｒ２において、第１ゲート電極ＧＣＬ－Ｎｂと第１直線部２１ａとが平面視で交差する領域に形成される。

【0032】

同様に、第１ＰＭＯＳトランジスタｐｔｒ１において、第２ゲート電極ＧＣＬ－Ｐａと第２直線部２１ｂとが平面視で交差する領域に形成される。また、第２ＰＭＯＳトランジスタｐｔｒ２において、第２ゲート電極ＧＣＬ－Ｐｂと第２直線部２１ｂとが平面視で交差する領域に形成される。

【0033】

層間絶縁膜２３は、半導体膜２１を覆っている。層間絶縁膜２３は、シリコン酸化膜又はシリコン窒化膜などの無機絶縁膜である。例えば、層間絶縁膜２３は、基材１側からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層されていてもよい。層間絶縁膜２３には、第２コンタクトホールＨ２、第３コンタクトホールＨ３、第４コンタクトホールＨ４が設けられている。第２コンタクトホールＨ２、第３コンタクトホールＨ３、第４コンタクトホールＨ４は、半導体膜２１を底面とする貫通穴である。

【0034】

図４及び図９に示すように、半導体膜２１の第１直線部２１ａは、第３コンタクトホールＨ３を介して信号線ＳＧＬに接続している。図４及び図７に示すように、半導体膜２１の第２直線部２１ｂは、第４コンタクトホールＨ４を介して信号線ＳＧＬに接続している。

【0035】

また、図７、図８及び図９に示すように、信号線ＳＧＬと、台座電極３１とは、層間絶縁膜２３上にそれぞれ設けられている。つまり、信号線ＳＧＬと、台座電極３１とは、同一の層に設けられている。

【0036】

信号線ＳＧＬと、台座電極３１とは、チタン又はアルミニウムなどの金属材料を含む。例えば、信号線ＳＧＬと、台座電極３１と、は、基材１側からチタン、アルミニウム、チタンがこの順で積層された積層されていてもよい。

【0037】

信号線ＳＧＬの金属材料が第３コンタクトホールＨ３及び第４コンタクトホールＨ４に埋め込まれている２つの部位とその周辺部が、画素トランジスタＴＲのソースである。また、台座電極３１は、信号線ＳＧＬから離れた位置に配置されている。台座電極３１の金属材料が第２コンタクトホールＨ２を埋め込まれている。信号線ＳＧＬと、台座電極３１とは、例えば、同一組成の導電性を有する金属で形成されている。台座電極３１はドレイン電極ということもできる。

【0038】

図４に示すように、台座電極３１の平面視による形状は、Ｙ方向に延びる直線状である。台座電極３１のＸ方向の中心部に、第２コンタクトホールＨ２がある。

【0039】

また、図７、図８及び図９に示すように、アレイ基板１００は、層間絶縁膜２３上に設けられた絶縁性の平坦化膜３３を有する。平坦化膜３３は、例えば、アクリル樹脂などの有機絶縁膜で形成されている。図７に示すように、平坦化膜３３には、スルーホールＨ１１が設けられている。スルーホールＨ１１の底面は、台座電極３１である。

【0040】

また、図７に示すように、アレイ基板１００は、平坦化膜３３上に設けられた共通電極４１と、共通電極４１上に設けられた絶縁膜４５と、を有する。共通電極４１は、透光性の導電膜であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）である。絶縁膜４５は、例えば、アルミニウム酸化膜、シリコン酸化膜_、シリコン窒化膜などの無機絶縁膜である。

【0041】

絶縁膜４５は、共通電極４１を覆っている。絶縁膜４５は、第１保持容量Ｃ１（図２参照）の誘電体である。図７に示すように、共通電極４１は、スルーホールＨ１１と重なる位置がくり抜かれている。スルーホールＨ１１の傾斜部分は、絶縁膜４５で覆われて、スルーホールＨ１２となっている。スルーホールＨ１２の底面は、台座電極３１である。

【0042】

また、図８及び図７に示すように、アレイ基板１００は、絶縁膜４５上に設けられた画素電極５１を有する。画素電極５１は、透明性の導電材料、例えば、ＩＴＯで形成されている。画素電極５１は、絶縁膜４５を介して共通電極４１を覆っている。図４に示すように、スルーホールＨ１２がスルーホールＨ１１に囲われた位置に設けられている。また、画素電極５１の導電材料は、スルーホールＨ１２を埋め込み、第１コンタクトホールＨ１を形成している。これにより、画素電極５１は、第１コンタクトホールＨ１を介して、台座電極３１と接続している。

【0043】

図４に示すように、画素電極５１の平面視による形状は、例えば矩形である。図３に示す、アレイ基板１００において、図４に示す画素電極５１は、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。

【0044】

なお、本実施形態では、１つの画素電極５１と平面視で重なる領域が、１つの画素ＰＸとなっている。平面視で隣り合う画素電極５１間にはスペースがある。このスペースを通り、且つ、隣り合う画素電極５１から等距離にある中心線（図４では、１点鎖線で表記）が、各画素ＰＸを画定している。この中心線は仮想線であり、実際に目視される線ではない。

【0045】

なお、上記材料はあくまで一例である。本実施形態では、上記以外の材料でアレイ基板１００の各部が構成されていてもよい。例えば、第１走査線ＧＣＬ－Ｎ及び第２走査線ＧＣＬ－Ｐは、アルミニウム、銅、銀、モリブデン又はこれらの合金膜で構成されていてもよい。信号線ＳＧＬと、台座電極３１と、は、チタンとアルミニウムとの合金である、チタンアルミニウムで構成されていてもよい。

【0046】

次に、実施形態１に係る表示装置２００の構造について説明する。図１０は、実施形態１に係る表示装置２００を示す断面図である。図１０に示すように、実施形態１に係る表示装置２００は、上述のアレイ基板１００と、アレイ基板１００と対向して配置された対向基板１３０と、アレイ基板１００と対向基板１３０との間に配置された電気泳動層１６０と、シール部１５２と、を備える。

【0047】

対向基板１３０は、基材１３１と、対向電極１３３とを有する。基材１３１は、透光性のガラス基板、透光性の樹脂基板又は透光性の樹脂フィルムである。対向電極１３３は、基材１３１において、アレイ基板１００と対向する面側に設けられている。対向電極１３３は、透光性の導電膜であるＩＴＯで形成されている。対向電極１３３と画素電極５１は、電気泳動層１６０を挟んでいる。

【0048】

シール部１５２は、アレイ基板１００と対向基板１３０との間に設けられている。アレイ基板１００、対向基板１３０及びシール部１５２により囲まれた内部の空間に電気泳動層１６０が封止されている。シール部１５２には接続部材１５３が設けられている。対向電極１３３は、接続部材１５３を介して、アレイ基板１００の共通電極４１と接続される。これにより、対向電極１３３に共通電位ＶＣＯＭが供給される。

【0049】

電気泳動層１６０は、複数のマイクロカプセル１６３を含む。マイクロカプセル１６３の内部には、複数の黒色微粒子１６１と、複数の白色微粒子１６２と、分散液１６５とが封入されている。複数の黒色微粒子１６１及び複数の白色微粒子１６２は、分散液１６５に分散されている。分散液１６５は、例えばシリコーンオイル等の、透光性の液体である。黒色微粒子１６１は、電気泳動粒子であり、例えば負に帯電したグラファイトが用いられる。白色微粒子１６２は、電気泳動粒子であり、例えば正に帯電した酸化チタン（ＴｉＯ_２）が用いられる。

【0050】

画素電極５１と対向電極１３３との間に電界が形成されることにより、黒色微粒子１６１と白色微粒子１６２との分散状態が変化する。黒色微粒子１６１と白色微粒子１６２の分散状態に応じて、電気泳動層１６０を透過する光の透過状態が変化する。これにより、表示面に画像が表示される。例えば、対向電極１３３に共通電位ＶＣＯＭ（例えば、０Ｖ）が供給され、画素電極５１に負の電位が供給されると、負に帯電している黒色微粒子１６１は対向基板１３０側に移動し、正に帯電している白色微粒子１６２はアレイ基板１００側に移動する。これにより、対向基板１３０側からアレイ基板１００を見ると、画素電極５１と平面視で重なる領域（画素）は、黒表示となる。

【0051】

以上説明したように、実施形態１に係るアレイ基板１００には、第１走査線ＧＣＬ－Ｎと、第２走査線ＧＣＬ－Ｐと、第１走査線ＧＣＬ－Ｎ及び第２走査線ＧＣＬ－Ｐに平面視で交差する信号線ＳＧＬと、が設けられている。第１走査線ＧＣＬ－Ｎ及び第２走査線ＧＣＬ－Ｐは、Ｘ方向に延設される。第１ゲート電極ＧＣＬ－Ｎａ及び第１ゲート電極ＧＣＬ－Ｎｂは、第１走査線ＧＣＬ－Ｎに接続され、Ｘ方向と交差するＹ方向に第１走査線ＧＣＬ－Ｎから第２走査線ＧＣＬ－Ｐへ向かって突出する。第２ゲート電極ＧＣＬ－Ｐａ及び第２ゲート電極ＧＣＬ－Ｐｂは、第２走査線ＧＣＬ－Ｐに接続され、第２走査線ＧＣＬ－Ｐから第１走査線ＧＣＬ－ＮへＹ方向に向かって突出する。

【0052】

半導体膜２１は、Ｘ方向に延設される第１直線部２１ａと、Ｘ方向に延設される第２直線部２１ｂと、第１直線部２１ａの一端と第２直線部２１ｂの一端を接続する接続部２１ｃとを有する。つまり、半導体膜２１は、Ｕ字状である。半導体膜２１の第１直線部２１ａの他端と、半導体膜２１の第２直線部２１ｂの他端とが信号線ＳＧＬに接続する。平面視において、半導体膜２１は、第１走査線ＧＣＬ－Ｎ及び第２走査線ＧＣＬ－Ｐの間に配置される。そして、第１直線部２１ａが第１ゲート電極ＧＣＬ－Ｎａ及び第１ゲート電極ＧＣＬ－Ｎｂに交差し、第２直線部２１ｂが第２ゲート電極ＧＣＬ－Ｐａ及び第２ゲート電極ＧＣＬ－Ｐｂに交差する。これにより、第１走査線ＧＣＬ－Ｎ、第２走査線ＧＣＬ－Ｐ、及び信号線ＳＧＬに囲まれた面積を小さくしても、半導体膜を配置することができる。その結果、アレイ基板１００が高精細化できる。

【0053】

第１ゲート電極ＧＣＬ－Ｎａと、第２ゲート電極ＧＣＬ－Ｐａとは、間隔をあけてＹ方向に並ぶ。第１ゲート電極ＧＣＬ－Ｎｂと、第２ゲート電極ＧＣＬ－Ｐｂとは、間隔をあけてＹ方向に並ぶ。これによれば、半導体層の接続部２１ｃ及び台座電極３１(ドレイン電極)が、第１ゲート電極ＧＣＬ－Ｎａ、第１ゲート電極ＧＣＬ－Ｎｂ、第２ゲート電極ＧＣＬ－Ｐａ、第２ゲート電極ＧＣＬ－Ｐｂと平面視において重なる位置には配置されないため、第１ゲート電極ＧＣＬ－Ｎａ、第１ゲート電極ＧＣＬ－Ｎｂ、第２ゲート電極ＧＣＬ－Ｐａ、及び、第２ゲート電極ＧＣＬ－Ｐｂのそれぞれと、半導体膜２１と、の間の寄生容量を低減することができる。

【0054】

これによれば、アレイ基板１００は、画素トランジスタＴＲをＣＭＯＳ（相補型ＭＯＳ）構成とすることができる。画素トランジスタＴＲがＣＭＯＳ構成ではない場合と比べて、アレイ基板１００は、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれに印加される電圧振幅を小さくできる。アレイ基板１００は、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの耐圧を小さくすることができる。

【0055】

実施形態１に係るアレイ基板１００は、半導体膜２１に接続する台座電極３１と、信号線ＳＧＬと台座電極３１を覆う平坦化膜３３と、画素ＰＸ毎に配置された画素電極５１と、を備える。平面視において、台座電極３１と画素電極５１とを電気的に接続する第１コンタクトホールＨ１は、第１走査線ＧＣＬ－Ｎと第２走査線ＧＣＬ－Ｐとの間に配置される。これにより、第１コンタクトホールＨ１は、台座電極３１上に設けられるので、画素電極５１の成膜精度が向上する。

【0056】

また、実施形態１に係るアレイ基板１００は、半導体膜２１と台座電極３１との間に層間絶縁膜２３を有している。層間絶縁膜２３の接続部２１ｃと台座電極３１とを電気的に接続する第２コンタクトホールＨ２は、平面視において第１走査線ＧＣＬ－Ｎと第２走査線ＧＣＬ－Ｐとの間に配置される。台座電極３１は、平面視において第１走査線ＧＣＬ－Ｎと第２走査線ＧＣＬ－Ｐとの間の遮光をするとともに、半導体膜２１と画素電極５１との間を電気的に接続する。

【0057】

また、図４に示すように、第１コンタクトホールＨ１と第２コンタクトホールＨ２とは、異なる位置にあるので、第２コンタクトホールＨ２の形状が精度よくなる。その結果、画素電極５１の成膜精度が向上する。

【0058】

また、層間絶縁膜２３には、さらに直線部２１ａ１と信号線ＳＧＬを接続する第３コンタクトホールＨ３と、直線部２１ｂ１と信号線ＳＧＬを接続する第４コンタクトホールＨ４があけられている。

【0059】

アレイ基板１００は、絶縁性の基材１と、基材１の一方の面１ａ側に設けられる画素電極５１と、基材１と画素電極５１との間に設けられる画素トランジスタＴＲと、をさらに備える。画素トランジスタＴＲは、ＮＭＯＳトランジスタＮＴＲと、ＮＭＯＳトランジスタＮＴＲに並列に接続するＰＭＯＳトランジスタＰＴＲと、を有する。ＮＭＯＳトランジスタＮＴＲのゲートは第１走査線ＧＣＬ－Ｎに接続し、ＮＭＯＳトランジスタＮＴＲのソースは信号線ＳＧＬに接続し、ＮＭＯＳトランジスタＮＴＲのドレインは画素電極５１に接続する。ＰＭＯＳトランジスタＰＴＲのゲートは第２走査線ＧＣＬ－Ｐに接続し、ＰＭＯＳトランジスタＰＴＲのソースは信号線ＳＧＬに接続し、ＰＭＯＳトランジスタＰＴＲのドレインは画素電極５１に接続している。

【0060】

実施形態１に係る表示装置２００は、上述のアレイ基板１００と、アレイ基板１００と対向して配置される表示層と、を備える。表示層は、例えば電気泳動層１６０である。これにより、本実施形態は、表示装置２００として、表示性能を向上できるようにした電気泳動装置を提供することができる。

【0061】

また、実施形態１では、画素トランジスタＴＲが有するＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲがそれぞれボトムゲート型であることを説明した。しかしながら、本実施形態において、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲは、ボトムゲート型に限定されない。本実施形態において、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲは、トップゲート型でもよい。より具体的に、トップゲート型のＮＭＯＳトランジスタＮＴＲ又はＰＭＯＳトランジスタＰＴＲでは、基材１の上に半導体膜２１が配置され、半導体膜２１の上に絶縁膜１３が配置され、絶縁膜１３の上に走査線ＧＣＬが配置される。さらにその上に層間絶縁膜２３が配置され、層間絶縁膜２３の上に信号線ＳＧＬが配置される。この場合、絶縁膜１３及び層間絶縁膜２３にはスルーホールが形成され、第２コンタクトホールＨ２、第３コンタクトホールＨ３、及び、第４コンタクトホールは、それぞれ絶縁膜１３及び層間絶縁膜２３に形成されたスルーホールを介して、半導体膜２１と接続される。なお、基材１と半導体膜２１の間にアンダーコート層等を配置してもよい。

【0062】

また、実施形態１では、画素電極５１及び共通電極４１が透光性の導電膜で構成されることを説明した。しかしながら、本実施形態では、画素電極５１及び共通電極４１のうち、少なくとも一方が透光性の導電膜ではなく、アルミニウムや銀等の金属で構成されていてもよい。例えば、画素電極５１が金属で構成される場合は、画素電極５１が入射光を反射することができる。共通電極４１が金属で構成される場合は、共通電極４１が入射光を画素電極５１側に反射することができる。

【0063】

また、実施形態１では、アレイ基板１００と対向する表示層が電気泳動層１６０であることを説明した。しかしながら、本実施形態において、表示層は電気泳動層１６０に限定されるものではない。例えば、表示層は液晶層でもよい。これにより、表示性能を向上できるようにした液晶表示装置を提供することができる。

【0064】

本実施形態では、画素電極５１上に絶縁膜が設けられていてもよい。例えば、表示層が液晶層の場合、画素電極５１と液晶層との間に、絶縁膜として配向膜が設けられていてもよい。これにより、アレイ基板１００は、液晶層に含まれる液晶分子を一定方向に配列させることができる。

【0065】

（実施形態２）
図１１は、実施形態２に係るアレイ基板において、複数の画素の配置例を示す平面図である。図１２は、実施形態２に係るアレイ基板において、１画素を示す回路図である。図１３は、図１２に示すＸＩＩＩ－ＸＩＩＩ’線の断面図である。実施形態２では、実施形態１と同じ構成について同じ符号を付して、説明を省略する。

【0066】

図１１に示すように、実施形態２に係るアレイ基板１００には、Ｙ方向に延設された補助配線ＭＬがある。実施形態２において、画素ＰＸには１つの補助配線ＭＬが配置されている。

【0067】

図１２に示すように、補助配線ＭＬは、信号線ＳＧＬ、台座電極３１、半導体膜２１に重ならない位置に配置されている。平面視で、第１走査線ＧＣＬ－Ｎ及び第２走査線ＧＣＬ－Ｐとは重なるものの、絶縁膜１３で絶縁されている。

【0068】

図１３に示すように、補助配線ＭＬは、信号線ＳＧＬ及び台座電極３１とともに、層間絶縁膜２３上に設けられている。つまり、補助配線ＭＬ、信号線ＳＧＬ及び台座電極３１は、同一の層に設けられている。補助配線ＭＬは、信号線ＳＧＬ及び台座電極３１と同じ材料で形成されている。

【0069】

図１３に示すように、平坦化膜３３には、第５コンタクトホールＨ５が設けられている。第５コンタクトホールＨ５の底面は、補助配線ＭＬである。図１２に示すように、第５コンタクトホールＨ５と重なる補助配線ＭＬは、他の部分と比べ幅を広くした幅広部を設けている。これにより、第５コンタクトホールＨ５の形状が安定する。

【0070】

また補助配線ＭＬの部分は、遮光され、光電変換が抑制される。このため、アレイ基板１００は、画素トランジスタＴＲが誤作動する可能性を低減することができ、信頼性を向上させることができる。

【0071】

また、コンタクトホールはＨ５、共通電極４１と補助配線ＭＬを電気的に接続し、平面視において、第１走査線ＧＣＬ－Ｎと第２走査線ＧＣＬ－Ｐとの間に配置される。これによれば、アレイ基板１００が高精細化しても、共通電極４１の電気抵抗を下げることができる。

【0072】

（実施形態３）
図１４は、実施形態３に係るアレイ基板において、複数の画素の配置例を示す平面図である。実施形態３では、実施形態１及び実施形態２と同じ構成について同じ符号を付して、説明を省略する。

【0073】

図１４には、Ｘ方向に並ぶ４つの画素ＰＸが示されている。図１４に示す補助配線ＭＬは、Ｘ方向に隣り合って並ぶ画素ＰＸの間に１つおきに設けられている。これにより、半導体膜２１の形状は、補助配線ＭＬに対し、線対称となる。

【0074】

Ｘ方向に隣り合って並ぶ画素ＰＸの間には、補助配線ＭＬがない場合、２つの信号線ＳＧＬがＸ方向に近接して並ぶ。言い替えると、２つの信号線ＳＧＬは、Ｘ方向に隣り合って並ぶ画素ＰＸの間に１つおきに設けられている。

【0075】

これにより、補助配線ＭＬの幅が信号線ＳＧＬよりも大きくても、補助配線ＭＬが目立ちにくくなる。また、補助配線ＭＬは、Ｘ方向に隣り合って並ぶ画素ＰＸの間に１つおきに設けられているため、画素ＰＸ毎に補助配線ＭＬを配置する場合と比較して、より画素ＰＸに占める回路規模を小さくすることができる。そして、補助配線ＭＬの数が減るので、画素ＰＸのＸ方向の大きさを小さくすることにより、高精細な表示が可能になる。

【0076】

以上、本開示の好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本開示の技術的範囲に属する。

【符号の説明】

【0077】

１ 基材
１３ 絶縁膜
２１ 半導体膜
２３ 層間絶縁膜
３１ｄ ドレイン
３１ｓ ソース
３３ 平坦化膜
４１ 共通電極
４５ 絶縁膜
５１ 画素電極
１００ アレイ基板
１１０ ゲート駆動回路
１２０ ソース駆動回路
１３０ 対向基板
１３１ 基材
１３３ 対向電極
１６０ 電気泳動層
２００ 表示装置
Ｃ１ 第１保持容量
Ｃ２ 第２保持容量
ＧＣＬ 走査線
ＮＴＲ ＮＭＯＳトランジスタ
ｎｔｒ１ 第１ＮＭＯＳトランジスタ
ｎｔｒ２ 第２ＮＭＯＳトランジスタ
ＰＴＲ ＰＭＯＳトランジスタ
ｐｔｒ１ 第１ＰＭＯＳトランジスタ
ｐｔｒ２ 第２ＰＭＯＳトランジスタ
ＰＸ 画素
ＴＲ 画素トランジスタ
ＶＣＯＭ 共通電位

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】