(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-07-03
(45)【発行日】2023-07-11
(54)【発明の名称】アレイ基板及び表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20230704BHJP
G09G 3/34 20060101ALI20230704BHJP
G09G 3/20 20060101ALI20230704BHJP
G02F 1/167 20190101ALI20230704BHJP
G02F 1/16766 20190101ALI20230704BHJP
【FI】
G09F9/30 338
G09G3/34 C
G09G3/20 624B
G02F1/167
G02F1/16766
(21)【出願番号】P 2019134057
(22)【出願日】2019-07-19
【審査請求日】2022-06-28
(73)【特許権者】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】勝田 忠義
【審査官】道祖土 新吾
(56)【参考文献】
【文献】特開2010-239108(JP,A)
【文献】特開2011-129943(JP,A)
【文献】米国特許出願公開第2016/0026044(US,A1)
【文献】特開2019-086544(JP,A)
【文献】米国特許出願公開第2003/0111691(US,A1)
【文献】特開2010-164983(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G09F 9/30-9/46
G09G 3/00-3/08
3/12-3/16
3/19-3/26
3/30-3/34
3/38
(57)【特許請求の範囲】
【請求項1】
第1方向に延設される第1走査線と、
前記第1方向に延設される第2走査線と、
前記第1走査線に接続され、前記第1方向と交差する第2方向に前記第1走査線から前記第2走査線へ向かって突出する2つの第1ゲート電極と、
前記第2走査線に接続され、前記第2走査線から前記第1走査線へ前記第2方向に向かって突出する2つの第2ゲート電極と、
前記第1走査線及び前記第2走査線と平面視で交差する信号線と、
前記第1方向に延設される第1直線部と、前記第1方向に延設される第2直線部と、前記第1直線部の一端と前記第2直線部の一端を接続する接続部とを有し、前記第1直線部の他端と、前記第2直線部の他端とが前記信号線に接続する半導体膜と、
前記半導体膜に接続する台座電極と、
前記信号線と前記台座電極を覆う平坦化膜と、
画素毎に配置された画素電極と、を備え、
平面視において、前記半導体膜は、前記第1走査線及び前記第2走査線の間に配置され、前記第1直線部が2つの前記第1ゲート電極に交差し、前記第2直線部が2つの前記第2ゲート電極に交差
し、
平面視において、前記平坦化膜の第1コンタクトホールは、前記台座電極と前記画素電極とを接続し、かつ前記第1走査線と前記第2走査線の間に配置され、
前記台座電極は、前記第1ゲート電極及び前記第2ゲート電極と非重畳である、
アレイ基板。
【請求項2】
1つの前記第1ゲート電極と、1つの前記第2ゲート電極とは、間隔をあけて前記第2方向に並ぶ、請求項1に記載のアレイ基板。
【請求項3】
前記半導体膜と前記台座電極との間に層間絶縁膜を有し、
前記接続部と前記台座電極とを接続する、前記層間絶縁膜の第2コンタクトホールは、平面視において前記第1走査線と前記第2走査線の間に配置される、請求項
2に記載のアレイ基板。
【請求項4】
さらに、前記第1直線部と前記信号線を接続する、前記層間絶縁膜の第3コンタクトホールと、前記第2直線部と前記信号線を接続する、前記層間絶縁膜の第4コンタクトホールとがある、請求項
3に記載のアレイ基板。
【請求項5】
画素毎に配置された画素電極と、
前記画素電極と絶縁膜を介して積層された共通電極と、
前記共通電極と接続された補助配線とをさらに備え、
前記補助配線は、前記第2方向に延設され、
前記共通電極と前記補助配線を接続する第5コンタクトホールは、平面視において前記第1走査線と前記第2走査線の間に配置される、請求項1から
4のいずれか1項に記載のアレイ基板。
【請求項6】
前記補助配線は、前記画素毎に設けられている、請求項
5に記載のアレイ基板。
【請求項7】
前記補助配線は、前記第1方向に隣り合って並ぶ前記画素間に1つおきに設けられる、請求項
5に記載のアレイ基板。
【請求項8】
NMOSトランジスタと、
前記NMOSトランジスタに並列に接続するPMOSトランジスタと、を有し、
前記NMOSトランジスタの前記第1ゲート電極は前記第1走査線に接続し、
前記PMOSトランジスタの前記第2ゲート電極は前記第2走査線に接続している、請求項1から
7のいずれか1項に記載のアレイ基板。
【請求項9】
請求項1から
8のいずれか1項に記載のアレイ基板と、
対向基板と、
前記アレイ基板と前記対向基板との間にある表示層とを有し、
前記表示層は、電気泳動層である、表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示層を駆動するスイッチング素子が形成されたアレイ基板に関する。
【背景技術】
【0002】
近年、携帯電話及び電子ペーパー等のモバイル電子機器向け等の表示装置の需要が高くなっている。例えば、電子ペーパーで用いられる電気泳動型ディスプレイ(Electrophoretic Display:EPD)では、画像の書き換え時の電位を保持するメモリ性を有している。EPDは、フレーム毎に1回書き換えを行えば、次のフレームにおいて書き換えが行われるまで書き換え時の電位が保持される。このため、EPDは、低消費電力駆動が可能である。例えば、EPDの画素トランジスタを、PチャネルトランジスタとNチャネルトランジスタとを組み合わせたCMOS(相補型MOS)構成とすることで、低消費電力化を図る技術が開示されている(例えば、特許文献1)。
【先行技術文献】
【特許文献】
【0003】
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1の技術では、1つの画素当たりのトランジスタの数、走査線の数、及び信号線の数が多いので、1つの画素の面積を小さくしにくい。
【0005】
本開示は、上記に鑑みてなされたものであり、高精細化が可能なアレイ基板及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
一態様に係るアレイ基板は、第1方向に延設される第1走査線と、前記第1方向に延設される第2走査線と、前記第1走査線に接続され、前記第1方向と交差する第2方向に前記第1走査線から前記第2走査線へ向かって突出する2つの第1ゲート電極と、前記第2走査線に接続され、前記第2走査線から前記第1走査線へ前記第2方向に向かって突出する2つの第2ゲート電極と、前記第1走査線及び前記第2走査線と平面視で交差する信号線と、前記第1方向に延設される第1直線部と、前記第1方向に延設される第2直線部と、前記第1直線部の一端と前記第2直線部の一端を接続する接続部とを有し、前記第1直線部の他端と、前記第2直線部の他端とが前記信号線に接続する半導体膜と、を備え、平面視において、前記半導体膜は、前記第1走査線及び前記第2走査線の間に配置され、前記第1直線部が2つの前記第1ゲート電極に交差し、前記第2直線部が2つの前記第2ゲート電極に交差する。
【0007】
別の態様に係る表示装置は、アレイ基板と、対向基板と、前記アレイ基板と前記対向基板との間にある表示層とを有し、前記表示装置は、電気泳動層であり、前記アレイ基板は、第1方向に延設される第1走査線と、前記第1方向に延設される第2走査線と、前記第1走査線に接続され、前記第1方向と交差する第2方向に前記第1走査線から前記第2走査線へ向かって突出する2つの第1ゲート電極と、前記第2走査線に接続され、前記第2走査線から前記第1走査線へ前記第2方向に向かって突出する2つの第2ゲート電極と、前記第1走査線及び前記第2走査線と平面視で交差する信号線と、前記第1方向に延設される第1直線部と、前記第1方向に延設される第2直線部と、前記第1直線部の一端と前記第2直線部の一端を接続する接続部とを有し、前記第1直線部の他端と、前記第2直線部の他端とが前記信号線に接続する半導体膜と、を備え、平面視において、前記半導体膜は、前記第1走査線及び前記第2走査線の間に配置され、前記第1直線部が2つの前記第1ゲート電極に交差し、前記第2直線部が2つの前記第2ゲート電極に交差する。
【図面の簡単な説明】
【0008】
【
図1】
図1は、実施形態1に係る表示装置を示すブロック図である。
【
図2】
図2は、実施形態1に係るアレイ基板において、1画素を示す回路図である。
【
図3】
図3は、実施形態1に係るアレイ基板において、複数の画素の配置例を示す平面図である。
【
図4】
図4は、実施形態1に係るアレイ基板の1画素を示す平面図である。
【
図5】
図5は、実施形態1に係るアレイ基板の1画素において、走査線を示す平面図である。
【
図6】
図6は、実施形態1に係るアレイ基板の1画素において、半導体膜を示す平面図である。
【
図7】
図7は、
図4に示すVII-VII’線の断面図である。
【
図8】
図8は、
図4に示すVIII-VIII’線の断面図である。
【
図10】
図10は、実施形態1に係る表示装置を示す断面図である。
【
図11】
図11は、実施形態2に係るアレイ基板において、複数の画素の配置例を示す平面図である。
【
図12】
図12は、実施形態2に係るアレイ基板において、1画素を示す回路図である。
【
図14】
図14は、実施形態3に係るアレイ基板において、複数の画素の配置例を示す平面図である。
【発明を実施するための形態】
【0009】
本開示を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0010】
(実施形態1)
図1は、実施形態1に係る表示装置を示すブロック図である。
図2は、実施形態1に係るアレイ基板において、1画素を示す回路図である。実施形態1に係る表示装置200は、例えば、図示しない電子機器に搭載される。表示装置200は、電子機器の電源回路から電源電圧が印加され、電子機器のホストプロセッサである制御回路から出力される信号に基づいて画像表示を行う。表示装置200は、例えば電気泳動層160(後述の
図10参照)を有する電気泳動型ディスプレイ(EPD)である。
図1に示すように、表示装置200は、アレイ基板100と、アレイ基板100に接続するゲート駆動回路110と、アレイ基板100に接続するソース駆動回路120と、を備える。
【0011】
図1に示すように、アレイ基板100は、複数の画素PXと、複数の第1走査線GCL-N(n)、GCL-N(n+1)、GCL-N(n+2)…と、複数の第2走査線GCL-P(n)、GCL-P(n+1)、GCL-P(n+2)…と、複数の信号線SGL(m)、SGL(m+1)、SGL(m+2)…と、を備える。n、mは、それぞれ1以上の整数である。以下の説明では、複数の第1走査線GCL-N(n)、GCL-N(n+1)、GCL-N(n+2)…を互いに区別して説明する必要がないときは、それぞれを第1走査線GCL-Nという。同様に、複数の第2走査線GCL-P(n)、GCL-P(n+1)、GCL-P(n+2)…を互いに区別して説明する必要がないときは、それぞれを第2走査線GCL-Pという。複数の信号線SGL(m)、SGL(m+1)、SGL(m+2)…を互いに区別して説明する必要がないときは、それぞれを信号線SGLという。
【0012】
また、
図1において、第1方向がX方向で示されており、第1方向と交差する第2方向がY方向で示されている。複数の画素PXは、X方向と、X方向と交差するY方向とにそれぞれ並んでおり、2次元のマトリクス状に配置されている。複数の第1走査線GCL-Nは、X方向に延設されており、Y方向に並んでいる。複数の第2走査線GCL-Pも、X方向に延設されており、Y方向に並んでいる。Y方向において、第1走査線GCL-Nと第2走査線GCL-Pは交互に並んでいる。例えば、Y方向において、第1走査線GCL-N及び第2走査線GCL-Pは、第1走査線GCL-N(n)、第2走査線GCL-P(n)、第1走査線GCL-N(n+1)、第2走査線GCL-P(n+1)…の順で並んでいる。複数の信号線SGLは、Y方向に延設されており、X方向に並んでいる。これにより、複数の信号線SGLは、第1走査線GCL-N及び第2走査線GCL-Pと、平面視でそれぞれ交差している。なお、本実施例において、信号線SGL及び走査線GCLは、直交している。平面視とは、アレイ基板100の基材1の一方の面1a(
図7参照)の法線方向から見ることを意味する。
【0013】
複数の第1走査線GCL-N及び複数の第2走査線GCL-Pは、ゲート駆動回路110にそれぞれ接続している。複数の信号線SGLは、ソース駆動回路120にそれぞれ接続している。
【0014】
ゲート駆動回路110は、上述の制御回路から出力される信号に基づいて、第1ゲート駆動信号と、第2ゲート駆動信号とを生成する。ゲート駆動回路110は、第1ゲート駆動信号を第1走査線GCL-Nに供給し、第2ゲート駆動信号を第2走査線GCL-Pに供給する。ソース駆動回路120は、上述の制御回路から出力される信号に基づいて、ソース駆動信号を生成する。ソース駆動回路120は、ソース駆動信号を信号線SGLに供給する。
【0015】
ゲート駆動回路110及びソース駆動回路120はアレイ基板100に設けられていてもよいし、対向基板130(後述の
図10参照)に設けられていてもよい。例えば、ゲート駆動回路110及びソース駆動回路120は、アレイ基板100の基材1の上に配置されてもよい。また、ゲート駆動回路110及びソース駆動回路120は、アレイ基板100又はアレイ基板100に接続する他の回路基板(例えば、フレキシブル基板)に実装されたIC(Integrated Circuit)に搭載されていてもよい。
【0016】
図2に示すように、アレイ基板100の各画素PXは、画素トランジスタTRを備える。例えば、画素トランジスタTRはCMOS(相補型MOS)構成であり、NMOSトランジスタNTRと、PMOSトランジスタPTRとを有する。例えば、NMOSトランジスタNTRと、PMOSトランジスタPTRは、それぞれボトムゲート型である。
【0017】
NMOSトランジスタNTRと、PMOSトランジスタPTRは並列に接続されている。NMOSトランジスタNTRのソースとPMOSトランジスタPTRのソースとが、信号線SGLに接続されている。また、NMOSトランジスタNTRのドレインとPMOSトランジスタPTRのドレインとが接続されている。
【0018】
NMOSトランジスタNTRは、第1NMOSトランジスタntr1と、第2NMOSトランジスタntr2と、を有する。第1NMOSトランジスタntr1と第2NMOSトランジスタntr2は直列に接続されている。また、PMOSトランジスタPTRは、第1PMOSトランジスタptr1と、第2PMOSトランジスタptr2と、を有する。第1PMOSトランジスタptr1と第2PMOSトランジスタptr2は直列に接続されている。
【0019】
NMOSトランジスタNTRのゲートは、第1NMOSトランジスタntr1の第1ゲート電極GCL-Na及び第2NMOSトランジスタntr2の第1ゲート電極GCL-Nbを有する。NMOSトランジスタNTRのゲートは、第1走査線GCL-Nに接続している。NMOSトランジスタNTRのソースは、信号線SGLに接続している。NMOSトランジスタNTRのドレインは、画素電極51に接続している。NMOSトランジスタNTRのソースには、信号線SGLからソース駆動信号(映像信号)が供給される。NMOSトランジスタNTRのゲートには、第1走査線GCL-Nから第1ゲート駆動信号が供給される。NMOSトランジスタNTRに供給される第1ゲート駆動信号の電圧が所定の値以上になると、NMOSトランジスタNTRがオンする。これにより、信号線SGLからNMOSトランジスタNTRを介して、画素電極51にソース駆動信号(映像信号)が供給される。
【0020】
PMOSトランジスタPTRのゲートは、第1PMOSトランジスタptr1の第2ゲート電極GCL-Pa及び第2PMOSトランジスタptr2の第2ゲート電極GCL-Pbを有する。PMOSトランジスタPTRのゲートは、第2走査線GCL-Pに接続している。PMOSトランジスタPTRのソースは、信号線SGLに接続している。PMOSトランジスタPTRのドレインは、画素電極51に接続している。PMOSトランジスタPTRのソースには、信号線SGLからソース駆動信号(映像信号)が供給される。PMOSトランジスタPTRのゲートには、第2走査線GCL-Pから第2ゲート駆動信号が供給される。PMOSトランジスタPTRに供給される第2ゲート駆動信号の電圧が所定の値以下になると、PMOSトランジスタPTRがオンする。これにより、信号線SGLからPMOSトランジスタPTRを介して、画素電極51にソース駆動信号(映像信号)が供給される。
【0021】
また、アレイ基板100の各画素PXは、第1保持容量C1と、第2保持容量C2とを有する。第1保持容量C1は、画素電極51と共通電極41との間に形成される。第2保持容量C2は、対向基板130の対向電極133と、画素電極51との間に形成される。画素電極51には、信号線SGLから画素トランジスタTRを介して、ソース駆動信号(映像信号)が供給される。また、共通電極41と対向電極133には、共通電位VCOMが供給される。画素電極51に供給されたソース駆動信号(映像信号)の電位は、第1保持容量C1と、第2保持容量C2とによって保持される。
【0022】
次に、アレイ基板の構造について説明する。
図3は、実施形態1に係るアレイ基板において、複数の画素の配置例を示す平面図である。
図4は、実施形態1に係るアレイ基板の1画素を示す平面図である。
図5は、実施形態1に係るアレイ基板の1画素において、走査線を示す平面図である。
図6は、実施形態1に係るアレイ基板の1画素において、半導体膜を示す平面図である。
図7は、
図4に示すVII-VII’線の断面図である。
図8は、
図4に示すVIII-VIII’線の断面図である。
図9は、
図4に示すIX-IX’線の断面図である。
【0023】
図3、
図4及び
図7に示すように、アレイ基板100は、基材1と、基材1の一方の面1a上に設けられた走査線GCLと、基材1の一方の面1a上に設けられた絶縁膜13とを有する。基材1は、絶縁性を有するガラスや可撓性の樹脂基板である。
【0024】
走査線GCLは、第1走査線GCL-Nと、第1走査線GCL-NとY方向で隣り合う第2走査線GCL-Pと、を有する。第1走査線GCL-N及び第2走査線GCL-Pは、モリブデンを含む材料で形成されている。
【0025】
絶縁膜13は、第1走査線GCL-N及び第2走査線GCL-Pを覆っている。絶縁膜13は、シリコン酸化膜やシリコン窒化膜などの無機絶縁膜である。例えば、絶縁膜13は、基材1側からシリコン酸化膜、シリコン窒化膜がこの順で積層された積層構造の膜であってもよい。
【0026】
図5に示すように、第1走査線GCL-Nには、第1ゲート電極GCL-Naと、第1ゲート電極GCL-Nbと、が接続されている。第1ゲート電極GCL-Naは、第1走査線GCL-NからY方向に突き出ている。第1ゲート電極GCL-Naの一端は、第1走査線GCL-Nに接続しているが、他端はどことも接続していない。第1ゲート電極GCL-Nbは、第1走査線GCL-NからY方向に突き出ている。第1ゲート電極GCL-Nbの一端は、第1走査線GCL-Nに接続しているが、他端はどことも接続していない。
【0027】
図5に示すように、第2走査線GCL-Pには、第2ゲート電極GCL-Paと、第2ゲート電極GCL-Pbと、が接続されている。第2ゲート電極GCL-Paは、第2走査線GCL-PからY方向に突き出ている。第2ゲート電極GCL-Paの一端は、第2走査線GCL-Pに接続しているが、他端はどことも接続していない。第2ゲート電極GCL-Pbは、第2走査線GCL-PからY方向に突き出ている。第2ゲート電極GCL-Pbの一端は、第2走査線GCL-Pに接続しているが、他端はどことも接続していない。
【0028】
また、
図7、
図8及び
図9に示すように、アレイ基板100は、絶縁膜13上に設けられた半導体膜21と、絶縁膜13上に設けられた層間絶縁膜23とを有する。半導体膜21は、ポリシリコン膜である。また、半導体膜21はポリシリコン膜に限らずアモルファス膜や酸化物半導体膜であってもよい。
【0029】
図6に示すように、半導体膜21は、第1走査線GCL-N及び第2走査線GCL-Pの間に配置されている。半導体膜21の形状は、U字状である。そして、半導体膜21は、X方向に延設される第1直線部21aと、X方向に延設される第2直線部21bと、第1直線部21aの一端と第2直線部21bの一端を接続する接続部21cとを有する。半導体膜21の第1直線部21aは、第1走査線GCL-Nに沿って延設される。半導体膜21の第2直線部21bは、第2走査線GCL-Pに沿って延設される。
【0030】
図4に示すように、半導体膜21の第1直線部21aは、第1ゲート電極GCL-Na及び第1ゲート電極GCL-Nbとそれぞれ平面視で交差している。半導体膜21の第2直線部21bは、第2ゲート電極GCL-Pa及び第2ゲート電極GCL-Pbとそれぞれ平面視で交差している。
【0031】
図6に示すように、第1NMOSトランジスタntr1において、第1ゲート電極GCL-Naと第1直線部21aとが平面視で交差する領域に形成される。また、第2NMOSトランジスタntr2において、第1ゲート電極GCL-Nbと第1直線部21aとが平面視で交差する領域に形成される。
【0032】
同様に、第1PMOSトランジスタptr1において、第2ゲート電極GCL-Paと第2直線部21bとが平面視で交差する領域に形成される。また、第2PMOSトランジスタptr2において、第2ゲート電極GCL-Pbと第2直線部21bとが平面視で交差する領域に形成される。
【0033】
層間絶縁膜23は、半導体膜21を覆っている。層間絶縁膜23は、シリコン酸化膜又はシリコン窒化膜などの無機絶縁膜である。例えば、層間絶縁膜23は、基材1側からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層されていてもよい。層間絶縁膜23には、第2コンタクトホールH2、第3コンタクトホールH3、第4コンタクトホールH4が設けられている。第2コンタクトホールH2、第3コンタクトホールH3、第4コンタクトホールH4は、半導体膜21を底面とする貫通穴である。
【0034】
図4及び
図9に示すように、半導体膜21の第1直線部21aは、第3コンタクトホールH3を介して信号線SGLに接続している。
図4及び
図7に示すように、半導体膜21の第2直線部21bは、第4コンタクトホールH4を介して信号線SGLに接続している。
【0035】
また、
図7、
図8及び
図9に示すように、信号線SGLと、台座電極31とは、層間絶縁膜23上にそれぞれ設けられている。つまり、信号線SGLと、台座電極31とは、同一の層に設けられている。
【0036】
信号線SGLと、台座電極31とは、チタン又はアルミニウムなどの金属材料を含む。例えば、信号線SGLと、台座電極31と、は、基材1側からチタン、アルミニウム、チタンがこの順で積層された積層されていてもよい。
【0037】
信号線SGLの金属材料が第3コンタクトホールH3及び第4コンタクトホールH4に埋め込まれている2つの部位とその周辺部が、画素トランジスタTRのソースである。また、台座電極31は、信号線SGLから離れた位置に配置されている。台座電極31の金属材料が第2コンタクトホールH2を埋め込まれている。信号線SGLと、台座電極31とは、例えば、同一組成の導電性を有する金属で形成されている。台座電極31はドレイン電極ということもできる。
【0038】
図4に示すように、台座電極31の平面視による形状は、Y方向に延びる直線状である。台座電極31のX方向の中心部に、第2コンタクトホールH2がある。
【0039】
また、
図7、
図8及び
図9に示すように、アレイ基板100は、層間絶縁膜23上に設けられた絶縁性の平坦化膜33を有する。平坦化膜33は、例えば、アクリル樹脂などの有機絶縁膜で形成されている。
図7に示すように、平坦化膜33には、スルーホールH11が設けられている。スルーホールH11の底面は、台座電極31である。
【0040】
また、
図7に示すように、アレイ基板100は、平坦化膜33上に設けられた共通電極41と、共通電極41上に設けられた絶縁膜45と、を有する。共通電極41は、透光性の導電膜であるITO(Indium Tin Oxide)である。絶縁膜45は、例えば、アルミニウム酸化膜、シリコン酸化膜
、シリコン窒化膜などの無機絶縁膜である。
【0041】
絶縁膜45は、共通電極41を覆っている。絶縁膜45は、第1保持容量C1(
図2参照)の誘電体である。
図7に示すように、共通電極41は、スルーホールH11と重なる位置がくり抜かれている。スルーホールH11の傾斜部分は、絶縁膜45で覆われて、スルーホールH12となっている。スルーホールH12の底面は、台座電極31である。
【0042】
また、
図8及び
図7に示すように、アレイ基板100は、絶縁膜45上に設けられた画素電極51を有する。画素電極51は、透明性の導電材料、例えば、ITOで形成されている。画素電極51は、絶縁膜45を介して共通電極41を覆っている。
図4に示すように、スルーホールH12がスルーホールH11に囲われた位置に設けられている。また、画素電極51の導電材料は、スルーホールH12を埋め込み、第1コンタクトホールH1を形成している。これにより、画素電極51は、第1コンタクトホールH1を介して、台座電極31と接続している。
【0043】
図4に示すように、画素電極51の平面視による形状は、例えば矩形である。
図3に示す、アレイ基板100において、
図4に示す画素電極51は、X方向と、X方向と交差するY方向とにそれぞれ並んでおり、2次元のマトリクス状に配置されている。
【0044】
なお、本実施形態では、1つの画素電極51と平面視で重なる領域が、1つの画素PXとなっている。平面視で隣り合う画素電極51間にはスペースがある。このスペースを通り、且つ、隣り合う画素電極51から等距離にある中心線(
図4では、1点鎖線で表記)が、各画素PXを画定している。この中心線は仮想線であり、実際に目視される線ではない。
【0045】
なお、上記材料はあくまで一例である。本実施形態では、上記以外の材料でアレイ基板100の各部が構成されていてもよい。例えば、第1走査線GCL-N及び第2走査線GCL-Pは、アルミニウム、銅、銀、モリブデン又はこれらの合金膜で構成されていてもよい。信号線SGLと、台座電極31と、は、チタンとアルミニウムとの合金である、チタンアルミニウムで構成されていてもよい。
【0046】
次に、実施形態1に係る表示装置200の構造について説明する。
図10は、実施形態1に係る表示装置200を示す断面図である。
図10に示すように、実施形態1に係る表示装置200は、上述のアレイ基板100と、アレイ基板100と対向して配置された対向基板130と、アレイ基板100と対向基板130との間に配置された電気泳動層160と、シール部152と、を備える。
【0047】
対向基板130は、基材131と、対向電極133とを有する。基材131は、透光性のガラス基板、透光性の樹脂基板又は透光性の樹脂フィルムである。対向電極133は、基材131において、アレイ基板100と対向する面側に設けられている。対向電極133は、透光性の導電膜であるITOで形成されている。対向電極133と画素電極51は、電気泳動層160を挟んでいる。
【0048】
シール部152は、アレイ基板100と対向基板130との間に設けられている。アレイ基板100、対向基板130及びシール部152により囲まれた内部の空間に電気泳動層160が封止されている。シール部152には接続部材153が設けられている。対向電極133は、接続部材153を介して、アレイ基板100の共通電極41と接続される。これにより、対向電極133に共通電位VCOMが供給される。
【0049】
電気泳動層160は、複数のマイクロカプセル163を含む。マイクロカプセル163の内部には、複数の黒色微粒子161と、複数の白色微粒子162と、分散液165とが封入されている。複数の黒色微粒子161及び複数の白色微粒子162は、分散液165に分散されている。分散液165は、例えばシリコーンオイル等の、透光性の液体である。黒色微粒子161は、電気泳動粒子であり、例えば負に帯電したグラファイトが用いられる。白色微粒子162は、電気泳動粒子であり、例えば正に帯電した酸化チタン(TiO2)が用いられる。
【0050】
画素電極51と対向電極133との間に電界が形成されることにより、黒色微粒子161と白色微粒子162との分散状態が変化する。黒色微粒子161と白色微粒子162の分散状態に応じて、電気泳動層160を透過する光の透過状態が変化する。これにより、表示面に画像が表示される。例えば、対向電極133に共通電位VCOM(例えば、0V)が供給され、画素電極51に負の電位が供給されると、負に帯電している黒色微粒子161は対向基板130側に移動し、正に帯電している白色微粒子162はアレイ基板100側に移動する。これにより、対向基板130側からアレイ基板100を見ると、画素電極51と平面視で重なる領域(画素)は、黒表示となる。
【0051】
以上説明したように、実施形態1に係るアレイ基板100には、第1走査線GCL-Nと、第2走査線GCL-Pと、第1走査線GCL-N及び第2走査線GCL-Pに平面視で交差する信号線SGLと、が設けられている。第1走査線GCL-N及び第2走査線GCL-Pは、X方向に延設される。第1ゲート電極GCL-Na及び第1ゲート電極GCL-Nbは、第1走査線GCL-Nに接続され、X方向と交差するY方向に第1走査線GCL-Nから第2走査線GCL-Pへ向かって突出する。第2ゲート電極GCL-Pa及び第2ゲート電極GCL-Pbは、第2走査線GCL-Pに接続され、第2走査線GCL-Pから第1走査線GCL-NへY方向に向かって突出する。
【0052】
半導体膜21は、X方向に延設される第1直線部21aと、X方向に延設される第2直線部21bと、第1直線部21aの一端と第2直線部21bの一端を接続する接続部21cとを有する。つまり、半導体膜21は、U字状である。半導体膜21の第1直線部21aの他端と、半導体膜21の第2直線部21bの他端とが信号線SGLに接続する。平面視において、半導体膜21は、第1走査線GCL-N及び第2走査線GCL-Pの間に配置される。そして、第1直線部21aが第1ゲート電極GCL-Na及び第1ゲート電極GCL-Nbに交差し、第2直線部21bが第2ゲート電極GCL-Pa及び第2ゲート電極GCL-Pbに交差する。これにより、第1走査線GCL-N、第2走査線GCL-P、及び信号線SGLに囲まれた面積を小さくしても、半導体膜を配置することができる。その結果、アレイ基板100が高精細化できる。
【0053】
第1ゲート電極GCL-Naと、第2ゲート電極GCL-Paとは、間隔をあけてY方向に並ぶ。第1ゲート電極GCL-Nbと、第2ゲート電極GCL-Pbとは、間隔をあけてY方向に並ぶ。これによれば、半導体層の接続部21c及び台座電極31(ドレイン電極)が、第1ゲート電極GCL-Na、第1ゲート電極GCL-Nb、第2ゲート電極GCL-Pa、第2ゲート電極GCL-Pbと平面視において重なる位置には配置されないため、第1ゲート電極GCL-Na、第1ゲート電極GCL-Nb、第2ゲート電極GCL-Pa、及び、第2ゲート電極GCL-Pbのそれぞれと、半導体膜21と、の間の寄生容量を低減することができる。
【0054】
これによれば、アレイ基板100は、画素トランジスタTRをCMOS(相補型MOS)構成とすることができる。画素トランジスタTRがCMOS構成ではない場合と比べて、アレイ基板100は、NMOSトランジスタNTRとPMOSトランジスタPTRのそれぞれに印加される電圧振幅を小さくできる。アレイ基板100は、画素トランジスタTRを構成するPMOSトランジスタPTR及びNMOSトランジスタNTRの耐圧を小さくすることができる。
【0055】
実施形態1に係るアレイ基板100は、半導体膜21に接続する台座電極31と、信号線SGLと台座電極31を覆う平坦化膜33と、画素PX毎に配置された画素電極51と、を備える。平面視において、台座電極31と画素電極51とを電気的に接続する第1コンタクトホールH1は、第1走査線GCL-Nと第2走査線GCL-Pとの間に配置される。これにより、第1コンタクトホールH1は、台座電極31上に設けられるので、画素電極51の成膜精度が向上する。
【0056】
また、実施形態1に係るアレイ基板100は、半導体膜21と台座電極31との間に層間絶縁膜23を有している。層間絶縁膜23の接続部21cと台座電極31とを電気的に接続する第2コンタクトホールH2は、平面視において第1走査線GCL-Nと第2走査線GCL-Pとの間に配置される。台座電極31は、平面視において第1走査線GCL-Nと第2走査線GCL-Pとの間の遮光をするとともに、半導体膜21と画素電極51との間を電気的に接続する。
【0057】
また、
図4に示すように、第1コンタクトホールH1と第2コンタクトホールH2とは、異なる位置にあるので、第2コンタクトホールH2の形状が精度よくなる。その結果、画素電極51の成膜精度が向上する。
【0058】
また、層間絶縁膜23には、さらに直線部21a1と信号線SGLを接続する第3コンタクトホールH3と、直線部21b1と信号線SGLを接続する第4コンタクトホールH4があけられている。
【0059】
アレイ基板100は、絶縁性の基材1と、基材1の一方の面1a側に設けられる画素電極51と、基材1と画素電極51との間に設けられる画素トランジスタTRと、をさらに備える。画素トランジスタTRは、NMOSトランジスタNTRと、NMOSトランジスタNTRに並列に接続するPMOSトランジスタPTRと、を有する。NMOSトランジスタNTRのゲートは第1走査線GCL-Nに接続し、NMOSトランジスタNTRのソースは信号線SGLに接続し、NMOSトランジスタNTRのドレインは画素電極51に接続する。PMOSトランジスタPTRのゲートは第2走査線GCL-Pに接続し、PMOSトランジスタPTRのソースは信号線SGLに接続し、PMOSトランジスタPTRのドレインは画素電極51に接続している。
【0060】
実施形態1に係る表示装置200は、上述のアレイ基板100と、アレイ基板100と対向して配置される表示層と、を備える。表示層は、例えば電気泳動層160である。これにより、本実施形態は、表示装置200として、表示性能を向上できるようにした電気泳動装置を提供することができる。
【0061】
また、実施形態1では、画素トランジスタTRが有するNMOSトランジスタNTR及びPMOSトランジスタPTRがそれぞれボトムゲート型であることを説明した。しかしながら、本実施形態において、NMOSトランジスタNTR及びPMOSトランジスタPTRは、ボトムゲート型に限定されない。本実施形態において、NMOSトランジスタNTR及びPMOSトランジスタPTRは、トップゲート型でもよい。より具体的に、トップゲート型のNMOSトランジスタNTR又はPMOSトランジスタPTRでは、基材1の上に半導体膜21が配置され、半導体膜21の上に絶縁膜13が配置され、絶縁膜13の上に走査線GCLが配置される。さらにその上に層間絶縁膜23が配置され、層間絶縁膜23の上に信号線SGLが配置される。この場合、絶縁膜13及び層間絶縁膜23にはスルーホールが形成され、第2コンタクトホールH2、第3コンタクトホールH3、及び、第4コンタクトホールは、それぞれ絶縁膜13及び層間絶縁膜23に形成されたスルーホールを介して、半導体膜21と接続される。なお、基材1と半導体膜21の間にアンダーコート層等を配置してもよい。
【0062】
また、実施形態1では、画素電極51及び共通電極41が透光性の導電膜で構成されることを説明した。しかしながら、本実施形態では、画素電極51及び共通電極41のうち、少なくとも一方が透光性の導電膜ではなく、アルミニウムや銀等の金属で構成されていてもよい。例えば、画素電極51が金属で構成される場合は、画素電極51が入射光を反射することができる。共通電極41が金属で構成される場合は、共通電極41が入射光を画素電極51側に反射することができる。
【0063】
また、実施形態1では、アレイ基板100と対向する表示層が電気泳動層160であることを説明した。しかしながら、本実施形態において、表示層は電気泳動層160に限定されるものではない。例えば、表示層は液晶層でもよい。これにより、表示性能を向上できるようにした液晶表示装置を提供することができる。
【0064】
本実施形態では、画素電極51上に絶縁膜が設けられていてもよい。例えば、表示層が液晶層の場合、画素電極51と液晶層との間に、絶縁膜として配向膜が設けられていてもよい。これにより、アレイ基板100は、液晶層に含まれる液晶分子を一定方向に配列させることができる。
【0065】
(実施形態2)
図11は、実施形態2に係るアレイ基板において、複数の画素の配置例を示す平面図である。
図12は、実施形態2に係るアレイ基板において、1画素を示す回路図である。
図13は、
図12に示すXIII-XIII’線の断面図である。実施形態2では、実施形態1と同じ構成について同じ符号を付して、説明を省略する。
【0066】
図11に示すように、実施形態2に係るアレイ基板100には、Y方向に延設された補助配線MLがある。実施形態2において、画素PXには1つの補助配線MLが配置されている。
【0067】
図12に示すように、補助配線MLは、信号線SGL、台座電極31、半導体膜21に重ならない位置に配置されている。平面視で、第1走査線GCL-N及び第2走査線GCL-Pとは重なるものの、絶縁膜13で絶縁されている。
【0068】
図13に示すように、補助配線MLは、信号線SGL及び台座電極31とともに、層間絶縁膜23上に設けられている。つまり、補助配線ML、信号線SGL及び台座電極31は、同一の層に設けられている。補助配線MLは、信号線SGL及び台座電極31と同じ材料で形成されている。
【0069】
図13に示すように、平坦化膜33には、第5コンタクトホールH5が設けられている。第5コンタクトホールH5の底面は、補助配線MLである。
図12に示すように、第5コンタクトホールH5と重なる補助配線MLは、他の部分と比べ幅を広くした幅広部を設けている。これにより、第5コンタクトホールH5の形状が安定する。
【0070】
また補助配線MLの部分は、遮光され、光電変換が抑制される。このため、アレイ基板100は、画素トランジスタTRが誤作動する可能性を低減することができ、信頼性を向上させることができる。
【0071】
また、コンタクトホールはH5、共通電極41と補助配線MLを電気的に接続し、平面視において、第1走査線GCL-Nと第2走査線GCL-Pとの間に配置される。これによれば、アレイ基板100が高精細化しても、共通電極41の電気抵抗を下げることができる。
【0072】
(実施形態3)
図14は、実施形態3に係るアレイ基板において、複数の画素の配置例を示す平面図である。実施形態3では、実施形態1及び実施形態2と同じ構成について同じ符号を付して、説明を省略する。
【0073】
図14には、X方向に並ぶ4つの画素PXが示されている。
図14に示す補助配線MLは、X方向に隣り合って並ぶ画素PXの間に1つおきに設けられている。これにより、半導体膜21の形状は、補助配線MLに対し、線対称となる。
【0074】
X方向に隣り合って並ぶ画素PXの間には、補助配線MLがない場合、2つの信号線SGLがX方向に近接して並ぶ。言い替えると、2つの信号線SGLは、X方向に隣り合って並ぶ画素PXの間に1つおきに設けられている。
【0075】
これにより、補助配線MLの幅が信号線SGLよりも大きくても、補助配線MLが目立ちにくくなる。また、補助配線MLは、X方向に隣り合って並ぶ画素PXの間に1つおきに設けられているため、画素PX毎に補助配線MLを配置する場合と比較して、より画素PXに占める回路規模を小さくすることができる。そして、補助配線MLの数が減るので、画素PXのX方向の大きさを小さくすることにより、高精細な表示が可能になる。
【0076】
以上、本開示の好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本開示の技術的範囲に属する。
【符号の説明】
【0077】
1 基材
13 絶縁膜
21 半導体膜
23 層間絶縁膜
31d ドレイン
31s ソース
33 平坦化膜
41 共通電極
45 絶縁膜
51 画素電極
100 アレイ基板
110 ゲート駆動回路
120 ソース駆動回路
130 対向基板
131 基材
133 対向電極
160 電気泳動層
200 表示装置
C1 第1保持容量
C2 第2保持容量
GCL 走査線
NTR NMOSトランジスタ
ntr1 第1NMOSトランジスタ
ntr2 第2NMOSトランジスタ
PTR PMOSトランジスタ
ptr1 第1PMOSトランジスタ
ptr2 第2PMOSトランジスタ
PX 画素
TR 画素トランジスタ
VCOM 共通電位