特許 7307338 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-07-04

(45)【発行日】2023-07-12

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 11/22 20060101AFI20230705BHJP

   G11C 7/06 20060101ALI20230705BHJP

【ＦＩ】

G11C11/22 232

G11C7/06 120

G11C7/06 130

G11C11/22 234

【請求項の数】 9

(21)【出願番号】P 2019190225

(22)【出願日】2019-10-17

(65)【公開番号】P2021064428

(43)【公開日】2021-04-22

【審査請求日】2022-06-29

(73)【特許権者】

【識別番号】520233375

【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社

(74)【代理人】

【識別番号】110002918

【氏名又は名称】弁理士法人扶桑国際特許事務所

(72)【発明者】

【氏名】吉岡 浩

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０１０－４０６６４（ＪＰ，Ａ）

【文献】特開２００２－２６０３９２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／２２

Ｇ１１Ｃ ７／０６

(57)【特許請求の範囲】

【請求項1】

第１の論理値と第２の論理値のデータを保持する第１のメモリセルと、前記第１の論理値または前記第２の論理値のデータを保持する複数の第２のメモリセルと、前記第１のメモリセルに接続される２つの第１のビット線と、それぞれが前記複数の第２のメモリセルの何れかに接続される複数の第２のビット線と、を有するメモリセルアレイと、
それぞれが、リード時に前記２つの第１のビット線または前記複数の第２のビット線のうちの１つの電位に基づいて、電源電圧を抵抗分圧した出力電位を発生する複数のプリセンスアンプと、
それぞれが、リード時に前記２つの第１のビット線の電位に基づいて発生される前記出力電位である２つの参照電位と、前記複数の第２のビット線の何れかの電位に基づいて発生される前記出力電位であるデータ電位と、に基づいてデータ判定結果を出力する複数のツインセンスアンプと、
を有する半導体記憶装置。

【請求項2】

前記複数のプリセンスアンプのそれぞれは、
前記２つの第１のビット線または前記複数の第２のビット線の何れかに接続された第１のゲートと、前記電源電圧が印加される第１のソースと、前記出力電位となる第１のドレインとを有するｐチャネル型の電界効果トランジスタと、
前記第１のドレインに接続された第２のドレイン及び第２のゲートと、接地電位となる第２のソースとを有するｎチャネル型の電界効果トランジスタと、
を有する、請求項１に記載の半導体記憶装置。

【請求項3】

前記複数のプリセンスアンプのそれぞれは、
前記電源電圧が印加される第１のソースと、前記出力電位となる第１のドレイン及び第１のゲートとを有するｐチャネル型の電界効果トランジスタと、
前記２つの第１のビット線または前記複数の第２のビット線の何れかに接続された第２のゲートと、前記第１のドレイン及び前記第１のゲートに接続された第２のドレインと、接地電位となる第２のソースとを有するｎチャネル型の電界効果トランジスタと、
を有する、請求項１に記載の半導体記憶装置。

【請求項4】

前記複数のプリセンスアンプのそれぞれは、
前記２つの第１のビット線または前記複数の第２のビット線の何れかに接続された第１のゲートと、前記電源電圧が印加される第１のソースと、第１のドレインとを有するｐチャネル型の第１の電界効果トランジスタと、
前記第１のドレインに接続された第２のドレイン及び第２のゲートと、接地電位となる第２のソースとを有するｎチャネル型の第２の電界効果トランジスタと、
前記電源電圧が印加される第３のソースと、前記出力電位となる第３のゲート及び第３のドレインと、を有するｐチャネル型の第３の電界効果トランジスタと、
前記第３のゲート及び前記第３のドレインに接続された第４のドレインと、前記第１のドレイン、前記第２のドレイン及び前記第２のゲートに接続された第４のゲートと、前記接地電位となる第４のソースとを有するｎチャネル型の第４の電界効果トランジスタと、
を有する、請求項１に記載の半導体記憶装置。

【請求項5】

前記複数のプリセンスアンプのそれぞれは、
前記電源電圧が印加される第１のソースと、第１のゲートと、前記第１のゲートに接続された第１のドレインとを有するｐチャネル型の第１の電界効果トランジスタと、
前記第１のゲート及び前記第１のドレインに接続された第２のドレインと、前記２つの第１のビット線または前記複数の第２のビット線の何れかに接続された第２のゲートと、接地電位となる第２のソースとを有するｎチャネル型の第２の電界効果トランジスタと、
前記電源電圧が印加される第３のソースと、前記第１のゲート、前記第１のドレイン及び前記第２のドレインに接続された第３のゲートと、前記出力電位となる第３のドレインとを有するｐチャネル型の第３の電界効果トランジスタと、
前記第３のドレインに接続された第４のドレイン及び第４のゲートと、前記接地電位となる第４のソースとを有するｎチャネル型の第４の電界効果トランジスタと、
を有する、請求項１に記載の半導体記憶装置。

【請求項6】

前記出力電位は、前記複数のプリセンスアンプのそれぞれに１つずつ接続される第４のビット線の何れかを介して、前記複数のツインセンスアンプの何れかに供給される、請求項１乃至５の何れか一項に記載の半導体記憶装置。

【請求項7】

それぞれが前記複数のプリセンスアンプを含み、前記第４のビット線を互いに共用する複数のプリセンスアンプ部を有し、
前記メモリセルアレイは、前記２つの第１のビット線及び前記複数の第２のビット線がそれぞれ独立に設けられている複数の領域を有し、
前記複数のプリセンスアンプ部のそれぞれに含まれる前記複数のプリセンスアンプは、前記複数の領域の何れかにおける、前記２つの第１のビット線及び前記複数の第２のビット線に接続される、
請求項６に記載の半導体記憶装置。

【請求項8】

前記第１のメモリセルと前記複数の第２のメモリセルのそれぞれは、強誘電体キャパシタを有する、請求項１乃至７の何れか一項に記載の半導体記憶装置。

【請求項9】

前記第１のメモリセルは２Ｔ２Ｃ型のメモリセルであり、前記複数の第２のメモリセルは、１Ｔ１Ｃ型のメモリセルである、請求項１乃至８の何れか一項に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置に関する。

【背景技術】

【0002】

キャパシタを備えたメモリセルを有する半導体記憶装置では、キャパシタに蓄積された電荷がビット線に読み出され、その電荷量に応じた電圧がセンスアンプによって増幅される。また、上記のような半導体記憶装置の１つに、キャパシタとして強誘電体キャパシタを用いたＦｅＲＡＭ（Ferroelectric Random Access Memory）がある。

【0003】

また、従来、ツインセンスアンプと呼ばれる読み出し回路を用いた半導体記憶装置が提案されている。ツインセンスアンプは、論理値“０”の参照電位とデータ電位との電位差を増幅するセンスアンプと、論理値“１”の参照電位とデータ電位との電位差を増幅するセンスアンプを備え、両センスアンプの出力端子を短絡したものである。データ電位は、たとえば、１つのトランジスタと１つのキャパシタによるメモリセル（１Ｔ１Ｃセル）からビット線を介してツインセンスアンプに供給される。論理値“０”と論理値“１”の参照電位は、たとえば、相補のデータを保持する２つのトランジスタと２つのキャパシタによるメモリセル（２Ｔ２Ｃセル）から２つのビット線を介してツインセンスアンプに供給される。両センスアンプの出力端子が短絡されていることで、２つの参照電位のうちデータ電位との電位差が大きい方とデータ電位との電位差を増幅するセンスアンプが先に強力に増幅を行い、他方のセンスアンプを従属させることで、データが確定される。このようなツインセンスアンプを用いることで、リードマージンを向上できる。

【0004】

なお、参照電位を保持する参照セルのアクセス数の増大による劣化により参照電位が不安定となることを抑制するために、参照電位を一旦増幅してから各センスアンプに入力する技術が提案されている（たとえば、特許文献１、非特許文献１参照）。また、強誘電体メモリにおいて、スイッチを介してビット線を階層化し、ビット線長を短くすることでビット線寄生容量を小さくする技術が提案されている（たとえば、特許文献２参照）。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２００１－１１８３８０号公報

【文献】特開２０１８－１８１３９４号公報

【非特許文献】

【0006】

【文献】John Barth et al., “A 500MHz Random Cycle 1.5ns-Latency,SOI Embedded DRAM Macro Featuring a 3T Micro Sense Amplifier”, ISSCC2007, Digest of Technical Papers, Feb, 2007, pp.485-487

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記のようなツインセンスアンプを用いた半導体記憶装置では、あるデータセルに接続されるビット線を介してデータ電位が１つのツインセンスアンプに供給される。一方、参照セルに接続されるビット線を介して参照電位が全てのツインセンスアンプに供給される。このため、参照セルに接続されるビット線の負荷が、データセルに接続されるビット線の負荷よりも大きくなり、参照電位の精度が悪化し、データ判定エラーが生じる可能性があった。

【0008】

１つの側面では、本発明は、データ判定エラーの発生を抑制可能な半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

１つの実施態様では、第１の論理値と第２の論理値のデータを保持する第１のメモリセルと、前記第１の論理値または前記第２の論理値のデータを保持する複数の第２のメモリセルと、前記第１のメモリセルに接続される２つの第１のビット線と、それぞれが前記複数の第２のメモリセルの何れかに接続される複数の第２のビット線と、を有するメモリセルアレイと、それぞれが、リード時に前記２つの第１のビット線または前記複数の第２のビット線のうちの１つの電位に基づいて、電源電圧を抵抗分圧した出力電位を発生する複数のプリセンスアンプと、それぞれが、リード時に前記２つの第１のビット線の電位に基づいて発生される前記出力電位である２つの参照電位と、前記複数の第２のビット線の何れかの電位に基づいて発生される前記出力電位であるデータ電位と、に基づいてデータ判定結果を出力する複数のツインセンスアンプと、を有する半導体記憶装置が提供される。

【発明の効果】

【0010】

１つの側面では、本発明は、データ判定エラーの発生が抑制できる。

【図面の簡単な説明】

【0011】

【図1】第１の実施の形態の半導体記憶装置の一例を示す図である。

【図2】プリセンスアンプにおける入力電位と出力電位との一例の関係を示す図である。

【図3】プリセンスアンプの１つ目の変形例を示す図である。

【図4】プリセンスアンプの１つ目の変形例における入力電位と出力電位との一例の関係を示す図である。

【図5】プリセンスアンプの２つ目の変形例を示す図である。

【図6】２つ目の変形例のプリセンスアンプにおける入力電位と出力電位との一例の関係を示す図である。

【図7】プリセンスアンプの３つ目の変形例を示す図である。

【図8】３つ目の変形例のプリセンスアンプにおける入力電位と出力電位との一例の関係を示す図である。

【図9】第２の実施の形態の半導体記憶装置の一例を示す図である。

【図10】各ビット線とプリセンスアンプ及びツインセンスアンプの接続例を示す図である。

【図11】プリセンスアンプ及びスイッチの一例を示す図である。

【図12】ツインセンスアンプの一例を示す図である。

【図13】第２の実施の形態の半導体記憶装置２０の動作例を示すタイミングチャートである。

【発明を実施するための形態】

【0012】

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体記憶装置の一例を示す図である。

【0013】

半導体記憶装置１０は、たとえば、ＦｅＲＡＭであり、メモリセルアレイ１１、プリセンスアンプ１２ａ１，１２ａ２，１２ａ３，１２ａ４，…，１２ａｎ、ツインセンスアンプ１３ａ１，１３ａ２，…，１３ａ（ｎ－２）を有する。なお、図１では、プリセンスアンプが「ＰＳＡ」、ツインセンスアンプが「ＴＳＡ」と表記されている。半導体記憶装置１０のその他の構成（コラムデコーダやロウデコーダなど）については図示が省略されている。

【0014】

メモリセルアレイ１１は、論理値“０”と論理値“１”の相補のデータを保持するメモリセル１１ａ１～１１ａｍを有する。このようなメモリセル１１ａ１～１１ａｍは、ツインセンスアンプ１３ａ１～１３ａ（ｎ－２）に参照電位を提供するための参照セルとして用いられる。また、メモリセルアレイ１１は、論理値“０”または論理値“1”のデータを保持するメモリセル１１ｂ１１，１１ｂ１２，…，１１ｂ１（ｎ－２），…，１１ｂｍ１，１１ｂｍ２，…，１１ｂｍ（ｎ－２）を有する。このようなメモリセル１１ｂ１１～１１ｂｍ（ｎ－２）は、ツインセンスアンプ１３ａ１～１３ａ（ｎ－２）にデータ電位を提供するためのデータセルとして用いられる。

【0015】

図１の例では、メモリセル１１ａ１～１１ａｍは、２Ｔ２Ｃ型のメモリセルにより実現され、メモリセル１１ｂ１１～１１ｂｍ（ｎ－２）は、１Ｔ１Ｃ型のメモリセルにより実現されている。データセルを１Ｔ１Ｃ型とすることで、回路面積の増大を抑制しつつメモリ容量を増やすことができる。

【0016】

メモリセルアレイ１１には、さらに、各メモリセルに接続されるビット線なども含まれる。
図１には各メモリセルの一例が示されている。

【0017】

２Ｔ２Ｃ型のメモリセル１１ａ１は、ｎチャネル型の電界効果トランジスタ（たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor））であるトランジスタ１１ｔ１，１１ｔ２と強誘電体キャパシタ１１ｆ１，１１ｆ２を有する。トランジスタ１１ｔ１のソースまたはドレインの一方は、ビット線１１ｂ１に接続され、ソースまたはドレインの他方は、強誘電体キャパシタ１１ｆ１の一端に接続されている。トランジスタ１１ｔ２のソースまたはドレインの一方は、ビット線１１ｂ２に接続され、ソースまたはドレインの他方は、強誘電体キャパシタ１１ｆ２の一端に接続されている。トランジスタ１１ｔ１，１１ｔ２のゲートは、ワード線１１ｗ１に接続されている。強誘電体キャパシタ１１ｆ１，１１ｆ２の他端はプレート線１１ｐ１に接続されている。上記のような２Ｔ２Ｃ型のメモリセルが、他のワード線とプレート線によるペア（たとえば、ワード線１１ｗｍとプレート線１１ｐｍによるペア）についても接続されている。

【0018】

１Ｔ１Ｃ型のメモリセル１１ｂ１１は、ｎチャネル型の電界効果トランジスタであるトランジスタ１１ｔ３と強誘電体キャパシタ１１ｆ３を有する。トランジスタ１１ｔ３のソースまたはドレインの一方は、ビット線１１ｂ３に接続され、ソースまたはドレインの他方は、強誘電体キャパシタ１１ｆ３の一端に接続されている。トランジスタ１１ｔ３のゲートは、ワード線１１ｗ１に接続されている。強誘電体キャパシタ１１ｆ３の他端はプレート線１１ｐ１に接続されている。他のビット線１１ｂ４～１１ｂｎ、他のワード線とプレート線によるペア（たとえば、ワード線１１ｗｍとプレート線１１ｐｍによるペア）に接続されている１Ｔ１Ｃ型のメモリセルについても同様の構成である。

【0019】

なお、上記では各メモリセルのキャパシタは強誘電体キャパシタであるものとして説明したが、強誘電体キャパシタに限定されるものではない。たとえば、ＤＲＡＭ（Dynamic Random Access Memory）の場合、強誘電体キャパシタではないキャパシタが用いられ、プレート線は接地電位となる。

【0020】

また、図１のメモリセルアレイ１１は、ワード線とプレート線によるペアが複数ある場合のものであるが、ワード線とプレート線によるペアが１つであってもよい。その場合、参照セルとして機能する２Ｔ２Ｃ型のメモリセルは、１つとなる。

【0021】

プリセンスアンプ１２ａ１～１２ａｎのそれぞれは、リード時にビット線１１ｂ１～１１ｂｎのうちの１つの電位に基づいて、電源電圧ＶＤＤを抵抗分圧した出力電位を発生する。

【0022】

図１には、プリセンスアンプ１２ａ１の一例が示されている。プリセンスアンプ１２ａ１は、ｐチャネル型の電界効果トランジスタであるトランジスタ１２ｔ１、ｎチャネル型の電界効果トランジスタであるトランジスタ１２ｔ２、スイッチ１２ｓ１，１２ｓ２，１２ｓ３を有する。

【0023】

トランジスタ１２ｔ１のソースはスイッチ１２ｓ１の一端と接続され、トランジスタ１２ｔ１のドレインは、トランジスタ１２ｔ２のドレイン、ゲート及びビット線１２ｂ１に接続されている。トランジスタ１２ｔ１のゲートはビット線１１ｂ１に接続されている。トランジスタ１２ｔ２のソースは、スイッチ１２ｓ２の一端に接続されている。スイッチ１２ｓ１の他端は電源と接続され、スイッチ１２ｓ２の他端は接地されている。また、スイッチ１２ｓ３の一端はビット線１１ｂ１に接続され、スイッチ１２ｓ３の他端はビット線１２ｂ１に接続されている。リード時には、スイッチ１２ｓ１，１２ｓ２がオンし、スイッチ１２ｓ３がオフする。これにより、トランジスタ１２ｔ１のソースに電源電圧ＶＤＤが印加され、トランジスタ１２ｔ２のソースは接地電位となる。そして、ビット線１１ｂ１の電位（入力電位）に基づいて、電源電圧ＶＤＤをトランジスタ１２ｔ１，１２ｔ２により抵抗分圧した出力電位がトランジスタ１２ｔ１のドレインやビット線１２ｂ１に発生する。ライト時には、スイッチ１２ｓ１，１２ｓ２がオフし、スイッチ１２ｓ３がオンする。

【0024】

他のプリセンスアンプ１２ａ２～１２ａｎも、プリセンスアンプ１２ａ１と同様の回路構成により実現される。
図２は、プリセンスアンプにおける入力電位と出力電位との一例の関係を示す図である。図２において、縦軸は出力電位Ｖｏｕｔ［Ｖ］を表し、横軸は入力電位Ｖｉｎ［Ｖ］を表す。

【0025】

入力電位Ｖｉｎが０Ｖのとき、トランジスタ１２ｔ１，１２ｔ２が両方オンし、電流源として機能し、電源と接地間に電流が流れる。このとき、トランジスタ１２ｔ１，１２ｔ２のオン抵抗により電源電圧ＶＤＤが抵抗分圧されることで得られる出力電位Ｖｏｕｔが、最大となる。入力電位Ｖｉｎが上昇していくと、トランジスタ１２ｔ１のオン抵抗が増し、出力電位Ｖｏｕｔが下降していく。ただ、出力電位Ｖｏｕｔはトランジスタ１２ｔ２の閾値電圧Ｖｔｈｎ未満には下がらない。

【0026】

このため、入力電位Ｖｉｎの振幅の絶対値は、出力電位Ｖｏｕｔの振幅の絶対値よりも大きい（ゲインが１より小さい）。
図１の説明に戻る。ツインセンスアンプ１３ａ１～１３ａ（ｎ－２）のそれぞれは、ビット線１２ｂ１，１２ｂ２を介して、プリセンスアンプ１２ａ１，１２ａ２に接続される。さらに、ツインセンスアンプ１３ａ１～１３ａ（ｎ－２）のそれぞれは、ビット線１２ｂ３，１２ｂ４，…，１２ｂｎの何れかを介して、プリセンスアンプ１２ａ３～１２ａｎの何れかに接続される。

【0027】

ツインセンスアンプ１３ａ１～１３ａ（ｎ－２）のそれぞれは、ビット線１１ｂ１，１１ｂ２の電位に基づいてプリセンスアンプ１２ａ１，１２ａ２によって発生される出力電位である２つの参照電位を受ける。また、ツインセンスアンプ１３ａ１～１３ａ（ｎ－２）のそれぞれは、ビット線１１ｂ３～１１ｂｎの何れかの電位に基づいてプリセンスアンプ１２ａ３～１２ａｎの何れかによって発生される出力電位であるデータ電位を受ける。そして、ツインセンスアンプ１３ａ１～１３ａ（ｎ－２）のそれぞれは、２つの参照電位とデータ電位とに基づいて、データ判定結果Ｄ１，Ｄ２，…，Ｄ（ｎ－２）を出力する。

【0028】

以下、半導体記憶装置１０のリード動作の一例を説明する。
たとえば、メモリセル１１ｂ１１に保持されているデータが読み出される場合、ワード線１１ｗ１とプレート線１１ｐ１が活性化される。さらに、図示しないコラムデコーダによって、ビット線１２ｂ１～１２ｂ３がツインセンスアンプ１３ａ１に接続されている。

【0029】

このとき、メモリセル１１ｂ１１に保持されているデータの論理値に応じた電位がビット線１１ｂ３に現れる。そして、プリセンスアンプ１２ａ３では、ビット線１１ｂ３の電位に基づいて、電源電圧ＶＤＤを抵抗分圧した出力電位Ｖｏｕｔがデータ電位として発生する。

【0030】

また、メモリセル１１ａ１に保持されている論理値“０”と論理値“１”のデータに対応した電位がビット線１１ｂ１，１１ｂ２に現れる。そして、プリセンスアンプ１２ａ１，１２ａ２では、それらの電位に基づいて、電源電圧ＶＤＤを抵抗分圧した出力電位Ｖｏｕｔが２つの参照電位として発生する。

【0031】

ツインセンスアンプ１３ａ１では、２つの参照電位のうちデータ電位との電位差が大きい方とデータ電位との電位差を増幅するセンスアンプが先に強力に増幅を行い、他方のセンスアンプを従属させることで、データを確定させる。確定されたデータは、データ判定結果Ｄ１として出力される。

【0032】

上記のような半導体記憶装置１０によれば、プリセンスアンプ１２ａ１～１２ａｎの出力電位は、ビット線１２ｂ１～１２ｂｎの負荷によらず、ビット線１１ｂ１～１１ｂｎの電位に基づいたものになる。プリセンスアンプ１２ａ１～１２ａｎの出力電位は、ビット線１１ｂ１～１１ｂｎの電位に応じた分圧比で電源電圧ＶＤＤを抵抗分圧することで得られるためである。

【0033】

つまり、ビット線１２ｂ１～１２ｂｎの負荷の違いが無効化され、参照セルとデータセルから読み出される同じ論理値のデータに対応した電位に差異が生じることが抑制される。これによりツインセンスアンプ１３ａ１～１３ａ（ｎ－２）におけるデータ判定エラーの発生を抑制できる。

【0034】

また、プリセンスアンプ１２ａ１～１２ａｎの入力電位は０Ｖから、論理値に応じた電位に上昇するため、図１に示したように、入力電位をｐチャネル型の電界効果トランジスタであるトランジスタ１２ｔ１のゲートで受ける回路構成とすることが望ましい。

【0035】

ただし、プリセンスアンプ１２ａ１～１２ａｎの回路構成は、図１の構成に限定されるわけではない。
なお、図１の例では、参照セルはデータセルとしては機能していないが、データセルとして用いることもできる。その場合、ツインセンスアンプが追加される。参照セルとして用いる２つの１Ｔ１Ｃ型のメモリセルの一方をデータセルとしても用いる場合の例については後述する（図１０参照）。

【0036】

図３は、プリセンスアンプの１つ目の変形例を示す図である。
プリセンスアンプ１２ｂも図１に示したプリセンスアンプ１２ａ１と同様に、ｐチャネル型の電界効果トランジスタであるトランジスタ１２ｔ１、ｎチャネル型の電界効果トランジスタであるトランジスタ１２ｔ２、スイッチ１２ｓ１，１２ｓ２，１２ｓ３を有する。ただし、プリセンスアンプ１２ｂでは、トランジスタ１２ｔ１，１２ｔ２の接続先がプリセンスアンプ１２ａ１と異なっている。

【0037】

トランジスタ１２ｔ１のソースが、スイッチ１２ｓ１の一端に接続されている点はプリセンスアンプ１２ａ１と同じであるが、トランジスタ１２ｔ１のドレインは、自身のゲート、トランジスタ１２ｔ２のドレイン及びビット線１２ｂ１に接続されている。トランジスタ１２ｔ２のソースが、スイッチ１２ｓ２の一端に接続されている点はプリセンスアンプ１２ａ１と同じであるが、トランジスタ１２ｔ２のゲートはビット線１１ｂ１に接続されている。

【0038】

図４は、プリセンスアンプの１つ目の変形例における入力電位と出力電位との一例の関係を示す図である。図４において、縦軸は出力電位Ｖｏｕｔ［Ｖ］を表し、横軸は入力電位Ｖｉｎ［Ｖ］を表す。

【0039】

入力電位Ｖｉｎが０Ｖのとき、トランジスタ１２ｔ１がオン、トランジスタ１２ｔ２がオフする。入力電位Ｖｉｎがトランジスタ１２ｔ２の閾値電圧Ｖｔｈｎ以上になると、トランジスタ１２ｔ１，１２ｔ２が両方オンし、電流源として機能し、電源と接地間に電流が流れる。入力電位Ｖｉｎが上昇していくと、トランジスタ１２ｔ２のオン抵抗が小さくなり、出力電位Ｖｏｕｔが下降していく。

【0040】

プリセンスアンプ１２ｂの場合も、入力電位Ｖｉｎが閾値電圧Ｖｔｈｎ以上にならないと、出力電位Ｖｏｕｔが変化しないため、入力電位Ｖｉｎの振幅の絶対値は、出力電位Ｖｏｕｔの振幅の絶対値よりも大きい（ゲインが１より小さい）。

【0041】

図５は、プリセンスアンプの２つ目の変形例を示す図である。
プリセンスアンプ１２ｃは、プリセンスアンプ１２ａ１，１２ｂの各要素に加えて、さらにｐチャネル型の電界効果トランジスタであるトランジスタ１２ｔ３、ｎチャネル型の電界効果トランジスタであるトランジスタ１２ｔ４を有する。そして、プリセンスアンプ１２ｃは、以下のような回路構成となっている。

【0042】

トランジスタ１２ｔ１，１２ｔ３のソースはスイッチ１２ｓ１の一端に接続され、トランジスタ１２ｔ１のドレインは、トランジスタ１２ｔ２のドレイン、トランジスタ１２ｔ２，１２ｔ４のゲートに接続されている。トランジスタ１２ｔ１のゲートはビット線１１ｂ１に接続されている。トランジスタ１２ｔ３のドレインは、自身のゲート及び、トランジスタ１２ｔ４のドレインに接続されており、トランジスタ１２ｔ３のゲートは、ビット線１２ｂ１に接続されている。トランジスタ１２ｔ２，１２ｔ４のゲートは互いに接続されており、トランジスタ１２ｔ２，１２ｔ４のソースは、スイッチ１２ｓ２の一端に接続されている。

【0043】

このようなプリセンスアンプ１２ｃは、リード時には、スイッチ１２ｓ１，１２ｓ２がオンし、スイッチ１２ｓ３がオフし、カレントミラーとして機能する。
図６は、２つ目の変形例のプリセンスアンプにおける入力電位と出力電位との一例の関係を示す図である。図６において、縦軸は出力電位Ｖｏｕｔ［Ｖ］を表し、横軸は入力電位Ｖｉｎ［Ｖ］を表す。

【0044】

入力電位Ｖｉｎが０Ｖのとき、トランジスタ１２ｔ１～１２ｔ４がオンし、電流源として機能し、電源と接地間に電流が流れる。このとき、トランジスタ１２ｔ３，１２ｔ４のオン抵抗により電源電圧ＶＤＤが抵抗分圧されることで出力電位Ｖｏｕｔ（トランジスタ１２ｔ３のゲート電位及びトランジスタ１２ｔ４のドレイン電位）が得られる。入力電位Ｖｉｎが上昇していくと、トランジスタ１２ｔ１のオン抵抗が増し、トランジスタ１２ｔ２のドレイン電位及びゲート電位が下がっていく。このため、トランジスタ１２ｔ２，１２ｔ４のオン抵抗が上がり、出力電位Ｖｏｕｔが上がっていく。ただし、トランジスタ１２ｔ２，１２ｔ４のゲート電位がトランジスタ１２ｔ２，１２ｔ４の閾値電圧Ｖｔｈｎまで下がると、出力電位Ｖｏｕｔはそれ以上に上がらず一定になる。

【0045】

プリセンスアンプ１２ｃでは、入力電位Ｖｉｎが所定の電位以上になると、出力電位Ｖｏｕｔが一定となるため、入力電位Ｖｉｎの振幅の絶対値は、出力電位Ｖｏｕｔの振幅の絶対値よりも大きい（ゲインが１より小さい）。

【0046】

図７は、プリセンスアンプの３つ目の変形例を示す図である。
プリセンスアンプ１２ｄも図５に示したプリセンスアンプ１２ｃと同様に、ｐチャネル型の電界効果トランジスタであるトランジスタ１２ｔ１，１２ｔ３、ｎチャネル型の電界効果トランジスタであるトランジスタ１２ｔ２，１２ｔ４、スイッチ１２ｓ１，１２ｓ２，１２ｓ３を有する。ただし、プリセンスアンプ１２ｄでは、トランジスタ１２ｔ１～１２ｔ４の接続先がプリセンスアンプ１２ｃと異なっている。

【0047】

トランジスタ１２ｔ１，１２ｔ３のソースが、スイッチ１２ｓ１の一端と接続されている点は、プリセンスアンプ１２ｃと同じである。しかし、トランジスタ１２ｔ１のドレインは、トランジスタ１２ｔ２のドレイン、トランジスタ１２ｔ１，１２ｔ３のゲートに接続されている。トランジスタ１２ｔ１，１２ｔ３のゲートは互いに接続されている。トランジスタ１２ｔ３のドレインは、トランジスタ１２ｔ４のドレイン、ゲート及びビット線１２ｂ１に接続されている。トランジスタ１２ｔ２のゲートは、ビット線１１ｂ１に接続されている。トランジスタ１２ｔ２，１２ｔ４のソースは、スイッチ１２ｓ２の一端に接続される。

【0048】

このようなプリセンスアンプ１２ｄでもプリセンスアンプ１２ｃと同様に、リード時には、スイッチ１２ｓ１，１２ｓ２がオンし、スイッチ１２ｓ３がオフし、カレントミラーとして機能する。

【0049】

図８は、３つ目の変形例のプリセンスアンプにおける入力電位と出力電位との一例の関係を示す図である。図８において、縦軸は出力電位Ｖｏｕｔ［Ｖ］を表し、横軸は入力電位Ｖｉｎ［Ｖ］を表す。

【0050】

入力電位Ｖｉｎが０Ｖのとき、トランジスタ１２ｔ１，１２ｔ３はオンし、トランジスタ１２ｔ２，１２ｔ４はオフする。入力電位Ｖｉｎがトランジスタ１２ｔ２の閾値電圧Ｖｔｈｎ以上になると、トランジスタ１２ｔ２がオンする。さらに、入力電位Ｖｉｎが上昇していくと、トランジスタ１２ｔ２のオン抵抗が下がるため、トランジスタ１２ｔ１，１２ｔ３のゲート電位が下がる。これにより、トランジスタ１２ｔ１，１２ｔ３のオン抵抗が小さくなり、出力電位Ｖｏｕｔが上昇していく。

【0051】

プリセンスアンプ１２ｄでも、入力電位Ｖｉｎが所定の電位以上になるまで、出力電位Ｖｏｕｔが一定となるため、入力電位Ｖｉｎの振幅の絶対値は、出力電位Ｖｏｕｔの振幅の絶対値よりも大きい（ゲインが１より小さい）。

【0052】

なお、プリセンスアンプ１２ｃ，１２ｄでは、トランジスタ１２ｔ１，１２ｔ２と、トランジスタ１２ｔ３，１２ｔ４のサイズ（ゲート長やゲート幅）の比率を変えることで（ゲート幅）、ゲインを１以上に調整できる可能性がある。しかしながら、プリセンスアンプ１２ｃ，１２ｄは、プリセンスアンプ１２ａ１，１２ｂよりもトランジスタ数が増えるため、回路面積が増加する。

【0053】

（第２の実施の形態）
図９は、第２の実施の形態の半導体記憶装置の一例を示す図である。
第２の実施の形態の半導体記憶装置２０は、たとえば、ＦｅＲＡＭである。半導体記憶装置２０は、アドレスバッファ２１、クロックバッファ２２、ロウデコーダ２３、メモリセルアレイ領域２４ａ，２４ｂ，２４ｃ，２４ｄ、ＰＳＡ部２５ａ，２５ｂ、コラムデコーダ２６、ＴＳＡ部２７、入出力バッファ２８を有する。

【0054】

アドレスバッファ２１は、半導体記憶装置２０の外部から供給されるアドレス信号ＡＤＤを保持し、クロックバッファ２２から供給されるタイミング信号に応じて、アドレス信号ＡＤＤをロウデコーダ２３及びコラムデコーダ２６に供給する。

【0055】

クロックバッファ２２は、半導体記憶装置２０の外部から供給されるチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、及び出力イネーブル信号／ＯＥを保持する。さらに、クロックバッファ２２は、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、及び出力イネーブル信号／ＯＥが示す動作モードをデコードする機能も有する。そして、クロックバッファ２２は、デコード結果に基づいて、アドレスバッファ２１、ロウデコーダ２３、ＴＳＡ部２７、入出力バッファ２８を動作させる各種のタイミング信号を生成し、各部に供給する。

【0056】

ロウデコーダ２３は、アドレス信号ＡＤＤに含まれるロウアドレス（たとえば、アドレス信号ＡＤＤの上位側のビット）により指定されるワード線とプレート線を駆動する信号ＷＬ，ＰＬを生成し、出力する。さらに、ロウデコーダ２３は、ロウアドレスとタイミング信号に基づいて、後述するスイッチを制御する信号ＥＯＳＥＬ，ＲＳＷ，ＷＳＷを生成し、出力する。なお、ロウデコーダ２３は、信号ＥＯＳＥＬ，ＲＳＷ，ＷＳＷのそれぞれに対して論理レベルが逆の信号／ＥＯＳＥＬ，／ＲＳＷ，／ＷＳＷについても出力してもよい。

【0057】

メモリセルアレイ領域２４ａ～２４ｄは、前述の図１のメモリセルアレイ１１と同様に、マトリクス状に配置された複数のメモリセルと、複数のビット線、複数のワード線及び複数のプレート線を有する。ただし、メモリセルアレイ領域２４ａ～２４ｄは、それぞれ独立に設けられている複数のビット線（以下ローカルビット線という）を有する。また、メモリセルアレイ領域２４ａ～２４ｄには、ＰＳＡ部２５ａ，２５ｂにおいて共用される複数のビット線（以下グローバルビット線という）が設けられている。図９には、複数のグローバルビット線のうち１本（グローバルビット線２４ｇｎ）が図示されている。また、メモリセルアレイ領域２４ａ～２４ｄのそれぞれの複数のメモリセルに接続される複数のローカルビット線のうち１本（ローカルビット線２４ｌａｎ，２４ｌｂｎ，２４ｌｃｎ，２４ｌｄｎ）が図示されている。

【0058】

ＰＳＡ部２５ａ，２５ｂは、複数のプリセンスアンプを有し、各プリセンスアンプは、複数のメモリセルに接続された複数のローカルビット線のうちの１つの電位に基づいて、リード時に電源電圧ＶＤＤを抵抗分圧した出力電位を発生する。たとえば、ＰＳＡ部２５ａは、後述のスイッチによって、メモリセルアレイ領域２４ａ，２４ｂの何れかのローカルビット線（たとえば、ローカルビット線２４ｌａｎ，２４ｌｂｎ）に接続する。そして、ＰＳＡ部２５ａは、接続したローカルビット線の電位に基づいて、電源電圧ＶＤＤを抵抗分圧した出力電位を発生し、グローバルビット線（たとえば、グローバルビット線２４ｇｎ）に印加する。また、ＰＳＡ部２５ｂは、後述のスイッチによって、メモリセルアレイ領域２４ｃ，２４ｄの何れかのローカルビット線（たとえば、ローカルビット線２４ｌｃｎ，２４ｌｄｎ）に接続する。そして、ＰＳＡ部２５ｂは、接続したローカルビット線の電位に基づいて、電源電圧ＶＤＤを抵抗分圧した出力電位を発生し、グローバルビット線（たとえば、グローバルビット線２４ｇｎ）に印加する。

【0059】

コラムデコーダ２６は、アドレス信号ＡＤＤに含まれるコラムアドレス（たとえば、アドレス信号ＡＤＤの下位側のビット）に基づいて、ＴＳＡ部２７に接続するグローバルビット線を選択する。

【0060】

ＴＳＡ部２７は、複数のツインセンスアンプを有し、タイミング信号に基づいたタイミングで、データのリードを行う。
入出力バッファ２８は、半導体記憶装置２０の外部から供給されるライトデータを保持し、タイミング信号に基づいたタイミングで、コラムデコーダ２６により選択されたグローバルビット線にライトデータに対応した電圧を印加する。また、入出力バッファ２８は、ＴＳＡ部２７により読み出されたデータを、タイミング信号に基づいたタイミングで半導体記憶装置２０の外部に出力する。

【0061】

図１０は、各ビット線とプリセンスアンプ及びツインセンスアンプの接続例を示す図である。
メモリセルアレイ領域２４ａは、複数のメモリセル（たとえば、メモリセル２４ａ１，２４ａ２，２４ａ３）を有する。複数のメモリセルのそれぞれは、ワード線とプレート線の組（たとえば、ワード線２４ｗ１とプレート線２４ｐ１、ワード線２４ｗ２とプレート線２４ｐ２、ワード線２４ｗｍとプレート線２４ｐｍなどの組）に接続される。さらに、複数のメモリのそれぞれは、ローカルビット線２４ｌａ１，２４ｌａ２，２４ｌａ３，…，２４ｌａｎの何れかに接続される。

【0062】

なお、図１０の例では、ローカルビット線２４ｌａ１，２４ｌａ２に接続される１Ｔ１Ｃ型のメモリセル（メモリセル２４ａ１，２４ａ２など）は２つで１つの２Ｔ２Ｃ型のメモリセル（参照セル）として機能する。たとえば、メモリセル２４ａ１，２４ａ２により１つの２Ｔ２Ｃ型のメモリセルが実現されており、メモリセル２４ａ１，２４ａ２は互いに相補のデータを記憶する。また、図１０の例では、ローカルビット線２４ｌａ２に接続されるメモリセルは、データセルとしても機能する。

【0063】

ＰＳＡ部２５ａは、プリセンスアンプ２５ａ１，２５ａ２，２５ａ３，…，２５ａｎ、スイッチ２５ｓａ１，２５ｓａ２，２５ｓａ３，…，２５ｓａｎ，２５ｓｂ１，２５ｓｂ２，２５ｓｂ３，…，２５ｓｂｎを有する。

【0064】

プリセンスアンプ２５ａ１は、スイッチ２５ｓａ１がオンの場合、ローカルビット線２４ｌａ１に接続し、スイッチ２５ｓｂ１がオンの場合、ローカルビット線２４ｌｂ１に接続する。プリセンスアンプ２５ａ２は、スイッチ２５ｓａ２がオンの場合、ローカルビット線２４ｌａ２に接続し、スイッチ２５ｓｂ２がオンの場合、ローカルビット線２４ｌｂ２に接続する。プリセンスアンプ２５ａ３は、スイッチ２５ｓａ３がオンの場合、ローカルビット線２４ｌａ３に接続し、スイッチ２５ｓｂ３がオンの場合、ローカルビット線２４ｌｂ３に接続する。プリセンスアンプ２５ａｎは、スイッチ２５ｓａｎがオンの場合、ローカルビット線２４ｌａｎに接続し、スイッチ２５ｓｂｎがオンの場合、ローカルビット線２４ｌｂｎに接続する。

【0065】

ＴＳＡ部２７は、ツインセンスアンプ２７ａ１，２７ａ２，…，２７ａ（ｎ－１）を有する。ツインセンスアンプ２７ａ１には、グローバルビット線２４ｇ１の電位が２つの参照電位として供給され、グローバルビット線２４ｇ２の電位がデータ電位として供給される。ツインセンスアンプ２７ａ２～２７ａ（ｎ－１）には、グローバルビット線２４ｇ１，２４ｇ２の電位が２つの参照電位として供給され、グローバルビット線２４ｇ３～２４ｇｎの何れかの電位がデータ電位として供給される。

【0066】

図１１は、プリセンスアンプ及びスイッチの一例を示す図である。図１１では、図１０に示したプリセンスアンプ２５ａ１とスイッチ２５ｓａ１，２５ｓｂ１の例が示されている。図１０に示した他のプリセンスアンプ２５ａ２～２５ａｎ、スイッチ２５ｓａ２～２５ｓａｎ，２５ｓｂ２～２５ｓｂｎについても同様の回路により実現できる。

【0067】

プリセンスアンプ２５ａ１は、ｐチャネル型の電界効果トランジスタであるトランジスタ２５ｔ１，２５ｔ２，２５ｔ５、ｎチャネル型の電界効果トランジスタであるトランジスタ２５ｔ３，２５ｔ４，２５ｔ６を有する。

【0068】

トランジスタ２５ｔ１のソースには電源電圧ＶＤＤが印加され、ゲートにはロウデコーダ２３が出力する信号／ＲＳＷが供給され、ドレインはトランジスタ２５ｔ２のソースに接続されている。トランジスタ２５ｔ２のゲートはスイッチ２５ｓａ１の一端に接続されているとともに、スイッチ２５ｓｂ１の一端に接続されている。トランジスタ２５ｔ２のソースは、トランジスタ２５ｔ３のドレイン及びゲート、さらにはグローバルビット線２４ｇ１に接続されている。トランジスタ２５ｔ３のソースはトランジスタ２５ｔ４のドレインに接続され、トランジスタ２５ｔ４のソースは接地され、トランジスタ２５ｔ４のゲートにはロウデコーダ２３が出力する信号ＲＳＷが供給される。トランジスタ２５ｔ５，２５ｔ６のソースまたはドレインの一方は、スイッチ２５ｓａ１，２５ｓｂ１の一端に接続され、ソースまたはドレインの他方は、グローバルビット線２４ｇ１に接続されている。トランジスタ２５ｔ５のゲートにはロウデコーダ２３が出力する信号／ＷＳＷが供給され、トランジスタ２５ｔ６のゲートにはロウデコーダ２３が出力する信号ＷＳＷが供給される。

【0069】

上記のようなプリセンスアンプ２５ａ１は、図１に示したプリセンスアンプ１２ａ１の一例である。図１１のプリセンスアンプ２５ａ１では、トランジスタ２５ｔ１が図１のスイッチ１２ｓ１として機能し、トランジスタ２５ｔ４が図１のスイッチ１２ｓ２として機能し、トランジスタ２５ｔ５，２５ｔ６が図１のスイッチ１２ｓ３として機能する。プリセンスアンプ２５ａ１～２５ａｎとして、図３、図５、図７に示したプリセンスアンプ１２ｂ，１２ｃ，１２ｄを適用することもできる。

【0070】

スイッチ２５ｓａ１は、ｎチャネル型の電界効果トランジスタであるトランジスタ２５ｓｔ１とｐチャネル型の電界効果トランジスタであるトランジスタ２５ｓｔ２を有する。トランジスタ２５ｓｔ１，２５ｓｔ２のソースまたはドレインの一方は、ローカルビット線２４ｌａ１に接続され、ソースまたはドレインの他方は、トランジスタ２５ｔ２のゲート、トランジスタ２５ｔ５，２５ｔ６のソースまたはドレインの一方、及び、スイッチ２５ｓｂ１の一端に接続されている。トランジスタ２５ｓｔ１のゲートには、ロウデコーダ２３が出力する信号ＥＯＳＥＬ０が供給され、トランジスタ２５ｓｔ２のゲートには、ロウデコーダ２３が出力する信号／ＥＯＳＥＬ０が供給される。信号ＥＯＳＥＬ０，／ＥＯＳＥＬ０は、図９に示した信号ＥＯＳＥＬの１つであり、メモリセルアレイ領域２４ａのローカルビット線をＰＳＡ部２５ａに接続する場合に、信号ＥＯＳＥＬ０の論理レベルがハイレベルになる。

【0071】

スイッチ２５ｓｂ１は、ｎチャネル型の電界効果トランジスタであるトランジスタ２５ｓｔ３とｐチャネル型の電界効果トランジスタであるトランジスタ２５ｓｔ４を有する。トランジスタ２５ｓｔ３，２５ｓｔ４のソースまたはドレインの一方は、ローカルビット線２４ｌｂ１に接続されている。トランジスタ２５ｓｔ３，２５ｓｔ４のソースまたはドレインの他方は、トランジスタ２５ｔ２のゲート、トランジスタ２５ｔ５，２５ｔ６のソースまたはドレインの一方、及び、スイッチ２５ｓａ１の一端に接続されている。トランジスタ２５ｓｔ３のゲートには、ロウデコーダ２３が出力する信号ＥＯＳＥＬ１が供給され、トランジスタ２５ｓｔ４のゲートには、ロウデコーダ２３が出力する信号／ＥＯＳＥＬ１が供給される。信号ＥＯＳＥＬ１，／ＥＯＳＥＬ１は、図９に示した信号ＥＯＳＥＬの１つであり、メモリセルアレイ領域２４ａのローカルビット線をＰＳＡ部２５ａに接続する場合に、信号ＥＯＳＥＬ１の論理レベルがハイレベルになる。

【0072】

図１２は、ツインセンスアンプの一例を示す図である。図１２では、図１０に示したツインセンスアンプ２７ａ２の例が示されている。図１２に示した他のツインセンスアンプについても同様の回路により実現できる。

【0073】

ツインセンスアンプ２７ａ２は、インバータ２７ｉ、ｐチャネル型の電界効果トランジスタであるトランジスタ２７ｔ１，２７ｔ２，２７ｔ６、ｎチャネル型の電界効果トランジスタであるトランジスタ２７ｔ３，２７ｔ４，２７ｔ５を有する。さらに、ツインセンスアンプ２７ａ２は、スイッチ２７ｓ１，２７ｓ２，２７ｓ３，２７ｓ４、ラッチ回路２７ｌ１，２７ｌ２を有する。

【0074】

インバータ２７ｉは、クロックバッファ２２が出力するタイミング信号の１つである信号ＴＳＡＥＮの論理レベルを反転した信号を出力する。
トランジスタ２７ｔ１，２７ｔ２のソースには電源電圧ＶＤＤが印加され、ゲートにはインバータ２７ｉの出力信号が供給される。トランジスタ２７ｔ１のソースはラッチ回路２７ｌ１に接続され、トランジスタ２７ｔ２のソースはラッチ回路２７ｌ２に接続されている。トランジスタ２７ｔ３，２７ｔ４のソースは接地され、ゲートには信号ＴＳＡＥＮが供給される。また、トランジスタ２７ｔ３のドレインはラッチ回路２７ｌ１に接続され、トランジスタ２７ｔ４のドレインはラッチ回路２７ｌ２に接続されている。トランジスタ２７ｔ５，２７ｔ６のソースまたはドレインの一方は、ラッチ回路２７ｌ１とスイッチ２７ｓ２とを結ぶ配線上のノードに接続され、ソースまたはドレインの他方は、ラッチ回路２７ｌ２とスイッチ２７ｓ３とを結ぶ配線上のノードに接続されている。トランジスタ２７ｔ５のゲートには電源電圧ＶＤＤが印加され、トランジスタ２７ｔ６のゲートは接地される。

【0075】

スイッチ２７ｓ１は、ｎチャネル型の電界効果トランジスタであるトランジスタ２７ｓｔ１とｐチャネル型の電界効果トランジスタであるトランジスタ２７ｓｔ２を有する。トランジスタ２７ｓｔ１，２７ｓｔ２のソースまたはドレインの一方はラッチ回路２７ｌ１に接続され、ソースまたはドレインの他方はグローバルビット線２４ｇ１に電気的に接続されている。トランジスタ２７ｓｔ１のゲートにはインバータ２７ｉの出力信号が供給され、トランジスタ２７ｓｔ２のゲートには信号ＴＳＡＥＮが供給される。

【0076】

スイッチ２７ｓ２は、ｎチャネル型の電界効果トランジスタであるトランジスタ２７ｓｔ３とｐチャネル型の電界効果トランジスタであるトランジスタ２７ｓｔ４を有する。トランジスタ２７ｓｔ３，２７ｓｔ４のソースまたはドレインの一方はラッチ回路２７ｌ１に接続され、ソースまたはドレインの他方はグローバルビット線２４ｇ３に電気的に接続されている。トランジスタ２７ｓｔ３のゲートにはインバータ２７ｉの出力信号が供給され、トランジスタ２７ｓｔ４のゲートには信号ＴＳＡＥＮが供給される。

【0077】

スイッチ２７ｓ３は、ｎチャネル型の電界効果トランジスタであるトランジスタ２７ｓｔ５とｐチャネル型の電界効果トランジスタであるトランジスタ２７ｓｔ６を有する。トランジスタ２７ｓｔ５，２７ｓｔ６のソースまたはドレインの一方はラッチ回路２７ｌ２に接続され、ソースまたはドレインの他方はグローバルビット線２４ｇ３に電気的に接続されている。トランジスタ２７ｓｔ５のゲートにはインバータ２７ｉの出力信号が供給され、トランジスタ２７ｓｔ６のゲートには信号ＴＳＡＥＮが供給される。

【0078】

スイッチ２７ｓ４は、ｎチャネル型の電界効果トランジスタであるトランジスタ２７ｓｔ７とｐチャネル型の電界効果トランジスタであるトランジスタ２７ｓｔ８を有する。トランジスタ２７ｓｔ７，２７ｓｔ８のソースまたはドレインの一方はラッチ回路２７ｌ２に接続され、ソースまたはドレインの他方はグローバルビット線２４ｇ２に電気的に接続されている。トランジスタ２７ｓｔ７のゲートにはインバータ２７ｉの出力信号が供給され、トランジスタ２７ｓｔ８のゲートには信号ＴＳＡＥＮが供給される。

【0079】

ラッチ回路２７ｌ１は、ｐチャネル型の電界効果トランジスタであるトランジスタ２７ｌｔ１，２７ｌｔ２とｎチャネル型の電界効果トランジスタであるトランジスタ２７ｌｔ３，２７ｌｔ４を有する。トランジスタ２７ｌｔ１，２７ｌｔ２のソースはラッチ回路２７ｌ１の電源端子として機能し、トランジスタ２７ｔ１のドレインに接続されている。トランジスタ２７ｌｔ１のドレインは、参照電位の入力端子として機能し、トランジスタ２７ｌｔ３のドレイン、トランジスタ２７ｌｔ２，２７ｌｔ４のゲート及び、スイッチ２７ｓ１に接続されている。トランジスタ２７ｌｔ２のドレインは、データ電位の入力端子またはデータ判定結果を出力する出力端子として機能し、トランジスタ２７ｌｔ４のドレイン、トランジスタ２７ｌｔ１，２７ｌｔ３のゲート及び、スイッチ２７ｓ２に接続されている。トランジスタ２７ｌｔ３，２７ｌｔ４のソースは、トランジスタ２７ｔ３のドレインに接続されている。

【0080】

ラッチ回路２７ｌ２についてもラッチ回路２７ｌ１と同様の回路構成となっている。
このようなツインセンスアンプ２７ａ２では、２つの参照電位がグローバルビット線２４ｇ１，２４ｇ２を介して供給され、データ電位がグローバルビット線２４ｇ３を介して供給される。そして、トランジスタ２７ｔ５，２７ｔ６を介して短絡されているラッチ回路２７ｌ１，２７ｌ２の出力端子の電位により表されるデータ判定結果が出力される。

【0081】

以下、第２の実施の形態の半導体記憶装置２０の動作例を説明する。
図１３は、第２の実施の形態の半導体記憶装置２０の動作例を示すタイミングチャートである。図１３には、あるメモリセルに接続されるワード線を駆動する信号ＷＬ、前述の信号ＥＯＳＥＬ０，ＥＯＳＥＬ１、上記メモリセルに接続されるプレート線を駆動する信号ＰＬ、そのメモリセルに接続されるローカルビット線の電位ＬＢＬの時間変化が示されている。さらに、図１３には、前述の信号ＲＳＷ、上記ローカルビット線に接続されるプリセンスアンプに接続されるグローバルビット線の電位ＧＢＬ、前述の信号ＴＳＡＥＮ，ＷＳＷの時間変化が示されている。

【0082】

図１３の例では、タイミングｔ１において、あるワード線を駆動する信号ＷＬが活性化され（電位がロウレベルからハイレベルに立ち上がり）、さらに、信号ＥＯＳＥＬ０が活性化されている。信号ＥＯＳＥＬ１については、活性化されていない。これにより、たとえば、図１１に示したスイッチ２５ｓａ１がオン、スイッチ２５ｓｂ１がオフの状態になる。つまり、ローカルビット線２４ｌａ１とプリセンスアンプ２５ａ１が電気的に接続される。

【0083】

その後、タイミングｔ２において、あるプレート線を駆動する信号ＰＬが活性化されると、そのプレート線に接続されたメモリセルに接続されたローカルビット線の電位ＬＢＬが、そのメモリセルに保持されているデータに応じた電位となる。図１３の例では、メモリセルに論理値“１”のデータが保持されている場合、論理値“０”のデータが保持されている場合よりも、電位が高くなっている。

【0084】

その後、タイミングｔ３において、ロウデコーダ２３が出力する信号ＲＳＷが活性化されるとリード動作が開始する。信号ＲＳＷが活性化されることによって、図１１に示したトランジスタ２５ｔ１，２５ｔ４がオン状態となる。一方、信号ＷＳＷはロウレベルであるため、トランジスタ２５ｔ５，２５ｔ６はオフ状態である。

【0085】

これにより、たとえば、図１１のグローバルビット線２４ｇ１の電位は、ローカルビット線２４ｌａ１の電位に基づいて、電源電圧ＶＤＤを抵抗分圧した電位となる。なお、ローカルビット線２４ｌａ１の電位が高いほど、トランジスタ２５ｔ２のオン抵抗が大きくなり、トランジスタ２５ｔ３のドレイン電位及びゲート電位が下がる。このため、ローカルビット線２４ｌａ１とグローバルビット線２４ｇ１において、論理値“０”と論理値“１”に対応した電位の大きさの関係は逆になる。この関係が、図１３において、電位ＬＢＬと電位ＧＢＬにより示されている。

【0086】

タイミングｔ４において、信号ＲＳＷが非活性化され、信号ＴＳＡＥＮが活性化されることにより、たとえば、図１２に示したようなツインセンスアンプ２７ａ２により、リードデータのデータ判定が行われ、データ判定結果が出力される。

【0087】

タイミングｔ５において、信号ＷＳＷが活性化されると、たとえば、図１１において、トランジスタ２５ｔ５，２５ｔ６がオン状態となり、ライト処理（書き戻し）が行われる。ライト処理では、グローバルビット線２４ｇ１の電位が、ローカルビット線２４ｌａ１に伝わり、そのローカルビット線２４ｌａ１に接続されたメモリセルに、その電位に応じた論理値が書き込まれる。

【0088】

以上のような、第２の実施の形態の半導体記憶装置２０では、プリセンスアンプ２５ａ１～２５ａｎの出力電位は、グローバルビット線２４ｇ１～２４ｇｎの負荷によらず、たとえば、ローカルビット線２４ｌａ１～２４ｌａｎの電位に基づいたものになる。このため、グローバルビット線２４ｇ１～２４ｇｎに負荷の違いがあっても、同じ論理値についての電位が伝播される場合、同じ電位がツインセンスアンプ２７ａ１～２７ａ（ｎ－１）に供給される。これにより、ツインセンスアンプ２７ａ１～２７ａ（ｎ－１）において、データ判定エラーの発生を抑制できる。

【0089】

また、図９のようにＰＳＡ部２５ａ，２５ｂを複数設けたことで、メモリセルアレイが大きくなってビット線長が長くなることによるリード電位の減衰などを抑制でき、半導体記憶装置２０の大規模化に対応できる。なお、ＰＳＡ部２５ａ，２５ｂは３つ以上設けられていてもよい。

【0090】

また、たとえば、図１１に示したようなプリセンスアンプ２５ａ１では、ゲインが１より小さくなる。グローバルビット線２４ｇ１は長距離配線で配線容量も大きいが、プリセンスアンプ２５ａ１によりローカルビット線２４ｌａ１を伝播する電位の振幅よりも小さい振幅の電位への変換が行われるため、消費電流の削減も可能である。

【0091】

以上、実施の形態に基づき、本発明の半導体記憶装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

【符号の説明】

【0092】

１０ 半導体記憶装置
１１ メモリセルアレイ
１１ａ１～１１ａｍ，１１ｂ１１～１１ｂｍ（ｎ－２） メモリセル
１１ｂ１～１１ｂｎ，１２ｂ１～１２ｂｎ ビット線
１１ｆ１～１１ｆ３ 強誘電体キャパシタ
１１ｐ１～１１ｐｍ プレート線
１１ｔ１～１１ｔ３，１２ｔ１，１２ｔ２ トランジスタ
１１ｗ１～１１ｗｍ ワード線
１２ａ１～１２ａｎ プリセンスアンプ
１２ｓ１～１２ｓ３ スイッチ
１３ａ１～１３ａ（ｎ－２） ツインセンスアンプ
Ｄ１～Ｄ（ｎ－２） データ判定結果
ＶＤＤ 電源電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】