特許 7309486 線路切換型移相器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-07-07

(45)【発行日】2023-07-18

(54)【発明の名称】線路切換型移相器

(51)【国際特許分類】

   H01P 1/185 20060101AFI20230710BHJP

   H01P 1/15 20060101ALI20230710BHJP

   H03H 11/20 20060101ALI20230710BHJP

【ＦＩ】

H01P1/185

H01P1/15

H03H11/20 A

【請求項の数】 6

(21)【出願番号】P 2019125412

(22)【出願日】2019-07-04

(65)【公開番号】P2021013071

(43)【公開日】2021-02-04

【審査請求日】2022-06-15

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】598076591

【氏名又は名称】東芝インフラシステムズ株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】小島 治夫

【審査官】佐藤 当秀

(56)【参考文献】

【文献】特開平１０－３２２１０２（ＪＰ，Ａ）

【文献】特開２００７－２４３４１０（ＪＰ，Ａ）

【文献】特開２００６－２２９７３２（ＪＰ，Ａ）

【文献】特開平１１－０８８００４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｐ １／１８５

Ｈ０１Ｐ １／１５

Ｈ０３Ｈ １１／２０

(57)【特許請求の範囲】

【請求項1】

入力端子と出力端子との間に縦続接続された第１及び第２ブロックを具備し、
前記第１ブロックは、第１乃至第４ＦＥＴと、第１及び第２伝送線路とを含み、
前記第１ＦＥＴのドレインは、前記入力端子に接続され、
前記第１伝送線路の一端は、前記第１ＦＥＴのソースに接続され、前記第１伝送線路の他端は、前記第２ＦＥＴのドレインに接続され、
前記第２ＦＥＴのソースは、第１ノードに接続され、
前記第３ＦＥＴのドレインは、前記入力端子に接続され、
前記第２伝送線路の一端は、前記第３ＦＥＴのソースに接続され、前記第２伝送線路の他端は、前記第４ＦＥＴのドレインに接続され、
前記第４ＦＥＴのソースは、前記第１ノードに接続され、
前記第２ブロックは、第５乃至第８ＦＥＴと、第３及び第４伝送線路とを含み、
前記第５ＦＥＴのドレインは、前記第１ノードに接続され、
前記第３伝送線路の一端は、前記第５ＦＥＴのソースに接続され、前記第３伝送線路の他端は、前記第６ＦＥＴのドレインに接続され、
前記第６ＦＥＴのソースは、前記出力端子に接続され、
前記第７ＦＥＴのドレインは、前記第１ノードに接続され、
前記第４伝送線路の一端は、前記第７ＦＥＴのソースに接続され、前記第４伝送線路の他端は、前記第８ＦＥＴのドレインに接続され、
前記第８ＦＥＴのソースは、前記出力端子に接続され、
前記第５乃至第８ＦＥＴのゲート幅は、前記第１乃至第４ＦＥＴのゲート幅より小さい
線路切換型移相器。

【請求項2】

前記第１伝送線路は、第１長さを有し、
前記第２伝送線路は、前記第１長さより長い第２長さを有し、
前記第３伝送線路は、前記第２長さを有し、
前記第４伝送線路は、前記第２長さより長い第３長さを有する
請求項１に記載の線路切換型移相器。

【請求項3】

前記第２長さは、前記第１長さの概略２倍であり、
前記第３長さは、前記第２長さの概略２倍である
請求項２に記載の線路切換型移相器。

【請求項4】

前記第１伝送線路に信号を入力する場合、前記第１及び第２ＦＥＴは、短絡状態に設定され、前記第３及び第４ＦＥＴは、開放状態に設定され、
前記第２伝送線路に信号を入力する場合、前記第１及び第２ＦＥＴは、開放状態に設定され、前記第３及び第４ＦＥＴは、短絡状態に設定され、
前記第３伝送線路に信号を入力する場合、前記第５及び第６ＦＥＴは、短絡状態に設定され、前記第７及び第８ＦＥＴは、開放状態に設定され、
前記第２伝送線路に信号を入力する場合、前記第５及び第６ＦＥＴは、開放状態に設定され、前記第７及び第８ＦＥＴは、短絡状態に設定される
請求項１乃至３のいずれかに記載の線路切換型移相器。

【請求項5】

前記第５乃至第８ＦＥＴのゲート幅は、前記第１乃至第４ＦＥＴのゲート幅の概略１／２である
請求項１乃至４のいずれかに記載の線路切換型移相器。

【請求項6】

前記第１乃至第８ＦＥＴの各々は、ＨＥＭＴで構成される
請求項１乃至５のいずれかに記載の線路切換型移相器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、線路切換型移相器に関する。

【背景技術】

【0002】

フェーズドアレイアンテナを備えたアンテナ装置が知られている。このアンテナ装置は、高周波信号の位相を変化させる移相器を備えている。移相器としては、線路切換型移相器が知られている。線路切換型移相器は、長さの異なる２個の伝送線路を備え、各伝送線路の両端にそれぞれスイッチング素子を接続する。そして、このスイッチング素子のオン／オフを制御して、高周波信号を入力する伝送線路を切り換える。２個の伝送線路の線路長差は、移相量として用いられる。

【0003】

線路切換型移相器のスイッチング素子として、例えばＨＥＭＴ（high electron mobility transistor）が用いられる。ＨＥＭＴの開放時の抵抗値が小さくなると、このＨＥＭＴを介して選択されていない伝送線路に高周波信号が流れてしまう。このため、移相器の位相誤差が大きくなってしまう。

【先行技術文献】

【特許文献】

【0004】

【文献】特許第３３５６１３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、耐入力電力が小さくなるのを抑制しつつ、位相誤差を小さくすることが可能な線路切換型移相器を提供することである。

【課題を解決するための手段】

【0006】

実施形態に係る線路切換型移相器は、入力端子と出力端子との間に縦続接続された第１及び第２ブロックを具備する。前記第１ブロックは、第１乃至第４ＦＥＴと、第１及び第２伝送線路とを含む。前記第１ＦＥＴのドレインは、前記入力端子に接続され、前記第１伝送線路の一端は、前記第１ＦＥＴのソースに接続され、前記第１伝送線路の他端は、前記第２ＦＥＴのドレインに接続され、前記第２ＦＥＴのソースは、第１ノードに接続され、前記第３ＦＥＴのドレインは、前記入力端子に接続され、前記第２伝送線路の一端は、前記第３ＦＥＴのソースに接続され、前記第２伝送線路の他端は、前記第４ＦＥＴのドレインに接続され、前記第４ＦＥＴのソースは、前記第１ノードに接続される。前記第２ブロックは、第５乃至第８ＦＥＴと、第３及び第４伝送線路とを含む。前記第５ＦＥＴのドレインは、前記第１ノードに接続され、前記第３伝送線路の一端は、前記第５ＦＥＴのソースに接続され、前記第３伝送線路の他端は、前記第６ＦＥＴのドレインに接続され、前記第６ＦＥＴのソースは、前記出力端子に接続され、前記第７ＦＥＴのドレインは、前記第１ノードに接続され、前記第４伝送線路の一端は、前記第７ＦＥＴのソースに接続され、前記第４伝送線路の他端は、前記第８ＦＥＴのドレインに接続され、前記第８ＦＥＴのソースは、前記出力端子に接続される。前記第５乃至第８ＦＥＴのゲート幅は、前記第１乃至第４ＦＥＴのゲート幅より小さい。

【図面の簡単な説明】

【0007】

【図1】図１は、実施形態に係るアンテナ装置のブロック図である。

【図2】図２は、図１に示した送受信モジュールのブロック図である。

【図3】図３は、実施形態に係る移相器の回路図である。

【図4】図４は、比較例に係る移相器の回路図である。

【図5】図５は、移相器に含まれるブロックにおける線路長差と位相誤差との関係を示すグラフである。

【図6】図６は、移相器のビット数と合計位相誤差との関係を示すグラフである。

【発明を実施するための形態】

【0008】

以下、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。

【0009】

［１］ アンテナ装置の構成
図１は、実施形態に係るアンテナ装置１のブロック図である。

【0010】

アンテナ装置１は、アレイアンテナ１０、複数の送受信モジュール１２、分配合成器１３、制御回路１４、送信器１５、及び受信器１６を備える。

【0011】

アレイアンテナ１０は、フェーズドアレイアンテナからなる。アレイアンテナ１０は、２次元に配列された複数のアンテナ素子１１を備える。アレイアンテナ１０は、高周波信号（ＲＦ信号とも呼ぶ）を送信及び受信する。

【0012】

複数の送受信モジュール１２はそれぞれ、複数のアンテナ素子１１に接続される。送受信モジュール１２は、高周波信号の位相変換及び増幅を行う。

【0013】

分配合成器１３は、高周波信号を分配及び合成する。分配合成器１３は、複数の分配器、及び複数の合成器を備える。また、分配合成器１３は、送信信号と受信信号との経路を切り替えるサーキュレータを含む。

【0014】

制御回路１４は、送受信モジュール１２及び分配合成器１３の動作を制御する。

【0015】

送信器１５は、アンテナ素子１１から送信する送信信号を生成する装置である。送信器１５は、送信信号を生成し、分配合成器１３に出力する。

【0016】

受信器１６は、分配合成器１３から取得した高周波信号に信号処理を施して受信信号を生成する装置である。受信器１６は、生成した受信信号を後段の回路（図示せず）に出力する。

【0017】

次に、送受信モジュール１２の構成の一例について説明する。図２は、図１に示した送受信モジュール１２のブロック図である。

【0018】

送受信モジュール１２は、サーキュレータ２０、受信用増幅器２１、受信用移相器２２、送信用移相器２３、及び送信用増幅器２４などを備える。

【0019】

サーキュレータ２０は、受信信号と送信信号との経路を切り替える。受信用増幅器２１は、入力された信号を低雑音で増幅する。受信用移相器２２は、入力された信号の位相を制御する。送信用移相器２３は、入力された信号の位相を制御する。送信用増幅器２４は、入力された信号の電力を増幅する。

【0020】

なお、送信用移相器と受信用移相器とを共用にしてもよい。この場合、移相器と増幅器との間に、送信信号と受信信号とを切り換えるためのＳＰＤＴ（single-pole double-throw）スイッチが挿入される。

【0021】

［２］ 移相器２２の構成
次に、移相器２２の構成について説明する。図３は、移相器２２の回路図である。移相器２２は、線路切換型移相器である。なお、移相器２３は、移相器２２と同じ構成である。

【0022】

移相器２２は、入力端子３０、出力端子３１、及びｎ個のブロック３２－１～３２－ｎを備える。ｎは、２以上の整数である。ブロック３２－１～３２－ｎは、入力端子３０と出力端子３１との間に縦続接続される。１段目のブロックを第１ブロックと呼び、２段目のブロックを第２ブロックと呼ぶ。

【0023】

第１ブロック３２－１は、４個のトランジスタ３３ａ～３３ｄと、２個の伝送線路３４ａ、３５ａとを備える。

【0024】

トランジスタ３３ａ～３３ｄは、電界効果トランジスタ（ＦＥＴ：field effect transistor）、又は高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）で構成される。ＦＥＴとしては、例えばｎチャネルＦＥＴが用いられる。本実施形態では、トランジスタ３３ａ～３３ｄとして、ＨＥＭＴを例に挙げて説明する。ＨＥＭＴは、高速動作が可能であり、低消費電力で動作可能である。

【0025】

伝送線路３４ａは、長さＬ１を有する。伝送線路３４ａの長さは、伝送線路３５ａ長さより長い。伝送線路３５ａは、長さＬ２を有する。長さＬ２は、長さＬ１の概略２倍である。

【0026】

ＨＥＭＴ３３ａのドレインは、入力端子３０に接続され、そのソースは、伝送線路３４ａの一端に接続される。ＨＥＭＴ３３ｂのドレインは、伝送線路３４ａの他端に接続され、そのソースは、接続ノードＮ１に接続される。

【0027】

ＨＥＭＴ３３ｃのドレインは、入力端子３０に接続され、そのソースは、伝送線路３５ａの一端に接続される。ＨＥＭＴ３３ｄのドレインは、伝送線路３５ａの他端に接続され、そのソースは、接続ノードＮ１に接続される。

【0028】

ＨＥＭＴ３３ａ～３３ｄのゲートには、制御回路１４から制御信号が入力される。ＨＥＭＴ３３ａ～３３ｄは、制御回路１４によりオン／オフが制御される。

【0029】

第２ブロック３２－２は、４個のトランジスタ３６ａ～３６ｄと、２個の伝送線路３５ｂ、３７とを備える。トランジスタ３６ａ～３６ｄとしては、例えばＨＥＭＴが用いられる。

【0030】

伝送線路３５ｂは、長さＬ２を有する。すなわち、伝送線路３５ｂの長さは、ブロック３２－１に含まれる伝送線路３５ａの長さと同じである。伝送線路３７の長さは、伝送線路３５ｂの長さより長い。伝送線路３７の長さＬ３は、長さＬ２の概略２倍である。

【0031】

ＨＥＭＴ３６ａのドレインは、接続ノードＮ１に接続され、そのソースは、伝送線路３５ｂの一端に接続される。ＨＥＭＴ３６ｂのドレインは、伝送線路３５ｂの他端に接続され、そのソースは、接続ノードＮ２に接続される。

【0032】

ＨＥＭＴ３６ｃのドレインは、接続ノードＮ１に接続され、そのソースは、伝送線路３７の一端に接続される。ＨＥＭＴ３６ｄのドレインは、伝送線路３７の他端に接続され、そのソースは、接続ノードＮ２に接続される。

【0033】

伝送線路３４ａ、３５ａ、３５ｂ、３７は、例えばマイクロストリップ線路で構成される。

【0034】

ＨＥＭＴ３６ａ～３６ｄのゲートには、制御回路１４から制御信号が入力される。ＨＥＭＴ３６ａ～３６ｄは、制御回路１４によりオン／オフが制御される。

【0035】

ここで、第２ブロック３２－２に含まれるＨＥＭＴ３６ａ～３６ｄのゲート幅は、第１ブロック３２－１に含まれるＨＥＭＴ３３ａ～３３ｄのゲート幅より小さく設定される。例えば、ＨＥＭＴ３６ａ～３６ｄのゲート幅は、ＨＥＭＴ３３ａ～３３ｄのゲート幅の概略１／２である。第１ブロック３２－１に含まれるＨＥＭＴ３３ａ～３３ｄのゲート幅は同じである。第２ブロック３２－２に含まれるＨＥＭＴ３６ａ～３６ｄのゲート幅は同じである。ゲート幅とは、チャネル長方向に直交するチャネル幅方向におけるゲート電極の長さである。

【0036】

ＨＥＭＴにおけるドレイン及びソース間の抵抗値及び容量はゲート幅に依存し、一般的に、ゲート幅が小さくなるほど、抵抗値は高くなり、容量は小さくなる。この抵抗値は、ＨＥＭＴが開放時（オフ時）の抵抗値である。

【0037】

図３では、ＨＥＭＴ３３ａが２個のトランジスタ記号で表されているが、これは、ＨＥＭＴ３３ａのゲート幅が相対的に大きいことを等価的に表している。ＨＥＭＴ３３ｂ～３３ｄについても同様である。一方、ＨＥＭＴ３６ａは、１個のトランジスタ記号で表されているが、これは、ＨＥＭＴ３６ａのゲート幅が相対的に小さいことを等価的に表している。ＨＥＭＴ３６ｂ～３６ｄについても同様である。

【0038】

第１ブロック３２－１と第２ブロック３２－２とにおけるゲート幅の関係は、第２ブロック３２－２より後段のブロックについても維持される。

【0039】

ブロック３２－１～３２－ｎの数、すなわちブロックの段数は、移相器のビット数に対応する。ビット数が増えるにつれて、変化する位相の単位が小さくなる。例えば、２ビット移相器は、０～３６０度の位相を９０度ずつ変化させることができる。また、５ビット移相器は、０～３６０度の位相を１１．２５度ずつ変化させることができる。

【0040】

［３］ 動作
上記のように構成された移相器２２の動作について説明する。

【0041】

制御回路１４は、移相器２２に含まれる複数のＨＥＭＴのゲートに制御電圧（ゲート電圧）を印加し、移相器２２が設定する位相を制御する。

【0042】

第１ブロック３２－１で位相を遅らせない場合は、ＨＥＭＴ３３ａ、３３ｂを短絡状態に設定し、ＨＥＭＴ３３ｃ、３３ｄを開放状態に設定する。ＨＥＭＴを短絡状態に設定する場合は、ゲート及びソース間を同電位に設定、すなわち、ゲートに０Ｖを印加する。ＨＥＭＴを開放状態に設定する場合は、ゲートにソースより負の電圧を印加、すなわち、ゲートに負の電圧を印加する。これにより、入力端子３０に入力された高周波信号は、一番短い伝送線路３４ａを通り、第２ブロック３２－２に伝達される。

【0043】

第１ブロック３２－１で位相を遅らせる場合は、ＨＥＭＴ３３ａ、３３ｂを開放状態に設定し、ＨＥＭＴ３３ｃ、３３ｄを短絡状態に設定する。これにより、入力端子３０に入力された高周波信号は、２番目に短い伝送線路３５ａを通り、第２ブロック３２－２に伝達される。よって、第１ブロック３２－１は、移相器のビット数に対応した位相量だけ位相を変化させることができる。例えば、５ビット移相器である場合は、第１ブロック３２－１は、１１．２５度だけ位相をシフトさせることができる。

【0044】

第２ブロック３２－２で位相を遅らせない場合は、ＨＥＭＴ３６ａ、３６ｂを短絡状態に設定し、ＨＥＭＴ３６ｃ、３６ｄを開放状態に設定する。これにより、第１ブロック３２－１から入力された高周波信号は、伝送線路３５ｂを通り、後段のブロックに伝達される。

【0045】

第２ブロック３２－２で位相を遅らせる場合は、ＨＥＭＴ３６ａ、３６ｂを開放状態に設定し、ＨＥＭＴ３６ｃ、３６ｄを短絡状態に設定する。これにより、第１ブロック３２－１から入力された高周波信号は、伝送線路３７を通り、後段のブロックに伝達される。よって、第２ブロック３２－２は、移相器のビット数に対応した位相量だけ位相を変化させることができる。例えば、５ビット移相器である場合は、第２ブロック３２－２は、２２．５度だけ位相をシフトさせることができる。

【0046】

第２ブロック３２－２より後段のブロックの動作は、第１ブロック３２－１及び第２ブロック３２－２と同様である。

【0047】

［４］ 比較例
次に、比較例について説明する。図４は、比較例に係る移相器２２の回路図である。

【0048】

第２ブロック３２－２は、ＨＥＭＴ３３ｅ～３３ｈを備える。ＨＥＭＴ３３ｅ～３３ｈのゲート幅は、ＨＥＭＴ３３ａ～３３ｄのゲート幅と同じである。その他の構成は、図３の実施形態と同じである。

【0049】

図５は、移相器に含まれるブロックにおける線路長差と位相誤差との関係を示すグラフである。図５は、電波の周波数帯域がＸ帯である場合のグラフである。図５の横軸が線路長差［ｍｍ］であり、図５の縦軸が位相誤差［度］である。図５では、ゲート幅Ｗｇが１５０μｍ、３００μｍの２種類のゲート幅のＨＥＭＴを用いている。

【0050】

図５から、ゲート幅が大きいほど位相誤差が大きくなる。また、位相誤差は、線路長差が長くなるほど大きくなる。

【0051】

図６は、移相器のビット数と合計位相誤差との関係を示すグラフである。図６は、電波の周波数帯域がＸ帯である場合のグラフである。図６の横軸が移相器のビット数であり、図６の縦軸が移相器の合計位相誤差［度］である。比較例は、１段目のブロックに含まれるＨＥＭＴのゲート幅Ｗｇ＝３００μｍ、２段目のブロックに含まれるＨＥＭＴのゲート幅Ｗｇ＝３００μｍである。実施形態は、１段目のブロックに含まれるＨＥＭＴのゲート幅Ｗｇ＝３００μｍ、２段目のブロックに含まれるＨＥＭＴのゲート幅Ｗｇ＝１５０μｍである。

【0052】

比較例では、１段目のブロックと２段目のブロックとで、ＨＥＭＴのゲート幅が同じである。

【0053】

一方、実施形態では、２段目のブロックに含まれるＨＥＭＴのゲート幅を１段目のブロックよりも小さくしている。２段目のブロックに含まれるＨＥＭＴのゲート幅は、１段目のブロックに含まれるＨＥＭＴのゲート幅の概略１／２である。このため、２段目のブロックのＨＥＭＴのソース及びドレイン間の抵抗値は、１段目のＨＥＭＴのソース及びドレイン間の抵抗値より高くなる。

【0054】

ＨＥＭＴの抵抗値が高くなると、選択されていない伝送線路に流れる電流量が低減できる。これにより、選択されていない伝送線路の影響による移相器の位相誤差を小さくすることができる。この結果、図６に示すように、移相器の合計位相誤差を小さくすることが可能となる。

【0055】

また、比較例及び実施形態ともに、１段目のブロックに含まれるＨＥＭＴのゲート幅は、３００μｍである。よって、実施形態では、比較例に比べて、耐入力電力が小さくなるのを抑制できる。

【0056】

［５］ 実施形態の効果
以上詳述したように本実施形態では、線路切換型移相器２２は、入力端子３０と出力端子３１との間に縦続接続された複数のブロック３２を備える。複数のブロック３２は、１段目の第１ブロック３２－１と、２段目の第２ブロック３２－２とを含む。そして、第２ブロック３２－２に含まれるＦＥＴのゲート幅を、第１ブロック３２－１に含まれるＦＥＴのゲート幅より小さくしている。

【0057】

本実施形態によれば、第２ブロック３２－２におけるＨＥＭＴのソース及びドレイン間の抵抗値は、第１ブロック３２－１におけるＨＥＭＴのソース及びドレイン間の抵抗値より高くなる。これにより、選択されていない伝送線路の影響による移相器の合計位相誤差を小さくすることができる。

【0058】

また、移相器の耐入力電力は、１段目のブロックの耐入力電力によって決定される。第１ブロック３２－１の抵抗値は相対的に高いため、移相器の耐入力電力が小さくなるのを抑制できる。すなわち、本実施形態では、耐入力電力が小さくなるのを抑制しつつ、位相誤差を小さくすることができる。

【0059】

なお、上記実施形態では、線路切換型移相器をフェーズドアレイアンテナに適用した場合について示している。しかし、これに限定されず、本実施形態における線路切換型移相器は、位相を制御する機能を有する様々な装置に適用できる。

【0060】

また、線路切換型移相器を構成するトランジスタとして、ＦＥＴ及びＨＥＭＴ以外に、バイポーラトランジスタを用いてもよい。

【0061】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0062】

１…アンテナ装置、１０…アレイアンテナ、１１…アンテナ素子、１２…送受信モジュール、１３…分配合成器、１４…制御回路、１５…送信器、１６…受信器、２０…サーキュレータ、２１…増幅器、２２…移相器、２３…移相器、２４…増幅器、３０…入力端子、３１…出力端子、３２…ブロック、３３ａ～３３ｄ，３６ａ～３６ｄ…トランジスタ、３４ａ，３５ａ，３５ｂ，３７…伝送線路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】