特許 7309746 複数の空間的に分離されたステージ間でアナログ／デジタル変換を実行するシステム及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-07-07

(45)【発行日】2023-07-18

(54)【発明の名称】複数の空間的に分離されたステージ間でアナログ／デジタル変換を実行するシステム及び方法

(51)【国際特許分類】

   H03M 3/02 20060101AFI20230710BHJP

   A61B 8/00 20060101ALI20230710BHJP

   H03K 5/26 20060101ALN20230710BHJP

【ＦＩ】

H03M3/02

A61B8/00

H03K5/26 P

【請求項の数】 15

(21)【出願番号】P 2020551574

(86)(22)【出願日】2019-03-26

(65)【公表番号】

(43)【公表日】2021-08-10

(86)【国際出願番号】 EP2019057600

(87)【国際公開番号】W WO2019185633

(87)【国際公開日】2019-10-03

【審査請求日】2022-03-24

(31)【優先権主張番号】18164263.8

(32)【優先日】2018-03-27

(33)【優先権主張国・地域又は機関】EP

(31)【優先権主張番号】18164277.8

(32)【優先日】2018-03-27

(33)【優先権主張国・地域又は機関】EP

(73)【特許権者】

【識別番号】590000248

【氏名又は名称】コーニンクレッカ フィリップス エヌ ヴェ

【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ．

【住所又は居所原語表記】Ｈｉｇｈ Ｔｅｃｈ Ｃａｍｐｕｓ ５２， ５６５６ ＡＧ Ｅｉｎｄｈｏｖｅｎ，Ｎｅｔｈｅｒｌａｎｄｓ

(74)【代理人】

【識別番号】110001690

【氏名又は名称】弁理士法人Ｍ＆Ｓパートナーズ

(72)【発明者】

【氏名】オウゾウノフ ソティル フィリポフ

(72)【発明者】

【氏名】トテフ エミル ディミトロフ

【審査官】阿部 弘

(56)【参考文献】

【文献】国際公開第２０１８／０４１６３６（ＷＯ，Ａ１）

【文献】特表２００６－５２８４５７（ＪＰ，Ａ）

【文献】HOURIEH ATTARZADEH et al.，A LOW-POWER HIGH DYNAMIC-RANGE RECEIVER SYSTEM FOR IN-PROBE 3-D ULTRASONIC IMAGING[Online]，IEEE Transactions on Biomedical Circuits and Systems，IEEE，2017年07月18日，Volume:11, Issue:5，pp.1053-1064，https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=7983447

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ ３／０２

Ａ６１Ｂ ８／００

Ｈ０３Ｋ ５／２６

(57)【特許請求の範囲】

【請求項1】

アナログ信号をプローブから遠隔処理ユニットへ伝送する信号処理システムであって、
被検体から取得されるアナログプローブ信号を受信する前記プローブにおける第１ＡＳＩＣであって、前記アナログプローブ信号を受信し、非同期時間ドメインパルスを含む二進ビットストリームを出力する非同期シグマデルタ変調器を有する第１ＡＳＩＣと、
前記二進ビットストリームを受信する前記遠隔処理ユニットにおける第２ＡＳＩＣと、
を有し、
前記非同期シグマデルタ変調器は、該非同期シグマデルタ変調器の時間利得関数を時間にわたって変化させる時間利得関数回路を有し、
前記時間利得関数が、前記非同期シグマデルタ変調器のフィードバック利得を制御し、これにより該非同期シグマデルタ変調器のダイナミックレンジを制御し、
前記時間利得関数回路は更に、前記非同期シグマデルタ変調器の時間利得関数を前記プローブの撮像深度に関連するユーザ入力に基づいて変化させる、
信号処理システム。

【請求項2】

前記二進ビットストリームを前記第１ＡＳＩＣから前記第２ＡＳＩＣに伝搬させるデータチャンネルを更に有する、請求項１に記載の信号処理システム。

【請求項3】

前記第１ＡＳＩＣは１.８Ｖ以上の電圧で動作し、前記第２ＡＳＩＣが１.８Ｖ以下の電圧で動作する、請求項１又は請求項２に記載の信号処理システム。

【請求項4】

前記非同期シグマデルタ変調器が低雑音増幅器を有する、請求項１から３の何れか一項に記載の信号処理システム。

【請求項5】

前記非同期シグマデルタ変調器が、
前記低雑音増幅器の出力端、及び
前記低雑音増幅器の入力端、
に接続されたフィードバックコンデンサを更に有する、請求項４に記載の信号処理システム。

【請求項6】

前記非同期シグマデルタ変調器がローパスフィルタを更に有する、請求項１から５の何れか一項に記載の信号処理システム。

【請求項7】

前記非同期シグマデルタ変調器が非同期二進量子化器を更に有する、請求項１から６の何れか一項に記載の信号処理システム。

【請求項8】

前記非同期シグマデルタ変調器がフィードバックデジタル／アナログ変換器を有する、請求項１から７の何れか一項に記載の信号処理システム。

【請求項9】

前記第１ＡＳＩＣは音響トランスジューサ素子を更に有し、該音響トランスジューサ素子が到来する音響信号を受信し、音響信号を出力する、請求項１から８の何れか一項に記載の信号処理システム。

【請求項10】

前記第２ＡＳＩＣが復調器を有する、請求項１から９の何れか一項に記載の信号処理システム。

【請求項11】

前記復調器は非同期時間ドメインパルスを含む前記二進ビットストリームを受信し、再構成されたアナログ信号を出力し、前記第２ＡＳＩＣが前記再構成されたアナログ信号を受信するアナログ／デジタル変換器を更に有する、請求項１０に記載の信号処理システム。

【請求項12】

前記プローブは超音波プローブであり、前記遠隔処理ユニットがバックエンド信号処理ユニットである、請求項１から１１の何れか一項に記載の信号処理システム。

【請求項13】

アナログ信号をプローブから遠隔処理ユニットに伝送する方法であって、
被検体からのアナログ信号を、前記プローブにおける第１ＡＳＩＣにおいて受信するステップと、
前記アナログ信号に対して非同期シグマデルタ変調器により非同期シグマデルタ変調を実行し、これにより非同期時間ドメインパルスを含む二進ビットストリームを発生するステップと、
前記二進ビットストリームを前記遠隔処理ユニットにおける第２ＡＳＩＣにおいてデータチャンネルから受信するステップと、
を有し、
前記アナログ信号に対して非同期シグマデルタ変調を実行するステップは、前記非同期シグマデルタ変調器の時間利得関数を時間にわたって、又はユーザ入力に基づいて変化させるステップを有し、
前記時間利得関数が、前記非同期シグマデルタ変調器のフィードバック利得を制御し、これにより該非同期シグマデルタ変調器のダイナミックレンジを制御し、
時間利得関数回路が更に、前記非同期シグマデルタ変調器の時間利得関数を前記プローブの撮像深度に関連するユーザ入力に基づいて変化させる、
方法。

【請求項14】

前記アナログ信号が超音波信号を有する、請求項１３に記載の方法。

【請求項15】

コンピュータ上で実行された場合に請求項１３又は１４に記載の方法を実施するコンピュータプログラムコード手段を有する、コンピュータプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、信号処理の分野に係り、更に詳細には、超音波システムにおける複数の空間的に分離されたステージ間での信号処理の分野に関する。

【背景技術】

【0002】

超音波プローブの構成においては、音響トランスジューサ素子を駆動し、受信された信号を増幅するために高電圧技術が必要とされる。しかしながら、これらの高電圧技術は、単に、これらテクノロジ・ノードにおけるトランジスタの大きな構造的寸法（法外に大きな面積並びに電力消費及び低速度につながる）により、アナログ／デジタル変換（ＡＤＣ）及びデジタル信号処理（ＤＳＰ）等の一層複雑な機能の実施化には適していない。この問題は、システムの選択を、超音波画像を生成するために必要とされる信号処理を実行することができる別体の低電圧集積回路へ当該信号を伝送するのに十分な最小限の機能しか含まない高電圧集積回路に向かわせる。低電圧集積回路とは、小さな寸法を維持しながら速度及び電力消費の点で現状技術の能力を有することができる小さな構造寸法のトランジスタを意味する。

【0003】

典型的に、上記高電圧集積回路は超音波プローブ自体内に配置される一方、上記低電圧集積回路は該プローブにケーブルを介して接続されるバックエンド処理ユニット内に配置される。このように、高電圧集積回路により受信されたアナログ信号は、高及び低電圧集積回路の間を伝搬されねばならない。アナログ信号の伝搬は、受信端において適切に解釈するために信号の完全さが維持されねばならないので、本来的に困難である。このことは、当該ケーブルに沿う伝搬距離の変化、相互接続ケーブル線内での信号消散及び複数の妨害信号の存在により更に複雑化される。加えて、新たに出現するアプリケーションは、典型的に、２Ｄ構成での益々増加する数の超音波トランスジューサを必要とし、このことは、バックエンド処理システムに伝搬されるべき収集されるデータチャンネルの量の増加につながる。

【0004】

更に、バックエンドにアナログ的に伝送されるデータの量を低減するためにフロントエンドにおいて典型的に使用されるアナログビーム形成の限界も考慮されねばならない。アナログビーム形成は、最大ダイナミックレンジ、空間解像度及び最大フレームレートに関する達成可能な性能に限界を生じさせる。

【0005】

最後に、全てのデータはビームフォーマにロバストな態様で伝送されねばならない。多くの非多重化チャンネルの場合、このことは、必要とされる多数の平行ケーブルにより、困難で費用の掛かる処理となり得る。音響プローブにおける多数のチャンネル故に、可能な限り多数のチャンネルを単一のライン上に多重化することが有益であるが、複数のアナログ信号の多重化に関連する多くの困難さが存在する。

【発明の概要】

【発明が解決しようとする課題】

【0006】

従って、アナログ信号を或る集積回路から他の集積回路へ大幅な追加のハードウェアを要せずに伝搬するロバストな手段に対する要求が存在する。

【課題を解決するための手段】

【0007】

本発明は請求項により定義される。

【0008】

本発明の一態様に従う例によれば、アナログ信号をプローブから遠隔処理ユニットへ伝送する信号処理システムが提供され、該信号処理システムは、
アナログプローブ信号を受信するように構成された前記プローブにおける第１ＡＳＩＣであって、該第１ＡＳＩＣは非同期シグマデルタ変調器（Asynchronous Sigma-Delta Modulator）を有し、該非同期シグマデルタ変調器が前記アナログプローブ信号を受信し、二進ビットストリームを出力するように構成された第１ＡＳＩＣと、
前記二進ビットストリームを受信するように構成された前記遠隔処理ユニットにおける第２ＡＳＩＣと、
を有する。

【0009】

上記プローブ、例えば超音波プローブは、アナログ信号を受信するように構成される。該プローブは信号処理システムの一部を形成し、該信号処理システムの他の部分は前記遠隔処理ユニットであり、該遠隔処理ユニットは典型的に何らかの変化する距離により前記プローブから分離される。幾つかのアプリケーションにおいて、該遠隔処理ユニットはプローブと同一のハウジング内に配置することができ、同一の印刷回路基板（ＰＣＢ）を占めることさえできる一方、他のアプリケーションにおいて、該遠隔処理ユニットはプローブから数メートルのケーブルにより分離することができる。

【0010】

上記アナログ信号の完全さを維持することは、プローブにより受信される信号を、前記遠隔処理ユニットを用いて高い信頼度で解釈するために重要である。正確な解釈は、超音波等の医療アプリケーションにとり特に重要である。アナログ信号を伝搬させる場合に信号の完全さを維持することは、特に斯かるアナログ信号が弱い場合、又は複数のアナログ信号が並列に伝搬されると共に妨害を受ける場合に、典型的に困難となる。更に、アナログ信号を相当の距離にわたり伝搬させることはコストが嵩む。このことは、インピーダンス整合を必要とし、これはケーブルのタイプ及び長さに依存するからである。

【0011】

アナログ信号に対して非同期シグマデルタ変調を実行することにより、アナログ信号はデジタルの時間ドメイン信号に変換され、該変換において振幅情報は時間ドメインにエンコードされ、これにより、当該信号が遠隔処理ユニットに一層大きなロバストさ及び妨害に対する少ない感受性で伝送されることを可能にする。更に、全ての個別のトランスジューサのロバストな態様での大量の並列読み出しを実施することが可能になる一方、第１ＡＳＩＣにおいてアナログ読み出し及びデジタル化を実行する代替案は実現することが遙かに一層困難である。

【0012】

本発明の一態様に従う例によれば、アナログ信号をプローブから遠隔処理ユニットへ伝送する信号処理システム（１００）が提供され、該信号処理システムは、
被検体内の或る撮像深度から取得されるアナログプローブ信号を受信するように構成された前記プローブにおける第１ＡＳＩＣであって、前記アナログプローブ信号を受信し、二進ビットストリームを出力するように構成された非同期シグマデルタ変調器を有する第１ＡＳＩＣと、
前記二進ビットストリームを受信するように構成された前記遠隔処理ユニットにおける第２ＡＳＩＣと、
を有し、
前記非同期シグマデルタ変調器は、該非同期シグマデルタ変換器の時間利得関数（time gain function）を前記撮像深度に基づいて変化させるように構成された時間利得関数回路を有し、
前記時間利得関数は、前記非同期シグマデルタ変調器のフィードバック利得を制御し、これにより該非同期シグマデルタ変調器のダイナミックレンジを制御するように構成される。

【0013】

非同期シグマデルタ変調器は、典型的に、到来信号の大きなダイナミックレンジに対応するようにプログラムすることができる。しかしながら、一層大きな信号収集窓が一層小さな信号振幅につながるという超音波信号の性質により、到来する信号振幅の全てを固定されたダイナミックレンジでカバーすることは、しばしば、不可能である。

【0014】

非同期シグマデルタ変調器のフィードバックループ内に調整可能な時間利得関数を持つ時間利得関数回路を設けることにより、非同期シグマデルタ変調器のダイナミックレンジを、瞬時的（各制御設定における）ダイナミックレンジが予測される到来信号の振幅に対して調整されるように制御することができる。このように、当該非同期シグマデルタ変調器のダイナミックレンジを該時間利得関数回路により時間にわたって調整することができる。典型的に、該調整は時間との関係及び所与のスキャン深度により時間にわたり実行される。しかしながら、該調整は、例えば一層浅い深度を撮像するために検出可能な信号レベルを低下させる等の所望のビューイング特性に現ダイナミックレンジを最適化するために非時間同期的にユーザにより実行することもできる。

【0015】

一実施態様において、当該信号処理システムは、前記二進ビットストリームを前記第１ＡＳＩＣから前記第２ＡＳＩＣに伝搬させるよう構成されたデータチャンネルを更に有する。

【0016】

該データチャンネルは二進ビットストリームをアプリケーションに依存して変化する距離に跨がって伝搬させることができる。例えば、典型的な超音波システムにおいて、前記遠隔処理ユニットはプローブと同一のＰＣＢ上に配置され得、このことは該データチャンネルが短い距離のみをカバーすることを意味する。代わりに、超音波カテーテルの場合、該データチャンネルは二進ビットストリームを遠隔処理ユニットに到達させるために数メートルにわたり伝搬させるように構成され得る。

【0017】

幾つか態様において、前記第１ＡＳＩＣは１.８Ｖ以上、例えば２.５Ｖの電圧で動作し、前記第２ＡＳＩＣは１.８Ｖ以下、例えば１.１Ｖの電圧で動作する。

【0018】

このようにして、高電圧要件の部品を第１ＡＳＩＣに、低電圧要件の部品を第２ＡＳＩＣに収容することが可能になり、これにより、種々の部品の効率を、これらを同一の電圧で動作させることにより犠牲にする必要性を除去する。更に、この第１ＡＳＩＣ及び第２ＡＳＩＣの間での分離は、動作のために必要とされる例えば７５Ｖ等の高電圧で超音波トランスジューサを駆動及びバイアスすることを可能にする。

【0019】

一構成例において、前記非同期シグマデルタ変調器は低雑音増幅器（Low Noise Amplifier）を有する。

【0020】

このようにして、当該収集窓の終了に向かって収集される深い超音波反射信号等の小さな振幅の信号を、信号対雑音比を大きく劣化させることなく増幅することが可能となる。低雑音増幅器を当該非同期シグマデルタ変調器に組み込むことにより、当該信号処理システムの複雑さ及び実施化費用を低減することが可能になる。

【0021】

他の構成例において、前記非同期シグマデルタ変調器は、
前記低雑音増幅器の出力端、及び
前記低雑音増幅器の入力端、
に接続されたフィードバックコンデンサを更に有する。

【0022】

このように、当該ＬＮＡは該フィードバックコンデンサによる電荷又は電流積分器として構成することができる。フィードバック信号は該ＬＮＡの入力端において、該入力ノードにおいて当該ＬＮＡにより設けられる仮想接地に依存して電流又は電荷の何れかの形態で加算することができる。

【0023】

一実施態様において、前記非同期シグマデルタ変調器はローパスフィルタを更に有する。

【0024】

種々の実施態様において、前記非同期シグマデルタ変調器は非同期二進量子化器を更に有する。

【0025】

一構成例において、前記非同期シグマデルタ変調器はフィードバックデジタル／アナログ変換器を有する。

【0026】

このようにして、前記ローパスフィルタの特性及び前記非同期量子化器のヒステリシスにより、非同期シグマデルタ変調器ループ内の信号の位相ズレを、自励発振が入力信号帯域のナイキスト周波数の１０倍以上の周波数に達するように制御し、これにより、大振幅入力信号により当該信号帯域に入るスプリアス信号の数を低減することができる。

【0027】

幾つかの構成例において、前記第１ＡＳＩＣは音響トランスジューサ素子を更に有し、該音響トランスジューサ素子は到来する音響信号を受信し、音響信号を出力するように構成される。代わりに、該音響トランスジューサは、第１ＡＳＩＣに電気的に接続される圧電トランスジューサ等の別個のトランスジューサ素子とする。

【0028】

一実施態様において、前記第２ＡＳＩＣは復調器を有する。

【0029】

このようにして、第２ＡＳＩＣは、第１ＡＳＩＣにより受信された音響信号の振幅等の情報を前記非同期シグマデルタ変調器により発生された二進ビットストリームに基づいて抽出することができる。
更なる実施態様において、前記復調器は、
前記二進ビットストリームを受信し、及び
再構成されたアナログ信号を出力する、
ように構成され、
前記第２ＡＳＩＣは前記再構成されたアナログ信号を受信するよう構成されたアナログ／デジタル変換器を更に有する。

【0030】

種々の実施態様において、
前記プローブは超音波プローブであり、
前記遠隔処理ユニットは、バックエンド信号処理ユニットである。

【0031】

このようにして、前記プローブにより受信された音響超音波信号を前記遠隔処理ユニットへ、該信号を二進ビットストリームに変換することにより、高信頼度で伝送することができる。この伝送は、アプリケーションに依存して種々の距離にわたって行うことができる。例えば、通常の超音波システムにおいては、プローブ及び遠隔処理ユニットを同一のプローブハウジング内に配置することができる一方、超音波カテーテルにおいては、プローブ及び遠隔処理ユニットは数メートルのケーブルにより隔てることができる。

【0032】

本発明の一態様に従う例によれば、アナログ信号をプローブから遠隔処理ユニットに伝送する方法が提供され、該方法は、
アナログ信号を前記プローブにおける第１ＡＳＩＣにおいて受信するステップと、
前記アナログ信号に対して非同期シグマデルタ変調を実行し、これにより二進ビットストリームを発生するステップと、
前記二進ビットストリームを前記遠隔処理ユニットにおける第２ＡＳＩＣにおいてデータチャンネルから受信するステップと、
を有する。

【0033】

本発明の一態様に従う例によれば、アナログ信号をプローブから遠隔処理ユニットに伝送する方法が提供され、該方法は、
被検体内の或る撮像深度からのアナログ信号を、前記プローブにおける第１ＡＳＩＣにおいて受信するステップと、
前記アナログ信号に対して非同期シグマデルタ変調器により非同期シグマデルタ変調を実行し、これにより二進ビットストリームを発生するステップと、
前記二進ビットストリームを前記遠隔処理ユニットにおける第２ＡＳＩＣにおいてデータチャンネルから受信するステップと、
を有し、
前記アナログ信号に対して非同期シグマデルタ変調を実行するステップは、
前記非同期シグマデルタ変換器の時間利得関数を前記撮像深度に基づいて変化させるステップを有し、
前記時間利得関数は、前記非同期シグマデルタ変調器のフィードバック利得を制御し、これにより該非同期シグマデルタ変調器のダイナミックレンジを制御するように構成される。

【0034】

一実施態様において、前記アナログ信号は超音波信号を有する。

【0035】

本発明の一態様に従う例によれば、コンピュータ上で実行された場合に上述した方法を実施するように構成されたコンピュータプログラムコード手段を有するコンピュータプログラムが提供される。

【0036】

本発明の一態様に従う例によれば、非同期シグマデルタ変調器が提供され、
前記非同期シグマデルタ変調器は、該非同期シグマデルタ変換器の時間利得関数を変化させるように構成された時間利得関数回路を有し、
前記時間利得関数は、前記非同期シグマデルタ変調器のフィードバック利得を制御し、これにより該非同期シグマデルタ変調器のダイナミックレンジを制御するように構成される。

【0037】

一実施態様において、前記時間利得関数回路は、切り換えられる電流アレイを備えたデジタル／アナログ変換器を有し、該切り換えられる電流アレイは、
各電流源が異なる電流を供給する複数の電流源と、
各スイッチが１つの電流源に接続され、該スイッチが閉位置にある場合は関連する電流源が活性化され、該スイッチが開位置にある場合は関連する電流源が不活性化される複数のスイッチと、
前記複数のスイッチの位置を制御するように構成された制御インターフェースと、
を有する。

【0038】

ＡＳＤＭのフィードバック信号は、典型的に、ＬＮＡフィードバックにおける積分コンデンサにより放電される（該放電過程は出力二進状態により再び制御される）電荷源（例えば、コンデンサ）により、又は出力の二進状態により制御される電流として実施化される。

【0039】

このようにして、前記時間利得関数は各位置にある前記複数のスイッチにより制御され得る。各電流が異なるように上記電流源を実施化することにより、当該非同期シグマデルタ変調器の多様なダイナミックレンジを該時間利得関数により達成することができる。

【0040】

他の実施態様において、前記制御インターフェースはユーザ入力を受信するように構成されたユーザインターフェースを有する。

【0041】

更に他の実施態様において、前記ユーザ入力は前記複数のスイッチの各々の位置の指定を有する。

【0042】

他の又は更なる実施態様において、前記ユーザ入力は当該非同期シグマデルタ変調器の所望のダイナミックレンジを有する。

【0043】

このようにして、ユーザは当該非同期シグマデルタ変換器のダイナミックレンジを手動で変えることができる。このことは、例えば前記切り換えられる電流アレイのどのスイッチが開かれ若しくは閉じられるべきかを選択することにより直接的に行うことができ、又は例えば前記切り換えられる電流アレイのスイッチ位置の変更につながる所望の関数を選択するという、ユーザの間接的な選択により行うことができる。

【0044】

一構成例において、前記複数の電流源各々は、スイッチされるコンデンサを有する。

【0045】

本発明の一態様に従う例によれば、非同期シグマデルタ変調器のダイナミックレンジを制御するシステムが提供され、該システムは、
上述される非同期シグマデルタ変調器と、
該非同期シグマデルタ変調器に制御信号を供給するように構成された振幅検出器と、
を有し、上記制御信号は前記時間利得関数回路の時間利得関数を変化させるように構成される。

【0046】

一実施態様において、前記非同期シグマデルタ変調器は、前記時間利得関数回路の時間利得関数を前記制御信号に基づいて自動的に変化させるように構成されたコントローラを有する。

【0047】

このようにして、前記時間利得関数、従って当該非同期シグマデルタ変調器のダイナミックレンジの変更を完全に自動化することができる。

【0048】

一構成例において、前記振幅検出器はカウンタを有する。

【0049】

一実施態様において、該振幅検出器は当該非同期シグマデルタ変調器の出力を受信するように構成される。

【0050】

他の実施態様において、前記制御信号は当該非同期シグマデルタ変調器の出力の振幅に基づくものである。

【0051】

当該非同期シグマデルタ変調器の出力の振幅を直接検出することにより、該非同期シグマデルタ変調器のダイナミックレンジの到来信号に応答した調整を一層正確に自動化することができ、これにより出力信号の精度を増加させる。更に、当該非同期シグマデルタ変調器フィードバックループは、大きな入力信号からの過負荷を防止することもでき、利得増大と組み合わせて一層大きな深度からの小さな信号の受信を可能にするために用いることもできる。

【0052】

他の例として、当該振幅検出は当該非同期シグマデルタ変調器ループにおける量子化器に受け渡される前の信号に対して実行することもできる（この位置における信号振幅は入力信号の振幅に比例するからである）。

【0053】

幾つか態様において、当該システムは、前記非同期シグマデルタ変調器及び前記振幅検出器と直列に接続されるローパスフィルタを更に有する。

【0054】

種々の構成例において、当該システムは超音波トランスジューサを更に有する。

【0055】

本発明の一態様に従う例によれば、非同期シグマデルタ変調器のダイナミックレンジを制御する方法が提供され、該方法は、
アナログ信号を得るステップと、
前記アナログ信号に対し非同期シグマデルタ変調を実行し、これにより二進ビットストリームを発生するステップと、
前記非同期シグマデルタ変調器内の時間利得関数回路の時間利得関数を該非同期シグマデルタ変調器の信号に基づいて変化させるステップと、
前記非同期シグマデルタ変調器のフィードバック利得を前記時間利得関数に基づいて制御し、これにより該非同期シグマデルタ変調器のダイナミックレンジを制御するステップと、
を有する。

【0056】

一実施態様において、前記時間利得関数回路の時間利得関数を制御するステップは、
前記二進ビットストリームに対して振幅検出を実行し、これにより出力振幅データを発生するステップ、
該出力振幅データに基づいて制御信号を発生するステップ、及び
前記時間利得関数回路の時間利得関数を該制御信号に基づいて変化させるステップ、
を有する。

【0057】

本発明の一態様に従う例によれば、アナログ／デジタル変換を実行するシステムが提供され、該システムは：
第１ＡＳＩＣを備えるプローブであって、前記第１ＡＳＩＣが、
アナログ信号を受信し、及び
非同期時間ドメインパルスを有する二進ビットストリームを出力する、
ように構成されたプローブと；
第２ＡＳＩＣを備える処理ユニットであって、前記第２ＡＳＩＣが、
前記二進ビットストリームを受信し、及び
該二進ビットストリームから時間／デジタル変換に基づいてデジタル出力を発生する、
ように構成された時間／デジタル変換器を有する処理ユニットと；
前記二進ビットストリームを前記第１ＡＳＩＣから前記第２ＡＳＩＣに伝搬させるように構成されたデータチャンネルであって、前記第１及び第２ＡＳＩＣが空間的に隔てられたデータチャンネルと；
を有する。

【0058】

前記プローブ、例えば超音波プローブ、はアナログ信号を受信するように構成される。該プローブは信号処理システムの一部を形成し、該信号処理システムの他の部分は前記処理ユニットであり、典型的に、該プローブから何からの変化する距離により隔てられる。幾つかのアプリケーションにおいて、前記遠隔処理ユニットは前記プローブと同一のハウジング内に配置することができ、同一のＰＣＢを占めることさえできる一方、他のアプリケーションにおいて、該遠隔処理ユニットはプローブから数メートルのケーブルにより分離され得る。

【0059】

前記アナログ信号の完全さを維持することは、プローブにより受信される信号を、前記処理ユニットを用いて高信頼度で解釈することにとり重要である。このことは、超音波等の医療的アプリケーションの場合に特に重要である。アナログ信号を伝搬させる際に、特に、これらアナログ信号が弱い場合、又は複数のアナログ信号が並列に伝搬される若しくは妨害を受ける場合に信号の完全さを維持することは典型的に困難である。更に、アナログ信号を相当の距離にわたり伝搬させることは費用が嵩む。このことは、インピーダンス整合を必要とし、このインピーダンス整合はケーブルのタイプ及び長さに依存するからである。

【0060】

アナログ信号を処理してデジタルの時間ドメイン信号（振幅情報をエンコードすることができる）を発生することにより、該信号が遠隔処理ユニットに大きなロバストさで且つ妨害に対する少ない感受性で伝送されることが可能になる。上記デジタル時間ドメイン信号は、次いで、遠隔処理ユニットにより時間／デジタル変換を用いて解釈され、元のアナログ信号を解釈するためのデジタルデータを、アナログ信号伝送の困難さを伴わずに、発生することができる。デコーディングを実行するために遠隔処理ユニットにおいて時間／デジタル変換を採用することにより、上記時間ドメイン信号を直接デジタル化することができる。

【0061】

一実施態様において、前記時間／デジタル変換器はパイプライン型時間／デジタル変換器を有し、該パイプライン型時間／デジタル変換器は：
粗型時間／デジタル変換器であって、該粗型時間／デジタル変換器が、
前記二進ビットストリームを受信し、及び
粗デジタル出力及び粗残差時間を出力する、
ように構成された粗型時間／デジタル変換器と；
前記粗残差時間を受信するように構成された精細型時間／デジタル変換器ブロックであって、該精細型時間／デジタル変換器ブロック各々が、
当該直列接続における前の精細型又は粗型時間／デジタル変換器から到来する残差時間を受信し、
当該直列接続における後続の精細型時間／デジタル変換器に送出残差時間を出力し、及び
精細デジタル出力を出力する、
ように構成された、直列に接続された１以上の精細型時間／デジタル変換器を有する精細型時間／デジタル変換器ブロックと；
を有する。

【0062】

一実施態様において、前記第１ＡＳＩＣは非同期シグマデルタ変調器を有する。

【0063】

このようにして、アナログ信号を二進ビットストリームにクロック信号を要せずに変換することができ、これにより、アナログ信号をデジタル時間ドメイン信号に変換するために要する部品の数を低減する。

【0064】

幾つか態様において、前記非同期シグマデルタ変調器は低雑音増幅器を有する。

【0065】

このようにして、収集窓の終了に向かって収集される深い超音波反射信号等の小振幅信号を、信号対雑音比を大きく劣化させることなく増幅することができる。

【0066】

一構成例において、前記非同期シグマデルタ変調器はローパスフィルタを有する。

【0067】

種々の構成例において、前記非同期シグマデルタ変調器は非同期量子化器を有する。

【0068】

一実施態様において、前記非同期シグマデルタ変調器はデジタル／アナログ変換器を有する。

【0069】

このようにして、非同期シグマデルタ変調器ループ内の信号の位相ズレを、自励発振が入力信号帯域のナイキスト周波数の１０倍以上の周波数に達するように制御し、これにより、大振幅入力信号により当該信号帯域に入るスプリアス信号の数を低減することができる。

【0070】

一実施態様において、第１ＡＳＩＣは１.８Ｖ以上の電圧、例えば２.５Ｖで動作する。

【0071】

一構成例において、第２ＡＳＩＣは１.８以下の電圧、例えば１.１Ｖで動作する。

【0072】

このようにして、より高い電圧要件の部品を第１ＡＳＩＣに収容する一方、より低い電圧要件の部品を第２ＡＳＩＣに収容し、これにより、種々の部品を全て同一の電圧で動作させることにより斯かる部品の効率を犠牲にする必要性を除去することができる。

【0073】

一実施態様において、前記データチャンネルは単一線伝送チャンネルを有する。

【0074】

本発明の一態様に従う例によれば、プローブ及び遠隔処理ユニット間でアナログ信号に対しアナログ／デジタル変換を実行する方法が提供され、該方法は、
前記プローブにおける第１ＡＳＩＣにおいてアナログ信号を得るステップと、
前記第１ＡＳＩＣを用いて前記アナログ信号を処理し、これにより該アナログ信号に基づいて二進ビットストリームを発生するステップであって、該二進ビットストリームが非同期時間ドメインパルスを有するステップと、
前記二進ビットストリームを前記第１ＡＳＩＣから前記処理ユニットにおける第２ＡＳＩＣに伝送するステップであって、該第２ＡＳＩＣが前記第１ＡＳＩＣから空間的に隔てられているステップと、
前記二進ビットストリームに対して前記第２ＡＳＩＣに収容された時間／デジタル変換器により時間／デジタル変換を実行し、これによりデジタル出力を発生するステップと、
を有する。

【0075】

一実施態様において、前記第１ＡＳＩＣを用いてアナログ信号を処理するステップは、該アナログ信号に対して非同期シグマデルタ変調を実行するステップを有する。

【0076】

幾つか態様において、前記二進ビットストリームを第１ＡＳＩＣから第２ＡＳＩＣに伝送するステップは、単一線伝送を実行するステップを有する。

【0077】

一構成例において、前記アナログ信号は超音波信号を有する。

【0078】

本発明の一態様に従う例によれば、コンピュータ上で実行された場合に上述した方法を実施するように構成されたコンピュータプログラムコード手段を有するコンピュータプログラムが提供される。

【0079】

本発明の一態様に従う例によれば、各々が別個のチャンネルからのものである複数のアナログ信号を多重化する方法が提供され、該方法は、
各アナログ信号が別個のチャンネルから取得される前記複数のアナログ信号を得るステップであって、各チャンネルにチャンネル識別子が関連付けられるステップと、
前記複数のアナログ信号の各々に対し非同期シグマデルタ変調を実行し、これにより複数の量子化された時間ドメイン信号を前記複数のアナログ信号に基づいて発生するステップであって、各量子化時間ドメイン信号が１以上のエッジタイミングイベントを有し、１つのエッジタイミングイベントが当該量子化時間ドメイン信号内の信号エッジに関係するステップと、
前記複数の量子化時間ドメイン信号を各信号の前記１以上のエッジタイミングイベント及び前記チャンネル識別子に基づいて非同期態様で多重化し、これによりエッジタイミングイベントがチャンネル識別子に関連付けられた多重化信号を発生するステップと、
を有する。

【0080】

多数の信号を並列に伝搬させることは困難で費用の掛かるものであり得るが、複数のアナログ信号の多重化は達成することが極めて困難である。

【0081】

かくして、アナログ信号を処理してデジタルの時間ドメイン信号を発生することにより、複数の信号を極めて容易に多重化することができる。このような処理を非同期態様で実行することは、斯かる多重化がクロックを要せずに実行されることを可能にする。更に、エッジタイミングイベントに対してチャンネル識別子を含めることは、当該多重化された信号が伝送の後にチャンネルに従って分離されることを可能にし、該多重化信号がバックエンド処理システムにより解釈されることを可能にする。

【0082】

非同期シグマデルタ変調を実行することにより、前記複数のアナログ信号の各々は時間ドメインにおける二進ビットストリームに変換される。シグマデルタ変調を非同期態様で実行することにより、クロック信号の必要性は除去され、これにより、当該多重化処理を実行するために要する部品の数及び当該回路自体の電力散逸を低減する。

【0083】

一実施態様において、前記複数の量子化時間ドメイン信号を多重化するステップは、
各量子化時間ドメイン信号に関して、エッジタイミングイベントを識別し、該エッジタイミングイベントに、関連するアナログ信号が取得されたチャンネルに基づいてチャンネル識別子をラベル付けするステップと、
多重化された信号を前記複数の量子化時間ドメイン信号に基づいて発生するステップであって、該多重化された信号が前記ラベル付けされたエッジタイミングイベントを含むステップと、
を有する。

【0084】

各エッジタイミングイベントにチャンネル識別子をラベル付けすることにより、多重化された信号からチャンネル毎に情報を抽出することができる。このようにして、多重化された信号はタイミング及びチャンネル信号データの両方を伝達することができる。

【0085】

幾つか態様において、前記エッジタイミングイベントは立ち上がり信号エッジを有する。

【0086】

一構成例において、前記エッジタイミングイベントは立ち下がり信号エッジを有する。

【0087】

信号の立ち上がり及び立ち下がりエッジをエッジタイミングイベントとして識別することにより、多重化された信号内で一層大きな深度の情報を伝達することができ、これにより、該多重化された信号が後の段階でデコードされることを可能にする。

【0088】

一実施態様において、当該方法は前記多重化された信号をデコードするステップを更に有する。

【0089】

他の実施態様において、前記多重化された信号をデコードするステップは、該多重化された信号に対して時間／デジタル変換を実行するステップを有する。

【0090】

多重化された信号をデコードすることは、該多重化された信号が、例えば別の処理位置に伝搬された後に解釈されることを可能にする。このようにして、複数の異なる信号源からの情報を単一の信号に合成し、該信号を簡単でロバストな態様で送信し、該信号を別の位置で解釈することが可能になる。

【0091】

他の実施態様において、前記デコードするステップは、前記多重化された信号の各エッジタイミングイベントにタイムスタンプを付すステップを有する。

【0092】

更に他の実施態様において、前記デコードするステップは、前記多重化された信号の各エッジタイミングイベントを受信する間の時間を記録するステップを有する。

【0093】

各エッジタイミングイベントにタイムスタンプを付し、及び／又は各エッジタイミングイベントを受信する間の時間を測定することにより、各イベントの相対的タイミングを決定することができる。このようにして、及びエッジタイミングイベントの各々のチャンネル識別子を考慮に入れて、多重化された信号から元のアナログ信号を正確に解釈することができる。

【0094】

一構成例において、前記デコードするステップは、前記複数のアナログ信号をデジタルドメインで再構成するステップを有する。

【0095】

本発明の一態様に従う例によれば、コンピュータ上で実行された場合に上述した方法を実施するように構成されたコンピュータプログラムコード手段を有するコンピュータプログラムが提供される。

【0096】

本発明の一態様に従う例によれば、複数のアナログ信号を多重化するシステムが提供され、該システムは、
各々がアナログ信号を取得するように構成された複数のチャンネルを有するアナログ信号受信器であって、各チャンネルにチャンネル識別子が関連付けられるアナログ信号受信器と、
非同期シグマデルタ変調器を有し、前記複数のアナログ信号の各々に対し非同期シグマデルタ変調を実行し、これにより複数の量子化された時間ドメイン信号を前記複数のアナログ信号に基づいて発生するよう構成された信号プロセッサであって、各量子化時間ドメイン信号が１以上のエッジタイミングイベントを有し、各エッジタイミングイベントが当該量子化時間ドメイン信号内の信号エッジに関係する信号プロセッサと、
前記複数の量子化時間ドメイン信号を各信号の前記１以上のエッジタイミングイベント及び前記チャンネル識別子に基づいて非同期態様で多重化し、これによりエッジタイミングイベントがチャンネル識別子に関連付けられた多重化信号を発生するように構成されたマルチプレクサと、
を有する。

【0097】

一実施態様において、前記アナログ信号受信器は超音波トランスジューサを有する。

【0098】

一構成例において、当該システムは時間／デジタル変換器を更に有する。

【0099】

本発明の一態様に従う例によれば、パイプライン型時間／デジタル変換器が提供され、該パイプライン型時間／デジタル変換器は：
粗型時間／デジタル変換器であって、該粗型時間／デジタル変換器が、
到来する信号を受信し、及び
粗デジタル出力及び粗残差時間を出力する、
ように構成された粗型時間／デジタル変換器と；
前記粗残差時間を受信するように構成された精細型時間／デジタル変換器ブロックであって、該精細型時間／デジタル変換器ブロック各々が、
当該直列接続における前の精細型又は粗型時間／デジタル変換器から到来する残差時間を受信し、
当該直列接続における後続の精細型時間／デジタル変換器に送出残差時間を出力し、及び
精細デジタル出力を出力する、
ように構成された、直列に接続された１以上の精細型時間／デジタル変換器を有する精細型時間／デジタル変換器ブロックと；
を有する。

【0100】

典型的に、時間／デジタル変換器の設計においては分解能と不感時間（或る測定の終了と新たなものの開始との間の時間）との間に妥協点が存在する。両パラメータを最大化することは可能であるが、これは過度な電力消費を犠牲にするものであり、このことは、超音波システム等のシステムにおいては不可能である。

【0101】

前記粗型時間／デジタル変換器は、低電力消費を維持するために低い周波数で動作する。この場合、高分解能を達成するためには、該粗型時間／デジタル変換器により実行された測定の誤差が決定されることを要する。この時間残差と称される誤差は、後続の精細型時間／デジタル変換器により測定され、該精細型時間／デジタル変換器は更なる精細型時間／デジタル変換器により測定される誤差を生じ、等々となる（所望の分解能が達成されるまで）。

【0102】

更に、上記精細型時間／デジタル変換器のブロックは最初の粗型時間／デジタル変換器の残差時間を処理しているが、後者は他の時間測定を開始することができ、これにより全体のシステムの不感時間を低減することができる。

【0103】

一実施態様において、前記粗型時間／デジタル変換器はリング発振器を有する。

【0104】

他の実施態様において、該リング発振器は複数のインバータを有する。

【0105】

他の又は更なる実施態様において、上記リング発振器は複数の遅延セルを有する。

【0106】

前記粗型時間／デジタル変換器内にリング発振器を採用することにより、該時間／デジタル変換器は自身のクロック信号を発生し、これにより当該システムのために別の外部クロックを含める必要性を除去することができる。このようにして、該粗型時間／デジタル変換器の複雑さ及び電力要求度を低減することができる。

【0107】

リング発振器内に遅延セルを含める結果、１ps未満の潜在的時間分解能を伴う当該信号の一層高い分解能及びノイズの低減が得られる。

【0108】

一構成例において、前記粗型時間／デジタル変換器は時間増幅器を有する。

【0109】

他の実施態様において、該時間増幅器はパルス列を発生するように構成される。

【0110】

更に他の実施態様において、パルス列増幅器はＤ型フリップフロップパルス列時間増幅器である。

【0111】

時間／デジタル変換器は所与の時間分解能で動作し、自身の動作分解能に従って所与の時間間隔毎に一度入力信号を受ける。例えばパルス等の入力信号が当該時間／デジタル変換器の動作分解能より小さい幅を有して入力に到達すべきであったとしたら、該時間／デジタル変換器は該信号を測定することはできないであろう。

【0112】

当該時間／デジタル変換器内に時間増幅器を含めることにより、到来する信号のパルス幅を所与の倍数で人工的に広げることが可能になり、これにより、該信号が該時間／デジタル変換器により、そうでなければ分解能を大幅に改善するために必要とされるような該時間／デジタル変換器のハードウェアの大幅な増加を要せずに、測定されることを可能にする。

【0113】

パルス列増幅器は、入力時間範囲の所望の拡張を達成するようプログラムすることが容易な正確で線形な利得を可能にする。パルス列増幅器を、Ｄ型フリップフロップアーキテクチャを用いて実施化することが可能である。

【0114】

パルス列増幅器により発生されるパルス列に生じるオフセットを、（ゲートされる）遅延線（パルス列増幅器の一部を形成する）の連続する要素の間において不規則に分散される遅延を実施することにより低減することができる。これら遅延の割り当て比はテクノロジ依存的で、実施化例の間で変化し得る。

【0115】

一実施態様において、前記粗型時間／デジタル変換器はセレクタユニットを有する。

【0116】

他の実施態様において、前記セレクタユニットはＤ型フリップフロップを有する。

【0117】

他の又は更なる実施態様において、前記セレクタユニットはワンホット（1-hot）変換器を有する。

【0118】

更に他の又は更なる実施態様において、前記セレクタユニットは二進エンコーダを有する。

【0119】

このようにして、前記セレクタユニットは相対的に簡単な方法で実施化することができ、遅延を表すエンコードされたワードを直ちに生じることができる。

【0120】

一構成例において、前記直列接続の１以上の精細型時間／デジタル変換器各々は、
１.５ビット時間／デジタル変換器、及び時間増幅器を有する。

【0121】

前記１.５ビット時間／デジタル変換器は、前記精細型時間／デジタル変換器ブロックの簡単な実施化を可能にする。精細型時間／デジタル変換器を実施化するために使用される時間／デジタル変換器のタイプは、前記パイプライン型時間／デジタル変換器の実施化に依存して変化し得る。

【0122】

本発明の一態様に従う例によれば、時間／デジタル変換を実行する方法が提供され、該方法は：
到来する信号を得るステップと；
前記到来する信号に対し粗時間／デジタル変換を実行し、これにより、
粗デジタル出力、及び
粗残差時間、
を発生するステップと；
到来する残差時間に対して一連の１以上の精細時間／デジタル変換を実行し、これにより、
送出する残差時間、及び
精細デジタル出力、
を発生するステップと；
を有し、
前記到来する残差時間は、
前記粗型時間／デジタル変換器により発生された粗残差時間、又は
１以上の精細型時間／デジタル変換器の直列接続における前の精細型パイプライン時間／デジタル変換器により発生された送出残差時間、
を有する。

【0123】

一実施態様において、前記到来する信号は一連の時間ドメインパルスを有する。

【0124】

本発明の一態様に従う例によれば、コンピュータ上で実行された場合に上述した方法を実施するように構成されたコンピュータプログラムコード手段を有するコンピュータプログラムが提供される。

【図面の簡単な説明】

【0125】

【図1】図１は、信号処理システムの概略図を示す。

【図2】図２は、非同期シグマデルタ変調器の概略図を示す。

【図3】図３は、図１の信号処理システムの処理チェーンを示す。

【図4】図４は、時間利得関数回路を有する非同期シグマデルタ変調器の一実施態様の概略図を示す。

【図5】図５は、図４に示される時間利得関数回路の一実施態様を示す。

【図6】図６は、図１に示されるプローブの一実施態様を示す。

【図7】図７は、マルチプレクサを有する図１の信号処理システムの一実施態様を示す。

【図8】図８は、非同期シグマデルタ変調器により発生される幾つかの例示的信号のプロットを示す。

【図9】図９は、時間／デジタル変換器を有する図１の信号処理システムの一実施態様を示す。

【図10】図１０は、パイプライン型時間／デジタル変換器の概略図を示す。

【図11】図１１は、粗型時間／デジタル変換器の概略図を示す。

【図12】図１２は、精細型時間／デジタル変換器の概略図を示す。

【発明を実施するための形態】

【0126】

以下、本発明の例を、添付図面を参照して詳細に説明する。

【0127】

第１態様においては、アナログ信号をプローブから遠隔処理ユニットに伝送するための信号処理システムが提供される。該システムはプローブに第１ＡＳＩＣを有し、該第１ＡＳＩＣはアナログプローブ信号を受信するように構成される。第１ＡＳＩＣは非同期シグマデルタ変調器を有し、該非同期シグマデルタ変調器は上記アナログプローブ信号受信し、二進ビットストリームを出力するように構成される。該システムは、更に、前記遠隔処理ユニットに該二進ビットストリームを受信するように構成された第２のＡＳＩＣを有する。

【0128】

図１は、信号処理システム１００の概略図を示す。該信号処理システムは第１ＡＳＩＣ１１０及び第２ＡＳＩＣ１２０を有し、第１ＡＳＩＣはプローブ１３０に配置され、第２ＡＳＩＣは遠隔処理ユニットに配置される。

【0129】

図１に示される例において、当該信号処理ユニットは超音波システムの一部を形成し、第１ＡＳＩＣ１１０を収容するプローブ１３０は、超音波信号を送信し、被検体からのエコー信号を受信するように構成された音響トランスジューサアレイ１４０を更に含む。第１ＡＳＩＣ内には、各々が上記音響トランスジューサアレイの関連するトランスジューサ素子１６０に接続された複数の非同期シグマデルタ変調器が存在する。

【0130】

図２は、トランスジューサ素子１６０と直列に接続された非同期シグマデルタ変調器１５０を更に詳細に示す。この例においては、プローブ１３０の各トランスジューサ素子（又は読出チャンネル）に対して非同期シグマデルタ変調器が設けられている。

【0131】

非同期シグマデルタ変調器は、入力信号の振幅における情報を出力信号における時間情報に変換する、固有の安定した振動（リミットサイクルとして示される）を維持することができる閉ループ非線形システムである。リミットサイクル振動は、ループフィルタ１７０及び二進量子化器１８０等の、当該閉ループ非同期シグマデルタ変調器の構成要素により支配される自励発振メカニズムによるものである。超音波システムの場合、入力信号は典型的に２.５～５ＭＨｚの範囲内の周波数を有する。この場合、非同期シグマデルタループの自励発振は５０ＭＨｚの周波数を有し、これが次いで入力信号により変調される。

【0132】

非同期シグマデルタ変調器１５０により実行される振幅／時間変換は、量子化ノイズを含まず、当該ループのノイズシェーピング特性により非常に高い精度で実現することができる。所与の低周波数帯域における達成可能な性能は、該非同期シグマデルタ変調器の自励発振周波数及び当該構成の熱雑音により決まる。該非同期シグマデルタ変調器により発生される二進の時間ドメイン信号は、更なる処理のために第２ＡＳＩＣ１２０に供給される。第２ＡＳＩＣにおいて、当該振幅情報は簡単なローパスフィルタ処理によりデコードすることができ、又は該二進時間ドメイン信号に追加の更なる処理を実行することができる。該非同期シグマデルタ変調器は、入力信号がない場合、当該閉ループの構成により制御されるリミットサイクルアイドル周波数又は中心周波数と呼ばれる周波数において５０％のデューティサイクルを持つ一連の正及び負のパルスを生成する。

【0133】

言い換えると、非同期シグマデルタ変調器１５０は時間ドメインの振幅情報を二進ビットストリームにエンコードする。このようにして、当該信号伝搬は二進（デジタル）となり、このことは、当該信号を第１ＡＳＩＣ１１０と第２ＡＳＩＣ１２０との間で干渉及びクロストークに対して大幅に高いロバストさで、且つ、後続の処理要素に対して一層低いコストで伝搬させることができることを意味する。

【0134】

第１ＡＳＩＣ１１０はアプリケーションに従い１.８Ｖ、２.５Ｖ又は３.３Ｖで動作することができる一方、第２ＡＳＩＣ１２０は１.８Ｖから１.１Ｖ又はそれ以下までの電圧で動作することができる。超音波システムの例において、当該トランスジューサアレイは７５Ｖまでもの電圧で動作し得る。

【0135】

図２に示される例において、当該非同期シグマデルタ変調器は、超音波トランスジューサからの信号取得のためにカスタマイズされた部品を使用した固有の態様で構成される。特に、当該非同期シグマデルタ変調器ループには入力低雑音増幅器（ＬＮＡ）１９０が組み込まれる。

【0136】

ＬＮＡ１９０は、フィードバックコンデンサ２００による電荷又は電流積分器として構成することができる。このコンデンサのフィードバック信号は、当該ＬＮＡ入力端において、該入力ノードに設けられる仮想接地に依存して、電流又は電荷で加算することができる。当該非同期シグマデルタ変調器ループにおける位相ずれを制御して、入力信号帯域のナイキスト周波数を少なくとも１０倍超える周波数において自励発振が達成されることを保証するために、追加のループ段が必要とされる。この高い発振周波数は、高振幅入力信号を受信する際に当該信号帯域にスプリアス成分が侵入することを防止するために必要とされる。ループフィルタ１７０は、例えば抵抗及びコンデンサを用いて受動的態様で実施化することもできる。

【0137】

当該ループは、二進出力信号を生成する非同期二進量子化器１８０で終了する。該量子化器はインバータを直接駆動することができ、該インバータは例えばデジタルバッファを介して第２ＡＳＩＣ等の他の処理ステップへのリンクを駆動することができる。

【0138】

非同期シグマデルタ変調器の動作は、Ouzounov,S.他による2006年の文献“Analysis and Design of High-Performance Asynchronous Sigma-Delta Modulators With a Binary Quantizer”IEEE Journal of Solid-State Circuits, 41(3), pp.588-596に更に記載されている。

【0139】

図３には、１つのトランスジューサ素子１６０に対する処理チェーンが示されており、該図において、音響超音波信号はトランスジューサ素子により受信されて非同期シグマデルタ変調器１５０に伝送され、該変換器は該音響超音波信号を二進の時間ドメイン信号に変換する。この二進ビットストリームは、次いで、例えば復調器２２０及びアナログ／デジタル変換器２３０を有し得る第２ＡＳＩＣにデータチャンネル２１０により伝送される。典型的な超音波撮像プローブの場合、上記データチャンネルは当該２つのＡＳＩＣを接続するＰＣＢ配線路である。当該信号処理システムが超音波カテーテル内で実施化される場合、第１ＡＳＩＣは該カテーテルの先端に位置する。この場合、当該データチャンネルは数百センチメートルの電気的又は光学的リンクであり得る一方、第２ＡＳＩＣは別体のバックエンド処理ユニットに又はプローブハンドル内に配置され得る。

【0140】

図３に示される例は、各トランスジューサ素子１６０に対して１つの非同期シグマデルタ変調器１５０が設けられる場合を示している。他の例として、幾つかのトランスジューサ素子を１つの非同期シグマデルタ変調器に対して時間多重化することもでき、又は他の例において、幾つかのトランスジューサ素子からのデータを、各非同期シグマデルタ変調器の前若しくは後において、例えばアナログビーム形成を用いて合成することもできる。

【0141】

非同期シグマデルタ変調器の当該実施化は超音波システムの前後関係で説明されているが、この方法は、テクノロジ、寸法又はコストの制限によりセンサ（トランスジューサアレイ等の）及び後処理回路を分離することが有益である如何なる状況にも適用することができる。後者の例は、センサアレイが使い捨てであり、安価で旧式のテクノロジを用いて製造されるようなＤＮＡ配列決定システムである。一方、当該信号処理は複雑で大量の電力を消費するので、より進んだテクノロジ・ノードにおいて最も良く実施化される。他の例は、当該信号処理を実行するために必要とされる高品質又は小構造寸法デバイスをサポートしない可撓性基板（例えば、箔）上のセンサである。

【0142】

更なる例においては、自身の時間利得関数を変化させるように構成された時間利得関数回路を有する非同期シグマデルタ変調器が設けられる。該時間利得関数は、非同期シグマデルタ変調器のフィードバック利得を制御し、これにより該非同期シグマデルタ変調器のダイナミックレンジを制御するように構成される。

【0143】

図４は、非同期シグマデルタ変調器ループに更なる機能を追加することにより更なる電力最適化を実現することができる非同期シグマデルタ変調器の一実施態様１５０’を示す。この実施態様は、時間利得制御（ＴＧＣ）回路２４０により時間利得制御（ＴＧＣ）機能の追加を入念に行っている。典型的に、非同期シグマデルタ変調器は入力信号を受信するための大きなダイナミックレンジを有するように設計することができるが、これは超音波システムにより必要とされる全ダイナミックレンジをカバーすることはできない。ダイナミックレンジは、ＴＧＣ関数により制御することができる。

【0144】

当該時間利得関数は、撮像深度の関数としての受信エコー信号減衰を補償するために用いることができる。受信されるエコー信号の減衰は、撮像深度が増加するにつれて及び送信周波数が増加するにつれて増加する。当該信号の撮像深度は、反射時間に関係し、時間が経つにつれて、信号は益々減衰されることを意味する。信号減衰は、補償されない場合、幾つかの信号損失を生じさせ得る。

【0145】

一般的に、ＴＧＣ関数は、利得がユーザにより対話的に決定されることを可能にする周波数依存型スライドポテンショメータ等の追加の利得段を必要とし、これらはチップ面積を占めると共に大量の電力を消費する。ＴＧＣ利得段の制御は、低速であり、しばしばバックエンド処理ユニットにおいて実行される。信号強度を検出し、それに応じて利得を適応させるローカル制御ループは、正確に実現するには複雑過ぎ、過剰な電力消費を生じる。時間利得関数の最も簡単な例は時間に伴い線形に増加するもので、減衰が一層大きい場合（例えば、高周波送信信号が使用される場合）一層急峻な線形関数を使用することができる。更に、ＴＧＣ関数は、何が撮像されているかについてのユーザからの知識に適応するように構成することもできる。このようにして、ＴＧＣ関数は画像品質の更なる最適化を可能にする。

【0146】

上述したように、非同期シグマデルタ変調器１５０’は、動作原理として、アナログ振幅情報を二進時間ドメイン信号にエンコードする。該エンコーディングは完全に非同期であり、ローカルな時間基準は必要でないことを意味する。該ダイナミックレンジ非同期シグマデルタ変調器ループは、典型的に、フィードバック信号を調節することにより、トランスジューサ素子１６０において受信される入力信号の最大予測振幅にスケーリングされる。

【0147】

過負荷を防止するために、フィードバック信号強度は、非同期シグマデルタ変調器１５０’の入力に現れると想定される最強の入力信号より大凡２５％強いとして設計される。超音波及び他のタイプの感知信号収集において、入力信号は時間的に何らかの既知の関数で変化すると予測される。例えば、超音波の場合、収集時間窓が長いほど、到達する信号の振幅は身体内での信号の一層深い反射により小さくなる。当該非同期シグマデルタ変調器は入力信号振幅範囲内での予測される変化に、ＴＧＣ回路２４０によるフィードバック信号の強度を調整することにより順応するよう調整することができる。

【0148】

当該ＴＧＣ関数の実施化は、非同期シグマデルタ変調器の最初の動作は入力信号からフィードバック信号を減算することであるという理解に基づくものである。フィードバック信号は当該非同期シグマデルタ変調器により発生される入力信号の時間エンコードされた表現であることに注意すべきである。

【0149】

ゼロ入力の場合、平均化されたフィードバック信号もゼロとなる。入力信号の振幅の増加に伴い、平均フィードバック信号も同様に増加する。フィードバック信号が入力信号強度に合致することができない点は、過負荷点と称される。当該非同期シグマデルタ変調器のダイナミックレンジは、ゼロ入力と過負荷点との間に存在する。

【0150】

実際の実施化例においては、当該非同期シグマデルタ変調器の構築ブロックによりシステム内に常に幾らかのノイズが存在することに注意すべきである。ノイズレベルは当該非同期シグマデルタ変調器の感度（言い換えると、該非同期シグマデルタ変調器がエンコードすることができ、従って該非同期シグマデルタ変調器のフィードバック信号に現れる最小の信号振幅）を決定する。非常に小さい信号（超音波の前後関係では、大きな深度からの及び／又は高い周波数の信号を意味する）を検出するために、当該非同期シグマデルタ変調器のノイズは最少化されるべきである。

【0151】

ＴＧＣ回路の動作は、種々の撮像深度に従って説明することができる。

【0152】

浅い深度で撮像する場合、追加の利得は必要とされない。非同期シグマデルタ変調器フィードバックは、これらの状況の下でトランスジューサから到来する最大信号を過負荷無しで処理するように調整される。このことは、最大のフィードバック信号が使用されることを意味する。ノイズを考慮に入れてエンコードすることができる最小入力信号も、入力信号強度とフィードバック強度との間の比に依存することに注意すべきである。フィードバックが強すぎる（例えば、１０００倍強い）場合、これら入力を正確にエンコードするために必要とされる時間は大きくなり過ぎ、このことは一層小さな振幅信号は当該非同期シグマデルタ変調器にとり“見えなくなる”ことを意味する。

【0153】

撮像深度が増加される場合、これは、受信の開始から一層長い時間が経過しており、所望の信号は一層弱くなっていることを意味する。古典的ＴＧＣ回路では、これを補償するために追加の利得がオンされる。非同期シグマデルタ変調器の場合、このことは、フィードバック信号を、該信号をスケーリングすることにより弱めることができることを意味する。このことは、当該非同期シグマデルタ変調器が入力における一層小さな振幅の信号を検出することができ、これにより該非同期シグマデルタ変調器の一層大きなダイナミックレンジが結果として得られることを意味する。フィードバックのスケーリングは、一層大きな撮像深度を考慮するために複数回且つ離散的又は連続的に実行することができる。

【0154】

図５は、ＴＧＣ回路２４０の可能性のあるプログラム可能なフィードバック実施化の一例を示す。この場合において、当該ＴＧＣ回路各々は、一群のスイッチ２５０を用いて当該システムのユーザにより又は自動化ループにより選択される異なる強度を持つ一群の電流源（I₁,I₂,…,I_n）を含む。代わりに、該ＴＧＣ回路の実現には切り換えられるコンデンサネットワークを用いることができ、その場合、コンデンサのフィードバックが当該非同期シグマデルタ変調器のダイナミックレンジのスケーリングを制御する。これらコンデンサの充電及び放電は、該非同期シグマデルタ変調器の二進出力信号により制御される。更に、当該ＴＧＣ回路は当該非同期シグマデルタ変調器のダイナミックレンジが何時及びどれだけ多く調整されるかを決定する特性を制御することもできる。例えば、超音波マシンにおいて、このことはユーザにより選択することができる。しかしながら、当該非同期シグマデルタ変調器の偶発的な過負荷を回避するために、ダイナミックレンジを自動的に調整することが、しばしば、実用的である。

【0155】

非同期シグマデルタ変調器の前後関係において、デジタル／アナログ変換器は典型的に二進のものであり、このことは、該非同期シグマデルタ変調器の出力が１である場合、該デジタル／アナログ変換器は正のアナログ電流を発生することを意味する。該非同期シグマデルタ変調器の出力がゼロである場合、デジタル／アナログ変換器は負のアナログ電流を発生する。発生される電流（又は切り換えられるコンデンサアレイの場合は積分された電荷）の値は、フィードバックの量を、従って当該非同期シグマデルタ変調器のダイナミックレンジを決定する。当該信号が最大深度において取得される場合、最小の可能なフィードバック電流は、超音波トランスジューサからの最大予測電流より少なくとも２５％大きくなければならない。同様の規則が、入力信号が大きな振幅を持つ浅い深度の撮像が実行される場合にも当てはまる。当該非同期シグマデルタ変調器のフィードバック信号振幅は、最大予測入力信号を少なくとも２５％超えなければならない。

【0156】

非同期シグマデルタ変調器の二進時間ドメイン出力信号は、フィードバックされて入力信号から減算されるアナログ信号（典型的には、電流）に変換される。フィードバック信号が電流である場合、フィードバック構成は、例えば、電流源として動作し、上記二進出力によりオン／オフモードで制御されるトランジスタの形をとることができる。２つのフィードバックパラメータ、即ち、第１のものがフィードバック強度及びエンコード能力を表す電流の値であり、第２のものが当該入力信号をエンコードするために該電流がどれだけ長い時間にわたりオンであるかのパラメータが存在する。フィードバックは、この電流源の値をスケーリングすることにより、又は切り換えられる電流アレイ等の一連の電流源から所望の値を選択することにより調整される。代わりに、フィードバックは電流源として作用する抵抗により実施化することもできる。

【0157】

図６は図１に示されたプローブの一実施態様１３０’を示し、該プローブは図４に示された様な非同期シグマデルタ変調器１５０’及び該非同期シグマデルタ変調器の入力における信号振幅を推定するために使用されるデジタル振幅検出器２６０を含む。該検出器は、非同期シグマデルタ変調器により発生された当該二進ビットストリームから更なる多くの１又は０がカウントされた場合（入力信号強度の直接的尺度である）に通知する簡単なカウンタにより実施化することができる。この情報は、次いで、非同期シグマデルタ変調器に、更に詳細には該非同期シグマデルタ変調器ループのＴＧＣ関数を変更し、これにより入力のダイナミックレンジを制御するためにＴＧＣ回路に伝達することができる。非同期シグマデルタ変調器ループ内のフィードバック信号は入力から減算されるので、該減算からの誤差はループ動作により適時に最少化され、より強いフィードバック信号は、より大きな振幅の入力信号が当該ループにより処理され得ることを意味する。同様に、より小さな振幅の信号の処理が望まれる場合、フィードバック信号の強度は減少されることを必要とする。言い換えると、当該非同期シグマデルタ変調器ループのダイナミックレンジは入力信号に適合するように自動的スケーリングされる。

【0158】

他の例においては、各々が別個のチャンネルからのものである複数のアナログ信号を多重化する方法が提供される。該方法は、上記複数のアナログ信号を取得するステップ、及び該複数のアナログ信号に基づいて複数の量子化された時間ドメイン信号を非同期態様で発生するステップを含む。最後に、上記複数の量子化された時間ドメイン信号は多重化され、これにより、エッジタイミングイベントにチャンネル識別子が関連付けられた多重化信号を発生する。

【0159】

図１に戻ると、種々の撮像及び感知アプリケーションにおいてトランスジューサの大きなアレイが必要とされ得ることが分かる。典型的に、これらは、最終的結果が利用可能になるまでに複雑な信号処理を受ける大量のデータを発生する。時には、斯かる信号処理は嵩張り且つ電力を喰う装置を必要とする一方、感知アレイは、特にプローブの動きの自由度が必要とされる場合、小さな寸法を維持することを要する。図１に示される例では第１ＡＳＩＣ１１０及び第２ＡＳＩＣ１２０である２つの処理システムは、かくして、機械的に分離され、ケーブルにより電気的に接続されたままとなる。通常、斯かるケーブルは、トランスジューサアレイ１４０の各トランスジューサ素子１６０に対して別個のリード線を含む。このような目的の工業においては、約２６０本までものリード線のケーブルが使用されていることが知られている。アレイの各トランスジューサ素子は、調整電子回路により特定の（電気的）量に変換することができるアナログ信号を発生する。しばしば、このような変換は行われず、当該アナログ信号は遠隔処理装置に伝送される前に単に増幅される。センサアレイ１４０の各トランスジューサ素子１６０と第２ＡＳＩＣ１２０上の遠隔信号処理バックエンドとの間に専用の電気的接続を有することの不利な点は、大きなアレイ寸法に対して規模が良く比例しないことである。数百又は数千ものリード線のケーブルは製造することはできるが、過度に嵩張り且つ高価である。多数の素子からの信号を合成して単一のチャンネルを介して送信し、結果としてケーブルリード線の数を低減する方法が存在する。しかしながら、アナログ信号を多重化することは、一般的に、複雑で、電力を消費し且つ信頼性の低い処理である。

【0160】

図７は、図１の信号処理システムの一実施態様１００’を示し、該システムはプローブ１３０”内の第１ＡＳＩＣに収容された複数の非同期シグマデルタ変調器１５０に接続されたマルチプレクサ２７０を含む。この場合、トランスジューサ素子により受信されたアナログ信号は非同期シグマデルタ変調器を通過され、これにより時間ドメインにおける複数の二進ビットストリームを発生し、該ビットストリームは次いで多重化信号に合成される。このようにして、ケーブルのリード線数を低減することができ、一層大きなアレイ寸法を可能にする。更に、この構成は第１ＡＳＩＣ１１０においてサンプリングクロックを使用しないで実施化することができ、これにより、第１ＡＳＩＣ１１０と第２ＡＳＩＣ１２０との間で信号を伝達するために要する部品の数及び電力消費を低減する。

【0161】

言い換えると、非同期シグマデルタ変調器１５０は各トランスジューサ素子１６０からの音響信号を時間ドメインに変換する。次いで、マルチプレクサ２７０はトランスジューサアレイからの各イベントをエンコードし、これを、データチャンネル２１０を介して第２ＡＳＩＣ１２０に送信する。該データチャンネル内の導体の正確な数は、マルチプレクサの構成に依存する。完全に直列な通信が選択された場合、原理的に、当該送信は単一の送信リード線及び基準リード線を用いて達成することができる。遠隔処理ユニットは、当該多重化された信号を解釈するように構成された第２ＡＳＩＣ１２０を有する。幾つかの例において、該ＡＳＩＣは時間／デジタル変換器を有し、該変換器の機能は後に更に説明する。第２ＡＳＩＣからの測定量を用いて、上記二進ビットストリームはデジタルドメインで完全に再構成することができる。

【0162】

図８は、当該信号が元々何のチャンネル（トランスジューサ素子１６０）で受信されたかに従って配列された、各々がプローブ１３０”の非同期シグマデルタ変調器１５０からのものである幾つかの例示的二進ビットストリームのプロット２８０を示す。この例では３つのチャンネル（ch₁, ch₂及びch_n）に関する信号が示され、ここで、ｎはチャンネルの合計数であり、当該アプリケーションに従って変化する。各二進ビットストリーム波形の立ち上がり及び立ち下がりエッジは同期しておらず、任意の時点に発生し得る。

【0163】

各波形のエッジタイミングイベントのタイミングは重要であるので、マルチプレクサ２７０は各立ち上がり及び立ち下がりエッジを別々のエッジタイミングイベントとして扱うことができる。例えば、当該マルチプレクサは各エッジタイミングイベントに固有の（デジタル）識別子をラベル付けし、これらを第２ＡＳＩＣに非同期態様で伝達することができる。

【0164】

例えば、図８に示されるように、時点t₁においてマルチプレクサはチャンネル２の立ち上がりエッジを通知し、時点t₂においてマルチプレクサはチャンネル１の立ち上がりエッジを通知し、時点t₃においてマルチプレクサはチャンネル３の立ち下がりエッジを通知し、等々である。

【0165】

図８に示された通知方法は、例えば、多重化信号においてチャンネル番号に対応する数を、エッジタイミングイベントのエッジのタイプ（即ち、立ち上がり又は立ち下がり）を表す数と組み合わせて適切な時点で送信することにより実施することができる。図８に示された例においては、
－ 時点t₁において、チャンネル２に対応する数２が立ち上がりエッジに対応する数１と一緒に送信され、
－ 時点t₂において、チャンネル１に対応する数１が立ち上がりエッジに対応する数１と一緒に送信され、
－ 時点t₃において、チャンネル３に対応する数３が立ち下がりエッジを表す数０と一緒に送信される。

【0166】

上記マルチプレクサ及び第２ＡＳＩＣに対するリンクのアーキテクチャに依存して、これらの数の組み合わせは並列又は直列態様の何れかで送信することができる。例えば、チャンネルの合計数が３であり、並列二進通知が選択された場合、t₁において送信される二進ワードは１０１（即ち、エッジタイプ識別子が後続するチャンネル番号）、t₂では０１１、t₃では１１０となり得る。如何なる他の適切な構成も、アプリケーションに従って選択することができる。第２ＡＳＩＣにおける受信端は、イベントで駆動され、入力信号の各変化に反応する。同じ値の２つの連続するコードの発生（即ち、同一チャンネル上の２つの連続する立ち上がり又は立ち下がりエッジ）は除外されるので、エッジタイミングイベントを逃すことはない。

【0167】

マルチプレクサ２７０による各エッジタイミングイベント識別子の送信の時点は、該識別子が記述するイベントの発生と一致するので、各到来イベント識別子にタイムスタンプを付すことにより又は受信されるイベント間の時間を測定することにより第２ＡＳＩＣにおいて全体のデータストリームを再構成することが可能である。２以上のエッジタイミングイベントが、特に低時間分解能のシステムの場合、同時に発生し得ることがあり得る。同時発生的エッジタイミングイベントを同時に検出し、順次に処理することができる。この結果としてのタイミングエラーは、第２ＡＳＩＣに到達する信号においてランダムエラーとして現れ、ノイズシェーピング関数によりフィルタ除去されるであろう。言い換えると、同時発生的イベントは、精度に対する最小限の不利益を伴って、バッファリングされると共に順次に送信される。

【0168】

更なる例においては、アナログ／デジタル変換を実行するシステムが提供され、該システムは第１ＡＳＩＣを備えるプローブ、第２ＡＳＩＣを備える処理ユニット及びデータチャンネルを有する。第１ＡＳＩＣは、アナログ信号を受信して、非同期時間ドメインパルスを含む二進ビットストリームを出力するように構成される。第２ＡＳＩＣは、上記二進ビットストリームを受信して、デジタル出力を時間／デジタル変換に基づいて発生するように構成される。上記データチャンネルは、上記二進ビットストリームを第１ＡＳＩＣから第２ＡＳＩＣに伝送するように構成され、第１及び第２ＡＳＩＣは空間的に分離されているものとする。

【0169】

図９は図３に示した処理チェーンの一実施態様を示し、該実施態様においてプローブ１３０はトランスジューサ素子１６０及び非同期シグマデルタ変調器１５０を有する。更に、データチャンネル２１０により当該プローブ内の第１ＡＳＩＣに接続される第２ＡＳＩＣ１２０は時間／デジタル変換器２９０を有する。言い換えると、当該信号処理システムは、２つの異なるテクノロジ、即ち第１ＡＳＩＣ１１０及び第２ＡＳＩＣ１２０の間に跨がって（幾つかのアプリケーションにおいては、当該超音波システムの固有の必要性に依存して互いに大きな距離で）空間的に分散された非同期シグマデルタ変調器及び時間／デジタル変換器を有する。

【0170】

前述したように、当該非同期シグマデルタ変調器は到来するアナログ振幅情報を二進時間ドメイン信号にエンコードし、該エンコーディングは完全に非同期的である。このように、時間／デジタル変換器２９０は、非同期シグマデルタ変調器１５０により発生された二進ビットストリームから、エンコードされた振幅情報を取り出すように作用することができる。該時間／デジタル変換の後、該取り出されたデータは今やデジタル形態であり、元のアナログ信号を解析するために使用することができる。当該信号処理システムが超音波システムに含まれる場合、上記の取り出されたデータは超音波画像を構築するために使用することができる。

【0171】

非同期シグマデルタ変調器１５０が送出するデータは非同期であるので、時間／デジタル変換器２９０は到来する信号を正しく順序付けして相関させるために内部クロック信号を用いて動作する。

【0172】

本実施態様における時間／デジタル変換器のクロック周波数は、必要とされる不感時間の関数である。該不感時間は、所要のＳＮＲを依然として達成することができる信号再構成の間における最大許容可能誤差に依存する。

【0173】

当該時間／デジタル変換器は、イベントの間の時間を測定する又はイベントに単に到達した際にタイムスタンプを付す等の多数の方法で動作するように構成することができるが、当該非同期シグマデルタ変調器により発生された非同期信号を解釈する場合には、好ましい動作モードは、時間ドメインにおいて２つのイベントの間の時間長を測定することである。そのままでは、時間差を積算し、該時間差を任意の開始時点から経過した合計時間として表す追加の回路が存在しない限り、これらのイベントにタイムスタンプを付すことは不可能であろう。勿論、連続するイベントの間の時間を測定する代わりにタイムスタンプ付けを用いることもできるが、十分に正確な時間基準が必要とされ、これは余り電力効率的でない可能性が極めて高い。

【0174】

各トランスジューサ素子１６０が個々の非同期シグマデルタ変調器１５０に接続され、該変調器が個々の時間／デジタル変換器２９０に接続されるシステムにおいては、第１の動作モードが好ましいであろう。代わりに、複数のトランスジューサ素子が単一のシグマデルタ変調器に接続される場合、時間／デジタル変換器は第２モードで動作され得る。他の例において、上述したように複数の非同期シグマデルタ変調器の信号が多重化されて、単一の時間／デジタル変換器により受信される場合、該時間／デジタル変換器は第２モードで動作され得る。

【0175】

更なる例においては、粗型時間／デジタル変換器及び精細型時間／デジタル変換器ブロックを有するパイプライン型時間／デジタル変換器が設けられる。粗型時間／デジタル変換器は、到来信号を受信し、、粗いデジタル出力及び粗い残差時間の両方を出力するように構成される。精細型時間／デジタル変換器ブロックは、上記粗い残差時間を受信するもので、直列に接続された１以上の精細型時間／デジタル変換器を有する。該１以上の精細型時間／デジタル変換器の各々は、当該直列接続における前の精細又は粗型時間／デジタル変換器から到来する残差時間を受信し、、当該直列接続における後続の精細型時間／デジタル変換器へ出力する残差時間及び精細デジタル出力の両方を出力するように構成される。

【0176】

図１０は、パイプライン型時間／デジタル変換器３００の概略図を示す。該パイプライン型時間／デジタル変換器は、粗型時間／デジタル変換器３１０及び精細型時間／デジタル変換器ブロック３２０を有し、該精細型時間／デジタル変換器ブロックは複数の精細型時間／デジタル変換器３３０を有する。

【0177】

典型的に、前述した様な非同期シグマデルタ変調器により発生される二進ビットストリーム等の時間ドメインの情報を処理するためには時間／デジタル変換器（Time-Digital Converter）が必要とされる。この場合、該ＴＤＣの入力における情報信号は、パルスにより表された一連のイベントからなる。時間／デジタル変換器は、２つのパルスの間の時間を測定し、これをデジタル信号として表すことができる。これらパルスの間の時間は、正しい信号処理が行われるように十分な忠実度で決定されねばならない。

【0178】

このような忠実度を達成するために、時間／デジタル変換器の幾つかの性能特性が重要である。第１に、各期間は十分な精度で測定されなければならず、変換器は前の測定の後に後続の測定を十分に即座に開始することができなければならない。測定の終了と新たな測定の開始との間の時間は不感時間（デッドタイム）と称される。理想化された筋書きにおいて、時間／デジタル変換器の不感時間はゼロである。最後に、当該変換器は、第１ＡＳＩＣ１１０（更に詳細には、非同期シグマデルタ変調器１５０）により発生される全範囲の期間を検出することができなければならない。言い換えると、当該時間／デジタル変換器は十分なダイナミックレンジを有さなければならない。

【0179】

典型的に、従来の時間／デジタル変換器の設計においては分解能と不感時間との間に妥協点が存在する。変換器の分解能を増加させることは、不感時間の増加につながる。勿論、電力消費を犠牲にしてではあるが、両パラメータを最適化することは可能である。例えば、連続的に動作する高周波数変換器は、ビットアパーチャに比例する分解能及び動作周波数に逆比例する不感時間を有するであろう。しかしながら、電力散逸は両パラメータに比例し、斯様な設計が殆ど可能でないことを意味する。

【0180】

図１０に示されたパイプライン型時間／デジタル変換器３００は、高分解能及び小不感時間の両方を電力散逸に関して妥協することなく達成する。該パイプライン型時間／デジタル変換器は、複数の縦続接続された個別の時間／デジタル変換器段からなる。第１段は、例えばリング発振器又はカウンタに基づく低レイテンシの粗型時間／デジタル変換器３１０であり、低電力消費のために低い周波数で動作する。該リング発振器の周波数は、当該時間／デジタル変換器の不感時間に反比例する。

【0181】

粗型時間／デジタル変換器３１０による各測定は残差時間と称される誤差を発生し、これは高分解能を得るために決定され且つ考慮に入れられる必要がある。該残差は、精細型時間／デジタル変換器３３０からなる後続の段において測定される。この第２段の残差は、次いで、他の精細型時間／デジタル変換器に供給され、このことは所望の分解能に到達するまで繰り返される。

【0182】

図１１は、粗型時間／デジタル変換器３１０を更に詳細に示す。

【0183】

図１１に示される実施態様において、到来する信号は先ずマルチプレクサ３４０により受信され、該マルチプレクサは複数のチャンネルからの入力信号を当該粗型時間／デジタル変換器を通過される単一信号に合成するように構成することができる。該マルチプレクサにより発生されるパルスは当該時間／デジタル変換器のためのトリガ信号として作用する。当該時間／デジタル変換器が単一のソースのみから信号を受信する場合、例えば該マルチプレクサが前述した第１ＡＳＩＣ１１０に含まれる場合、マルチプレクサ３４０は除外することができる。

【0184】

トリガパルスとして参照される入力信号の到達時間を測定し、残差時間を生成するために、当該時間／デジタル変換器は、トリガパルスが到達した際のリング発振器３５０の状態を記憶し、、該トリガパルスに続く該リング発振器の出力を初期トリガパルス自体と合成しなければならない。第２の動作は、該粗型時間／デジタル変換器の残差時間を生成する。更に、上記リング発振器は該粗型時間／デジタル変換器のダイナミックレンジを増加させるように作用するカウンタ３６０に結合される。

【0185】

リング発振器からの信号及びマルチプレクサからのトリガパルスは、共に、中核部品がＤ型フリップフロップであるセレクタ３７０に受け渡される。リング発振器からの信号は該Ｄ型フリップフロップのクロック信号として作用する一方、マルチプレクサからのトリガパルスはクリア（ＣＬＲ）信号として作用する。該Ｄ型フリップフロップのＤゲートはハイに保持される。該Ｄ型フリップフロップの出力（従って、該セレクタの出力）は、リング発振器信号及びトリガパルスの両方がハイとなった場合にのみハイレベルに上昇する。このようにして、リング発振器パルスに続くトリガパルスのみが該セレクタにより通過される。

【0186】

セレクタ３７０の出力は、次いで、粗残差時間Ｔ_cresを発生する時間増幅器３８０に、及び粗デジタル出力Ｄ_coutを発生するエンコーダ３９０に受け渡される。この場合、上記時間増幅器はＤ型フリップフロップのパルス列増幅器であり、上記エンコーダは二進エンコーダである。粗残差時間Ｔ_cresは、次いで、精細型時間／デジタル変換器ブロック３２０に受け渡される。

【0187】

図１２は精細型時間／デジタル変換器３３０を更に詳細に示す。

【0188】

精細型時間／デジタル変換器ブロック３２０における精細型時間／デジタル変換器段３３０の各々は、同一であり、時間増幅器４１０が後続する狭帯域幅変換器４００を有する。該狭帯域幅変換器は、共に粗残差時間Ｔ_cresを受信するように構成された時間レジスタ４２０及び通常の時間／デジタル変換器４３０を有する。該通常の時間／デジタル変換器は精細デジタル出力Ｄ_foutを発生し、該デジタル出力は、次いで、該時間／デジタル変換器から出力されて前記粗デジタル出力Ｄ_coutと合成され、当該パイプライン型時間／デジタル変換器の最終的デジタル出力を発生する。

【0189】

精細デジタル出力Ｄ_foutは、次いで、デジタル／時間変換器４４０を通過されて、前記時間レジスタにより測定された粗時間残差Ｔ_cresから減算される。当該変換は正確ではないので、この減算の結果は小さな残差時間となるであろう。この残差時間は、次いで、当該変換の残差を増幅するために時間増幅器４１０を通過され、かくして、後段のダイナミックレンジに適合するようになり、これにより精細な残差時間Ｔ_fresを発生する。当該時間増幅器ブロックは当該パイプラインにおける各段の誤差信号を増幅して、後続の段における高分解能な比較を可能にする。

【0190】

狭帯域幅変換器により検出可能とされるべき最大期間は第１段の動作周波数の逆数、更に詳細にはリング発振器の逆数となることに注意すべきである。

【0191】

残差時間は、所与のアプリケーションにより必要とされる最終デジタル出力の分解能に従って如何なる数の精細時間／デジタル変換器３３０を通過させることもできる。

【0192】

開示された実施態様の他の変形例は、当業者によれば請求項に記載された本発明を実施するに際して図面、本開示及び添付請求項の精査から理解し実施することができる。尚、請求項において、“有する”なる文言は他の要素又はステップを除外するものではなく、単数形は複数を除外するものではない。また、特定の手段が互いに異なる従属請求項に記載されているという単なる事実は、これら手段の組合せを有利に使用することができないということを示すものではない。また、請求項における如何なる符号も、当該範囲を限定するものと見なしてはならない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】