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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-07-10
(45)【発行日】2023-07-19
(54)【発明の名称】半導体メモリ素子
(51)【国際特許分類】
H10B 12/00 20230101AFI20230711BHJP
H01L 29/786 20060101ALI20230711BHJP
【ＦＩ】
H10B12/00 621Z
H10B12/00 671C
H01L29/78 613B
H01L29/78 617N
【請求項の数】
23
(21)【出願番号】P 2018178932
(22)【出願日】2018-09-25
(65)【公開番号】P2019068067
(43)【公開日】2019-04-25
【審査請求日】2020-08-11
【審判番号】
【審判請求日】2022-06-10
(31)【優先権主張番号】62/565,302
(32)【優先日】2017-09-29
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】10-2017-0155164
(32)【優先日】2017-11-20
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100091214
【弁理士】
【氏名又は名称】大貫 進介
(72)【発明者】
【氏名】金 志永
(72)【発明者】
【氏名】李 基碩
(72)【発明者】
【氏名】金 奉秀
(72)【発明者】
【氏名】金 俊秀
(72)【発明者】
【氏名】禹 東秀
(72)【発明者】
【氏名】李 圭弼
(72)【発明者】
【氏名】洪 亨善
(72)【発明者】
【氏名】黄 有商
【合議体】
【審判長】河本 充雄
【審判官】恩田 春香
【審判官】棚田 一也
(56)【参考文献】
【文献】米国特許出願公開第２０１０／０３０８３９０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０３２２３６８（ＵＳ，Ａ１）
【文献】特開２０１７－１６８６２３（ＪＰ，Ａ）
【文献】特開２０１４－４９７６５（ＪＰ，Ａ）
【文献】特開平８－６４７７７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
H10B12/00
(57)【特許請求の範囲】
【請求項1】
基板上に垂直方向に積層された複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタのソースと連結される第１導電ラインと、
前記メモリセルトランジスタのゲートと連結される第２導電ラインと、
前記複数のメモリセルトランジスタの各々のドレインに連結されたキャパシターと、を含み、
前記キャパシターは、前記ドレインから、前記基板の上面と平行である第１方向に水平に延びる第１電極を含み、
前記第１導電ラインは、前記第１方向と交差する第２方向に水平に延び、
前記第２導電ラインは、前記基板の上面と垂直になる第３方向に、垂直に延び、
前記第１電極は、前記第１方向において、前記第２方向及び前記第３方向のいずれにおいてよりも長く延びる、
半導体メモリ素子。
【請求項2】
各々の前記メモリセルトランジスタは、前記ソース、前記ドレイン、及びこれらの間に介在されたチャネルを有する半導体パターンを含み、前記半導体パターンは、前記第１導電ラインから前記第１方向に延びる、請求項１に記載の半導体メモリ素子。
【請求項3】
前記半導体パターン及び前記第１電極は、互いに同一なレベルに位置し、前記半導体パターン及び前記第１電極は、前記第１方向に並べて整列される、請求項２に記載の半導体メモリ素子。
【請求項4】
前記第２導電ラインは、前記メモリセルトランジスタの各々のチャネルを囲む、請求項１に記載の半導体メモリ素子。
【請求項5】
前記キャパシターは、前記第１電極を覆う誘電膜と、
前記誘電膜上の第２電極と、をさらに含む、請求項１に記載の半導体メモリ素子。
【請求項6】
前記第１電極は、前記ドレインと連結された一端、及び前記一端とは反対側の他端を含み、前記一端と前記他端とを継ぐ仮想の線が前記第１方向と平行である、請求項１に記載の半導体メモリ素子。
【請求項7】
前記第１電極の前記他端に連結されて、前記第１電極を支持する第１支持膜、をさらに含む請求項６に記載の半導体メモリ素子。
【請求項8】
前記第１電極の前記一端と前記他端との間に配置されて、前記第１電極を支持する第２支持膜、をさらに含む請求項７に記載の半導体メモリ素子。
【請求項9】
前記メモリセルトランジスタのチャネルに隣接し、前記第２導電ラインと平行に延びるバックゲートライン、をさらに含む請求項１に記載の半導体メモリ素子。
【請求項10】
半導体メモリ素子であって、基板上に互いに離隔されて垂直方向に積層された複数の構造体を含み、
各々の前記構造体は、
第１不純物領域、チャネル領域、及び第２不純物領域を有する半導体パターンと、
前記第２不純物領域に連結された、キャパシターの第１電極と、を含み、
各々の前記構造体は、前記基板の上面と平行である第１方向に水平に延び、
当該半導体メモリ素子は更に、
前記構造体の前記半導体パターンの前記第１不純物領域と連結された第１導電ラインと、
前記構造体の前記半導体パターンの前記チャネル領域を囲む第２導電ラインと、を含み、
前記第１導電ラインは、前記第１方向と交差する第２方向に、水平に延び、
前記第２導電ラインは、前記基板の上面と垂直になる第３方向に、垂直に延び、
前記第１電極は、前記第１方向において、前記第２方向及び前記第３方向のいずれにおいてよりも長く延びる、
半導体メモリ素子。
【請求項11】
前記構造体の各々の前記半導体パターン及び前記第１電極は、互いに同一なレベルに位置し、前記構造体の各々の前記半導体パターン及び前記第１電極は、前記第１方向に並べて整列される、請求項１０に記載の半導体メモリ素子。
【請求項12】
前記構造体は、互いに垂直方向に重なり合う、請求項１０に記載の半導体メモリ素子。
【請求項13】
前記構造体の前記半導体パターンの前記チャネル領域を囲むバックゲートラインをさらに含み、前記バックゲートラインは、前記第２導電ラインと平行に前記第３方向に延びる、請求項１０に記載の半導体メモリ素子。
【請求項14】
前記キャパシターは、前記構造体の前記第１電極を覆う誘電膜と、
前記誘電膜上に提供され、前記第１電極を共通に覆う第２電極と、をさらに含む、請求項１０に記載の半導体メモリ素子。
【請求項15】
前記構造体の前記第１電極の一端に共通に連結されて、前記第１電極を支持する支持膜、をさらに含む請求項１０に記載の半導体メモリ素子。
【請求項16】
基板上に垂直方向に積層された複数の層を有する積層構造体と、前記積層構造体を貫通し、前記基板の上面に垂直な第３方向に延びる第１導電ラインと、を含み、
前記積層構造体の前記層の各々は、
前記基板の上面に平行である第１方向に水平に延びる第１延長部と、
前記第１延長部から前記第１方向と交差する第２方向に水平に延びる第２延長部と、を含み、
前記第１延長部は、第２導電ラインを含み、
前記第２延長部は、半導体パターン及び前記半導体パターンに連結された、キャパシターの第１電極を含み、
前記半導体パターンは、前記第２導電ラインと前記第１電極との間に介在され、
前記第１導電ラインは、前記半導体パターンを囲み、
前記第１電極は、前記第２方向において、前記第１方向及び前記第３方向のいずれにおいてよりも長く延びる、
半導体メモリ素子。
【請求項17】
前記半導体パターンは、第１不純物領域、第２不純物領域、及び前記第１及び第２不純物領域の間のチャネル領域を含み、前記第２導電ラインは、前記第１不純物領域に連結され、
前記第１電極は、前記第２不純物領域に連結される、請求項１６に記載の半導体メモリ素子。
【請求項18】
前記第２延長部は、前記積層構造体の各々の前記層内に複数に提供され、複数の前記第２延長部は、前記第１延長部に共通に連結され、
前記第２延長部は、前記第１方向に互いに離隔されて配列される、請求項１６に記載の半導体メモリ素子。
【請求項19】
前記積層構造体の一側に配置されて、前記層の前記第１電極を共通に連結する支持膜、をさらに含む請求項１６に記載の半導体メモリ素子。
【請求項20】
前記層の前記第１電極を覆う誘電膜と、前記誘電膜上に提供され、前記第１電極を共通に覆う第２電極と、をさらに含み、
前記第１電極、前記誘電膜、及び前記第２電極は、前記キャパシターを構成する、請求項１６に記載の半導体メモリ素子。
【請求項21】
前記第１導電ラインは、前記半導体パターンの上面、底面、及び両側壁を囲む、請求項１６に記載の半導体メモリ素子。
【請求項22】
前記第２導電ラインと前記第１電極とは、互いに同一な導電物質を含む、請求項１６に記載の半導体メモリ素子。
【請求項23】
前記第１導電ラインと前記半導体パターンとの間に介在されたゲート絶縁膜をさらに含む請求項１６に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体素子に係り、さらに詳細には集積度が向上された３次元半導体メモリ素子に係る。
【背景技術】
【0002】
消費者が要求する優れた性能及び低廉な価額を充足させるために半導体素子の集積度を増加させることが要求されている。半導体素子の場合、その集積度は製品の価額を決定する重要な要因であるので、特に増加された集積度が要求されている。従来の２次元又は平面的な半導体素子の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価の装備を必要とするので、２次元半導体素子の集積度は増加しているが、相変わらず制限的である。したがって、３次元的に配列されるメモリセルを具備する３次元半導体メモリ素子が提案されている。
【先行技術文献】
【特許文献】
【0003】
【文献】米国特許第７，７８１，７７３号公報
【文献】米国特許第８，２０７，０３２号公報
【文献】米国特許第８，４４１，０５３号公報
【文献】米国特許第８，７８０，６０２号公報
【文献】米国特許第９，５１４，７９２号公報
【文献】米国特許第９，８８７，１９９号公報
【文献】米国特許出願公開第２０１０／０３０８３９０号明細書
【文献】米国特許出願公開第２０１４／０００８７１１号明細書
【文献】米国特許出願公開第２０１６／００６４０７９号明細書
【文献】米国特許出願公開第２０１７／００５３９０６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は集積度が向上された３次元半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【0005】
本発明の概念に係る半導体メモリ素子は、基板上に垂直方向に積層された複数のメモリセルトランジスタと、少なくとも１つの前記メモリセルトランジスタのソースと連結される第１導電ラインと、前記メモリセルトランジスタのゲートと連結される第２導電ラインと、前記少なくとも１つのメモリセルトランジスタのドレインに連結されたキャパシターと、を含むことができる。前記キャパシターは、前記ドレインから前記基板の上面と平行である第１方向に水平に延長される第１電極を含み、前記第１及び第２導電ラインのうちの１つは、前記第１方向と交差する第２方向に水平に延長され、前記第１及び第２導電ラインのうちの他の１つは、前記基板の上面と垂直になる第３方向に、垂直に延長されることができる。
【0006】
本発明の他の概念に係る半導体メモリ素子は、基板上に互いに離隔されて垂直方向に積層された複数の構造体を含むことができる。各々の前記構造体は、第１不純物領域、チャネル領域及び第２不純物領域を有する半導体パターンと、前記第２不純物領域に連結された、キャパシターの第１電極と、を含み、各々の前記構造体は、前記基板の上面と平行である第１方向に水平に延長されることができる。
【0007】
本発明のその他の概念に係る半導体メモリ素子は、基板上に垂直方向に積層された複数の層を有する積層構造体と、前記積層構造体を貫通し、前記基板の上面に垂直に延長される第１導電ラインと、を含むことができる。前記積層構造体の前記層の各々は、前記基板の上面に平行である第１方向に水平に延長される第１延長部と、前記第１延長部から前記第１方向と交差する第２方向に水平に延長される第２延長部と、を含み、前記第１延長部は第２導電ラインを含み、前記第２延長部は、半導体パターン及び前記半導体パターンに連結された第１電極を含み、前記半導体パターンは前記第２導電ラインと前記第１電極との間に介在され、前記第１導電ラインは前記半導体パターンを囲むことができる。
【発明の効果】
【0008】
本発明の実施形態に係る３次元半導体メモリ素子はメモリセルトランジスタ及びキャパシターが３次元的に基板上に積層されることができる。したがって、メモリ素子の集積度を向上させることができる。
【図面の簡単な説明】
【0009】
【図1】本発明の実施形態に係る３次元半導体メモリ素子のセルアレイを示す簡略回路図である。
【図2】本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。
【図5】本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。
【図7】本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。
【図9】本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。
【図10】本発明の実施形態に係る３次元半導体メモリ素子を示す平面図である。
【図12】本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。
【図13】本発明の実施形態に係る３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図15】本発明の実施形態に係る３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図17】本発明の実施形態に係る３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図19】本発明の実施形態に係る３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図21】本発明の実施形態に係る３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図23】本発明の実施形態に係る３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図25】本発明の実施形態に係る３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図27】本発明の実施形態に係る３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図29】本発明の実施形態に係る３次元半導体メモリ素子の製造方法を説明するための平面図である。
【図31】本発明の実施形態に係る３次元半導体メモリ素子の製造方法を説明するための平面図である。
【発明を実施するための形態】
【0010】
図１は本発明の実施形態に係る３次元半導体メモリ素子のセルアレイを示す簡略回路図である。図１を参照すれば、本発明の実施形態に係る３次元半導体メモリ素子のセルアレイは複数のサブセルアレイＳＣＡを含む。サブセルアレイＳＣＡは第２方向Ｄ２に沿って配列される。
【0011】
各々のサブセルアレイＳＣＡは複数のビットラインＢＬ、複数のワードラインＷＬ、及び複数のメモリセルトランジスタＭＣＴを含む。１つのワードラインＷＬと１つのビットラインＢＬとの間に１つのメモリセルトランジスタＭＣＴが配置される。
【0012】
ビットラインＢＬは基板から離隔されて、前記基板上に配置される導電性パターン（例えば、金属ライン）である。ビットラインＢＬは第１方向Ｄ１に延長される。１つのサブセルアレイＳＣＡ内のビットラインＢＬは垂直になる方向（即ち、第３方向Ｄ３）に互いに離隔される。
【0013】
ワードラインＷＬは基板から垂直になる方向（即ち、第３方向Ｄ３）に延長される導電性パターン（例えば、金属ライン）である。１つのサブセルアレイＳＣＡ内のワードラインＷＬは第１方向Ｄ１に互いに離隔される。
【0014】
メモリセルトランジスタＭＣＴのゲートはワードラインＷＬに連結され、メモリセルトランジスタＭＣＴのソースはビットラインＢＬに連結される。各々のメモリセルトランジスタＭＣＴはキャパシターＤＳを含む。例えば、メモリセルトランジスタＭＣＴのドレインはキャパシターＤＳに連結される。
【0015】
【0016】
図１、図２、図３Ａ、及び図３Ｂを参照すれば、図１を参照して説明した複数のサブセルアレイＳＣＡのうちの１つが基板１００上に提供されている。基板１００はシリコン基板、ゲルマニウム基板、又はシリコン－ゲルマニウム基板である。
【0017】
具体的に、基板１００上に第１乃至第３層Ｌ１、Ｌ２、Ｌ３を含む積層構造体ＳＳが提供される。積層構造体ＳＳの第１乃至第３層Ｌ１、Ｌ２、Ｌ３は垂直になる方向（即ち、第３方向Ｄ３）に互いに離隔されて積層される。第１乃至第３層Ｌ１、Ｌ２、Ｌ３の各々は、複数の半導体パターンＳＰ、複数の第１電極ＥＬ１、及び第１導電ラインＣＬ１を含む。
【0018】
半導体パターンＳＰは、第１導電ラインＣＬ１から第２方向Ｄ２に延長されるライン形状、バー（ｂａｒ）形状、又は柱形状を有する。一例として、半導体パターンＳＰはシリコン、ゲルマニウム、又はシリコン－ゲルマニウムを含む。各々の半導体パターンＳＰはチャネル領域ＣＨ、第１不純物領域ＳＤ１、及び第２不純物領域ＳＤ２を含む。
【0019】
チャネル領域ＣＨは第１及び第２不純物領域ＳＤ１、ＳＤ２の間に介在される。チャネル領域ＣＨは図１を参照して説明したメモリセルトランジスタＭＣＴのチャネルに該当される。第１及び第２不純物領域ＳＤ１、ＳＤ２は図１を参照して説明したメモリセルトランジスタＭＣＴのソース及びドレインに該当される。第１及び第２不純物領域ＳＤ１、ＳＤ２は半導体パターンＳＰに不純物がドーピングされた領域である。したがって、第１及び第２不純物領域ＳＤ１、ＳＤ２はｎ型又はｐ型の導電型を有する。
【0020】
半導体パターンＳＰの一端に第１電極ＥＬ１が各々連結される。再び言えば、半導体パターンＳＰの第２不純物領域ＳＤ２に第１電極ＥＬ１が各々連結される。第１電極ＥＬ１は、半導体パターンＳＰから水平に第２方向Ｄ２に延長される。第１電極ＥＬ１はライン形状、バー形状、又は柱形状を有する。
【0021】
第１電極ＥＬ１の各々の一端は半導体パターンＳＰの第２不純物領域ＳＤ２に連結され、第１電極ＥＬ１の各々の他端は支持膜ＳＵＰと連結される。第１電極ＥＬ１の各々の前記一端と前記他端とを継ぐ仮想の線が定義される。前記仮想の線は基板１００の上面に平行に延長される。前記仮想の線は第２方向Ｄ２と平行である。
【0022】
支持膜ＳＵＰは第１電極ＥＬ１を物理的に支持して、第１電極ＥＬ１が曲がらないようにする。支持膜ＳＵＰは複数の第１電極ＥＬ１と共通に連結する。支持膜ＳＵＰは絶縁物質を含み、前記絶縁物質はシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜のうちのいずれか１つである。
【0023】
第１導電ラインＣＬ１は第１方向Ｄ１に延長されるライン形状又はバー形状を有する。第１導電ラインＣＬ１は第３方向Ｄ３に沿って互いに離隔されて積層される。第１導電ラインＣＬ１は導電物質を含む。一例として、前記導電物質はドーピングされた半導体物質（ドーピングされたシリコン、ドーピングされたゲルマニウム等）、導電性金属窒化膜（窒化チタニウム、窒化タンタル等）、金属（タングステン、チタニウム、タンタル等）、及び金属－半導体化合物（タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）のうちのいずれか１つである。第１導電ラインＣＬ１は図１を参照して説明したビットラインＢＬである。
【0024】
第１乃至第３層Ｌ１、Ｌ２、Ｌ３のうち代表的に第１層Ｌ１に関して詳細に説明する。第１層Ｌ１の半導体パターンＳＰは第１方向Ｄ１に互いに離隔されて配列される。第１層Ｌ１の半導体パターンＳＰは互いに同一な第１レベルに位置する。第１層Ｌ１の第１導電ラインＣＬ１は、第１層Ｌ１の半導体パターンＳＰの第１不純物領域ＳＤ１と連結される。再び言えば、第１層Ｌ１の第１導電ラインＣＬ１は第１不純物領域ＳＤ１と連結し、第１方向Ｄ１に延長される。一例として、第１導電ラインＣＬ１は半導体パターンＳＰが位置する前記第１レベルに位置する。
【0025】
第１層Ｌ１の第１電極ＥＬ１は第１層Ｌ１の半導体パターンＳＰから水平に第２方向Ｄ２に延長される。第１層Ｌ１の第１電極ＥＬ１は第１方向Ｄ１に互いに離隔されて配列される。第１層Ｌ１の第１電極ＥＬ１は互いに同一な前記第１レベルに位置する。第１電極ＥＬ１は導電物質を含み、前記導電物質はドーピングされた半導体物質、導電性金属窒化膜、金属、及び金属－半導体化合物のうちのいずれか１つである。第１電極ＥＬ１は第１導電ラインＣＬ１と実質的に同一な物質を含む。
【0026】
第２層Ｌ２及び第３層Ｌ３に関する具体的な説明は先に説明した第１層Ｌ１と実質的に同一である。第２層Ｌ２の第１導電ラインＣＬ１、半導体パターンＳＰ、及び第１電極ＥＬ１は前記第１レベルより高い第２レベルに位置する。第３層Ｌ３の第１導電ラインＣＬ１、半導体パターンＳＰ、及び第１電極ＥＬ１は前記第２レベルより高い第３レベルに位置する。
【0027】
図３Ａを再び参照すれば、積層構造体ＳＳの第１電極ＥＬ１の表面を覆う誘電膜ＤＬが提供される。誘電膜ＤＬは第１電極ＥＬ１の表面上で均一な厚さを有する。例えば、誘電膜ＤＬはハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物、ランタン酸化物、タンタル酸化物、及びチタニウム酸化物のような金属酸化物及びＳｒＴｉＯ３（ＳＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＢａＴｉＯ３、ＰＺＴ、ＰＬＺＴのようなペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電物質のうちの少なくとも１つを含む。
【0028】
誘電膜ＤＬ上に第２電極ＥＬ２が提供される。第２電極ＥＬ２は第１電極ＥＬ１を囲む。第２電極ＥＬ２は導電物質を含み、前記導電物質はドーピングされた半導体物質、導電性金属窒化膜、金属、及び金属－半導体化合物のうちのいずれか１つである。各々の第１電極ＥＬ１、誘電膜ＤＬ、及び第２電極ＥＬ２はキャパシターＤＳを構成する。キャパシターＤＳはデータを格納するメモリ要素である。
【0029】
図１、図２、図３Ａ、及び図３Ｂを再び参照すれば、基板１００上に、積層構造体ＳＳを貫通する第２導電ラインＣＬ２が提供される。第２導電ラインＣＬ２は第３方向Ｄ３に延長されるライン形状、バー形状、又は柱形状を有する。第２導電ラインＣＬ２は第１方向Ｄ１に互いに離隔されて配列される。
【0030】
各々の第２導電ラインＣＬ２は垂直方向に積層された半導体パターンＳＰを囲み、垂直に延長される。第２導電ラインＣＬ２は半導体パターンＳＰの上面、底面、及び両側壁を覆う（図３Ｂ参照）。第２導電ラインＣＬ２と半導体パターンＳＰとの間にはゲート絶縁膜ＧＩが介在される。再び言えば、本発明の実施形態に係るメモリセルトランジスタＭＣＴはゲート－オール－アラウンド（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）トランジスタである。
【0031】
ゲート絶縁膜ＧＩはｈｉｇｈ－ｋ誘電膜、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜のうちの選択された１つの単一膜又はこれらの組み合わせを含む。一例として、前記ｈｉｇｈ－ｋ誘電膜はハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩のうちの少なくとも１つを含む。
【0032】
一例として、いずれか１つの第２導電ラインＣＬ２は、第１層Ｌ１の半導体パターンＳＰのうちの第１番目の半導体パターンＳＰ、第２層Ｌ２の半導体パターンＳＰのうちの第１番目の半導体パターンＳＰ、及び第３層Ｌ３の半導体パターンＳＰのうちの第１番目の半導体パターンＳＰを囲む。他の１つの第２導電ラインＣＬ２は、第１層Ｌ１の半導体パターンＳＰのうちの第２番目の半導体パターンＳＰ、第２層Ｌ２の半導体パターンＳＰのうちの第２番目の半導体パターンＳＰ、及び第３層Ｌ３の半導体パターンＳＰのうちの第２番目の半導体パターンＳＰを囲む。
【0033】
第２導電ラインＣＬ２は導電物質を含み、前記導電物質はドーピングされた半導体物質、導電性金属窒化膜、金属及び金属－半導体化合物のうちのいずれか１つである。第２導電ラインＣＬ２は図１を参照して説明したワードラインＷＬである。
【0034】
第１層Ｌ１の第１番目の半導体パターンＳＰ及び第１番目の第１電極ＥＬ１は第１構造体を構成する。第２層Ｌ２の第１番目の半導体パターンＳＰ及び第１番目の第１電極ＥＬ１は第２構造体を構成する。第３層Ｌ３の第１番目の半導体パターンＳＰ及び第１番目の第１電極ＥＬ１は第３構造体を構成する。前記第１乃至第３構造体は互いに離隔されて垂直方向に積層される。前記第１乃至第３構造体は垂直方向に重なり合う。前記第１乃至第３構造体の各々は第２方向Ｄ２に水平方向に延長されるライン形状、バー形状、又は柱形状を有する。１つの第２導電ラインＣＬ２が前記第１乃至第３構造体の半導体パターンＳＰを囲む。
【0035】
図示しなかったが、積層構造体ＳＳ内の空いた空間は絶縁物質で満たされる。例えば、前記絶縁物質はシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜のうちの少なくとも１つを含む。
【0036】
本発明の実施形態に係る３次元半導体メモリ素子は、基板１００上に３次元的に積層されたメモリセルトランジスタＭＣＴ及びこれらに各々連結されて水平方向に延長される第１電極ＥＬ１（即ち、キャパシターＤＳ）を含む。したがって、従来基板上に２次元的に配列されたメモリセルトランジスタ及びこれらに各々連結されて垂直方向に延長される第１電極（即ち、キャパシター）を含むメモリ素子と比較して、素子の集積度を向上させることができる。
【0037】
図４は本発明の実施形態に係る３次元半導体メモリ素子を説明するためのものであって、図２のＭ領域を示す断面図である。本実施形態では、先に図１、図２、図３Ａ、及び図３Ｂを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【0038】
図１、図２、図３Ｂ、及び図４を参照すれば、各々の第１電極ＥＬ１は半導体柱ＳＰＩ及び半導体柱ＳＰＩの表面を囲む導電膜ＴＭＬを含む。導電膜ＴＭＬは半導体柱ＳＰＩの表面をコンフォーマルに覆う。導電膜ＴＭＬの上には誘電膜ＤＬが提供される。
【0039】
半導体柱ＳＰＩは、半導体パターンＳＰから水平に第２方向Ｄ２に延長される柱形状を有する。半導体柱ＳＰＩは半導体パターンＳＰと一体に連結される。半導体柱ＳＰＩは半導体パターンＳＰと同一な半導体物質を含む。一例として、半導体柱ＳＰＩはドーピングされた半導体を含む。導電膜ＴＭＬは導電性金属窒化膜、金属、及び金属－半導体化合物のうちのいずれか１つを含む。
【0040】
図５は本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。図６Ａは図５のＭ領域を示す断面図である。図６Ｂは図５のＮ領域を示す断面図である。本実施形態では、先に図１、図２、図３Ａ、及び図３Ｂを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【0041】
図１、図５、図６Ａ、及び図６Ｂを参照すれば、基板１００上に、積層構造体ＳＳを貫通するバックゲートラインＢＧが提供される。バックゲートラインＢＧは第３方向Ｄ３に延長されるライン形状、バー形状、又は柱形状を有する。バックゲートラインＢＧは第１方向Ｄ１に互いに離隔されて配列される。
【0042】
各々のバックゲートラインＢＧ及びそれと隣接する第２導電ラインＣＬ２は互いに第２方向Ｄ２に離隔されて配列される。バックゲートラインＢＧ及びそれと隣接する第２導電ラインＣＬ２は半導体パターンＳＰを囲む。バックゲートラインＢＧは半導体パターンＳＰの上面、底面、及び両側壁を覆う（図６Ｂ参照）。
【0043】
第２導電ラインＣＬ２と半導体パターンＳＰとの間には第１ゲート絶縁膜ＧＩ１が介在され、バックゲートラインＢＧと半導体パターンＳＰとの間には第２ゲート絶縁膜ＧＩ２が介在される。第２ゲート絶縁膜ＧＩ２はｈｉｇｈ－ｋ誘電膜、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜のうちの選択された１つの単一膜又はこれらの組み合わせを含む。
【0044】
例えば、メモリセルトランジスタＭＣＴがＮＭＯＳである場合、チャネルである半導体パターンＳＰ内に正孔が蓄積される。バックゲートラインＢＧは、半導体パターンＳＰ内に蓄積された正孔が第１導電ラインＣＬ１を通じて排出されるように誘導する。したがって、メモリセルトランジスタＭＣＴの電気的特性を安定化させることができる。
【0045】
図７は本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。図８は図７のＭ領域を示す断面図である。本実施形態では、先に図１、図２、図３Ａ、及び図３Ｂを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【0046】
図１、図７、及び図８を参照すれば、基板１００上に第１支持膜ＳＵＰ１及び第２支持膜ＳＵＰ２が提供される。第１及び第２支持膜ＳＵＰ１、ＳＵＰ２は、積層構造体ＳＳの第１電極ＥＬ１と連結されて、これらを物理的に支持する。第１支持膜ＳＵＰ１は第１電極ＥＬ１の他端に連結され、第２支持膜ＳＵＰ２は第１電極ＥＬ１の一端と前記他端との間の一部分と連結される。第１及び第２支持膜ＳＵＰ１、ＳＵＰ２は、各々独立的に、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜のうちのいずれか１つを含む。
【0047】
図９は本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。本実施形態では、先に図１、図２、図３Ａ、及び図３Ｂを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【0048】
図９を参照すれば、第１導電ラインＣＬ１は第３方向Ｄ３に延長されるライン形状、バー形状、又は柱形状を有する。第１導電ラインＣＬ１は垂直方向に積層された半導体パターンＳＰを連結し、垂直方向に延長される。第２導電ラインＣＬ２は第１方向Ｄ１に延長されるライン形状、バー形状、又は柱形状を有する。いずれか１つの第２導電ラインＣＬ２は、いずれか１つの層Ｌ１、Ｌ２、Ｌ３の水平方向に配列された半導体パターンＳＰを囲み、水平方向に延長される。
【0049】
本実施形態に係る半導体メモリ素子は、先に図１、図２、図３Ａ、及び図３Ｂを参照して説明した半導体メモリ素子と異なり、ビットラインＢＬ（即ち、第１導電ラインＣＬ１）が垂直方向に延長され、ワードラインＷＬ（即ち、第２導電ラインＣＬ２）が水平方向に延長される。一方、本実施形態に係る半導体メモリ素子の半導体パターンＳＰ及び第１電極ＥＬ１は、第１導電ラインＣＬ１から水平に第２方向Ｄ２に延長される。
【0050】
図１０は本発明の実施形態に係る３次元半導体メモリ素子を示す平面図である。図１１Ａ乃至図１１Ｃは各々図１０のＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿う断面図である。図１２は本発明の実施形態に係る３次元半導体メモリ素子を示す斜視図である。本実施形態では、先に図１、図２、図３Ａ、及び図３Ｂを参照して説明したことと重複する技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
【0051】
図１０、図１１Ａ乃至図１１Ｃ、及び図１２を参照すれば、基板１００上に積層構造体ＳＳが提供される。積層構造体ＳＳは、基板１００上に順次的に積層された第１乃至第４層Ｌ１、Ｌ２、Ｌ３、Ｌ４を含む。第１乃至第４層Ｌ１、Ｌ２、Ｌ３、Ｌ４の各々は、第１導電ラインＣＬ１、半導体パターンＳＰ、及び第１電極ＥＬ１を含む。第１乃至第４層Ｌ１、Ｌ２、Ｌ３、Ｌ４の間には絶縁膜ＩＬ４、ＩＬ５が介在される。一例として、絶縁膜ＩＬ４、ＩＬ５はシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜のうちのいずれか１つを含む。
【0052】
積層構造体ＳＳの第１乃至第４層Ｌ１、Ｌ２、Ｌ３、Ｌ４の各々は、第１方向Ｄ１に延長される第１延長部ＥＰ１及び第１延長部ＥＰ１から第２方向Ｄ２に延長される第２延長部ＥＰ２を含む。第１延長部ＥＰ１は第１導電ラインＣＬ１を含む。第２延長部ＥＰ２は半導体パターンＳＰ及び第１電極ＥＬ１を含む。
【0053】
各々の第１乃至第４層Ｌ１、Ｌ２、Ｌ３、Ｌ４内の第１導電ラインＣＬ１は第１方向Ｄ１に延長される。第１導電ラインＣＬ１は図１を参照して説明したビットラインＢＬである。各々の第１乃至第４層Ｌ１、Ｌ２、Ｌ３、Ｌ４内の半導体パターンＳＰは半導体物質を含み、例えばシリコン、ゲルマニウム又はシリコン－ゲルマニウムを含む。
【0054】
積層構造体ＳＳを貫通する第１トレンチＴＲ１が形成されている。第１トレンチＴＲ１によって積層構造体ＳＳの第２延長部ＥＰ２が定義される。積層構造体ＳＳの互いに隣接する一対の第２延長部ＥＰ２の間に第１トレンチＴＲ１が定義される。
【0055】
第１トレンチＴＲ１によって、互いに水平方向に隣接する半導体パターンＳＰが互いに分離される。第１トレンチＴＲ１によって、互いに水平方向に隣接する第１電極ＥＬ１が互いに分離される。
【0056】
各々の半導体パターンＳＰはチャネル領域ＣＨ、第１不純物領域ＳＤ１、及び第２不純物領域ＳＤ２を含む。チャネル領域ＣＨは第１及び第２不純物領域ＳＤ１、ＳＤ２の間に介在される。第１導電ラインＣＬ１は半導体パターンＳＰの第１不純物領域ＳＤ１と連結される。第１電極ＥＬ１は半導体パターンＳＰの第２不純物領域ＳＤ２と連結される。第１電極ＥＬ１は半導体パターンＳＰの第２不純物領域ＳＤ２から第２方向Ｄ２に延長される。
【0057】
積層構造体ＳＳを貫通し、垂直方向（即ち、第３方向Ｄ３）に延長される第２導電ラインＣＬ２が提供される。第２導電ラインＣＬ２は、垂直方向に積層された半導体パターンＳＰを囲み、第３方向Ｄ３に延長される。第２導電ラインＣＬ２は第１方向Ｄ１に沿って互いに離隔されて配列される。第２導電ラインＣＬ２と半導体パターンＳＰとの間にゲート絶縁膜ＧＩが提供される。
【0058】
第１電極ＥＬ１上に第２電極ＥＬ２が提供される。第２電極ＥＬ２は第１電極ＥＬ１を囲む。第１電極ＥＬ１と第２電極ＥＬ２との間に誘電膜ＤＬが介在される。各々の第１電極ＥＬ１、誘電膜ＤＬ、及び第２電極ＥＬ２はキャパシターＤＳを構成する。
【0059】
積層構造体ＳＳの両側に支持膜ＳＵＰが提供される。支持膜ＳＵＰは、積層構造体ＳＳの第２延長部ＥＰ２の一端と連結される。支持膜ＳＵＰは積層構造体ＳＳの第１電極ＥＬ１を物理的に支持する。
【0060】
図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、及び図３１は本発明の実施形態に係る３次元半導体メモリ素子の製造方法を説明するための平面図である。図１４、図１６Ａ、図１８Ａ、図２０Ａ、図２２Ａ、図２４Ａ、図２６Ａ、図２８Ａ、図３０Ａ、及び図３２Ａは各々図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、及び図３１のＡ－Ａ’線に沿う断面図である。図１６Ｂ、図１８Ｂ、図２０Ｂ、図２２Ｂ、図２４Ｂ、図２６Ｂ、図２８Ｂ、図３０Ｂ、及び図３２Ｂは各々図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、及び図３１のＢ－Ｂ’線に沿う断面図である。図２０Ｃ、図２２Ｃ、図２４Ｃ、図２６Ｃ、図２８Ｃ、図３０Ｃ、及び図３２Ｃは各々図１９、図２１、図２３、図２５、図２７、図２９、及び図３１のＣ－Ｃ’線に沿う断面図である。
【0061】
図１３及び図１４を参照すれば、基板１００上に積層構造体ＳＳが形成される。積層構造体ＳＳを形成することは、順次的に積層された第１乃至第４層Ｌ１、Ｌ２、Ｌ３、Ｌ４を形成することを含む。第１乃至第４層Ｌ１、Ｌ２、Ｌ３、Ｌ４の各々は、第１絶縁膜ＩＬ１及び半導体膜ＳＬを含む。半導体膜ＳＬは半導体物質を含み、例えばシリコン、ゲルマニウム又はシリコン－ゲルマニウムを含む。第１絶縁膜ＩＬ１はシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜のうちのいずれか１つを含む。例えば、第１絶縁膜ＩＬ１はシリコン酸化膜を含む。
【0062】
積層構造体ＳＳ上に追加的な第１絶縁膜ＩＬ１が形成される。再び言えば、積層構造体ＳＳの最上部の半導体膜ＳＬを覆う第１絶縁膜ＩＬ１が形成される。
【0063】
図１５、図１６Ａ、及び図１６Ｂを参照すれば、基板１００上に第１パターニング工程が遂行されて、第１トレンチＴＲ１が形成される。積層構造体ＳＳは第１延長部ＥＰ１及び第２延長部ＥＰ２を有するようにパターニングされる。具体的に、前記第１パターニング工程を遂行することは、第１開口部を有する第１マスクパターンを形成することと、前記第１マスクパターンをエッチングマスクとして積層構造体ＳＳをエッチングすることと、前記第１マスクパターンを除去することと、を含む。第１トレンチＴＲ１によって基板１００の上面の一部が露出される。
【0064】
積層構造体ＳＳの第１延長部ＥＰ１は第１方向Ｄ１に延長される。積層構造体ＳＳの第２延長部ＥＰ２は、第１延長部ＥＰ１から第２方向Ｄ２に延長される。第２延長部ＥＰ２は第１方向Ｄ１に沿って互いに離隔される。
【0065】
図１７、図１８Ａ、及び図１８Ｂを参照すれば、第１トレンチＴＲ１を満たす第２絶縁膜ＩＬ２が形成される。第２絶縁膜ＩＬ２は第１絶縁膜ＩＬ１と同一であるか、或いは異なる絶縁物質を含む。第２絶縁膜ＩＬ２はシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜のうちのいずれか１つを含む。例えば、第２絶縁膜ＩＬ２はシリコン酸化膜を含む。
【0066】
図１９及び図２０Ａ乃至図２０Ｃを参照すれば、基板１００上に第２パターニング工程が遂行されて、第２トレンチＴＲ２が形成される。第２トレンチＴＲ２は第１方向Ｄ１に延長される。具体的に、前記第２パターニング工程を遂行することは、第２開口部を有する第２マスクパターンを形成することと、前記第２マスクパターンをエッチングマスクとして第１絶縁膜ＩＬ１を選択的にエッチングすることと、前記第２マスクパターンを除去することと、を含む。
【0067】
前記第２パターニング工程の間に、前記第２開口部によって露出された第１絶縁膜ＩＬ１が選択的に除去される。第１絶縁膜ＩＬ１が除去されて形成された第２トレンチＴＲ２は、積層構造体ＳＳの半導体パターンＳＰの一部を露出させる。
【0068】
図２１及び図２２Ａ乃至図２２Ｃを参照すれば、第２トレンチＴＲ２を満たす第３絶縁膜ＩＬ３が形成される。第３絶縁膜ＩＬ３は第１及び第２絶縁膜ＩＬ１、ＩＬ２とエッチング選択性がある絶縁物質を含む。第３絶縁膜ＩＬ３はシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜のうちのいずれか１つを含む。例えば、第３絶縁膜ＩＬ３はシリコン窒化膜を含む。積層構造体ＳＳの第２延長部ＥＰ２の一端を露出する第２トレンチＴＲ２に満たされた第３絶縁膜ＩＬ３は、支持膜ＳＵＰを構成する。
【0069】
【0070】
第１及び第２絶縁膜ＩＬ１、ＩＬ２が除去されることによって半導体膜ＳＬが露出される。露出された半導体膜ＳＬ上に不純物ドーピング工程が遂行されて、半導体膜ＳＬ内にドーピング領域ＤＲが形成される。ドーピングされた不純物は熱処理工程によって拡散されて、ドーピング領域ＤＲの一部は第３絶縁膜ＩＬ３と垂直方向に重なり合う。
【0071】
図２５及び図２６Ａ乃至図２６Ｃを参照すれば、露出された半導体膜ＳＬが導電物質で置換されて、第１導電ラインＣＬ１及び第１電極ＥＬ１が形成される。具体的に、半導体膜ＳＬを導電物質で置換することは、シリサイド工程を含む。露出された半導体膜ＳＬは金属と反応して、金属－半導体化合物（タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）が形成される。他の例として、半導体膜ＳＬを導電物質で置換することは、半導体膜ＳＬ上に金属窒化物膜又は金属膜をコンフォーマルに形成することを含む。
【0072】
露出された半導体膜ＳＬが導電物質で置換される間、第３絶縁膜ＩＬ３によって覆われた半導体膜ＳＬは保護される。したがって、第３絶縁膜ＩＬ３によって覆われた半導体膜ＳＬは半導体パターンＳＰを構成する。各々の半導体パターンＳＰ内にチャネル領域ＣＨ、第１不純物領域ＳＤ１、及び第２不純物領域ＳＤ２が定義される。第１及び第２不純物領域ＳＤ１、ＳＤ２は残留するドーピング領域ＤＲから形成される。チャネル領域ＣＨは第１及び第２不純物領域ＳＤ１、ＳＤ２の間に介在された領域である。
【0073】
図２７及び図２８Ａ乃至図２８Ｃを参照すれば、基板１００上に積層構造体ＳＳ内の空いた空間を満たす第４絶縁膜ＩＬ４が形成される。第４絶縁膜ＩＬ４は第３絶縁膜ＩＬ３とエッチング選択性がある絶縁物質を含む。第４絶縁膜ＩＬ４はシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜のうちのいずれか１つを含む。例えば、第４絶縁膜ＩＬ４はシリコン酸化膜を含む。
【0074】
第３絶縁膜ＩＬ３が選択的に除去されて、第３トレンチＴＲ３が形成される。但し、支持膜ＳＵＰは除去されなくともよい。具体的に、第３絶縁膜ＩＬ３を除去することは、第３絶縁膜ＩＬ３を露出する第３開口部を有する第３マスクパターンを形成することと、前記第３マスクパターンをエッチングマスクとして第３絶縁膜ＩＬ３を選択的にエッチングすることと、前記第３マスクパターンを除去することと、を含む。前記第３マスクパターンは支持膜ＳＵＰを覆うように形成される。基板１００の上には、第１導電ラインＣＬ１、半導体パターンＳＰ、及び第１電極ＥＬ１を含む積層構造体ＳＳ及び第４絶縁膜ＩＬ４が残留する。
【0075】
図２９及び図３０Ａ乃至図３０Ｃを参照すれば、第３トレンチＴＲ３内にゲート絶縁膜ＧＩ及び第２導電ラインＣＬ２が形成される。具体的に、第３トレンチＴＲ３を通じて露出された半導体パターンＳＰをコンフォーマルに覆うゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩ上に半導体パターンＳＰを囲む導電膜が形成される。前記導電膜をパターニングして、第１方向Ｄ１に互いに離隔されて配列される第２導電ラインＣＬ２が形成される。前記導電膜は、ドーピングされた半導体物質、導電性金属窒化膜、金属、及び金属－半導体化合物のうちのいずれか１つで形成される。各々の第２導電ラインＣＬ２は、垂直方向に積層された半導体パターンＳＰを囲み、第３方向Ｄ３に延長されるように形成される。
【0076】
図３１及び図３２Ａ乃至図３２Ｃを参照すれば、第３トレンチＴＲ３内の空いた空間を満たす第５絶縁膜ＩＬ５が形成される。第５絶縁膜ＩＬ５は第４絶縁膜ＩＬ４の上面を覆うように形成される。第５絶縁膜ＩＬ５はシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜のうちのいずれか１つを含む。例えば、第５絶縁膜ＩＬ５はシリコン酸化膜を含む。
【0077】
基板１００上に第３パターニング工程が遂行されて、第１電極ＥＬ１が選択的に露出される。具体的に、前記第３パターニング工程を遂行することは、第４開口部を有する第４マスクパターンを形成することと、前記第４マスクパターンをエッチングマスクとして第４及び第５絶縁膜ＩＬ４、ＩＬ５を選択的にエッチングすることと、前記第４マスクパターンを除去することと、を含む。
【0078】
図１０及び図１１Ａ乃至図１１Ｃを再び参照すれば、露出された第１電極ＥＬ１をコンフォーマルに覆う誘電膜ＤＬが形成される。誘電膜ＤＬ上に第１電極ＥＬ１を囲む第２電極ＥＬ２が形成される。各々の第１電極ＥＬ１、誘電膜ＤＬ、及び第２電極ＥＬ２はキャパシターＤＳを構成する。
【0079】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形せずに、他の具体的な形態に実施されることもあり得る。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではない。
【符号の説明】
【0080】
１００ 基板
ＣＬ１ 第１導電ライン
ＣＬ２ 第２導電ライン
ＤＬ 誘電膜
ＤＳ キャパシター
ＥＬ１ 第１電極
ＥＬ２ 第２電極
ＧＩ ゲート絶縁膜
ＭＣＴ メモリセルトランジスタ
ＳＣＡ サブセルアレイ
ＳＰ 半導体パターン
ＳＳ 積層構造体
ＳＵＰ 支持膜
ＣＬ１ 第１導電ライン
ＣＬ２ 第２導電ライン
ＤＬ 誘電膜
ＤＳ キャパシター
ＥＬ１ 第１電極
ＥＬ２ 第２電極
ＧＩ ゲート絶縁膜
ＭＣＴ メモリセルトランジスタ
ＳＣＡ サブセルアレイ
ＳＰ 半導体パターン
ＳＳ 積層構造体
ＳＵＰ 支持膜
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図12】
【図13】
【図14】
【図15】
【図16A】
【図16B】
【図17】
【図18A】
【図18B】
【図19】
【図20A】
【図20B】
【図20C】
【図21】
【図22A】
【図22B】
【図22C】
【図23】
【図24A】
【図24B】
【図24C】
【図25】
【図26A】
【図26B】
【図26C】
【図27】
【図28A】
【図28B】
【図28C】
【図29】
【図30A】
【図30B】
【図30C】
【図31】
【図32A】
【図32B】
【図32C】