特許 7311735 統合されたＶＢＵＳ・ＣＣ短絡保護を有するＵＳＢタイプＣ／ＰＤコントローラ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-07-11

(45)【発行日】2023-07-20

(54)【発明の名称】統合されたＶＢＵＳ・ＣＣ短絡保護を有するＵＳＢタイプＣ／ＰＤコントローラ

(51)【国際特許分類】

   H02H 3/087 20060101AFI20230712BHJP

   G06F 13/38 20060101ALI20230712BHJP

   H02H 3/18 20060101ALI20230712BHJP

   H02J 1/00 20060101ALI20230712BHJP

   H03K 17/687 20060101ALN20230712BHJP

【ＦＩ】

H02H3/087

G06F13/38 350

H02H3/18

H02J1/00 309H

H02J1/00 309P

H03K17/687 A

【請求項の数】 15

(21)【出願番号】P 2020558050

(86)(22)【出願日】2019-04-17

(65)【公表番号】

(43)【公表日】2021-08-30

(86)【国際出願番号】 US2019027868

(87)【国際公開番号】W WO2019204436

(87)【国際公開日】2019-10-24

【審査請求日】2022-04-16

(31)【優先権主張番号】15/955,214

(32)【優先日】2018-04-17

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ラジディープ ムコパドヤイ

(72)【発明者】

【氏名】プルキット シャー

(72)【発明者】

【氏名】ヴィノッド ジョセフ メネゼス

【審査官】下林 義明

(56)【参考文献】

【文献】特開２０１８－０１１４４２（ＪＰ，Ａ）

【文献】特開２０１８－０２９４５１（ＪＰ，Ａ）

【文献】特表２００８－５３５４５９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｈ ３／０８ － ３／２５３

Ｈ０２Ｊ １／００ － １／１６

Ｇ０６Ｆ １３／３８ － １３／４２

Ｈ０３Ｋ １７／００ － １７／７０

(57)【特許請求の範囲】

【請求項1】

ユニバーサルシリアルバス（ＵＳＢ）タイプＣ／電力供給（ＰＤ）コントローラチップであって、
ホストデバイスから第１の電圧を受け取るように適応される第１のピンと、
第２の電圧を受け取るように適応される第２のピンと、
ＵＳＢコネクタの構成制御（ＣＣ）ピンに結合されるように適応される第３のピンと、
前記第３のピンに前記第１の電圧を選択的に渡すように結合されるＶＣＯＮＮ電源回路であって、前記第１のピンと前記第３のピンとの間にホットスワップ電界効果トランジスタ（ＨＳＦＥＴ）と直列に結合される第１の遮断電界効果トランジスタ（ＢＦＥＴ）と、前記ＨＳＦＥＴのソースとゲートとの間にアノード－アノード結合される第１及び第２のツェナーダイオードとを含む、前記ＶＣＯＮＮ電源回路と、
前記第２のピンと前記第３のピンとの間に結合される第２のＢＦＥＴと、前記第２のＢＦＥＴのゲートと下側レールとの間に結合される第３のツェナーダイオードとを含むケーブル検出回路と、
電力供給物理層回路であって、第３のＢＦＥＴを介して前記第３のピンに結合されるレシーバと、第４のＢＦＥＴを介して前記第３のピンに結合されるトランスミッタと、前記第３のＢＦＥＴのゲートと前記下側レールとの間に結合される第４のツェナーダイオードと、前記第４のＢＦＥＴのゲートと前記下側レールとの間に結合される第５のツェナーダイオードとを含む、前記電力供給物理層回路と、
を含む、コントローラチップ。

【請求項2】

請求項１に記載のコントローラチップであって、
前記第１の電圧と前記第３のピンとから前記第１の電圧と第３の電圧とを受け取り、前記第３の電圧が前記第１の電圧より大きいと判定することに応答して前記第１のＢＦＥＴをオフにすることを開始するように結合される第１の逆電流保護コンパレータと、
前記第２の電圧と前記第３の電圧とを受け取り、前記第３の電圧が前記第２の電圧より大きいと判定することに応答して前記第２、第３及び第４のＢＦＥＴをオフにすることを開始するように結合される第２の逆電流保護コンパレータと、
を更に含む、コントローラチップ。

【請求項3】

請求項２に記載のコントローラチップであって、
前記第３の電圧を第１の基準電圧と比較し、前記第３の電圧が前記第１の基準電圧より大きいと判定することに応答して前記第１のＢＦＥＴと前記ＨＳＦＥＴとをオフにすることを開始するように結合される第１の過電圧保護コンパレータと、
前記第３の電圧を第２の基準電圧と比較し、前記第３の電圧が前記第２の基準電圧より大きいと判定することに応答して前記第２、第３及び第４のＢＦＥＴをオフにすることを開始するように結合される第２の過電圧保護コンパレータと、
を更に含む、コントローラチップ。

【請求項4】

請求項３に記載のコントローラチップであって、
前記第１のＢＦＥＴのゲートと前記下側レールとの間に結合される第１のバッテリ切れプルダウントランジスタと、
前記第２のＢＦＥＴのゲートと前記下側レールとの間に結合される第２のバッテリ切れプルダウントランジスタと、
前記第３のＢＦＥＴのゲートと前記下側レールとの間に結合される第３のバッテリ切れプルダウントランジスタと、
前記第４のＢＦＥＴのゲートと前記下側レールとの間に結合される第４のバッテリ切れプルダウントランジスタと、
を更に含み、
前記第１、第２、第３及び第４のバッテリ切れプルダウントランジスタの各々が、バッテリ切れプルダウン信号を受け取るように結合される、コントローラチップ。

【請求項5】

請求項４に記載のコントローラチップであって、
前記ＶＣＯＮＮ電源回路が、前記ＨＳＦＥＴのソースに結合されるソースと、前記第１及び第２のツェナーダイオードの間に結合されるドレインとを有する第１のＰＭＯＳトランジスタを更に含む、コントローラチップ。

【請求項6】

請求項５に記載のコントローラチップであって、
前記ＶＣＯＮＮ電源回路が、前記ＨＳＦＥＴのソースとゲートとの間に第３のＰＭＯＳトランジスタと直列に結合される第２のＰＭＯＳトランジスタを更に含む、コントローラチップ。

【請求項7】

請求項６に記載のコントローラチップであって、
前記第３のピンに結合され、前記第１の電圧と前記第２の電圧とがゼロであるときに前記バッテリ切れプルダウン信号を提供するように適応されるバッテリ切れプルダウンジェネレータを更に含む、コントローラチップ。

【請求項8】

請求項７に記載のコントローラチップであって、
前記ＨＳＦＥＴが７ボルト横方向拡散金属酸化物シリコン（ＬＤＭＯＳ）電界効果トランジスタ（ＦＥＴ）であり、
前記第１のＢＦＥＴと第２のＢＦＥＴと第３のＢＦＥＴと第４のＢＦＥＴとの各々が、３０ボルトドレイン拡張ＬＤＭＯＳ ＦＥＴである、コントローラチップ。

【請求項9】

電源に結合するための第１のピンとＵＳＢコネクタの構成制御（ＣＣ）ピンに結合するための第２のピンとを有するユニバーサルシリアルバス（ＵＳＢ）タイプＣ／電力供給（ＰＤ）コントローラチップのＶＣＯＮＮ電源回路におけるホットスワップ電界効果トランジスタ（ＨＳＦＥＴ）のための動的ホットスワップオフ保持回路であって、
前記ＨＳＦＥＴのソースとゲートとの間にアノード－アノード結合される第１及び第２のツェナーダイオードと、
前記ＨＳＦＥＴのソースに結合されるソースと、前記第１及び第２のツェナーダイオードのアノード間に結合されるドレインとを含む第１のＰ型金属酸化物シリコン（ＰＭＯＳ）トランジスタと、
前記ＨＳＦＥＴのソースとゲートとの間に第３のＰＭＯＳトランジスタと直列に結合される第２のＰＭＯＳトランジスタと、
を含む、動的ホットスワップオフ保持回路。

【請求項10】

請求項９に記載の動的ホットスワップオフ保持回路であって、
前記ＨＳＦＥＴのソースと下側レールとの間に第２の抵抗性要素と第１のクランプ－イネーブルトランジスタと直列に結合される第１の抵抗性要素であって、前記第１のクランプ－イネーブルトランジスタのゲートが前記ＨＳＦＥＴのためにドライバからクランプ－イネーブル信号を受け取るように結合される、前記第１の抵抗性要素を更に含み、
前記第１のＰＭＯＳトランジスタのゲートが、第３のツェナーダイオードを介して前記ＨＳＦＥＴのソースと、コンデンサを介して前記下側レールと、前記第１の抵抗性要素と前記第２の抵抗性要素との間の点とに結合される、動的ホットスワップオフ保持回路。

【請求項11】

請求項１０に記載の動的ホットスワップオフ保持回路であって、
前記第２のＰＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタとが、共通ゲートと共通ソースとを共有し、
前記動的ホットスワップオフ保持回路が、
前記共通ゲートに結合されるアノードと、前記共通ソースに結合されるカソードとを有する第４のツェナーダイオードと、
前記共通ゲートと前記共通ソースとの間に結合される第３の抵抗性要素と、
前記共通ゲートと前記下側レールとの間に第２のクランプ－イネーブルトランジスタと直列に結合される第４の抵抗性要素であって、前記第２のクランプ－イネーブルトランジスタのゲートが前記クランプ－イネーブル信号を受け取るように結合される、前記第４の抵抗性要素と、
を更に含む、動的ホットスワップオフ保持回路。

【請求項12】

請求項１１に記載の動的ホットスワップオフ保持回路であって、
前記ＨＳＦＥＴのゲートと前記下側レールとの間にプルダウンイネーブルトランジスタと直列に結合される第５の抵抗性要素であって、前記プルダウンイネーブルトランジスタのゲートが前記ＨＳＦＥＴのゲートを前記下側レールに選択的に結合するように制御される、前記第５の抵抗性要素を更に含む、動的ホットスワップオフ保持回路。

【請求項13】

請求項１２に記載の動的ホットスワップオフ保持回路であって、
ＨＳＦＥＴドライバであって、
前記第２のピンにおける第１の電圧が第１の基準電圧より大きくなるときを示す過電圧信号と、前記第１の電圧が前記第１のピンにおける第２の電圧より大きくなるときを示す逆電流信号とを受け取り、
前記プルダウンイネーブルトランジスタと、前記第１及び第２のクランプ－イネーブルトランジスタとを制御する、
ように結合される、前記ＨＳＦＥＴドライバを更に含む、動的ホットスワップオフ保持回路。

【請求項14】

請求項１２に記載の動的ホットスワップオフ保持回路であって、
前記プルダウンイネーブルトランジスタと、前記第１及び第２のクランプ－イネーブルトランジスタとが、Ｎ型金属酸化物シリコン（ＮＭＯＳ）トランジスタである、動的ホットスワップオフ保持回路。

【請求項15】

請求項１４に記載の動的ホットスワップオフ保持回路であって、
前記第１の抵抗性要素が４ＭΩの抵抗を有し、前記第２の抵抗性要素が１ＭΩの抵抗を有し、前記第３の抵抗性要素が１００ｋΩの抵抗を有し、前記第４の抵抗性要素が５００ｋΩの抵抗を有し、前記第５の抵抗性要素が１００ｋΩの抵抗を有し、前記コンデンサが２００ｆＦの容量を有する、動的ホットスワップオフ保持回路。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、概して、ユニバーサルシリアルバス（ＵＳＢ）に関し、より詳細には、統合された仮想バス（ＶＢＵＳ）・構成制御（ＣＣ）短絡保護を有するＵＳＢタイプＣ／電力供給（ＰＤ）コントローラに関する。

【背景技術】

【0002】

最新世代のＵＳＢケーブルの設計では、電力及びデータの両方を伝送する能力が増強され、プロトコルの柔軟性が増大されている。ＵＳＢコネクタのピン数が増えている一方で、ますます薄くなるデバイスでＵＳＢケーブルを用い得るように、ＵＳＢコネクタ自体の大きさは小さくなっている。図１は、ＵＳＢ２．０、ＵＳＢ３．０、及びＵＳＢ３．１デバイスと互換性のあるＵＳＢタイプＣコネクタ１００のピン配置を示す概略図を示す。ピンＡ１、Ａ１２、Ｂ１、及びＢ１２は、いずれも接地接続を提供する。ピンＡ２、Ａ３、Ａ１０、Ａ１１、Ｂ２、Ｂ３、Ｂ１０、及びＢ１１は、１０ＧｂｐｓでのＵＳＢ３．１超高速通信のために用いられ、ピンＡ６、Ａ７、Ｂ６、Ｂ７は、４８０ＭｂｐｓでのＵＳＢ２．０高速通信のために用いられる。ＶＢＵＳピンＡ４、Ａ９、Ｂ４、Ｂ９は、２０Ｖ ＤＣまでの電力供給ネゴシエーションを提供し得る。ＣＣピンＡ５、Ｂ５は、電力供給通信のために用いられ、電子的に印を付けられたタイプＣケーブルの範囲内の集積回路に電力を供給するために５Ｖ電力も供給し得、一方、サイドバンド使用（ＳＢＵ）ピンＡ８及びＢ８は、タイプＣケーブルのためのオルタネイトモードで用いられ得る。

【0003】

ＵＳＢタイプＣコネクタのスモールフォームファクタが、制御不能ファクタ、例えば、ＵＳＢタイプＣコネクタへのケーブルの挿入角度、ケーブル自体の品質、及びＵＳＢコネクタ又はプラグのいずれかの生じ得る汚染と組み合わさると、各５Ｖ ＣＣピンが２０Ｖ ＶＢＵＳピンに近接していることは、ＣＣピンに関連する５Ｖ回路要素が、より高い電圧のＶＢＵＳピンとの短絡から保護されなければならないことを意味する。以前のバージョンのＵＳＢでは機能した解決策では必要なレベルの保護が得られず、許容され得る通信プロトコルとの干渉もより大きくなり、或いは、付加的な抵抗及び／又は漏れの問題がある。さらなる改良が必要とされる。

【発明の概要】

【0004】

説明される実施形態は、短絡に対して少なくとも３つのレベルの保護を提供する。第１のレベルの保護において、保護される各経路における遮断電界効果トランジスタ（ＢＦＥＴ）とも称する遮断トランジスタがツェナーダイオードによって保護されて、例えば２２V／１０ｎｓよりも大きなエッジレートを有する強短絡からゲート酸化物への損傷を防止する。第２のレベルの保護において、過大な逆電流が検出されるときＢＦＥＴをオフにするように、高速逆電流保護（ＲＣＰ）コンパレータを用いてトリガをかけ、デバイス損傷を防止するため、ＢＦＥＴをオフにすることは１００ｎｓ未満に成される。第３のレベルの保護において、過電圧保護（ＯＶＰ）コンパレータが、ＣＣピン上の電圧を、接地に対して設定される基準電圧と比較し、例えば、エッジレートが２２Ｖ／１００ｎｓ未満であり、ＲＣＰコンパレータがトリップし得ないか又は十分に迅速にトリップし得ないような弱短絡状況において、ＢＦＥＴをオフにするようにＢＦＥＴにトリガをかけることができる。ＢＦＥＴは各々、ホストデバイスのバッテリが保護回路要素に電力を供給し得ないときに、バッテリ切れトランジスタがそれぞれの遮断ＦＥＴのゲートを接地に結合した状態で、遮断ＦＥＴのゲートに結合されるバッテリ切れトランジスタによってオフにすることもでき、バッテリ切れ回路要素は、ＣＣライン上の短絡からの電力をプルすることによってこの保護を提供する。保護は、ゲート酸化物を保護するために短絡の間ホットスワップ電界効果トランジスタ（ＨＳＦＥＴ）のゲートとソースを結合するように複数の経路を提供する動的ホットスワップオフ保持回路においても説明され、これらの経路はＣＣライン上で生じる通信との干渉を引き起こさない。

【0005】

一態様において、ＵＳＢタイプＣ／ＰＤコントローラチップの実施形態が説明される。ＵＳＢタイプＣ／ＰＤコントローラチップは、ホストデバイスから第１の電圧を受け取るための結合用の第１のピン、第２の電圧を受け取るための結合用の第２のピン、ＵＳＢコネクタの構成制御（ＣＣ）ピンに結合するための第３のピン、第３のピンに第１の電圧を選択的に渡すために結合されるＶＣＯＮＮ電源回路であって、ＶＣＯＮＮ電源回路が、第１のピンと第３のピンの間でホットスワップ電界効果トランジスタ（ＨＳＦＥＴ）に直列に結合される第１の遮断電界効果トランジスタ（ＢＦＥＴ）、並びにＨＳＦＥＴのソースとゲートの間でアノード・アノード結合される第１のツェナーダイオード及び第２のツェナーダイオードを含むＶＣＯＮＮ電源回路、第２のピンと第３のピンの間で結合される第２のＢＦＥＴ及び第２のＢＦＥＴのゲートと下側レールの間で結合される第３のツェナーダイオードを含むケーブル検出回路、及びレシーバ及び送信器を含む電力供給物理層回路であって、レシーバが第３のＢＦＥＴを介して第３のピンに結合され、送信器が第４のＢＦＥＴを介して第３のピンに結合され、さらに第３のＢＦＥＴのゲートと下側レールの間で結合される第４のツェナーダイオード及び第４のＢＦＥＴのゲートと下側レールの間で結合される第５のツェナーダイオードを含む電力供給物理層回路を含む。

【0006】

別の態様において、電源に結合するための第１のピン及びＵＳＢコネクタのＣＣピンに結合するための第２のピンを有するユニバーサルシリアルバス（ＵＳＢ）タイプＣ／電力供給（ＰＤ）コントローラチップのＶＣＯＮＮ電源回路におけるホットスワップ電界効果トランジスタ（ＨＳＦＥＴ）のための動的ホットスワップオフ保持回路の実施形態が説明される。動的ホットスワップオフ保持回路は、ＨＳＦＥＴのソースとゲートの間でアノード‐アノード結合される第１のツェナーダイオード及び第２のツェナーダイオード、ＨＳＦＥＴのソースに結合されるソースと第１及び第２のツェナーダイオードのアノード間に結合されるドレインとを含む第１のＰ型金属酸化物シリコン（ＰＭＯＳ）トランジスタ、及び、ＨＳＦＥＴのソースとゲートの間で第３のＰＭＯＳトランジスタに直列に結合される第２のＰＭＯＳトランジスタを含む。

【図面の簡単な説明】

【0007】

【図1】実施形態に従った、ＵＳＢコントローラに結合され得るＵＳＢタイプＣ／ＰＤコネクタの例を示す。

【0008】

【図2】実施形態に従ったＵＳＢタイプＣ／ＰＤコントローラチップの一部の実装形態を示す。

【0009】

【図3】実施形態に従ったＵＳＢタイプＣ／ＰＤコントローラチップのＶＣＯＮＮモジュールにおけるＨＳＦＥＴのための動的ホットスワップオフ保持回路の実装形態を示す。

【0010】

【図4】説明されるＵＳＢタイプＣ／ＰＤコントローラの実施形態と共に用いられ得るバッテリ切れプルダウン発生器の実装形態を示す。

【0011】

【図5A】実施形態に従った、強短絡中の図２のＵＳＢコントローラチップ上の幾つかの信号を示す。

【0012】

【図5B】実施形態に従った、弱短絡中の図２のＵＳＢコントローラチップ上の幾つかの信号を示す。

【0013】

【図6】図２のＵＳＢコントローラチップによって提供される通信信号がＵＳＢ ＰＤ仕様の信号要件を満たすことを示す。

【0014】

【図7】ＨＳＦＥＴ ＭＮ２を停止するためにＵＳＢコントローラにおいて用いるために考慮され得る回路を示すが、この回路はＣＣライン上の通信要件を満たさない。

【0015】

【図8】ＵＳＢコントローラの初期バージョンのＣＣピンのための保護回路を示す。

【0016】

【図9】ＵＳＢタイプＣ／ＰＤコントローラと共に用いられる保護チップを示す。

【発明を実施するための形態】

【0017】

図面において、同様の参照符号は類似の要素を示す。本明細書で用いられるように、「結合する」という用語は、無線接続を含み得る「通信可能に結合される」場合のように限定されない限り、間接的又は直接的な電気接続を意味する。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接電気接続によるもの、又は、他のデバイス及び接続を介した間接電気接続によるものとし得る。

【0018】

図２は、ＣＣラインを制御する構成制御に関連する回路要素を含むＵＳＢタイプＣ／ＰＤコントローラチップ２００の一部を示す。構成制御は、新たな接続を構成するために用いられ、ＵＳＢタイプＣケーブルの範囲に存在する電子チップに電力を伝送するためにも用いられ得る。動作において、ＵＳＢタイプＣ／ＰＤコントローラチップ２００は、別のデバイスに電力及び場合によってはデータを提供し、別のデバイスから電力及び場合によってはデータを受け取るように、或いは、ＵＳＢタイプＣケーブル（具体的には図示せず）を介して電力／データを提供及び受け取るように設計される、任意のタイプの電子機器とし得るホストデバイス（具体的には図示せず）に装備され得る。例えば、ホストデバイスは、充電器、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、携帯電話、スピーカ、マイク、キーボード、ｅブックリーダー、携帯マルチメディアプレイヤー（ＰＭＰ）、ＭＰ３プレイヤー、携帯医療デバイス、カメラ、ウェアラブルデバイスなどを含み得るが、これらに限定されるものではない。

【0019】

図２に示すＵＳＢタイプＣ／ＰＤコントローラチップ２００の一部に、３本のピンが示されている。第１のピン２０１は、一実施形態において０．９～５．５Ｖの範囲とし得る第１の電圧ＰＰ＿ＣＡＢＬＥを受け取るためにホストデバイスに結合され得る。第２のピン２０３は、一実施形態において３．３Ｖである、第２の電圧ＬＤ０＿３Ｖ３を受け取るように結合される。第２のピン２０３は、ホストデバイスに又はＵＳＢタイプＣ／ＰＤコントローラチップ２００内で生成される電圧に結合され得る。第３のピン２０５は、ＣＣピンに第３の電圧Ｃ＿ＣＣｘを提供するために、ポートとも称され得るＵＳＢコネクタ２１２に結合され得る。ケーブル検出（ＣＡＢＬＥＤＥＴ）回路２０２、電力供給物理層（ＰＤＰＨＹ）回路２０４、及びＶＣＯＮＮ電源回路２０６の要素及び動作をこれ以降に簡潔に説明し、その後、この説明によって提供される付加的保護の要素を説明する。

【0020】

ＶＣＯＮＮ電源回路２０６は、背面直結共通ドレイン横方向拡散金属酸化物シリコン（ＬＤＭＯＳ）ＦＥＴを用いる。このＦＥＴにおいて、ホットスワップＦＥＴとして７Ｖ ＬＤＭＯＳ ＭＮ２が用いられ、遮断ＦＥＴとして３０Ｖ ＬＤＭＯＳ ＭＮ１が用いられている。共通ドレイン構造が選択されるのは、この構造が、第１のＢＦＥＴ ＭＮ１が感知のために用いられＨＳＦＥＴ ＭＮ２が調節される過電流状態の間、電流調節をより容易にするからである。ＶＣＯＮＮ電源回路２０６は、第１のピン２０１上の第１の電圧ＰＰ＿ＣＡＢＬＥを受け取り、第１のＢＦＥＴ ＭＮ１及びＨＳＦＥＴ ＭＮ２を介して第３のピン２０５に第１の電圧を渡して、ＵＳＢコネクタ２１２に第１の電圧ＰＰ＿ＣＡＢＬＥを供給する。第１のＢＦＥＴ ＭＮ１はＢＦＥＴドライバ２２２によって制御され、ＨＳＦＥＴ ＭＮ２はＨＳＦＥＴドライバ２２４によって制御され、ＢＦＥＴドライバ２２２及びＨＳＦＥＴドライバ２２４は、ＣＣラインが電力供給に用いられないときに第１のＢＦＥＴ ＭＮ１及びＨＳＦＥＴ ＭＮ２をオフにする。

【0021】

ＣＡＢＬＥＤＥＴ回路２０２は、第２のピン２０３と第３のピン２０５との間に結合されるプルアップ電流源ＩＰＵを含む。ケーブル検出が必要とされないとき、及び、ＣＡＢＬＥＤＥＴ回路２０２の動作の間ＶＢＵＳ・ＣＣライン短絡が生じるとき、第２のピン２０３及びプルアップ電流源ＩＰＵを第３のピン２０５から切り離すために、第２のＢＳＥＴ ＭＮ３が、プルアップ電流源ＩＰＵと第３のピン２０５の間に直列に結合され、ドライバ２１４によって制御される。ドライバ２１４が、ＶＤＤ３Ｖ３、ＶＤＤ１Ｐ５、及びクロックＣＬＫを含む、幾つかの信号を受け取る。ＣＡＢＬＥＤＥＴ回路２０２は、例えばＵＳＢコネクタ２１２など、ＵＳＢケーブルのＵＳＢコネクタへの取り付け又は取り外しを検出し得、ＵＳＢタイプＣケーブルは対称であり両端を逆にし得るのでケーブルの向きも検出し得る。プルアップ電流源ＩＰＵは、例えば、８０μＡ、１８０μＡ、又は３３０μＡなどの或る値を有するかなり精確な電流をＵＳＢコネクタ２１２上のＣＣピンに向かって送るように制御され得る。これらの電流値はそれぞれ、ホストデバイスが扱い得る電流レベルを知らしめる。ケーブルがＵＳＢコネクタ２１２に取り付けられると、知らしめられた電流によって生成される電圧が変化し、それによって取付けの検出が可能となる。ケーブルの可変抵抗器を用いて、ケーブルの反対の端部のデバイスが扱い得る電流量を示す応答を提供し得る。ＵＳＢプロトコルにより、ＵＳＢタイプＣ／ＰＤコントローラチップ２００は、ケーブルの反対の端部に取り付けられているデバイスがＵＳＢ２．０の５Ｖ充電能力だけを用い得るレガシーデバイスであるかどうか、或いは、このデバイスがより大きな電圧を受けるために電力供給プロトコルを用い得るかどうかを判定し得る。

【0022】

電力供給物理層回路２０４は送信器２１８及びレシーバ２１６を含む。第１の抵抗器Ｒ１、第３のＢＦＥＴ ＭＮ４、及び第２の抵抗器Ｒ２が、レシーバ２１６と第３のピン２０５の間に直列に結合される。第１のコンデンサＣ１及び第９のツェナーダイオードＤ９が互いに並列に結合され、第１のコンデンサＣ１の第１の端子及び第５のダイオードＤ５のカソードが、レシーバ２１６と抵抗器Ｒ１との間の点に結合され、第１のコンデンサＣ１の第２の端子及び第５のダイオードＤ５のアノードが、一実施形態では局所接地である下側レールに結合される。第３の抵抗器Ｒ３及び第４のＢＦＥＴ ＭＮ５が、送信器２１８と第３のピン２０５との間に直列に結合される。第３のＢＦＥＴ ＭＮ４及び第４のＢＦＥＴ ＭＮ５はいずれもドライバ２２０によって制御されるが、本明細書において第４のＢＦＥＴ ＭＮ５への接続のみが具体的に示されている。ドライバ２２０は、信号ＶＤＤ３Ｖ３、ＶＤＤ１Ｐ５、及びクロックＣＬＫも受け取る。ＰＤＰＨＹ回路２０４は、送信器２１８及びレシーバ２１６を用いて、ＵＳＢタイプＣ／ＰＤコントローラチップ２００を含むホストデバイスと、電力供給も用い得るケーブルの反対側の端部のデバイスとの間の取り決めを確立する。

【0023】

ＵＳＢタイプＣ／ＰＤバスによって結合されるデバイスは、シンクを充電するためのシンプルな供給源、例えば、充電器及び充電を必要とするデバイス、とし得る。他の状況において、一方又は両方のデバイスが供給源又はシンクのいずれかとして振る舞い得る。例えば、一例において、ユーザは、自分のパーソナルコンピュータ（ＰＣ）へのＵＳＢ接続を用いて自分の携帯電話を充電し得、第２の例において、携帯電話を用いて電力をＰＣに提供し得る。デバイスによってネゴシエートされる取り決めにより、電力伝送の方向、及び、ＵＳＢタイプＣ／ＰＤケーブルを介して伝送される電力量を指定し得る。

【0024】

ＵＳＢ電力供給通信プロトコルには、バイフェーズマークコーディング（ＢＭＣ）が用いられる。ＢＭＣは、論理値を示すために遷移の有無を用いる差動符号化方法である。ＢＭＣコーディングによれば、レシーバは送出される信号の極性を知る必要がない。これは、情報が絶対電圧レベルによって表されるのではなく、絶対電圧レベルの変化によって表されるからである。言い換えれば、２つの電圧レベルのいずれが受信されるかは問題ではなく、前の電圧レベルと同じであるか異なるかのみが問題であり、そのため、同期がより簡単になる。ＰＤＰＨＹ回路２０４によって送られる信号は、極めてクリーンな信号でなければならず、時間ドメインにおける信号の品質を決定するために用いられるアイダイアグラムテストをパスしなければならない。本応用例において、説明される回路のためのアイダイアグラムテストの例を下記で実際に説明する。

【0025】

そのため、ＣＣラインは５Ｖ電力及び信号多重ラインである。通信及び電力供給の両方のためにＣＣラインを共有して用いるので、この図に示す低電圧回路を保護するだけでなく、ＣＡＢＬＥＤＥＴ回路２０２及びＰＤＰＨＹ回路２０４の動作中のＶＣＯＮＮ電源回路２０６によるいかなる干渉も回避することが重要である。一実施形態において、ＢＦＥＴ ＭＮ１、ＭＮ３、ＭＮ４、ＭＮ５の各々は３０Ｖ ＬＤＭＯＳであり、ＨＳＦＥＴ ＭＮ２は７Ｖ ＬＤＭＯＳである。とりわけ、ＢＦＥＴ ＭＮ１、ＭＮ３、ＭＮ４、ＭＮ５が３０Ｖとして指定されるが、３０Ｖトランジスタをそのまま用いると、説明される回路の面積及びコストの両方を大きく増大させ得るため、これらのＢＦＥＴはそれぞれのドレインにおいて３０Ｖを扱うようにのみ設計される。ＢＦＥＴ ＭＮ１、ＭＮ３、ＭＮ４、ＭＮ５のゲートとソースとの間の破壊電圧は、図示するその他の回路要素と同様に、たかだか５Ｖである。

【0026】

先に述べたように、ＵＳＢコネクタ２１２の５Ｖ ＣＣピンが、２０Ｖという高い電圧を担持し得るＶＢＵＳピンに物理的に近接しているので、ＣＣラインはＶＢＵＳの短絡事象を受けやすい。短絡は、典型的に、ＵＳＢコネクタ２１２へのケーブルの挿入又はＵＳＢコネクタ２１２からのケーブルの取り出しの間に生じ得、ＵＳＢコネクタピンにおける汚染、仕様を満たさないケーブルなどによって引き起こされ得る。短絡は数百ミリ秒にわたって継続し得る。ＶＢＵＳラインとＣＣラインの間の短絡事象において、ＣＣピンに接続されるすべての回路は、３０Ｖまで達し得る高電圧状態から保護される必要がある。これは、名目上は２０ＶであるＶＢＵＳが２８Ｖまで遷移し得るからである。

【0027】

ＶＢＵＳ・ＣＣ短絡によって引き起こされる損傷により、複数の結果が生じ得る。ＣＡＢＬＥＤＥＴ回路２０２の低電圧回路において用いられるトランジスタのため、ＰＤＰＨＹ回路２０４及びＶＣＯＮＮ電源回路２０６は５Ｖのみを扱うように設計されており、短絡によりこの設計を超えるゲート‐ソース電圧のためにゲート酸化物が破壊され得る。こういったトランジスタは、トランジスタがオンであるときとオフであるときのいずれでも保護される必要がある。過大な逆電流によっても、デバイスが損傷され得る。バッテリに接続され得る電圧ＰＰ＿ＣＡＢＬＥ及びＬＤ０＿３Ｖ３によって表される入力源の逆充電により、バッテリが不適切に充電され得、潜在的にバッテリを爆発させる恐れがあるので、いかなる逆電流も最小にする必要がある。それに加えて、ホストデバイスがバッテリ切れになっている場合でも、すなわち、電圧ＬＤ０＿３Ｖ３及びＰＰ＿ＣＡＢＬＥが浮遊しているか又はゼロボルトである場合でも、提供される保護が行われる必要がある。

【0028】

また、提供される保護は、ＣＣラインにおける信号の完全性を維持する必要があり、低速で低電圧である信号と干渉し得ない。これは、電力供給のネゴシエーションにおける通信不良が、デバイスにそのデバイスを破壊する過大な電力を送ることが潜在的に生じ得るからである。特に、ＶＣＯＮＮ電力経路は、効率的に電力を供給するために、２５０ｍオーム未満のドレイン‐ソースオン抵抗（ＲＤＳＯＮ）を有する。しかし、この低ＲＤＳＯＮは、電力経路がオフであるとき大きな漏れ電流を引き起こし得、それが、ケーブル検出回路の精度に干渉し得る。この漏れを最小にする必要がある。さらなる考察によれば、ＵＳＢ ＰＤ信号通信の間、ＶＣＯＮＮ経路が意図せずにオンになり得、ＣＣ信号通信を歪ませ得る。これらの問題はいずれも、ＣＡＢＬＥＤＥＴ回路２０２、ＰＤＰＨＹ回路２０４、及びＶＣＯＮＮ電源回路２０６において提供される保護を設計する際に考慮されなければならない。

【0029】

図２に戻り、過剰電圧に応答して極めて即座にブレークダウンする５～６Ｖツェナーダイオードが、第１のレベルの保護として用いられる。ＶＣＯＮＮ電源回路２０６、第１のツェナーダイオードＤ１、及び第２のツェナーダイオードＤ２が、ゲート‐ソース電圧が許容制限を超えないことを保証するために、ＨＳＦＥＴ ＭＮ２のソースとゲートの間でアノード‐アノード結合される。第１のツェナーダイオードＤ１はさらに、ＨＳＦＥＴ ＭＮ２のソースと第２のツェナーダイオードＤ２のアノードの間でスイッチＳ１と並列に結合される。ツェナーダイオードＤ１、Ｄ２及びスイッチＳ１は、ＨＳＦＥＴドライバ２２４と共に、下記でさらに説明する動的ホットスワップオフ保持回路２２６の一部を形成する。ＣＡＢＬＥＤＥＴ回路２０２において、第３のツェナーダイオードＤ３が、第２のＢＦＥＴ ＭＮ３のゲートと下側レールとの間に結合され、ＰＤＰＨＹ回路２０４において、第４のツェナーダイオードＤ４が、第３のＢＦＥＴ ＭＮ４のゲートと下側レールとの間に結合され、第５のツェナーダイオードＤ５が、第４のＢＦＥＴ ＭＮ５のゲートと下側レールとの間に結合される。エッジレートが２２Ｖ／１０ｎｓより大きいとき「強短絡」によって生じるソースが曝されないように、ツェナーダイオードＤ３、Ｄ４、Ｄ５は、ＢＦＥＴ ＭＮ３、ＭＮ４、ＭＮ５のそれぞれのゲートをプルダウンするように作用する。また、動的ホットスワップオフ保持回路２２６は、ツェナーダイオードＤ１、Ｄ２がその一部であり、ＶＣＯＮＮ電源回路２０６がオフであるときにＶＣＯＮＮ経路における漏れを最小にする。

【0030】

第２のレベルの保護が、２つの高速逆電流保護コンパレータＲＣＰＣ１及びＲＣＰＣ２によって提供される。第１の逆電流保護コンパレータＲＣＰＣ１は、第１のピン２０１から第１の電圧ＰＰ＿ＣＡＢＬＥを受け取り、第３のピン２０５から第３の電圧Ｃ＿ＣＣｘを受け取り、これら２つの電圧を比較する。ケーブル検出と、電力供給ネゴシエーションの間、ＢＦＥＴドライバ２２２及びＨＳＦＥＴドライバ２２４は、第１のＢＦＥＴ ＭＮ１及びＨＳＦＥＴ ＭＮ２に低信号を提供して、これら２つのトランジスタをオフに保持する。ＶＣＯＮＮ電源回路２０６がＣＣピンに電力を供給しているとき、第１のＢＦＥＴ ＭＮ１及びＨＳＦＥＴ ＭＮ２のゲートがハイに保持されて、それぞれのトランジスタがオンになる。第１のＢＦＥＴ ＭＮ１及びＨＳＦＥＴ ＭＮ２がオンであるとき、第１の電圧ＰＰ＿ＣＡＢＬＥは、第１のＢＦＥＴ ＭＮ１及びＨＳＦＥＴ ＭＮ２の極めて小さな電圧降下のために、第３の電圧Ｃ＿ＣＣｘと同じか、又は、第３の電圧Ｃ＿ＣＣｘより極めてわずかに大きくなるべきである。第３の電圧Ｃ＿ＣＣｘが第１の電圧ＰＰ＿ＣＡＢＬＥよりも大きくなると、この状態は短絡を示し、この場合、第１の逆電流保護コンパレータＲＣＰＣ１は、第１のＢＦＥＴ ＭＮ１及びＨＳＦＥＴ ＭＮ２をオフにすることを開始することを示す第１の逆電流信号をＢＦＥＴドライバ２２２及びＨＳＦＥＴドライバに送る。

【0031】

同様に、第２の逆電流保護コンパレータＲＣＰＣ２は、第２のピン２０１から第２の電圧ＬＤ０＿３Ｖ３を受け取り、第３のピン２０５から第３の電圧Ｃ＿ＣＣｘを受け取り、これら２つの電圧を比較する。ＢＦＥＴ ＭＮ３、ＭＮ４、ＭＮ５は、ケーブル検出と、電力供給のためのネゴシエーションの間オンになるようにドライバ２１４、２２０によって制御されるが、ＰＰ＿ＣＡＢＬＥ・Ｃ＿ＣＣｘ電力供給の間、オフにされる。ＣＡＢＬＥＤＥＴ回路２０２及びＰＤＰＨＹ回路２０４がアクティブである一方で、第３の電圧Ｃ＿ＣＣｘが第２の電圧ＬＤ０＿３Ｖ３よりも大きくなると、再度、短絡が示され、第２の逆電流保護コンパレータＲＣＰＣ２は、ＢＦＥＴ ＭＮ３、ＭＮ４、ＭＮ５をオフにすることを開始することを示す第２の逆電流信号をドライバ２１４、２２０に送る。逆電流保護コンパレータＲＣＰＣ１、ＲＣＰＣ２は高速に応答するので、それぞれのドライバは、ＢＦＥＴ ＭＮ１、ＭＮ３、ＭＮ４、ＭＮ５、及びＨＳＦＥＴ ＭＮ２を１００ｎｓ未満でオフにし得、デバイスの損傷を防ぎ得る。

【0032】

例えば、２２Ｖ／１００μｓ未満のエッジレートを有する「弱短絡」が生じると、第３の電圧Ｃ＿ＣＣｘがよりゆっくりと立ち上がる。これにより、電圧ＰＰ＿ＣＡＢＬＥ及びＬＤ０＿３Ｖ３をプルし得る一層小さな逆電流が流れ得、そのため、逆電流保護コンパレータＲＣＰＣ１、ＲＣＰＣ２がトリップしないことがある。この可能性に対して、第３のレベルの保護が提供される。すなわち、２つの過電圧保護コンパレータＯＶＰＣ１、ＯＶＰＣ２が、第３の電圧Ｃ＿ＣＣｘを、接地に対して設定される基準電圧と比較し、過電圧保護コンパレータＯＶＰＣ１、ＯＶＰＣ２の出力を用いて、ＢＦＥＴ ＭＮ１、ＭＮ３、ＭＮ４、ＭＮ５及びＨＳＦＥＴ ＭＮ２をオフにし得る。

【0033】

第１の過電圧保護コンパレータＯＶＰＣ１において、第３の電圧Ｃ＿ＣＣｘが、約６ボルトとし得る第１の基準電圧と比較される。一実施形態において、第１の基準電圧は５．９～６．１Ｖの範囲である。第３の電圧Ｃ＿ＣＣｘが第１の基準電圧よりも大きくなると、第１の過電圧保護コンパレータＯＶＰＣ１は、第１の過電圧信号ＯＶＰ＿６Ｖを送出し、第１の過電圧信号ＯＶＰ＿６Ｖは、ＢＦＥＴドライバ２２２及びＨＳＦＥＴドライバ２２４によって受け取られ、第１のＢＦＥＴ ＭＮ１及びＨＳＦＥＴ ＭＮ２をオフにすることを開始する。

【0034】

同様に、第２の過電圧保護コンパレータＯＶＰＣ２において、第３の電圧Ｃ＿ＣＣｘが、一実施形態において約４ボルトとし得る第２の基準電圧と比較される。一実施形態において、第２の基準電圧は３．９～４．１Ｖの範囲である。第３の電圧Ｃ＿ＣＣｘが第２の基準電圧よりも大きくなると、第２の過電圧保護コンパレータＯＶＰ２は、第２の過電圧信号ＯＶＰ＿４Ｖを送出し、第２の過電圧信号ＯＶＰ＿４Ｖは、ドライバ２１４、２２２によって受け取られ、ＢＦＥＴ ＭＮ３、ＭＮ４、ＭＮ５をオフにすることを開始する。第２の過電圧信号ＯＶＰ＿４Ｖは、ＨＳＦＥＴドライバ２２４によっても受け取られ、ＨＳＦＥＴドライバ２２４は、この信号を用いてＣＣラインが４Ｖ未満である時点を正確に判定する。

【0035】

最終的に、ホストデバイスがバッテリ切れを起こし、第１の電圧ＰＰ＿ＣＡＢＬＥ及び第２の電圧ＬＤ０＿３Ｖ３がともにゼロである場合でも保護が行われることを保証するために、バッテリ切れプルダウンジェネレータ２１０が提供される。バッテリ切れプルダウンジェネレータ２１０は、第３のピン２０５に結合されて第３の電圧Ｃ＿ＣＣｘを受け取る。ＵＳＢコネクタ２１２のＶＢＵＳピンとＣＣピンとの間の短絡事象において、バッテリ切れプルダウンジェネレータ２１０は、第３のピン２０５からの電力をプルし、バッテリ切れプルダウン信号ＤＢ＿ｐｄを提供する。第１のバッテリ切れプルダウントランジスタＭＮ６は、第１のＢＦＥＴ ＭＮ１のゲートに結合される。同様に、第２のバッテリ切れプルダウントランジスタＭＮ７、第３のバッテリ切れプルダウントランジスタＭＮ８、及び第４のバッテリ切れプルダウントランジスタＭＮ９は、ＢＦＥＴ ＭＮ３、ＭＮ４、ＭＮ５のゲートにそれぞれ結合される。バッテリ切れプルダウントランジスタＭ６、ＭＮ７、ＭＮ８、ＭＮ９は、ホストデバイスのバッテリ切れで短絡が生じるときに、ＢＦＥＴ ＭＮ１、ＭＮ３、ＭＮ４、ＭＮ５のゲートをそれぞれ下側レールにプルし得る。これらの複数のレベルの保護により、ＵＳＢコネクタ２１２のＶＢＵＳとＣＣピンとの間の短絡が、提供される精密回路要素を破壊しないことが保証される。

【0036】

次に図３に移り、回路３００は、図２の動的ホットスワップオフ保持回路２２６を、ＣＣラインに提供される通信信号のいくらかの詳細と共に示す。最初にこの図の上部を見ると、０～１．２Ｖの範囲で動作する信号３０４として、送信器２１８が、第３のピン２０５に向かって送出される信号３０２を受け取る。信号３０４は、ＵＳＢ仕様を満たすように整形されなければならず、アイ３０６のいかなる部分にも触れ得ない。これらの仕様を満たすため、ＨＳＦＥＴ ＭＮ２を保護するために付加される保護が、ＣＣラインに送られる通信に影響を及ぼさないことが重要である。

【0037】

図２の動的ホットスワップオフ保持回路２２６として用いられ得る動的ホットスワップオフ保持回路３０８は、迅速な応答が必要とされる強短絡の場合にＨＳＦＥＴ ＭＮ２のソースとゲートを結合するように、先に述べたようにＨＳＦＥＴ ＭＮ２のソースとゲートとの間でアノード‐アノード結合される第１及び第２のツェナーダイオードＤ１、Ｄ２を含む。第１及び第２のツェナーダイオードＤ１とＤ２の保護を補うために２つの他の回路が結合される。第１のＰＭＯＳトランジスタＭＰ１が、ＨＳＦＥＴ ＭＮ２のソースと第２のツェナーダイオードＤ２のアノードとの間に結合され、オンにされると、第１のツェナーダイオードＤ１の破壊電圧をバイパスする。第１のＰＭＯＳトランジスタＭＰ１のゲートが、ホットスワップオフ保持回路内の第３のツェナーダイオードであるツェナーダイオードＤ６を介してＨＳＦＥＴ ＭＮ２のソースに結合され、また、高電圧コンデンサＣ２を介して下側レールに結合される。抵抗器とも称する第１及び第２の抵抗性要素Ｒ４、Ｒ５が、ＨＳＦＥＴ ＭＮ２のソースと下側レールとの間で第１のクランプ‐イネーブルトランジスタＭＮ１０に直列に結合され、一方で、第１のＰＭＯＳトランジスタＭＰ１のゲートがさらに、第１の抵抗性要素Ｒ４と第２の抵抗性要素Ｒ５の間の或る地点に結合される。第１のクランプ‐イネーブルトランジスタＭＮ１０は、ＨＳＦＥＴドライバ２２４によって送られるクランプ‐イネーブル信号ＣＬＡＭＰ＿ＥＮによって制御される。

【0038】

第２のＰＭＯＳトランジスタＭＰ２及び第３のＰＭＯＳトランジスタＭＰ３が、ＨＳＦＥＴ ＭＮ２のソースとゲートの間で直列に結合されて、ツェナーダイオードＤ１、Ｄ２を完全にバイパスし、第２及び第３のＰＭＯＳトランジスタＭＰ２、ＭＰ３は、共通ソース及び共通ゲートを共有する。動的ホットスワップオフ保持回路内の第４のツェナーダイオードであるツェナーダイオードＤ７と、第３の抵抗性要素Ｒ７とが、ＰＭＯＳトランジスタＭＰ２、ＭＰ３の共通ソースと共通ゲートの間で並列に結合され、ツェナーダイオードＤ７は、共通ゲートに結合されるアノード及び共通ソースに結合されるカソードを有する。第４の抵抗性要素Ｒ８が、ＰＭＯＳトランジスタＭＰ２、ＭＰ３の共通ゲートと下側レールとの間で第２のクランプ‐イネーブルトランジスタＭＮ１１に直列に結合され、第２のクランプ‐イネーブルトランジスタＭＮ１１のゲートが、ＨＳＦＥＴドライバ２２４からのクランプ‐イネーブル信号ＣＬＡＭＰ＿ＥＮを受け取るように結合される。最終的に、第５の抵抗性要素Ｒ６が、ＨＳＦＥＴ ＭＮ２のゲートと下側レールとの間でプルダウンイネーブルトランジスタＭＮ１２に直列に結合され、プルダウンイネーブルトランジスタＭＮ１２のゲートが、ＨＳＦＥＴドライバ２２４からのプルダウンイネーブル信号ＰＤ＿ＥＮによって制御されて、ＨＳＦＥＴのゲートが下側レールに選択的に結合される。一実施形態において、ツェナーダイオードＤ１、Ｄ２、Ｄ６、Ｄ７の各々は５Ｖであり、第１の抵抗性要素Ｒ４は４ＭΩの抵抗を有し、第２の抵抗性要素Ｒ５は１ＭΩの抵抗を有し、抵抗性要素Ｒ６は１００ｋΩの抵抗を有し、第３の抵抗性要素Ｒ７は１００ｋΩの抵抗を有し、第４の抵抗性要素Ｒ８は５００ｋΩの抵抗を有し、コンデンサＣ２は２００ｆＦの容量を有する。

【0039】

ＶＣＯＮＮ電源回路２０６がオフであり、ＣＣライン上の電圧が４Ｖ未満であるとき、ＨＳＦＥＴ ＭＮ２のゲートは、プルダウンイネーブル信号ＰＤ＿ＥＮを用いることによって接地にプルダウンされて、プルダウンイネーブル信号トランジスタＭＮ１２をオンにし、それによって漏れが最小になることが保証される。第１のＰＭＯＳトランジスタＭＰ１はオフであり、第２及び第３のＰＭＯＳトランジスタＭＰ２、ＭＰ３はオフであり、プルダウンイネーブル信号ＰＤ＿ＥＮはハイであり、クランプ‐イネーブル信号ＣＬＡＭＰ ＥＮはローである。ＶＣＯＮＮ電源回路２０６がオフのままＣＣライン上の電圧が４Ｖと５Ｖの間に上昇すると、ＰＭＯＳトランジスタＭＰ２、ＭＰ３を介する経路は部分的に利用可能になるが、完全には増強されず、同様に、第１のＰＭＯＳトランジスタＭＰ１及び第２のツェナーダイオードＤ２を介する経路は部分的にエンゲージされる。ＣＣシグナリング及びケーブル検出は４Ｖよりもかなり下で生じ、そのため、いったん電圧が４Ｖより大きく上昇すれば、いかなる漏れも信号完全性の問題を引き起こさないことに留意されたい。ＶＣＯＮＮ電源回路２０６がオフであり、ＣＣライン上の電圧が５Ｖを上回って上昇すると、第１のＰＭＯＳトランジスタＭＰ１及び第２のツェナーダイオードＤ２を介する経路が完全にエンゲージされて、いかなるＶＢＵＳ・ＣＣ短絡事象の間でもゲート酸化物が保護される。第２及び第３のＰＭＯＳトランジスタＭＰ２、ＭＰ３を介する経路も、ＨＳＦＥＴ ＭＮ２のゲート‐ソースを短絡するように完全に増強される。プルダウンイネーブル信号ＰＤ＿ＥＮがローにアサートされ、クランプ‐イネーブル信号ＣＬＡＭＰ＿ＥＮがハイにアサートされる。

【0040】

強短絡の間、バッテリ電力の存在下又はバッテリ切れのいずれにおいても、第１のＰＭＯＳトランジスタＭＰ１がコンデンサＣ２によりオンにされ、ＨＳＦＥＴ ＭＮ２のゲート‐ソース電圧（ＶＧＳ）を第２のツェナーダイオードＤ２の両端間のほぼダイオード電圧降下にクランプする。コンデンサＣ２は、第１のＰＭＯＳトランジスタＭＰ１が電力供給通信の間オンにされないようにサイズ設定される。いかなる状態下でも、ＨＳＦＥＴ ＭＮ２のゲート‐ソース電圧は、第１のツェナーダイオードＤ１の破壊電圧に第２のツェナーダイオードＤ２の両端間のダイオード電圧降下を加算したものより大きくならない。説明される回路のシミュレーションによって例証されるように、この回路は、ＨＳＦＥＴ ＭＮ２を保護する一方で、通常の動作の間のＣＣライン上の通信に干渉しない。

【0041】

図４は、或る実施形態において、例えば、バッテリ切れプルダウンジェネレータ２１０として用いられ得るバッテリ切れプルダウンジェネレータ４００の例を示す。バッテリ切れプルダウンジェネレータ４００回路を完全な形で示す。バッテリ切れプルダウンジェネレータ４００は、ＣＣピン４０２と下側レールとの間でＮ型金属酸化物シリコン（ＮＭＯＳ）トランジスタＭＮ１３に直列に結合される抵抗器Ｒ９及びＲ１０を含む。高電圧コンデンサＣ３が、ＣＣピン４０２と抵抗器Ｒ１０の間で抵抗器Ｒ９に並列に結合される。ツェナーダイオードＤ８が、抵抗器Ｒ１０と下側レールの間でＮＭＯＳトランジスタＭＮ１３に並列に結合され、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１５、ＭＮ１６が抵抗器Ｒ１０と下側レールの間で直列に結合される。ディセーブルバッテリ切れプルダウン信号Ｄｉｓ＿ＤＢ＿ｐｄが、ＮＭＯＳトランジスタＭＮ１３のゲートに提供され、チップ電源が利用可能になるとハイにアサートされ、そのため、バッテリ切れプルダウン信号ＤＢ＿ｐｄがローにプルされる。抵抗器Ｒ１１が、ＮＭＯＳトランジスタＭＮ１３のゲートと下側レールとの間で結合されて、ディセーブルバッテリ切れリプルダウン信号Ｄｉｓ＿ＤＢ＿ｐｄがハイにアサートされないとき、ＮＭＯＳトランジスタＭＮ１３のゲートをプルダウンし、そのため、バッテリ切れリプルダウン信号ＤＢ＿ｐｄが約３Ｖの値まで上がり得る。次いで、バッテリ切れプルダウン信号ＤＢ＿ｐｄが、バッテリ切れプルダウントランジスタＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９のゲートをオンにするのに十分になり、これらのゲートがＢＦＥＴ ＭＮ１、ＭＮ３、ＭＮ４、ＭＮ５のそれぞれのゲートをプルダウンする。一実施形態において、ツェナーダイオードＤ８は５Ｖゲート酸化物保護ダイオードであり、抵抗器Ｒ９は１２ＭΩの抵抗を有し、抵抗器Ｒ１０は２０ｋΩの抵抗を有し、抵抗器Ｒ１１は４ＭΩの抵抗を有し、コンデンサＣ３は２００ｆＦの容量を有する。

【0042】

図５Ａは、ＶＣＯＮＮ電源回路２０６が動作している一方で、ＵＳＢコネクタ２１２における２０Ｖ／１０ｎｓのランプレートを有する強短絡のシミュレーションを示す。グラフ（ａ）～（ｅ）は、共通時間ラインを図示するため、幾つかの信号を重なった形式で提供する。グラフ（ａ）において、第１の電圧ＰＰ＿ＣＡＢＬＥ及び第３の電圧Ｃ＿ＣＣｘは初期的には区別不能であるが、時間Ｔ１において、強短絡が生じ、第３の電圧Ｃ＿ＣＣｘが約２０Ｖの値まで迅速に立ち上がる。グラフ（ｂ）からわかるように、ここではＲＣＰ１として示す第１の逆電流保護コンパレータＲＣＰＣ１からの出力信号が、２１ｎｓ後よりも早くトリップする。グラフ（ｃ）も第１の電圧ＰＰ＿ＣＡＢＬＥを示すが、生じる電圧上昇、０．１４Ｖ未満の上昇を図示するためにＹ軸が大きく拡大されている。グラフ（ｄ）は、時間Ｔ１において短絡が生じるときに、逆電流、すなわち、負の値を有する電流がＣ＿ＣＣｘに流れ込み始めることを図示する。第１の逆電流保護コンパレータＲＣＰＣ１がトリガをかけると、グラフ（ｅ）は、第１のＢＦＥＴ ＭＮ１のゲート上の電圧が、第１のＢＦＥＴ ＭＮ１が時間Ｔ２においてオフされるまで、短絡から５０ｎｓ未満の間、降下し始めることを示す。所望されるように、ＨＳＦＥＴ ＭＮ２のゲートは、第３の電圧Ｃ＿ＣＣｘに追従して上昇してＨＳＦＥＴ ＭＮ２のゲートを保護するが、第１のＢＦＥＴ ＭＮ１がオフであるため、ＶＣＯＮＮ電源回路２０６を介する経路がオフになり、Ｃ＿ＣＣｘへの逆電流がゼロに戻る。

【0043】

図５Ｂは、ＶＣＯＮＮ電源回路２０６が動作している一方で、ＵＳＢコネクタ２１２において２０Ｖ／１ｓのランプレートを有する弱短絡のシミュレーションを示す。ここでもグラフ（ｆ）は、第３の電圧Ｃ＿ＣＣｘが上昇し始める時間Ｔ３において短絡が生じるまで共に流れる第１の電圧ＰＰ＿ＣＡＢＬＥ及び第３の電圧Ｃ＿ＣＣｘを示す。グラフ（ｇ）からわかるように、第１の過電圧保護コンパレータＯＶＰＣ１がまずトリップし、ＢＦＥＴドライバ２２２及びＨＳＦＥＴドライバ２２４に第１の過電圧信号ＯＶＰ＿６Ｖを送り、そのため、グラフ（ｉ）からわかるように、第１のＢＦＥＴ ＭＮ１がオフにされ、ＨＳＦＥＴ ＭＮ２がもはやＨＳＦＥＴドライバ２２４によって駆動されない。第１の逆電流保護コンパレータＲＣＰＣ１は、グラフ（ｈ）からわかるように、第１のＢＦＥＴ ＭＮ１がすでにオフされた後、短い時間の後、トリップする。グラフ（ｉ）からさらにわかるように、ＨＳＦＥＴ ＭＮ２及び第１のＢＦＥＴ ＭＮ１のゲートはいずれも初期的に完全にオンである。時間Ｔ３において短絡が検出されるとすぐ、両方のゲート上の電圧が降下し、第１のＢＦＥＴ ＭＮ１のゲートがゼロまで降下する一方で、ＨＳＦＥＴ ＭＮ２のゲートがまず降下するが、次いで上昇して、ＨＳＦＥＴ ＭＮ２のソース上の電圧を追尾し始める。グラフ（ｊ）は、短絡時にはるかに小さな逆電流が極めて短く生じるが、すぐにオフにされることを示す。

【0044】

図６は、電力供給シグナリングの間、トランスミッタ２１８によって生成される信号３０４のシミュレーションを示し、ＵＳＢ ＰＤ仕様によって定義されるアイ３０６も示す。ＵＳＢ ＰＤ仕様によれば、最小スルーレートは３００ｎｓであり、最大スルーレートはアイマスクによって決定される。この図からわかるように、本明細書において説明した保護回路要素によるＰＤ信号送信における劣化はない。

【0045】

図７～図９は、前述のＵＳＢコントローラにおいて用いられているか、或いは、このような用途が考えられ得たが、説明した実施形態によってもたらされる保護も干渉の欠如も提供されない、同じ問題に対する解決策を示す。これらの最後の図は、比較のためだけに、かつ、上述の結果を実現することの困難さを強調するために提供される。図７において、回路７００は、ＶＣＯＮＮ電源回路２０６における漏れ低減を目的とし、ＨＳＦＥＴ ＭＮ２のゲートと下側レールとの間で抵抗器Ｒａ及びＲｂをＮＭＯＳトランジスタＭＮａと直列に結合し、ＮＭＯＳトランジスタＭＮａのゲートは、ディセーブルＶＣＯＮＮ信号Ｄｉｓ＿ｖｃｏｎｎ信号によって制御される。ツェナーダイオードＤａが、ＨＳＦＥＴ ＭＮ２のソースとゲートの間で結合され、ＰＭＯＳトランジスタＭＰａが、ＨＳＦＥＴ ＭＮ２のソースとゲートの間で結合され、ＰＭＯＳトランジスタＭＰａのゲートは、抵抗器ＲａとＲｂの間で得られる電圧によって制御される。

【0046】

ＰＭＯＳトランジスタＭＰａは、ＶＣＯＮＮ電源回路２０６がオフであるときに、ＨＳＦＥＴ ＭＮ２のゲートとソースを短絡するために用いられる。しかし、この回路は、Ｒａ、Ｒｂ、及びＭＮａを介する余分な漏れ経路を導入する。ＵＳＢ ＰＤ通信の間、特に信号の立下りエッジにおいて、ＰＭＯＳトランジスタＭＰａは、ＲＣ遅延、及びＰＭＯＳトランジスタＭＰａのカットオフに起因して、短時間オフになり得る。これにより、ＨＳＦＥＴ ＭＮ２が短時間オンになり得、ＵＳＢ ＰＤシグナリングにおいてひずみが生じ得る。また、０Ｖのゲート‐ソース電圧でさえ、２５０ｍΩ電力経路に対して１２５℃で１５～２０μＡの漏れ電流が流れ得、これは、プルアップ電流源ＩＰＵによって提供される電流の仕様を阻害する。

【0047】

図８は、過渡電圧抑制（ＴＶＳ）ダイオードがＣＣラインに配置されて保護を提供するように企図される回路８００を示す。ＴＶＳダイオードの破壊電圧（Ｖｂｒ）は２２Ｖ未満とし得ない。これは、短絡の継続時間が数百ミリ秒のオーダであり得るからであり、そうでない場合にはダイオード自体が損傷し得る。一例として、２２ＶのＶＢＵＳ電圧及び６Ｖの破壊電圧の場合、約１０ミリΩのＶＢＵＳ～ＣＣ短絡抵抗は、ダイオード両端間で９．６ｋＷのピーク電力消失を暗に示すものである。破壊電圧を２２Ｖより大きく設定すると、ＣＣにおいて接続される５Ｖ回路要素へのいかなる保護も提供されず、そのため、この回路は可能な解決策とならない。

【0048】

図９は、やはりＶＢＵＳ・ＣＣ短絡保護を提供することを企図するが、外部チップを用いるシステム９００を示す。チップ９０２は、説明した短絡保護を含まないＵＳＢタイプＣ／ＰＤチップの初期バージョンである。必要な保護を提供するために、ユーザは、ＵＳＢタイプＣ／ＰＤチップ９０２とＵＳＢコネクタとの間に３０Ｖ ＦＥＴが含まれる第２のチップ９０４をインストールする必要がある。３０Ｖ ＦＥＴは、ＣＣｘピンにおいて高電圧状態が検出されるたびに解放される遮断ＦＥＴとして用いられる。チップ９０４において保護ＦＥＴを高速にオフにすること及びシステムクランプにより、コントローラチップ９０２のＣＣピンにおける遷移は、最悪の場合でも人体モデルの静電放電事象と同等であることが保証される。システム９００の解決策が機能してＵＳＢタイプＣ／ＰＤチップ９０２を保護する一方で、この解決策の制限には、経路と直列の付加的な３０Ｖ ＦＥＴに因るＶＣＯＮＮ経路における付加的な抵抗、アドオン保護チップに因る付加的なコスト及び印刷回路基板（ＰＣＢ）の複雑さ、及び、チップ９０４の付加的な静止電流が含まれる。これらの制限は、本解決策によって低減又は回避される。

【0049】

ＵＳＢタイプＣ／ＰＤコントローラ及びケーブルの出現により、ユーザは、これらが既存の電子機器に損傷を与え得るデバイス又はケーブルを接続していないこと、及び、強固な保護を提供してこのような損傷をなくすことが重要であることを理解する必要がある。説明した実施形態は、ＶＢＵＳ・ＣＣ短絡に対して必要な強固な保護を提供する一方で、ＲＤＳＯＮを改善し、システムレベルの静止電流を低減する。別個の保護チップ及び対応する受動ＰＣＢコンポーネントの必要性をなくすことによってコストも低減される。説明した保護層は、図７～図９のデバイス及びシステムの欠点を克服する解決策をもたらす。

【0050】

特許請求の範囲内で、説明した実施形態における改変が可能であり、他の実施形態が可能である。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】