特許 7311941 寄生容量が低減されたデバイスアイソレーター

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-07-11

(45)【発行日】2023-07-20

(54)【発明の名称】寄生容量が低減されたデバイスアイソレーター

(51)【国際特許分類】

   H01L 21/822 20060101AFI20230712BHJP

   H01L 27/04 20060101ALI20230712BHJP

【ＦＩ】

H01L27/04 C

H01L27/04 L

【請求項の数】 19

(21)【出願番号】P 2021141564

(22)【出願日】2021-08-31

(62)【分割の表示】P 2017553059の分割

【原出願日】2016-04-07

(65)【公開番号】P2021192444

(43)【公開日】2021-12-16

【審査請求日】2021-09-25

(31)【優先権主張番号】14/680,211

(32)【優先日】2015-04-07

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ラジャ セルヴァラジ

(72)【発明者】

【氏名】アナント シャンカー カマス

(72)【発明者】

【氏名】バイロン ロヴェル ウィリアムズ

(72)【発明者】

【氏名】トーマス ディー ボニフィールド

(72)【発明者】

【氏名】ジョン ケニス アーチ

【審査官】田付 徳雄

(56)【参考文献】

【文献】特開２００４－０２２７３７（ＪＰ，Ａ）

【文献】特開２００８－１０８７９９（ＪＰ，Ａ）

【文献】特開２００４－１５８６９９（ＪＰ，Ａ）

【文献】特開２００５－１０９０５０（ＪＰ，Ａ）

【文献】国際公開第２０１０／１１３３８３（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２２

(57)【特許請求の範囲】

【請求項1】

集積回路であって、
第１の導電型を有する半導体基板の上に位置する第１の端子と、
前記第１の端子と前記半導体基板の表面と間に位置する第２の端子であって、誘電体層により前記第１の端子から分離される、前記第２の端子と、
第２の反対の導電型を有する埋込層と、
前記半導体基板と前記第２の端子との間の第１のｐ－ｎ接合であって、前記半導体基板の表面に関して第１の配向を有する、前記第１のｐ－ｎ接合と、
前記第１のｐ－ｎ接合と前記第２の端子との間の第２のｐ－ｎ接合であって、前記半導体基板の表面に関して第２の反対の配向を有する、前記第２のｐ－ｎ接合と、
前記第２のｐ－ｎ接合と前記第２の端子との間の第３のｐ－ｎ接合であって、前記第１の配向を有する、前記第３のｐ－ｎ接合と、
を含み、
前記第１及び第２のｐ－ｎ接合が、前記半導体基板と前記埋込層との間に形成される、集積回路。

【請求項2】

請求項１に記載の集積回路であって、
前記半導体基板の表面から前記埋込層に延在する第２の導電型の深いウェルを更に含む、集積回路。

【請求項3】

請求項２に記載の集積回路であって、
前記深いウェルが、第１の導電型を有する前記半導体基板の囲まれた部分と、第２の導電型の表面ウェルとを囲み、
前記第３のｐ－ｎ接合が、前記囲まれた部分と前記表面ウェルとの間のインターフェースにある、集積回路。

【請求項4】

請求項３に記載の集積回路であって、
前記第１、第２及び第３のｐ－ｎ接合が逆バイアスされるように、前記埋込層と前記表面ウェルと前記囲まれた部分と前記半導体基板とがバイアスされるように構成される、集積回路。

【請求項5】

請求項１に記載の集積回路であって、
前記第１、第２及び第３のｐ－ｎ接合が逆バイアスされるように構成される、集積回路。

【請求項6】

請求項１に記載の集積回路であって、
前記第１の端子が、第１のデバイスダイ上に位置して第２の離れたデバイスダイの出力端子に接続される、集積回路。

【請求項7】

請求項１に記載の集積回路であって、
前記誘電体層内の金属導体であって、前記第１、第２及び第３のｐ－ｎ接合を逆バイアスするバイアス電圧を提供するように構成される、前記金属導体を更に含む、集積回路。

【請求項8】

請求項１に記載の集積回路であって、
前記第１の端子が第１のプレートを含み、前記第２の端子が第２のプレートを含む、集積回路。

【請求項9】

請求項１に記載の集積回路であって、
前記第１の端子が第１のコイルを含み、前記第２の端子が第２のコイルを含む、集積回路。

【請求項10】

集積回路であって、
半導体基板の上に位置する金属端子であって、誘電体層により前記半導体基板から分離される、前記金属端子と、
前記半導体基板内の第１の接合ダイオードであって、前記金属端子の方に向けられるアノード・カソード方向を有する、前記第１の接合ダイオードと、
前記半導体基板内の第２の接合ダイオードであって、前記金属端子の方に向けられるアノード・カソード方向を有する、前記第２の接合ダイオードと、
前記第１及び第２の接合ダイオードの間の第３の接合ダイオードであって、第１のアノード領域を前記第１の接合ダイオードと共有し、カソード領域を前記第２の接合ダイオードと供給し、前記第１のアノード領域が第１のｎ型の埋込層とｎ型のウェルとの間のｐ型の領域を含む、前記第３の接合ダイオードと、
前記第１のｎ型の埋込層と第２のｎ型の埋込層との間の第２のアノード領域を前記第２の接合ダイオードと共有する第４の接合ダイオードであって、前記第１のｎ型の埋込層が前記第２のｎ型の埋込層と前記ｎ型のウェルとの間に位置する、前記第４の接合ダイオードと、
を含む、集積回路。

【請求項11】

請求項１０に記載の集積回路であって、
前記半導体基板の表面から前記第１のｎ型の埋込層に延在する深いｎ型のウェルであって、第１のバイアス端子に接続される、前記深いｎ型のウェルを更に含む、集積回路。

【請求項12】

請求項１１に記載の集積回路であって、
前記深いｎ型のウェルが前記第１のアノード領域を横方向に囲む、集積回路。

【請求項13】

請求項１１に記載の集積回路であって、
前記第１のアノード領域内の第１のｐ型のコンタクトであって、第２のバイアス端子に接続される、前記第１のｐ型のコンタクトを更に含む、集積回路。

【請求項14】

請求項１３に記載の集積回路であって、
前記半導体基板内の第２のｐ型のコンタクトと、前記第２のｐ型のコンタクトに接続される第３のバイアス端子と、前記第１の接合ダイオードのカソードに接続される第４のバイアス端子とを更に含み、
前記第１、第２、第３及び第４のバイアス端子が、前記第１、第２及び第３の接合ダイオードを逆バイアスするように構成される、集積回路。

【請求項15】

請求項１０に記載の集積回路であって、
前記金属端子がボンドパッドと前記第２の接合ダイオードとの間に位置する、集積回路。

【請求項16】

集積回路であって、
半導体基板の上に位置する第１の金属端子であって、誘電体層により前記半導体基板から分離される、前記第１の金属端子と、
前記半導体基板内のｐ型のタンクであって、ｎ型の第１の埋込層とｎ型の第１のウェル領域とに垂直方向に境界を接し、ｎ型の第２のウェル領域に横方向に境界を接し、前記第１の金属端子の全ての側において前記第１の金属端子を越えて横方向に延在する、前記ｐ型のタンクと、
前記タンクと前記第１のウェル領域との間に形成される第１の接合ダイオードであって、前記第１の金属端子の方に向けられるアノード・カソード方向を有する、前記第１の接合ダイオードと、
前記半導体基板と前記第１の埋込層との間に形成される第２の接合ダイオードであって、前記第１の金属端子の方に向けられるアノード・カソード方向を有する、前記第２の接合ダイオードと、
前記タンクと前記第１の埋込層との間に形成される第３の接合ダイオードであって、前記第１の接合ダイオードとアノード領域を共有し、前記第２の接合ダイオードとカソード領域を共有する、前記第３の接合ダイオードと、
を含む、集積回路。

【請求項17】

請求項１６に記載の集積回路であって、
前記第１の埋込層の下方に位置して前記第１の埋込層の全ての側において前記第１の埋込層を越えて延在するｎ型の第２の埋込層を更に含む、集積回路。

【請求項18】

請求項１７に記載の集積回路であって、
前記第２のウェル領域を囲んで前記第２の埋込層に導電的に接続されるｎ型の第３のウェル領域を更に含む、集積回路。

【請求項19】

請求項１６に記載の集積回路であって、
前記第１の金属端子と前記第１のウェル領域との間に位置する第２の金属端子を更に含む、集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、概して集積回路に関し、更に特定して言えば、集積回路におけるアイソレーター構造に関連する。

【背景技術】

【0002】

最近の集積回路の実装には、ＤＣ及びＡＣのいずれか（又は両方）において、同じ接地電圧に参照されていない集積回路間の信号の通信を必要とするものがある。それらの実装において、入力／出力端子の直接結合が、それぞれの接地レベル間の著しい電圧差となる恐れがある。幾つかの応用例において、この接地電圧差は、集積回路を損傷させ、システム欠陥を引き起こすのに充分な、数百又は数千ボルト程度の高さとなり得る。同様に、集積回路の一つにおける遷移高電圧スパイクが、接続された入力／出力端子を介して他の集積回路に結合し得る。例えば、高電圧モーターにおける典型的な電圧スパイクが、そのモーターにおけるモーターコントローラデバイスからヒューマンインタフェースデバイス（キーパッドなど）における集積回路まで結合し得、このようなスパイクは、損傷を引き起こし得、ヒューマンインタフェースデバイスの場合、人間のユーザーに影響を与え得る。

【0003】

アイソレーター構造は、通常、それらの構造が入力／出力端子に配置される用途のために意図される集積回路内に実装される。こういったアイソレーター構造は、典型的に、キャパシタ又はインダクタの形式である。キャパシタとして構成されるアイソレーターの例では、キャパシタは、端子又はパッドと内部回路との間に直列に挿入される。こういったアイソレーター構造５の目的は、信号情報の減衰が最小の接地レベル（又は遷移スパイク）間の電圧差を吸収することである。

【0004】

図１ａは、集積回路に配置される高電圧キャパシタ７の形式の従来のアイソレーター構造の構成を断面で図示する。この配置において、キャパシタ７は、上部プレート８ａ及び下部プレート８ｂが別々の金属レベルに形成される、平行プレートキャパシタである。この例では、キャパシタ７は、露出される上部プレート８ａとして機能するボンドパッド（保護オーバーコート９及び頂部誘電体層１０ｈを介して露出される）に取り付けられるワイヤボンド５により明らかなように、集積回路の外部端子（入力など）に直接配置される。この従来の例において、集積回路４が、金属導体の７つのレベルを有するように製造され、下部プレート８ｂが第２の金属レベルに形成され、上部プレート８ａが第７の（最頂部）金属レベルに形成される。従って、上部及び下部プレート８ａ、８ｂ間の介在誘電体は、レベル間誘電性材料（二酸化シリコンなど）の５つの層１０ｃ～１０ｇを含む。２つのレベル間誘電体層１０ａ、１０ｂが、下部プレート８ｂの下にあり、下部プレート８ｂを基板１１及び隔離誘電体構造１２から分離する。レベル間誘電体層１０の各々は、図１ａの断面において垂直の方向でメタライゼーションの近隣のレベルを隔離するように働く。従って、上部及び下部プレート８ａ、８ｂ間のレベル間誘電体層１０ｃ～１０ｇは、集積回路における任意の箇所に導体を形成する介在金属レベルの各々の形成及びパターニングエッチング間に形成される。レベル間誘電体層１０ｃ～１０ｇの比較的大きな累積的厚みの結果、比較的高電圧に耐え、それを吸収することが可能な、キャパシタ７となる。

【0005】

上部及び下部プレート８ａ、８ｂ間に形成されるキャパシタ７に加えて、寄生キャパシタが、図１ａに示す構造により定義される。具体的には、寄生平行プレートキャパシタ７ｐが、下部プレート８ｂと下部プレート８ａの下に配置される基板１１との間にあり、キャパシタ誘電体が、レベル間誘電体層１０ａ、１０ｂ、及びレベル間誘電体層１０ａの下の隔離酸化物構造１２で形成される。隔離酸化物構造１２は、典型的に、基板１１の表面において形成される近隣のトランジスタを互いから隔離する目的で、基板１１内に形成される従来の誘電体構造である。隔離酸化物構造１２は、熱酸化（周知のＬＯＣＯＳプロセスなど）により又はシャロートレンチアイソレーションとして形成され得る。レベル間誘電体層１０ａ、１０ｂ及び隔離酸化物構造１２の累積的厚みが、レベル間誘電体層１０ｃ～１０ｇの累積的厚みより実質的に小さくされ得るため、寄生キャパシタ７ｐは、高電圧キャパシタ７によって示されるよりも著しく大きな静電容量を示し得る。

【0006】

寄生キャパシタ７ｐの電気的効果を図１ｂに図示する。高電圧キャパシタ７は、集積回路の端子５（即ち、図１ａのワイヤボンド５）を、典型的に集積回路の内部機能的回路要素に結合される、内部ノード１３に結合する。しかし、寄生キャパシタ７ｐはまた、入力５を、集積回路の基板１１における基板電圧Ｖｓｕｂなどの固定電圧レベル（例えば、接地レベル）に結合し、これは、内部ノード１３に達するものから入力５において受信される信号レベルの減衰を引き起こし得る。高電圧キャパシタ７が、上部及び下部プレート８ａ、８ｂ間の１２．７μｍの累積的誘電体（即ち、累積的にレベル間誘電体層１０ｃ～１０ｇの）厚みを有し、寄生キャパシタ７ｐが、下部プレート８ｂ及び基板１１間の２．８μｍの累積的誘電体（即ち、累積的にレベル間誘電体層１０ａ及び１０ｂ及び隔離誘電体構造１２の）厚みを有する例において、寄生キャパシタ７ｐは、高電圧キャパシタ７の静電容量より１０倍以上大きい静電容量（４００ｆＦ対３０ｆＦなど）を示し得る。基本的回路分析は、寄生キャパシタ７ｐが、入力５において受信されるものの大きさの約１０パーセントのみである、内部ノード１３における信号レベルとなることを示す。

【0007】

別の従来のアイソレーター構造が、図１ａのキャパシタ７と同様であるが、底部プレートの下にあるドープされたウェルを含んで構成される。図１ａの構造を参照して、この構造は、隔離誘電体構造１２の代わりに（一層浅い深さにおいてではあるが）このようなドープされたウェルを有し得、そのウェルのドーピングは、基板１１のもの（ｐ型基板１１内に形成されるｎウェルなど）とは反対である。

【0008】

これらの従来の構造のいずれかにおいて、寄生キャパシタ７ｐの静電容量を低減させるための従来のアプローチは問題となっている。例えば、金属の一層高いレベルに下部プレート８ｂを形成することは、下部プレート８ｂと基板１１との間の誘電体厚みを増大させ得、その静電容量が低減される。しかし、これはまた、キャパシタ７の誘電体が一層薄くなり得る（即ち、プレート間のレベル間誘電体層１０が一層少なくなる）につれて、下部プレート８ｂと上部プレート８ａとの間の誘電体厚みを低減させる効果を有し得る。この低減された誘電体厚みは、キャパシタ７の高電圧隔離能力を低減し得る。別のアプローチは、キャパシタ７に対して同じ誘電体厚みを維持したまま、下部プレート８ｂと基板１１との間の誘電体厚みを増大させるために、金属の一層高いレベルにおいて下部プレート８ｂ及び上部プレート８ａ両方を形成することであり得る。しかしながら、図１ａから明らかなように、上部プレート８ａは、既に集積回路における最高金属レベルに構成され得、従って、このアプローチは、その他の方式のものよりも金属導体レベルの数を増大させることを要し得、これにより、集積回路の製造コストが増大される。

【0009】

上述したように、集積されたインダクタは、隔離変圧器の形式などのアイソレーター構造としても用いられる。従来の誘導性アイソレーター構造は、平行プレート構造の代わりに、２つの金属導体レベルが、所望のインダクタンス及び互いのカップリングを定義するため充分な長さの一対の重なるコイルとしてパターニングされることを除き、図１ａに示すものに類似する。しかし、寄生キャパシタ７ｐとして示されるものに類似する寄生容量が、下部コイルと下にある基板との間に示され得る。この寄生キャパシタは、上述のように、アイソレーター構造を介して通信される信号の大きさを同様に減衰し得る。

【発明の概要】

【0010】

記載される例において、アイソレーター構造が、基板の半導性表面近くに、表面の上で互いの上にあるパターニングされた金属導体要素のペアで形成され、これらは、誘電性材料により互いから分離され、これらの要素の下部が、誘電性材料により表面から分離される。下部要素は、第２の導電型のドープされた部分により囲まれ、及び第２の導電型の埋め込みドープされた部分の上にある、第１の導電型の基板の一部の上にある。周りのドープされた部分及び埋め込みドープされた部分は、互いに物理的に接し、下部要素の下にある第１の導電型部分を隔離する。

【0011】

更なる例において、ドープされた部分は、ドープされた領域の間でｐｎ接合を逆バイアスするように、バイアス電圧を受け取るように電気的に接続される。

【図面の簡単な説明】

【0012】

【図1a】従来のアイソレーターキャパシタ構造の一部の断面図である。

【0013】

【図1b】図１ａの従来の構造の等価回路の概略の形態の電気図である。

【0014】

【図2】例示の実施例に従って構成された電子的システムのブロック図の形式の電気図である。

【0015】

【図3a】例示の実施例に従って構成されたアイソレーター構造の一部の断面図である。

【0016】

【図3b】キャパシタとしての図３ａのアイソレーター構造の平面図である。

【0017】

【図3c】図３ａ及び図３ｂのアイソレーター構造の等価回路の概略の形態の電気図である。

【0018】

【図3d】誘導性変圧器としての図３ａのアイソレーター構造の斜視図である。

【0019】

【図4】例示の実施例に従ってアイソレーター構造を製造する方法を説明するフローチャートである。

【0020】

【図5】別の例示の実施例に従って構成されたアイソレーター構造の一部の断面図である。

【発明を実施するための形態】

【0021】

本明細書に記載される一つ又は複数の実施例が、そのような実装が有利な集積回路におけるアイソレーター構造に実装される。また、これらの実施例は、他の用途に有利に適用し得る。

【0022】

例示の実施例は、寄生容量が低減されたアイソレーター構造を提供し、これは高電圧隔離能力を低減しない。また、例示の実施例は、付加的な金属レベルを要することなく容易に実装され得る、このようなアイソレーター構造を提供する。更に、例示の実施例は、既存の製造プロセスフローにおいてこのようなアイソレーター構造を製造する方法を提供する。また、例示の実施例は、別の集積回路に接続される外部端子においてこのようなアイソレーター構造を有する集積回路を含む電子的システムを提供する。

【0023】

幾つかの電子的システムは、同じ接地電圧に参照されていないが、それでも互いに通信する、別個の集積回路を備えて実装される。信号の通信のためなど、入力／出力端子を互いに接続することによる、これらの集積回路の互いに対する相互接続は、それぞれの接地レベル間の電圧差も結合し得る。この接地電圧差は、集積回路を損傷させ、システム欠陥を引き起こすのに充分な程度まで充分に高くし得、遷移高電圧スパイクの場合、人間のユーザーを含み、更にダウンストリームへ結合され得る。従って、アイソレーター構造は、通常、それらの構造が入力／出力端子に配置されるこれらの用途に対して意図される集積回路において実装される。

【0024】

図２は、互いに接続される集積回路１４、１６を含む電子的システムの一部を図示する。この例では、集積回路１４は、集積回路１６（これは、レシーバである）への信号のトランスミッタとして機能する。この例では、集積回路１４は、パルス幅変調器１５ａ及び線形機能１５ｂなどの機能的回路要素を含み、これらの各々は、それぞれの出力ドライバ１７ａ、１７ｂを介して出力端子１８に結合される。集積回路１４のこれらの出力端子１８は、集積回路１６の入力端子に直接的に接続され、そこで、アイソレーター構造２０がこれらの実施例に従って配置される。図示しないが、同様のアイソレーター構造が、集積回路１４の出力端子１８において実装され得る。図２から明らかなように、アイソレーター構造２０は、受信した信号を入力増幅器２１ａ、２１ｂに通信し、これらは、この例ではＣＰＵ２２に結合される。この例では、集積回路１４の出力ドライバ１７ａ、１７ｂは、一つの接地レベルＧＮＤ１４に参照され、一方、集積回路１６の入力増幅器２１ａ、２１ｂは、異なる接地レベルＧＮＤ１６に参照される。本明細書において上述したように、これらの接地レベルＧＮＤ１４、ＧＮＤ１６は、幾つかの外部基準に対して、互いとは大きく異なる電圧であり得る。従って、この差が、集積回路１４、１６間を結合し得る。これらの実施例に従って、アイソレーター構造２０は、キャパシタ又は誘導変圧器として構成され得、これらは、接地レベルの間の差、及び、集積回路１４からの任意の遷移電圧スパイクを吸収するのに充分である一方、通信された信号の減衰を最小化する。

【0025】

図３ａ及び図３ｂは、それぞれ、断面及び平面図で、一実施例に従った集積回路１６におけるアイソレーター構造２０の構成を図示する。この例は、アイソレーター構造２０が、上部プレート２８ａ及び下部プレート２８ｂによって形成される平行プレートキャパシタの形式の例で説明する。代替として、アイソレーター構造２０が、図３ａのものと同様の断面を有するが、これ以降に説明するように、平行の要素の形状である点で異なる、誘導変圧器として形成され得る。図３ａに示すように、ワイヤボンド３５が上部プレート２８ａに取り付けられ、従って、上部プレート２８ａがボンドパッドとして機能し、ボンドパッドは、集積回路１６の外部端子に直に接続され、金属導体レベルの最頂部ではないにしても上部に形成される。ワイヤボンド３５は、従来の方式で、保護オーバーコート２９及びレベル間誘電体層３０ｈにおいてエッチングされる開口を介して延在する。ボールボンドを図３ａに図示するが、上部プレート２８ａへの外部コンタクトは、スティッチボンディング、ビームリードコンタクト、及びはんだバンプを含むパッケージング技術に応じて、多数の手法の任意の一つに従って成され得る。

【0026】

代替として、アイソレーター構造２０は、ボンドワイヤ３５を受けるボンドパッドへの中間導体を介して接続される上部及び下部プレート２８ａ、２８ｂのいずれかによるなど、外部端子に間接的に結合され得る。しかし、アイソレーター構造２０は、ボンドパッドにおける直接的なその実装により又は外部端子に直接的に接するその他の方式で、集積回路１６を最も効率的に隔離する。

【0027】

本実施例に従って、集積回路１６が、複数の金属導体レベルを備えて構成され、上述したように、上部プレート２８ａが、それらのレベルの最頂部又は少なくとも上部の一つにある。逆に、下部プレート２８ｂは、図３ａに示すように、第１又は第２の金属レベルなど、一層低い金属導体レベルにおいて実装される。代替として、下部プレート２８ｂが、トランジスタゲート要素を実現するために用いられるなどの、多結晶シリコンで形成され得る。ポリシリコンレベルは、通常は、全ての金属導体レベルの下に、通常は、基板の半導体表面の上の第１の伝導性層として、形成される。集積回路１６内で幾つかの金属導体レベルが用いられる図３ａの例において、幾つかのレベル間誘電体層３０ｂ～３０ｇは、下部プレート２８ｂを上部プレート２８ａから垂直に分離する。これらのレベル間誘電体層３０ｂ～３０ｇは、この実施例において、アイソレーター構造２０のキャパシタ誘電体を構成する。

【0028】

この実施例において、下部プレート２８ｂはｎ型ウェル３２ｗの上にあり、レベル間誘電体層３０ａ及び任意の残りのゲート誘電体（図示せず）によりｎ型ウェル３２ｗから分離される。相補型金属酸化物半導体（ＣＭＯＳ）集積回路では、ｎウェル領域３２ｗは、事例に応じて、ｐ型基板又はｐ型エピタキシャル層の表面内に形成される典型的なｎドープされた領域である。図３ａに示すように、ｎウェル領域３２ｃが同様に、図３ｂにおいて明らかなように、ｎウェル３２ｗから分離され及びｎウェル３２ｗを囲んで、表面に配置される。この例では、ｎ型ウェル３２ｗはｐ型タンク領域３１ｔの表面にあり、これは、ｐ型エピタキシャル単結晶シリコンで形成される。ｐ型タンク領域３１ｔは、ｐ型基板３１ｓ内に形成されるｎ型埋め込み層３６の上にある。ｎ型埋め込み層３６は、ｐ型基板３１ｓをｐ型タンク領域３１ｔから垂直に分離する。図３ａから明らかなように、ｎ型埋め込み層３６は、ｎウェル３２ｗの横方向寸法を超えて横方向に延在し、ｎ型埋め込み隔離領域３４に接する。

【0029】

埋め込み隔離領域３４は、ｎウェル領域３２ｃの下にあり、その長さにわたってｎウェル領域３２ｃに接する。上述したように、ｎウェル領域３２ｃはｎウェル３２ｗを囲み、同様に、埋め込み隔離領域３４は、ｎウェル３２ｗを囲み、その長さにわたってｎ型埋め込み層３６の長さにわたり接している。従って、ｎウェル領域３２ｃ、埋め込み隔離領域３４、及びｎ型埋め込み層３６の組み合わせは、ｐ型タンク領域３１ｔを囲み、ｐ型タンク領域３１ｔを、シリコン構造（即ち、バルク）内のｐ型基板３１ｓから電気的に隔離されるｐ型領域として画定する。図３ｂは、ｎウェル領域３２ｗが下部プレート２８ｂの全ての側に延在し、ｐ型タンク領域３１ｔがｎウェル領域３２ｗを囲み、ｎウェル領域３２ｃがｐ型タンク領域３１ｔを囲むことを図示する。図３ａ及び図３ｂに示すように、ｐ型基板３１ｓは、下部プレート２８ｂに対して、ｎウェル領域３２ｃの外の位置において単結晶シリコンの表面まで延在する。

【0030】

本実施例に従って、ｎウェル領域３２ｗとｐ型タンク領域３１ｔとの間の冶金学的接合（即ち、ｐｎ接合）は、ダイオードＤ１として図３ａに示す、ダイオードに電気的に反映される。同様に、ｐ型タンク領域３１ｔ及びｎ型埋め込み層３６（並びに、埋め込み隔離領域３４及びｎ型ウェル領域３２ｃ）間のｐｎ接合がダイオードＤ２を確立し、ｎ型埋め込み層２６とｐ型基板３１ｓとの間のｐｎ接合がＤ３を確立する。これ以降に更に詳細に説明するように、これらのｐ－ｎ接合（即ち、ダイオード）は、各々、構造に対する著しい接合静電容量を示し、アイソレーター構造２０に対して示される有効寄生容量を低減する効果を有する。

【0031】

この実施例において、アイソレーター構造２０のドープされた領域の少なくともの幾つかにバイアス電圧を印加するため、具体的には、ｐｎ接合を逆バイアスするために、金属導体４０が提供される。図３ａにおいて示した例において、金属導体４０ｗが、基板３１ｓの一つ又は複数の表面位置に配置されるｐ＋ドープされた領域３８ｓに接する。ｐ＋ドープされた領域３８ｓは、上にある金属導体４０ｓと基板３１ｓとの間のオーミックコンタクトの形成をアシストする、集積回路１６において任意の箇所に形成されるＰＭＯＳトランジスタにおけるｐ型ソース／ドレイン領域に類似するドーパント濃度を有するなど、表面内に形成される一層重くドープされた領域である。これらの金属導体４０ｗは、集積回路１６の金属導体レベルの一つに走る金属ライン（この場合、最頂部から２つ目のレベル）と、図３ａの図においてページ内に走りページから外に出る金属ラインとの両方、及び、金属導体レベルとｐ＋ドープされた領域３８ｓの表面との間の種々のレベル間誘電体層３０を介するビアに形成される導電性プラグを含む。同様に、金属導体４０ｃが、金属導体レベルの一つ及びそのレベルにおける金属ラインまで延在するプラグを含み、周りのｎウェル領域３２ｃの一つ又は複数（これらも同様に、ｎウェル領域３２ｃのドーパント濃度に応じて、ｐ＋ドープされた領域３８ｓと同様に、オーミックコンタクトを提供するために表面においてより重くドープされたｎ型部分を有し得る）に接する。同様に、金属導体４０ｔは、タンク領域３１ｔの一つ又は複数の表面位置においてｐ＋ドープされた領域３８ｔに接し、金属導体４０ｗは、ｎウェル領域３２ｗの一つ又は複数の表面位置において（所望とされる場合、重くドープされたｎ型コンタクト領域を介して）接する。

【0032】

図３ｃは、図３ａ及び図３ｂのアイソレーター構造２０の等価回路を図示する電気的概略である。図３ｃに示すように、上部プレート２８ａ及び下部プレート２８ｂはキャパシタ２７を形成し、上部プレート２８ａは、ボンドワイヤ３５に（及びそのため集積回路１６の外部端子に）接続されるノードとして、また、下部プレート２８ｂは、入力増幅器２１ａ、２１ｂ（図２）の一つに接続されるノードとして示される。寄生キャパシタ２７ｐが、下部プレート２８ｂとｎウェル領域３２ｗとの間に形成される。

【0033】

本実施例に従ったアイソレーター構造２０の構成は、下部プレート２８ｂの下の構造に、ｐｎ接合及び対応する接合静電容量を付加する。図３ｃの概略で示すように、ｎウェル領域３２ｗとタンク領域３１ｔとの間のｐｎ接合は、ダイオードＤ１及びその接合静電容量ＣＤ１を示す。タンク領域３１ｔと、ｎウェル領域３２ｃ、埋め込み隔離領域３４、及びｎ型埋め込み層３６の組み合わせとの間のｐｎ接合は、ダイオードＤ２及びその接合静電容量ＣＤ２を示し、また、一方の、ｎウェル領域３２ｃ、埋め込み隔離領域３４、及びｎ型埋め込み層３６間のｐｎ接合と、他方のｐ型基板３１ｓは、ダイオードＤ３及びその接合静電容量ＣＤ３を示す。これらの接合静電容量ＣＤ１、ＣＤ２、ＣＤ３の静電容量値は、接合の面積だけでなく、冶金学的接合に接している領域のドーパント濃度に依存し得る。

【0034】

これらの接合静電容量ＣＤ１、ＣＤ２、ＣＤ３は、アイソレーター構造２０のキャパシタ２７と基板３１ｓとの間の寄生キャパシタ２７ｐと事実上直列である。この構造に基本的回路分析を適用すると、これらの直列静電容量ＣＤ１、ＣＤ２、ＣＤ３の効果は、下部プレート２８ｂにおける寄生容量を、寄生キャパシタ２７ｐのみにより示され得るものから、一実装において約２０％など、低減するためである。

【0035】

図３ａに対して本明細書において上述したように、導体４０は、バイアス電圧、特に、ｐｎ接合の各々にわたって逆バイアス状態を確立するバイアス電圧、のアイソレーター構造２０の種々の領域への印加を可能とする。逆バイアス電圧をｐｎ接合に印加することは、接合における空間電荷領域の幅を増大させ、それにより、接合によって示される有効接合静電容量を増大させる。例えば、電圧Ｖｂｉａｓ＋のｎウェル領域３２ｗ及びｎ型埋め込み層３６への（領域３２ｃ、３４を介する）印加、及び電圧Ｖｂｉａｓ－のタンク領域３１ｔ及び基板３１ｓへの印加は、接合静電容量ＣＤ１、ＣＤ２、ＣＤ３の静電容量値を増大させ得、ここで、電圧Ｖｂｉａｓ＋は、電圧Ｖｂｉａｓ－より大きい。図３ｃの回路配置において、それらの直列静電容量ＣＤ１、ＣＤ２、ＣＤ３における増大は、下部プレート２８ｂにおける有効寄生容量を更に低減し得る。例えば、約１．８ボルトのバイアス電圧Ｖｂｉａｓ＋（接地におけるバイアス電圧Ｖｂｉａｓ－に対して）の印加は、全体的な寄生容量を、バイアスされていない状態のものからおよそ２５％、又は全体的におよそ４０％低減することが観測されている。バイアス電圧Ｖｂｉａｓ＋、Ｖｂｉａｓ－は、寄生キャパシタ２７ｐにより示される寄生容量の著しい低減を得るために任意選択でアイソレーター構造２０に印加される。また、これらのバイアス電圧Ｖｂｉａｓ＋、Ｖｂｉａｓ－の印加は、有効寄生容量を更に低減する。

【0036】

図３ｃの電気的概略に示すように、バイアス電圧Ｖｂｉａｓ＋、Ｖｂｉａｓ－は、抵抗器４２を介してそれぞれの導体の各インスタンスに印加される。この実施例において、抵抗器４２は、およそ数万オーム（３０ｋＱなど）の抵抗を有する、比較的大きな抵抗器である。これらの抵抗器４２は、バイアス電圧Ｖｂｉａｓ＋、Ｖｂｉａｓ－を印加する電圧源が、回路ダイオードＤ１、Ｄ２、Ｄ３を有効に短絡させ得る低インピーダンス経路を確立しないことを確実にする。図３ａ、図３ｂにおいて図示していないが、抵抗器４２は、軽くドープされたポリシリコン構造、又はバルク内に形成されるドープされた領域などにより、高値抵抗器に対して従来の方式で構成され得る。

【0037】

上述したように、これらの実施例に従ったアイソレーター構造は、図３ａ及び図３ｂに示すようなキャパシタではなく、誘導変圧器として実現され得る。一実施例に従って、図３ｄにおける斜視図に示すように、アイソレーター構造２０’の誘導変圧器の実装が、図３ａに示されるものと同様にレベル間誘電体層３０により互いから分離されるが、各々インダクタを形成するためコイルの形状で、異なる金属導体レベルにおける上部及び下部コイル２８ａ’、２８ｂ’を含むように構成される。そのコイル形状のため、上部コイル２８ａ’は、通常、それ自体がボンドパッドとして機能するのではなく、ワイヤボンド３５を受けるようにボンドパッドに接続され得る。アイソレーター構造２０’の下にある構造は、図３ａ～図３ｃの容量性実装に関して上述したものに対応する。また、同様に、寄生容量２７ｐも、下部コイル２８ｂ’とｎウェル３２との間のこのアイソレーター構造２０’において示されるが、直列ダイオードＤ１～Ｄ３及び対応する接合静電容量ＣＤ１～ＣＤ３を含むためのこのようなアイソレーター構造２０’の構成は、その寄生容量の効果を低減し、それにより、受信した信号に対する減衰を低減する。

【0038】

上記説明ではアイソレーター構造２０におけるドープされた領域の幾つかをｎ型、そして他をｐ型と呼ぶが、この構造は、代替として、反対の導電型のドープされた領域及び基板を用いて構成され得る（即ち、図３ａに示すｎ型及びｐ型領域が、代わりに、それぞれｐ型及びｎ型である）。その代替の構成において、印加されるバイアス電圧Ｖｂｉａｓ＋、Ｖｂｉａｓ－の関連する極性は、一層高い電圧がｎ型領域に印加され、一層低い電圧がｐ型領域に印加されることを確実にすることによって、逆バイアスされた接合を維持するように、逆にされ得る。

【0039】

キャパシタとしてであれ又は誘導性変圧器としてであれ、アイソレーター構造は、最近の集積回路に対して既に実施されているプロセスフローを用いてこれらの実施例に従って製造され得る。特に、このようなアイソレーター構造は、単にフォトマスクへの変更により、及び製造プロセスに対する大きな変更なしに、埋め込み層を用いる従来のＣＭＯＳプロセスフローにおいて実装され得る。従って、本明細書を参照すれば、実現可能な製造プロセスフローが、過度な実験なしに導かれ得る。例えば、本願と同一譲渡人に譲渡されており、２０１０年２月１１日に公開され、参照のため本願に組み込まれる、特許出願公開番号ＵＳ２０１０／００３２７６９Ａ１は、上述の実施例に従ったアイソレーター構造を含む集積回路の構成に適した製造プロセスを説明している。

【文献】特許出願公開番号 ＵＳ２０１０／００３２７６９Ａ１

【0040】

図４を（図３ａと共に）参照すると、概して上記の組み込まれた特許出願公開に記載されたアプローチに続く、一実施例に従って集積回路におけるアイソレーター構造２０を形成するプロセスの一例を説明する。本実施例に従って、製造プロセスは、ｎ型埋め込み層３６の位置を画定するために、ｎ型ドーパントのマスクされたイオン注入がｐ型基板の選択された位置に実施される、プロセス５０で始まる。上記組み込まれた特許出願公開番号ＵＳ２０１０／００３２７６９に記載されるように、注入プロセス５０は、アンチモンなどのｎ型ドーパントを、基板内で所望の深さにドーパントを置くために充分な所望の量のドーズ量及びエネルギーで注入し得る。この実施例において、エピタキシャルシリコンが表面で成長し得、従って、プロセス５０は、基板の表面において従来のイオン注入により実施され得る。プロセス５０はまた、注入されたドーパントを基板において少なくとも部分的範囲まで拡散するための高温アニールを含み得る。同様に、注入プロセス５２が、基板の表面の、ｎ型埋め込み隔離領域３４が注入されるべき位置における、リン及び場合によってはヒ素などを含む、ｎ型ドーパントのマスクされたイオン注入に関与する。この実施例において、図３ｂに示すように、プロセス５２において注入される位置は、アイソレーター要素として機能するためのキャパシタ又は変圧器の最終的な位置を囲む境界領域を含む。

【0041】

本実施例に従ったプロセス５４において、その後、ｐ型基板の表面においてｐ型シリコンの層を成長させるために、シリコンのエピタキシャル成長が実施される。このエピタキシャル層の厚みは、ｎ型埋め込み層３６及びｎ型埋め込み隔離領域３４の上の、図３ａのタンク領域３１ｔを画定するために充分であることが意図されている。上記の組み込まれた特許出願公開番号ＵＳ２０１０／００３２７６９に記載されるように、エピタキシープロセス５４の温度及び期間は、プロセス５２において注入されたドーパントを拡散するため及びプロセス５０において注入されたドーパントを更に拡散するために充分であり、図３ａに示すようにｎ型埋め込み層３６及びｎ型埋め込み隔離領域３４の構造を効率的に形成し、ｐ型エピタキシャルシリコンがそれらの領域の上にある。この拡散はまた、ｎ型埋め込み隔離領域３４を、ｎ型埋め込み層３６内に成長させ、且つ、ｎ型埋め込み層３６に接触させるためであり、それにより、ｐ型タンク領域３１ｔを基板３１ｓ（これは、元の基板の上にあり、元の基板に接するｐ型エピタキシャル材料を含む）から隔離する。

【0042】

プロセス５６において、ｎウェル領域３２ｗ及び３２ｃが、選択された位置において構造の表面内に注入され、これは、この場合、プロセス５４において形成されたｐ型エピタキシャルシリコンの表面である。特に、プロセス５６の注入は、ｎウェル領域３２ｗを形成するために、タンク領域３１ｔ内であり、下部プレート２８ｂの最終的な位置の下にある、或る位置において、並びに、ｎウェル領域３２ｃを形成するために、ｎ型埋め込み隔離領域３４の上にある位置において、ｎ型ドーパント（例えば、リン、ヒ素）を注入する。例えば、このウェル注入のドーズ量及びエネルギーは、集積回路における任意の箇所のｐチャネルＭＯＳトランジスタに適切なウェル領域を形成するため従来の方式で選択される。プロセス５６はまた、注入されたドーパントを所望の深さ及びプロファイルまで拡散
するための適切な高温アニールを含む。この実施例のアイソレーター構造２０のために、プロセス５６のドーズ量、エネルギー、及びアニール条件は、図３ａに示すように、ｎウェル領域３２ｃが、下にあるｎ型埋め込み隔離領域３４に達し、ｎ型埋め込み隔離領域３４に接するように選択される。

【0043】

プロセス５８において、例えば、半導体表面の熱酸化によって又は所望の誘電体材料の堆積などによって、誘電体層が全体的に形成される。通常、ＭＯＳトランジスタを含む集積回路では、プロセス５８はゲート誘電体膜を形成する。プロセス５８に続き、この実施例では多結晶シリコンが堆積され、その後、トランジスタゲート構造など、集積回路において所望の構造を画定するようにポリシリコンのパターニング及びエッチングが続く。このポリシリコンは、その堆積の間インサイチュドープされ得、又は代替として、堆積及びエッチの後、注入され得る。抵抗器４２がアイソレーター構造２０に組み込まれる実施例では、プロセス６０は、このプロセス５８において堆積及び画定されるポリシリコンにおいてこれらの抵抗器４２を形成し得、特に、そのポリシリコンは、高抵抗を有するように及びそれにより高抵抗値（３０ｋＱなど）を効率的に実装するように、（仮にドープされる場合でも）比較的軽くドープされる。

【0044】

所望とされる場合、下部プレート２８ｂが、金属レベルにおいてではなくこのポリシリコンレベルにおいて形成され得る。これは、図１ａに示すものなど、従来のアイソレーター構造における寄生容量を増大させ得るが、本実施例に従って実装される場合、下にあるｐｎ接合における直列接合静電容量ＣＤ１、ＣＤ２、ＣＤ３は、その寄生容量を低減するように機能する。幾つかの実装において、寄生容量におけるこの低減は、一層高い金属レベルにおいてではなくポリシリコンにおける下部プレート２８ｂの形成を可能にし得、それにより、アイソレーターの高電圧能力を改善し、又は、幾つかの場合において、高電圧公差に影響を与えることなく、要求される金属レベルの数の低減を可能にする。

【0045】

プロセス６２において、ＭＯＳ集積回路におけるポリシリコン要素の画定に続いて、適切なドーパント種のイオン注入によってｎ型及びｐ型ソース／ドレイン領域が形成され、その後、高温アニールが続く。この実施例ではｐ＋コンタクト領域３８ｓ、３８ｔ（図３ａ）も、所望とされる場合にｎウェル領域３２ｗ、３２ｃにおける対応するｎ＋コンタクト領域として、このソース／ドレインアニールプロセス６２において形成される。

【0046】

下部プレート２８ｂ及び上部プレート２８ａを形成するために用いられるものを含む導体レベルは、プロセス６４、６６、６８のシーケンスによって形成される。プロセス６４において、二酸化シリコン又はシリコン窒化物などのレベル間誘電体層３０が、従来のプロセスにより所望の厚みまで堆積される。プロセス６６において、コンタクト開口（金属・シリコンコンタクトのため）又はビア（金属・金属コンタクトのため）がパターニング及びエッチングされる。プロセス６６において開けられたビアを適宜充填するためのコンタクトプラグの堆積、及び金属層の堆積がその後、プロセス６８において実施される。プロセス６８はまた、金属のこの特定のレベルに形成されるべき金属導体を画定するように、所望のフォトリソグラフィックパターニング及び金属エッチングを含む。上述のように、この集積回路１６の少なくとも一つのバージョンが、複数の金属導体レベルを備えて構成され、従って、プロセス６４、６６、６８は、形成されるべき金属レベルの数に対応して複数回反復される。上述のように、ポリシリコンにおいて予め形成されない場合、下部プレート２８ａが、プロセス６４、６６、６８のこのシーケンスにおいて形成される下方金属レベルの一つにおいて形成され得、アイソレーターの所望の高電圧能力を得るために、上部プレート２８ａが、それらの金属レベルの一層高い金属レベルに形成され得る。

【0047】

プロセス６８の最後のインスタンスにおける最頂部金属層の形成及びパターニングに続き、プロセス７０がその後、全体的に、シリコン窒化物などの保護オーバーコートを堆積するために実施される。プロセス７０はまた、図３ａに示すようなボンドワイヤ３５によるコンタクトを可能にするため上部プレート２８ａの上にエッチングされるなどの、この保護オーバーコートを介する開口のパターニングされたエッチングを含む。図２に示すようにそのシステム実装に所望なように集積回路１６を完成、テスト、及びパッケージするために適切なようにこのような他の「バックエンド」処理がその後、実施され得る。

【0048】

上述の実施例は、単一の隔離されたタンク（図３ａにおけるｐ型タンク領域３１ｔ）が形成されるような方式で、アイソレーター構造２０を集積回路１６に組み込む。しかし、構造において付加的な直列ダイオード及び接合静電容量を示すように、基本的に、互いの中に入れ子にされる複数のタンク領域を形成することにより、直列に複数の隔離されたタンクを有するように構造を形成することによって、寄生キャパシタにおける付加的な低減が得られ得る。図５は、このようなアイソレーター構造２０’の一実施例を図示し、この例において、２つのこのような入れ子にされたタンクが、これ以降に説明するように実装される。

【0049】

本実施例に従って、図５のアイソレーター構造２０’は、図３ａ及び図３ｂのアイソレーター構造２０に関して上述したものと同じ構成要素の多くを含み、それらの共通の要素は、図５において、図３ａ及び図３ｂに対して用いられるものと同じ参照符号により示されている。従って、アイソレーター構造２０’は、別々の導体レベルに形成される上部プレート２８ａ及び下部プレート２８ｂによって形成される平行プレートキャパシタにより実現され、これらは、キャパシタ誘電体として機能する一つ又は複数のレベル間誘電体層３０ｂ～３０ｇにおいて誘電性材料により分離される。ワイヤボンド（図示せず）が、図５に示す保護オーバーコート２９及びレベル間誘電体層３０ｈにおける開口を介してなど、上述の方式で上部プレート２８ａに直接的又は間接的に取り付けられ得る。上述の実施例にあるように、アイソレーター構造２０’の下部プレート２８ａはｎ型ウェル３２ｗの上にあり、レベル間誘電体層及び恐らくはゲート誘電体層が、下部プレート２８ａをウェル３２ｗから分離する。ｐ型タンク領域３１ｔが、ｎ型ウェル領域３２ｗの下にあり、ｎ型ウェル領域３２ｃ及びｎ型埋め込み隔離領域により全ての側で、及びｎ型埋め込み層３６により下方で隔離される。図３ａに関して上述したように及び図５に示すように、ｎ型埋め込み層３６は、ｎウェル３２ｗの横方向寸法を超えて横方向に延在し、ｎ型埋め込み隔離領域３４に接する。

【0050】

本実施例に従って、第２の隔離されたｐ型タンク領域３１ｔ’が、ｎウェル領域３２ｃ、埋め込み隔離領域３４、及びｎ型埋め込み層３６を囲む。この第２のｐ型タンク領域３１ｔ’はそれ自体、第２のｎ型埋め込み層８６のｎ型材料、埋め込み隔離領域８４、及びｎウェル領域３２ｃの別のインスタンスにより囲まれる。埋め込み隔離領域８４は、対応して一層深いｎ型埋め込み層８６に接するように、及び第２のｐ型タンク領域３１ｔ’をｐ型基板３１ｓから完全に隔離するように、埋め込み隔離領域３４よりも深く構造内に延在する。ｐ型基板３１ｓが、一層深いｎ型埋め込み層８６の下にあり、ｎ型埋め込み隔離領域８４及びｎウェル領域３２ｃの第２のインスタンスの外の表面まで延在する。

【0051】

アイソレーター構造２０’を上から見た（即ち、図３ｂの平面図と同様に）場合、第２のｐ型タンク領域３１ｔ’は、内側のｎウェル領域３２ｗを囲み得、それ自体は、第２の外側のｎウェル領域３２ｃにより表面において囲まれ得る。

【0052】

本実施例に従って、一つの付加的なｐ－ｎ接合（図５のダイオードＤ４）が、第２のタンク領域３１ｔ’と第２のｎ型埋め込み層８６との間にあり、別のｐ－ｎ接合（ダイオードＤ５）が、第２のｎ型埋め込み層８６と下にある基板３１ｓとの間にある。これらのダイオードＤ４、Ｄ５は、ｎウェル３２ｗ、第１のｐ型タンク領域３１ｔ、及び第１のｎ型埋め込み層３６の構造により画定されるダイオードＤ１～Ｄ３（この場合、ｎ型埋め込み層３６と第２のｐ型タンク領域３１ｔ’との間のｐｎ接合におけるダイオードＤ３）と直列である。上述のように、ダイオードＤ４及びＤ５を確立するこれらの付加的なｐ－ｎ接合は、各々、構造に対する著しい接合静電容量を示す。これらの静電容量は、ダイオードＤ１～Ｄ３に関連付けられる接合静電容量と直列であり得、下部プレート２８ｂとｎウェル３２ｗとの間の寄生キャパシタと直列である。従って、付加的な隔離されたｐタンク領域３１ｔ’によって提供されるこれらの付加的なｐ－ｎ接合は、アイソレーター構造２０’の有効寄生容量を更に低減し得る。

【0053】

所望とされる場合、金属導体４０はまた、同様に、構造のｐｎ接合の各々における逆バイアス条件を確立するため、アイソレーター構造２０’の種々のドープされた領域との接触を成し得る。上述のように、ダイオードＤ１～Ｄ５を確立する逆バイアス電圧に印加されるｐｎ接合が、それらの位置における接合静電容量を増大させ得、アイソレーター構造２０’の寄生容量を更に低減する。図３ａ～図３ｄに対して上述したものと同じ方式で、この逆バイアス状態は、図５に示すように、第２のタンク３２ｔ’内のドープされた領域３８ｔ’における導体４０ｔ’、ｎウェル領域３２ｃにおける（及び、所望とされる場合、それらのウェル内のより重くドープされたｎ型領域における）付加的な導体４０ｃ、及び、基板３１ｓの表面部分内のｐ型ドープされた領域３８ｓにおける導体４０ｓを介して、ｎ型埋め込み層８６により確立された接合に適用され得る。導体４０ｃ及び４０ｗは、導体４０ｔ、４０ｔ’、４０ｓに印加される電圧（例えば、接地レベルでのバイアス電圧Ｖｂｉａｓ－）に対して正の電圧（例えば、＋１．８ボルトのバイアス電圧Ｖｂｉａｓ）を受け取り得る。また上述のように、バイアス電圧が印加されるにつれて接合の短絡を防ぐために、抵抗器（図示せず）が、これらの導体４０及びそれらのそれぞれの電圧源と直列に提供されることが好ましい。これらの逆バイアス電圧は、任意選択であり、寄生容量の著しい低減を得るために重要ではないが、このバイアスは、ダイオードＤ１～Ｄ５の接合静電容量を増大させることにより有効寄生容量を更に低減する。

【0054】

付加的なｎ型埋め込み層８６及び埋め込み隔離領域８４が、図４に対して本明細書において上記されたものなど、従来のプロセスにより構造内に形成され得る。例えば、これらの領域の製造に対する一つのアプローチは、図４に示すようにプロセス５４からプロセス５０まで破線で示されるような、注入プロセス５０、５２、及びそれらのプロセスの第１のインスタンスの後のエピタキシープロセス５４の反復に関与し得る。埋め込み隔離領域注入プロセス５２の２つのインスタンスは、この例では、埋め込み隔離構造８４の拡張された深さを形成するように同じ位置において実施され得る。これらの入れ子にされた隔離されたタンクを形成するための他のプロセスが可能である。

【0055】

これらの実施例に従って、アイソレーター構造は、低減された有効寄生容量を有するが、高電圧隔離性能を低減させることはない。この構造は、容量性アイソレーターとして又は変圧器などの誘導性アイソレーターとしてのいずれかに用いるのに適し、その他の方式で用いられ得るか又はアイソレーター構造が形成される集積回路のために利用可能であり得る製造プロセスなどを用いて効率的に製造され得る。これらの実施例の幾つかに従って、アイソレーター構造は、これらのアイソレーター構成の結果としての許容し得る寄生容量を備え、ポリシリコンレベルを含み、一層下方の部導体層における下部プレート又はコイル要素の製造を可能にし得、これは、改善された高電圧隔離性能を可能にし得る。

【0056】

本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。

【図1a】

【図1b】

【図2】

【図3a】

【図3b】

【図3c】

【図3d】

【図4】

【図5】