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特許7312782メモリゲート及びソース線スクランブリングを有する不揮発性メモリアレイ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-07-12
(45)【発行日】2023-07-21
(54)【発明の名称】メモリゲート及びソース線スクランブリングを有する不揮発性メモリアレイ
(51)【国際特許分類】
G11C 16/34 20060101AFI20230713BHJP
G11C 16/10 20060101ALI20230713BHJP
H01L 21/336 20060101ALI20230713BHJP
H01L 29/788 20060101ALI20230713BHJP
H01L 29/792 20060101ALI20230713BHJP
H10B 41/30 20230101ALI20230713BHJP
H10B 43/30 20230101ALI20230713BHJP
【ＦＩ】
G11C16/34 116
G11C16/10 143
H01L29/78 371
H10B41/30
H10B43/30
【請求項の数】
14
【外国語出願】
(21)【出願番号】P 2021072059
(22)【出願日】2021-04-21
(62)【分割の表示】P 2019527491の分割
【原出願日】2017-08-14
(65)【公開番号】P2021121981
(43)【公開日】2021-08-26
【審査請求日】2021-05-20
(31)【優先権主張番号】62/431,582
(32)【優先日】2016-12-08
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】15/471,418
(32)【優先日】2017-03-28
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】507364997
【氏名又は名称】サイプレス セミコンダクター コーポレーション
【氏名又は名称原語表記】Ｃｙｐｒｅｓｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ
【住所又は居所原語表記】１９８ Ｃｈａｍｐｉｏｎ Ｃｏｕｒｔ， Ｓａｎ Ｊｏｓｅ， ＣＡ ９５１３４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100195534
【弁理士】
【氏名又は名称】内海 一成
(72)【発明者】
【氏名】チュン チェン
(72)【発明者】
【氏名】ヨラム ベッツァー
(72)【発明者】
【氏名】クオ ツン チャン
(72)【発明者】
【氏名】アミチャイ ギヴァント
(72)【発明者】
【氏名】シヴァナンダ シェッティ
(72)【発明者】
【氏名】シェンチーン ファーン
【審査官】後藤 彰
(56)【参考文献】
【文献】米国特許出願公開第２００７／００７０７０３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００４／０１９０３４３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００８／００６８８８７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１３／０２２３１４８（ＵＳ，Ａ１）
【文献】特開２００２－１３３８８１（ＪＰ，Ａ）
【文献】特開２００４－２２１５５４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １６／３４
Ｇ１１Ｃ １６／１０
Ｈ０１Ｌ ２１／３３６
Ｈ１０Ｂ ４１／３０
Ｈ１０Ｂ ４３／３０
(57)【特許請求の範囲】
【請求項1】
行及び列に配列されたメモリアレイを備え、前記メモリアレイは、前記メモリアレイの同じ列に結合された少なくとも４つの不揮発性メモリ（ＮＶＭ）セルを含み、前記少なくとも４つのＮＶＭセルは、同一のセクタ内に位置し、各ＮＶＭセルはメモリゲートを含み、前記少なくとも４つのＮＶＭセルの第１及び第２のＮＶＭセルは第１のソース線を共有し、第３及び第４のＮＶＭセルは第２のソース線を共有し、前記第１及び第２のソース線は互いに隣接し、前記第２のＮＶＭセルと前記第３のＮＶＭセルとは互いに隣接し、
前記第１及び第２のＮＶＭセルのメモリゲートは互いに電気的に結合されず、前記第１及び第２のソース線は互いに電気的に結合されず、前記第１及び第２のソース線の各々は同じ列の前記第１及び第２のソース線ではない少なくとも１つのソース線と物理的に接続されており、
前記第１のＮＶＭセルがプログラム動作のために選択され、前記第２のＮＶＭセルがプログラム動作のために選択されないとき、前記第１及び第２のＮＶＭセルのメモリゲートはそれぞれ２つの異なるゲート線ドライバ回路から高電圧及び低電圧を受信するように構成されており、
前記第２のＮＶＭセルがプログラム動作のために選択され、前記第３のＮＶＭセルがプログラム動作のために選択されないとき、前記第２及び第３のＮＶＭセルのメモリゲートはそれぞれ高電圧を受信するように構成され、前記第１及び第２のソース線がそれぞれ２つの異なるソース線ドライバ回路から高ソース電圧及び低ソース電圧を受信するように構成されている、
メモリ装置。
【請求項2】
前記メモリアレイは少なくとも一部において複数の前記少なくとも４つのＮＶＭセルを結合することによって形成され、第１の複数の前記少なくとも４つのＮＶＭセルは前記メモリアレイの第１の列を形成するように結合され、前記第１の列のパターンが前記メモリアレイの少なくとも１つの残りの列で反復されている、請求項１に記載のメモリ装置。
【請求項3】
前記メモリアレイの前記行及び前記列の配置は逆である、請求項２に記載のメモリ装置。
【請求項4】
前記第１及び第２のＮＶＭセルは鏡像配置であり、前記第１及び第２のＮＶＭセルのメモリゲートは互いに対面し、前記第１のソース線は前記第１及び第２のＮＶＭセルの間に配置され、前記第３及び第４のＮＶＭセルは鏡像配置であり、前記第３及び第４のＮＶＭセルのメモリゲートは互いに対面し、前記第２のソース線は前記第３及び第４のＮＶＭセルの間に配置されている、請求項１に記載のメモリ装置。
【請求項5】
前記少なくとも４つのＮＶＭセルはスプリットゲートメモリセル構造を含む、請求項１に記載のメモリ装置。
【請求項6】
前記少なくとも４つのＮＶＭセルは２トランジスタメモリセルの構造を含み、前記２トランジスタメモリセルは１つの電界効果トランジスタ及び１つのシリコン－酸化物－窒化物－酸化物－シリコントランジスタ又は１つのフローティングゲートトランジスタを含む、請求項１に記載のメモリ装置。
【請求項7】
前記高電圧は５Ｖ～１０Ｖの近似範囲内であり、前記低電圧は０Ｖ～５Ｖの近似範囲内である、請求項１から６までのいずれか一項に記載のメモリ装置。
【請求項8】
行及び列に配列された、各々がメモリゲートを含む、複数の不揮発性メモリ（ＮＶＭ）セルを備え、前記複数のＮＶＭセルは、同一のセクタ内に位置し、第１の列の第１及び第２のＮＶＭセルのメモリゲートは互いに電気的に絶縁され、且つ第１の列の第３及び第４のＮＶＭセルのメモリゲートは互いに電気的に絶縁され、前記第２のＮＶＭセルと前記第３のＮＶＭセルとは互いに隣接し、前記第１の列の前記第１及び第２のＮＶＭセルに結合された第１のソース線及び前記第３及び第４のＮＶＭセルに結合された第２のソース線を備え、前記第１及び第２のソース線は互いに隣接するが電気的に絶縁され、且つ前記第１及び第２のソース線の各々はそれぞれ前記第１の列の前記第１及び第２のソース線以外の少なくとも１つのソース線と共通電気ノードを共有し同じ電圧信号を受信し、
前記第１のＮＶＭセルがプログラム動作のために選択され、前記第２のＮＶＭセルがプログラム動作のために選択されないとき、前記第１及び第２のＮＶＭセルのメモリゲートはそれぞれ２つの異なるゲート線ドライバ回路から高電圧及び低電圧を受信するように構成されており、
前記第２のＮＶＭセルがプログラム動作のために選択され、前記第３のＮＶＭセルがプログラム動作のために選択されないとき、前記第２及び第３のＮＶＭセルのメモリゲートはそれぞれ高電圧を受信するように構成され、前記第１及び第２のソース線がそれぞれ２つの異なるソース線ドライバ回路から高ソース電圧及び低ソース電圧を受信するように構成されている、
メモリ装置。
【請求項9】
前記メモリ装置のメモリアレイは少なくとも一部において複数の前記第１、第２、第３及び第４のＮＶＭセルを結合することによって形成され、第１の複数の前記少なくとも第１、第２、第３及び第４のＮＶＭセルは前記メモリアレイの第１の列を形成するように結合され、前記第１の列のパターンが前記メモリアレイの少なくとも１つの残りの列で反復されている、請求項８に記載のメモリ装置。
【請求項10】
前記メモリアレイの前記行及び前記列の配置は逆である、請求項９に記載のメモリ装置。
【請求項11】
前記第１及び第２のＮＶＭセルは鏡像配置であり、前記第１及び第２のＮＶＭセルのメモリゲートは互いに対面し、前記第１のＮＶＭセルのソース線は前記第１及び第２のＮＶＭセルの間に配置され、前記第３及び第４のＮＶＭセルは鏡像配置であり、前記第３及び第４のＮＶＭセルのメモリゲートは互いに対面し、前記第２のソース線は前記第３及び第４のＮＶＭセルの間に配置されている、請求項８に記載のメモリ装置。
【請求項12】
前記少なくとも第１、第２、第３及び第４のＮＶＭセルはスプリットゲートメモリセル構造を含む、請求項８に記載のメモリ装置。
【請求項13】
前記少なくとも第１、第２、第３及び第４のＮＶＭセルは２トランジスタメモリセルの構造を含み、前記２トランジスタメモリセルは１つの電界効果トランジスタ及び１つのシリコン－酸化物－窒化物－酸化物－シリコントランジスタ又は１つのフローティングゲートトランジスタを含む、請求項８に記載のメモリ装置。
【請求項14】
前記高電圧は５Ｖ～１０Ｖの近似範囲内であり、前記低電圧は０Ｖ～５Ｖの近似範囲内である、請求項８から１３までのいずれか一項に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【0001】
優先権
本出願は、３５Ｕ．Ｓ．Ｃ．１１９（ｅ）に基づいて２０１６年１２月８日に出願され
た米国仮出願第６２／４３１，５８２号の優先権及びその利益を主張して２０１７年３月
２８日に出願された米国非仮出願第１５／４７１，４１８号の国際出願であり、その両出
願とも参照することにより本明細書に組み込まれるものとする。
本出願は、３５Ｕ．Ｓ．Ｃ．１１９（ｅ）に基づいて２０１６年１２月８日に出願され
た米国仮出願第６２／４３１，５８２号の優先権及びその利益を主張して２０１７年３月
２８日に出願された米国非仮出願第１５／４７１，４１８号の国際出願であり、その両出
願とも参照することにより本明細書に組み込まれるものとする。
【0002】
技術分野
本開示は、概して、不揮発性メモリ（ＮＶＭ）デバイスに関し、特に、プログラム妨害
の影響を低減するためにソース線及びメモリゲート線をグループ化し接続する方法及び実
施形態に関する。
本開示は、概して、不揮発性メモリ（ＮＶＭ）デバイスに関し、特に、プログラム妨害
の影響を低減するためにソース線及びメモリゲート線をグループ化し接続する方法及び実
施形態に関する。
【背景技術】
【0003】
動作電力が利用できないときでもそのデータを保持するメモリは不揮発性メモリとして
分類される。不揮発性メモリの例には、ＮＶＳＲＡＭ、強誘電体ＲＡＭ（Ｆ－ＲＡＭ）、
プログラマブルリードオンリメモリ（ＰＲＯＭ）、消去可能なプログラマブルリードオン
リメモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブルリードオンリメモリ（ＥＥ
ＰＲＯＭ）、及びフラッシュメモリがある。一部のメモリアレイはトランジスタ及び電荷
トラップ層を含むゲート構造を使用する。電荷トラップ層はメモリアレイに供給される又
は受信される電圧に基づいてデータを記憶するようにプログラムすることができる。この
クラスのメモリは、電力の除去後又は動作中の電力の中断時に臨界データを保存しなけれ
ばならない。
分類される。不揮発性メモリの例には、ＮＶＳＲＡＭ、強誘電体ＲＡＭ（Ｆ－ＲＡＭ）、
プログラマブルリードオンリメモリ（ＰＲＯＭ）、消去可能なプログラマブルリードオン
リメモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブルリードオンリメモリ（ＥＥ
ＰＲＯＭ）、及びフラッシュメモリがある。一部のメモリアレイはトランジスタ及び電荷
トラップ層を含むゲート構造を使用する。電荷トラップ層はメモリアレイに供給される又
は受信される電圧に基づいてデータを記憶するようにプログラムすることができる。この
クラスのメモリは、電力の除去後又は動作中の電力の中断時に臨界データを保存しなけれ
ばならない。
【0004】
本発明は、添付図面のいくつかの図に、限定としてではなく、一例として示され説明さ
れる。
れる。
【図面の簡単な説明】
【0005】
【図1】本発明の一実施形態によるＮＶＭシステムを示す概略図である。
【図2A】本発明の一実施形態によるＮＶＭセル（２トランジスタメモリセル）を示す概略図である。
【図2B】本発明の別の実施形態によるＮＶＭセル（スプリットゲートメモリセル）を示す概略図である。
【図3A】本発明の一実施形態によるＮＶＭペア（２トランジスタメモリセル）を示す概略図である。
【図3B】本発明の別の実施形態によるＮＶＭペア（スプリットゲートメモリセル）を示す概略図である。
【図4】ＮＶＭペアにおけるプログラム妨害を説明する概略図である。
【図5】本発明の一実施形態によるＮＶＭアレイを示す概略図である。
【図6】メモリゲート（ＭＧ）線スクランブリングを含む一実施形態によるＮＶＭアレイの一部分を示す概略図である。
【図7】ソース線（ＳＬ）スクランブリングを含む一実施形態によるＮＶＭアレイの一部分を示す概略図である。
【図8A】ＭＧ線及びＳＬスクランブリングを含む一実施形態によるＮＶＭアレイの一部分を示す概略図である。
【図8B】本発明の一実施形態によるＮＶＭセルの１つの列の一部分を示す概略図である。
【図8C】ＭＧ線接続通路の一実施形態を示す概略図である。
【図9】ＭＧ線及びＳＬスクランブリングを含む一実施形態によるＮＶＭアレイの一部分を示す概略図である。
【図10】本発明の一実施形態によるＮＶＭシステムを示す概略図である。
【図11】本発明の一実施形態によるＮＶＭアレイ又はシステムのプログラム動作を示すフローチャートである。
【発明を実施するための形態】
【0006】
詳細な説明
以下の説明では、本発明はいくつかの実施形態の良い理解を提供するために、多くの特
定の詳細、例えば特定のシステム、構成要素、方法などの例について述べる。しかしなが
ら、少なくともいくつかの実施形態はこれらの特定の詳細なしで実施可能であることは当
業者に明らかであろう。更に、本明細書で説明する技術を不必要に不明瞭にしないように
、周知の構成要素又は方法は詳細に記載しないか、或いは簡単なブロック図で提示する。
従って、以下で説明する具体的な説明は単なる例示である。特定の実施形態はこれらの例
示的な詳細から異なってもよく、それらも本発明の精神及び範囲に含まれることが意図さ
れる。
以下の説明では、本発明はいくつかの実施形態の良い理解を提供するために、多くの特
定の詳細、例えば特定のシステム、構成要素、方法などの例について述べる。しかしなが
ら、少なくともいくつかの実施形態はこれらの特定の詳細なしで実施可能であることは当
業者に明らかであろう。更に、本明細書で説明する技術を不必要に不明瞭にしないように
、周知の構成要素又は方法は詳細に記載しないか、或いは簡単なブロック図で提示する。
従って、以下で説明する具体的な説明は単なる例示である。特定の実施形態はこれらの例
示的な詳細から異なってもよく、それらも本発明の精神及び範囲に含まれることが意図さ
れる。
【0007】
特に断りのない限り、以下の考察から明らかなように、本明細書を通して、「処理する
」、「コンピューティング」、「計算する」、「決定する」などの用語を使用する考察は
、コンピュータシステムのレジスタ内の電子量のような物理量として表されるデータをコ
ンピュータシステムのメモリ、レジスタ又は他の情報記憶、送信又表示デバイス内の、同
様に物理量として表される他のデータに操作及び／又は変換するコンピュータ、又はコン
ピューティングシステム、又は類似の電子コンピューティング装置のアクション及び／又
はプロセスと関連すると理解されたい。
」、「コンピューティング」、「計算する」、「決定する」などの用語を使用する考察は
、コンピュータシステムのレジスタ内の電子量のような物理量として表されるデータをコ
ンピュータシステムのメモリ、レジスタ又は他の情報記憶、送信又表示デバイス内の、同
様に物理量として表される他のデータに操作及び／又は変換するコンピュータ、又はコン
ピューティングシステム、又は類似の電子コンピューティング装置のアクション及び／又
はプロセスと関連すると理解されたい。
【0008】
発明の概要
一実施形態によれば、本発明のメモリ装置は、行及び列に配列されたメモリアレイを含
むことができる。前記メモリアレイは前記メモリアレイの同じ列に結合又は接続された少
なくとも４つの不揮発性メモリ（ＮＶＭ）セルを含むことができ、各ＮＶＭセルはメモリ
ゲートを含むことができる。一実施形態では、前記接続は前記ＮＶＭセルのソース／ドレ
インパスに平行にすることができる。前記少なくとも４つのＮＶＭセルの第１及び第２の
ＮＶＭセルは第１のソース領域を共有することができ、第３及び第４のＮＶＭセルは第２
のソース領域を共有することができる。一実施形態では、前記第１及び第２のＮＶＭセル
のメモリゲートは互いに電気的に結合しないことができ、前記第３及び第４のＮＶＭセル
のメモリゲートは互いに電気的に結合しないことができる。前記第１及び第２のソース領
域の各々は前記メモリアレイの同じ列の少なくとも別のソース領域と電気的に結合するこ
とができる。
一実施形態によれば、本発明のメモリ装置は、行及び列に配列されたメモリアレイを含
むことができる。前記メモリアレイは前記メモリアレイの同じ列に結合又は接続された少
なくとも４つの不揮発性メモリ（ＮＶＭ）セルを含むことができ、各ＮＶＭセルはメモリ
ゲートを含むことができる。一実施形態では、前記接続は前記ＮＶＭセルのソース／ドレ
インパスに平行にすることができる。前記少なくとも４つのＮＶＭセルの第１及び第２の
ＮＶＭセルは第１のソース領域を共有することができ、第３及び第４のＮＶＭセルは第２
のソース領域を共有することができる。一実施形態では、前記第１及び第２のＮＶＭセル
のメモリゲートは互いに電気的に結合しないことができ、前記第３及び第４のＮＶＭセル
のメモリゲートは互いに電気的に結合しないことができる。前記第１及び第２のソース領
域の各々は前記メモリアレイの同じ列の少なくとも別のソース領域と電気的に結合するこ
とができる。
【0009】
一実施形態では、前記メモリアレイは、少なくとも部分的に、前記少なくとも４つのＮ
ＶＭセルのような複数のＮＶＭセルを結合して第１の列を形成することによって形成する
ことができる。一実施形態では、第１列のパターンをメモリアレイの他の列に複製するこ
とができる。
ＶＭセルのような複数のＮＶＭセルを結合して第１の列を形成することによって形成する
ことができる。一実施形態では、第１列のパターンをメモリアレイの他の列に複製するこ
とができる。
【0010】
いくつかの実施形態では、前記メモリアレイの前記行及び前記列の配置及び接続は逆に
してもよい。
してもよい。
【0011】
一実施形態では、前記第１及び第２のＮＶＭセルは、前記第１及び第２のメモリゲート
が互いに対面し且つ互いに隣接して配置されるように鏡像配置することができ、前記第１
のソース領域は前記第１及び第２のメモリセルの間に配置することができる。
が互いに対面し且つ互いに隣接して配置されるように鏡像配置することができ、前記第１
のソース領域は前記第１及び第２のメモリセルの間に配置することができる。
【0012】
一実施形態では、前記少なくとも４つのＮＶＭセルのいくつかはスプリットゲートメモ
リセルとすることができる。別の実施形態では、前記ＮＶＭセルはＭＯＳＦＥＴ及びＳＯ
ＮＯＳトランジスタを有する２Ｔメモリセルとすることができる。別の実施形態では、前
記ＮＶＭセルはフローティングゲート型トランジスタを含むことができる。
リセルとすることができる。別の実施形態では、前記ＮＶＭセルはＭＯＳＦＥＴ及びＳＯ
ＮＯＳトランジスタを有する２Ｔメモリセルとすることができる。別の実施形態では、前
記ＮＶＭセルはフローティングゲート型トランジスタを含むことができる。
【0013】
一実施形態では、前記第１のメモリセルがプログラム動作のために選択されるが、前記
第２のメモリセルが選択されないとき、前記第１及び第２のメモリゲートはそれぞれ２つ
の異なるメモリゲートドライバ回路から高電圧及び低電圧を受信するように構成すること
ができる。
第２のメモリセルが選択されないとき、前記第１及び第２のメモリゲートはそれぞれ２つ
の異なるメモリゲートドライバ回路から高電圧及び低電圧を受信するように構成すること
ができる。
【0014】
一実施形態では、前記第２のメモリセルがプログラム動作のために選択されるが、前記第
３のメモリセルが選択されないとき、前記第２及び第３のメモリゲートは１つのメモリゲ
ート線ドライバにより供給される高電圧を受信するように構成することができる。前記第
１のソース及び第２のソース領域はそれぞれ２つの異なるソースラインドライバ回路から
高及び低ソース電圧を受信するように構成することができる。一実施形態では、前記メモ
リゲートに供給される前記高電圧は５Ｖ～１０Ｖの近似範囲内としてよく、前記低電圧は
０Ｖ～５Ｖの近似範囲内としてよい。
３のメモリセルが選択されないとき、前記第２及び第３のメモリゲートは１つのメモリゲ
ート線ドライバにより供給される高電圧を受信するように構成することができる。前記第
１のソース及び第２のソース領域はそれぞれ２つの異なるソースラインドライバ回路から
高及び低ソース電圧を受信するように構成することができる。一実施形態では、前記メモ
リゲートに供給される前記高電圧は５Ｖ～１０Ｖの近似範囲内としてよく、前記低電圧は
０Ｖ～５Ｖの近似範囲内としてよい。
【0015】
一実施形態によれば、本発明のメモリアレイは行及び列に配列された不揮発性メモリ（
ＮＶＭ）セルを含むことができ、各ＮＶＭはメモリゲート及び選択ゲートを含むことがで
きる。一実施形態では、２つのメモリゲートの間に配置された１つのソース領域を共有す
る同じ列の２つの隣接するＮＶＭセルが１つのＮＶＭペアを形成することができ、同じ列
の複数のＮＶＭペアを互いに結合することができる。一実施形態では、この結合は同じ列
のＮＶＭセルのソース／ドレインパスに平行にすることができる。一実施形態では、同じ
行のＮＶＭセルの少なくとも２つのメモリゲートは１つのメモリゲート線を共有すること
ができ、同じ行のＮＶＭセルの少なくとも２つのソース領域は１つのソース線を共有する
ことができる。一実施形態では、メモリアレイは、複数のソース線を複数のソース線グル
ープを形成するように電気的に接続するよう構成されたソース線接続通路を更に含むこと
ができ、同じソース線グループ内の前記複数のソース線が互いに物理的に隣接しない。
ＮＶＭ）セルを含むことができ、各ＮＶＭはメモリゲート及び選択ゲートを含むことがで
きる。一実施形態では、２つのメモリゲートの間に配置された１つのソース領域を共有す
る同じ列の２つの隣接するＮＶＭセルが１つのＮＶＭペアを形成することができ、同じ列
の複数のＮＶＭペアを互いに結合することができる。一実施形態では、この結合は同じ列
のＮＶＭセルのソース／ドレインパスに平行にすることができる。一実施形態では、同じ
行のＮＶＭセルの少なくとも２つのメモリゲートは１つのメモリゲート線を共有すること
ができ、同じ行のＮＶＭセルの少なくとも２つのソース領域は１つのソース線を共有する
ことができる。一実施形態では、メモリアレイは、複数のソース線を複数のソース線グル
ープを形成するように電気的に接続するよう構成されたソース線接続通路を更に含むこと
ができ、同じソース線グループ内の前記複数のソース線が互いに物理的に隣接しない。
【0016】
一実施形態では、同じ行のＮＶＭセルの少なくとも２つの選択ゲートは１つの選択ゲー
ト線を共有することができ、同じ列のＮＶＭセルの少なくとも２つのドレイン領域は１つ
のビット線を共有することができ、各ＮＶＭセルのドレイン領域がその対応する選択ゲー
トに隣接する。
ト線を共有することができ、同じ列のＮＶＭセルの少なくとも２つのドレイン領域は１つ
のビット線を共有することができ、各ＮＶＭセルのドレイン領域がその対応する選択ゲー
トに隣接する。
【0017】
一実施形態では、前記複数のソース線グループの各々は別個のソース線ドライバ回路に
結合することができ、別個のソース電圧を受信するように構成することができる。
結合することができ、別個のソース電圧を受信するように構成することができる。
【0018】
一実施形態では、複数のメモリゲート線を複数のメモリゲート線グループを形成するよ
うに電気的に接続するよう構成することができるメモリゲート接続通路を更に含むことが
でき、同じメモリゲート線グループ内の前記複数のメモリゲート線はどのソース線も又は
どの同じソース線グループも共有しない。一実施形態では、前記複数のメモリゲート線の
各々は別個のゲート線ドライバ回路と結合することができ、且つ別個のメモリゲート電圧
を受信するように構成することができる。一実施形態では、同じソース線グループのＮＶ
Ｍセルは同じメモリゲート線グループに属するメモリゲート線を含まない。
うに電気的に接続するよう構成することができるメモリゲート接続通路を更に含むことが
でき、同じメモリゲート線グループ内の前記複数のメモリゲート線はどのソース線も又は
どの同じソース線グループも共有しない。一実施形態では、前記複数のメモリゲート線の
各々は別個のゲート線ドライバ回路と結合することができ、且つ別個のメモリゲート電圧
を受信するように構成することができる。一実施形態では、同じソース線グループのＮＶ
Ｍセルは同じメモリゲート線グループに属するメモリゲート線を含まない。
【0019】
一実施形態では、２Ｎ行のＮＶＭセルを備える（Ｎは自然数）。一実施形態では、１番
から（Ｎ－１）番のソース線を含む複数の奇数ソース線は第１のソース線接続通路により
電気的に接続することができ、０番から（Ｎ－２）番のソース線を含む複数の偶数ソース
線は第２のソース線接続通路により電気的に接続することができる。一実施形態では、前
記第１及び第２のソース線接続通路は２つの異なるソースドライバ回路に結合することが
できる。
から（Ｎ－１）番のソース線を含む複数の奇数ソース線は第１のソース線接続通路により
電気的に接続することができ、０番から（Ｎ－２）番のソース線を含む複数の偶数ソース
線は第２のソース線接続通路により電気的に接続することができる。一実施形態では、前
記第１及び第２のソース線接続通路は２つの異なるソースドライバ回路に結合することが
できる。
【0020】
別の実施形態では、０番及び（２Ｎ－１）番のメモリゲート線は第１のメモリゲート線
接続通路により電気的に接続することができ、少なくとも１つの残りの奇数のメモリゲー
ト線はその隣接する偶数メモリゲート線に少なくとも１つの第２のメモリゲート線接続通
路により電気的に接続することができる。一実施形態では、前記第１のメモリゲート線接
続通路及び前記少なくとも１つの第２のメモリゲート線接続通路はそれぞれ別個のメモリ
ゲートドライバ回路に結合することができる。
接続通路により電気的に接続することができ、少なくとも１つの残りの奇数のメモリゲー
ト線はその隣接する偶数メモリゲート線に少なくとも１つの第２のメモリゲート線接続通
路により電気的に接続することができる。一実施形態では、前記第１のメモリゲート線接
続通路及び前記少なくとも１つの第２のメモリゲート線接続通路はそれぞれ別個のメモリ
ゲートドライバ回路に結合することができる。
【0021】
一実施形態では、前記メモリゲート接続通路は前記メモリゲートドライバ回路へのメタ
ル１（Ｍ１）接続を含んでよい。
ル１（Ｍ１）接続を含んでよい。
【0022】
一実施形態によれば、本発明のＮＶＭアレイを動作させる方法は、ＮＶＭアレイを提供
又は取得する以下のステップを含むことができ、前記ＮＶＭアレイは前記ＮＶＭアレイの
同じ列に接続された少なくとも４つのＮＶＭセルを含むことができる。一実施形態では、
各ＮＶＭセルはメモリゲートと選択ゲートを含むことができる。前記少なくとも４つのＮ
ＶＭセルの第１及び第２のＮＶＭセルは第１のソース線を共有し、第３及び第４のＮＶＭ
セルは第２のソース線を共有することができる。前記第１及び第２のソース線はそれぞれ
前記第１及び第２のソース線に物理的に隣接しない少なくとも１つの別のソース線と電気
的に結合することができる。
又は取得する以下のステップを含むことができ、前記ＮＶＭアレイは前記ＮＶＭアレイの
同じ列に接続された少なくとも４つのＮＶＭセルを含むことができる。一実施形態では、
各ＮＶＭセルはメモリゲートと選択ゲートを含むことができる。前記少なくとも４つのＮ
ＶＭセルの第１及び第２のＮＶＭセルは第１のソース線を共有し、第３及び第４のＮＶＭ
セルは第２のソース線を共有することができる。前記第１及び第２のソース線はそれぞれ
前記第１及び第２のソース線に物理的に隣接しない少なくとも１つの別のソース線と電気
的に結合することができる。
【0023】
一実施形態では、前記第１のメモリセルをプログラム動作に対して選択するために第１
の選択ゲートに高い選択電圧を結合するステップを含むことができる。
の選択ゲートに高い選択電圧を結合するステップを含むことができる。
【0024】
一実施形態では、前記第２のメモリセルを前記プログラム動作に対して選択しないため
に第２の選択ゲートに低い選択電圧を結合するステップを含むことができる。
に第２の選択ゲートに低い選択電圧を結合するステップを含むことができる。
【0025】
一実施形態では、前記第１のメモリゲートに高いプログラム電圧を結合し、前記第２の
メモリゲートに低い抑制電圧を結合するステップを含むことができる。
メモリゲートに低い抑制電圧を結合するステップを含むことができる。
【0026】
一実施形態では、前記第１のソース線及び前記第２のソース線に２つの異なるソースド
ライバ回路から２つの異なるソース電圧をそれぞれ結合するステップを含むことができる
。
ライバ回路から２つの異なるソース電圧をそれぞれ結合するステップを含むことができる
。
【0027】
一実施形態では、前記第２及び第３のＮＶＭセルのメモリゲートは電気的に接続され、
前記第１及び第２のソース線は互いに物理的に隣接してよい。
前記第１及び第２のソース線は互いに物理的に隣接してよい。
【0028】
コンピュータ及びその他の処理装置は情報又はプログラムを記憶することができ、その
情報又はプログラムはＮＡＮＤ及びＮＯＲを含むフラッシュメモリ、ＥＥＰＲＯＭ、Ｆ－
ＲＡＭなどのＮＶＭ内で開発又は更新される。パワーダウン、停電又は間違いが起こった
場合には、データを回復することができる。図１は一実施形態によるＮＶＭシステムを示
すブロック図である。ＮＶＭシステム１００はアドレスバス１０６、データバス１０８及
び制御バス１１０を介してＮＶＭ装置１０２に結合された処理装置１０４を含み得る。当
業者であれば、ＮＶＭシステム１００は説明のために簡略化されており、完全な記述を意
図していないことは理解されよう。特に、処理装置１０４、行デコーダ１１４、列デコー
ダ１１８、センス増幅器１２２、及びコマンド及び制御回路１２４の詳細はここでは詳細
に記載されていない。ＮＶＭシステム１００は図１の実施形態のすべてのコンポーネント
、その一部又はそれより多くのコンポーネントを含んでもよいことを理解されたい。
情報又はプログラムはＮＡＮＤ及びＮＯＲを含むフラッシュメモリ、ＥＥＰＲＯＭ、Ｆ－
ＲＡＭなどのＮＶＭ内で開発又は更新される。パワーダウン、停電又は間違いが起こった
場合には、データを回復することができる。図１は一実施形態によるＮＶＭシステムを示
すブロック図である。ＮＶＭシステム１００はアドレスバス１０６、データバス１０８及
び制御バス１１０を介してＮＶＭ装置１０２に結合された処理装置１０４を含み得る。当
業者であれば、ＮＶＭシステム１００は説明のために簡略化されており、完全な記述を意
図していないことは理解されよう。特に、処理装置１０４、行デコーダ１１４、列デコー
ダ１１８、センス増幅器１２２、及びコマンド及び制御回路１２４の詳細はここでは詳細
に記載されていない。ＮＶＭシステム１００は図１の実施形態のすべてのコンポーネント
、その一部又はそれより多くのコンポーネントを含んでもよいことを理解されたい。
【0029】
外部電源１５０（電源とも称する）がＮＶＭデバイス１０２に結合される。外部電源１
５０はＮＶＭ装置１０２の外部電源とすることができ、この電源１５０は外部電源１５０
の最高電圧より高い高電圧（ＨＶ）信号又は外部電源１５０の最低電圧（例えば、接地電
圧）より低い低定電圧（ＬＶ）信号のような電圧信号を発生するためにＮＶＭ装置１０２
で使用することができる。
５０はＮＶＭ装置１０２の外部電源とすることができ、この電源１５０は外部電源１５０
の最高電圧より高い高電圧（ＨＶ）信号又は外部電源１５０の最低電圧（例えば、接地電
圧）より低い低定電圧（ＬＶ）信号のような電圧信号を発生するためにＮＶＭ装置１０２
で使用することができる。
【0030】
処理装置１０４は、例えば集積回路（ＩＣ）ダイ基板、マルチチップモジュール基板な
どのような共通のキャリア基板上に存在させてよい。また、処理装置１０４のコンポーネ
ントは１つ以上の個別の集積回路及び／又は個別のコンポーネントとしてよい。一つの例
示的な実施形態では、処理装置１０４はサイプレスセミコンダクタ社（カリフォルニア、
サンノゼ）により開発されたプログラマブルシステムオンチップ（ＰＳｏＣ（登録商標）
）処理装置としてよい。また、処理装置１０４は当業者に知られている１つ以上の他の処
理装置、例えば、マイクロプロセッサ又は中央処理装置（ＣＰＵ）、コントローラ、専用
プロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）
、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）など、としてよい。
どのような共通のキャリア基板上に存在させてよい。また、処理装置１０４のコンポーネ
ントは１つ以上の個別の集積回路及び／又は個別のコンポーネントとしてよい。一つの例
示的な実施形態では、処理装置１０４はサイプレスセミコンダクタ社（カリフォルニア、
サンノゼ）により開発されたプログラマブルシステムオンチップ（ＰＳｏＣ（登録商標）
）処理装置としてよい。また、処理装置１０４は当業者に知られている１つ以上の他の処
理装置、例えば、マイクロプロセッサ又は中央処理装置（ＣＰＵ）、コントローラ、専用
プロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）
、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）など、としてよい。
【0031】
ＮＶＭ装置１０２は、以下に記載するように行及び列の不揮発性メモリセル（図１には
示されていない）として編成されたＮＶＭアレイのようなメモリアレイ１１２を含む。メ
モリアレイ１１２は、複数の選択線及び読み出し線（メモリアレイの各行に対して少なく
とも１つの選択線及び１つの読み出し線）を介して行デコーダ１１４に直接又はコマンド
及び制御回路１２４を通して結合される。メモリアレイ１１２は更に複数のビット線（メ
モリアレイ１１２の各列につき１つ）を介して列デコーダ１１８に結合される。共通ソー
ス線（ＣＳＬ）は複数の選択線及び読み出し線及び／又は複数のビット線の一部として実
装することができる。メモリアレイ１１２はそこからマルチビットワードを読み出すため
に列デコーダ１１８を介して複数のセンス増幅器１２２に結合することができる。ＮＶＭ
装置１０２は更にコマンド及び制御回路１２４を含み、該回路は処理装置１０４からの信
号を受信し、行デコーダ１１４に信号を送信し、列デコーダ１１８、センス増幅器１２２
、セクタ選択回路１４０を制御し、メモリアレイ１１２に供給される電圧信号を制御する
。コマンド及び制御回路１２４は、ＮＶＭ装置１０２の動作のための電圧信号を生成し制
御するために、パストランジスタ又は選択ゲートを有するメモリアレイ１１２のための電
圧制御回路を含む。一実施形態では、電圧信号は電圧制御回路１２６を経由して列デコー
ダ１１８、センス増幅器１２２、及び／又はセクタ選択回路１４０に送ることができる。
電圧制御回路１２６は、プリプログラム動作、消去動作、プログラム動作、読み出し動作
、及び／又はその他の動作時に高電圧（ＨＶ）信号及び低電圧（ＬＶ）信号などの適切な
電圧を供給するように動作する。
示されていない）として編成されたＮＶＭアレイのようなメモリアレイ１１２を含む。メ
モリアレイ１１２は、複数の選択線及び読み出し線（メモリアレイの各行に対して少なく
とも１つの選択線及び１つの読み出し線）を介して行デコーダ１１４に直接又はコマンド
及び制御回路１２４を通して結合される。メモリアレイ１１２は更に複数のビット線（メ
モリアレイ１１２の各列につき１つ）を介して列デコーダ１１８に結合される。共通ソー
ス線（ＣＳＬ）は複数の選択線及び読み出し線及び／又は複数のビット線の一部として実
装することができる。メモリアレイ１１２はそこからマルチビットワードを読み出すため
に列デコーダ１１８を介して複数のセンス増幅器１２２に結合することができる。ＮＶＭ
装置１０２は更にコマンド及び制御回路１２４を含み、該回路は処理装置１０４からの信
号を受信し、行デコーダ１１４に信号を送信し、列デコーダ１１８、センス増幅器１２２
、セクタ選択回路１４０を制御し、メモリアレイ１１２に供給される電圧信号を制御する
。コマンド及び制御回路１２４は、ＮＶＭ装置１０２の動作のための電圧信号を生成し制
御するために、パストランジスタ又は選択ゲートを有するメモリアレイ１１２のための電
圧制御回路を含む。一実施形態では、電圧信号は電圧制御回路１２６を経由して列デコー
ダ１１８、センス増幅器１２２、及び／又はセクタ選択回路１４０に送ることができる。
電圧制御回路１２６は、プリプログラム動作、消去動作、プログラム動作、読み出し動作
、及び／又はその他の動作時に高電圧（ＨＶ）信号及び低電圧（ＬＶ）信号などの適切な
電圧を供給するように動作する。
【0032】
コマンド及び制御回路１２４は、プログラム動作に対して、第１の行の第１の選択線に
電圧を供給することによってメモリアレイ１１２の第１の行を選択するとともに第２の行
の第２の選択線に別の電圧を供給することによってメモリアレイの第２の行を非選択にす
るように構成することができる。コマンド及び制御回路１２４は更に、列デコーダ１１８
を、第１の列の第１のビット線に電圧を供給することによって第１の行のメモリセルをプ
ログラミングのために選択するとともに、第２の列の第２のビット線に別の電圧を供給す
ることによって第１の行の非選択メモリセルのプログラミングを抑制するように構成する
ことができる。コマンド及び制御回路１２４、特に電圧制御回路１２６は更に、以下で説
明するように、メモリセルアレイ１１２に含まれるメモリセルに結合し得る１つ以上の共
通ソース線に電圧を供給するように構成することができる。
電圧を供給することによってメモリアレイ１１２の第１の行を選択するとともに第２の行
の第２の選択線に別の電圧を供給することによってメモリアレイの第２の行を非選択にす
るように構成することができる。コマンド及び制御回路１２４は更に、列デコーダ１１８
を、第１の列の第１のビット線に電圧を供給することによって第１の行のメモリセルをプ
ログラミングのために選択するとともに、第２の列の第２のビット線に別の電圧を供給す
ることによって第１の行の非選択メモリセルのプログラミングを抑制するように構成する
ことができる。コマンド及び制御回路１２４、特に電圧制御回路１２６は更に、以下で説
明するように、メモリセルアレイ１１２に含まれるメモリセルに結合し得る１つ以上の共
通ソース線に電圧を供給するように構成することができる。
【0033】
一実施形態ではは、以下で詳細に説明されるように、ＮＶＭ装置１０２はデータ値を記
憶するように構成された様々なメモリセル（図示せず）を含むことができる。これらのメ
モリセルは各メモリセルの全フットプリントを減少させるために共通のソース線で実装す
ることができる。各メモリセルはファウラー－ノドハイムプログラミング技術に適合して
もよい。
憶するように構成された様々なメモリセル（図示せず）を含むことができる。これらのメ
モリセルは各メモリセルの全フットプリントを減少させるために共通のソース線で実装す
ることができる。各メモリセルはファウラー－ノドハイムプログラミング技術に適合して
もよい。
【0034】
メモリアレイ１１２は１つ以上のＮＶＭセクタ、例えばセクタＡ１３１～セクタＮ１３
２を含んでよい。各セクタは任意の数のＮＶＭセルの行及び列、例えば４０９６の列及び
２５６の行を含んでよい。行は水平方向に配列された複数のＮＶＭセルを含んでよい。列
は垂直方向に配列された複数のＮＶＭセルを含んでよい。メモリアレイ１１２はメモリア
レイ１１２のすべてのセクタにより共有されるグローバルビット線（ＧＢＬ）を使用して
よい。メモリアレイ１１２の各列は１つのＧＢＬを有してよい。例えば、すべてのセクタ
（例えば、セクタＡ１３１～セクタＮ１３２）により共有される列０に対する特定のＧＢ
Ｌはすべてのセクタの列０においてメモリアレイ１１２の各行に結合される。ＧＢＬは、
プログラム動作及び消去動作時に電圧信号をメモリアレイのセクタに供給するが、読み出
し動作時には供給しないように構成される。
２を含んでよい。各セクタは任意の数のＮＶＭセルの行及び列、例えば４０９６の列及び
２５６の行を含んでよい。行は水平方向に配列された複数のＮＶＭセルを含んでよい。列
は垂直方向に配列された複数のＮＶＭセルを含んでよい。メモリアレイ１１２はメモリア
レイ１１２のすべてのセクタにより共有されるグローバルビット線（ＧＢＬ）を使用して
よい。メモリアレイ１１２の各列は１つのＧＢＬを有してよい。例えば、すべてのセクタ
（例えば、セクタＡ１３１～セクタＮ１３２）により共有される列０に対する特定のＧＢ
Ｌはすべてのセクタの列０においてメモリアレイ１１２の各行に結合される。ＧＢＬは、
プログラム動作及び消去動作時に電圧信号をメモリアレイのセクタに供給するが、読み出
し動作時には供給しないように構成される。
【0035】
メモリアレイ１１２は、ＧＢＬを特定のセクタの列の関連するビット線（ＢＬ）に結合
するセクタ選択回路１４０を使用してよい。セクタ内の各列は、他のセクタと共有されな
い、当該セクタに固有の関連ＢＬを有してよい。セクタ内の各列はＧＢＬを関連ＢＬに選
択的に結合するセクタ選択回路１４０を有してよい。例えば、セクタＡ１３１の列０に対
するセクタ選択回路１４０は、消去動作及びプログラム動作時にメモリアレイ１１２の列
０のＧＢＬ上の電圧信号をセクタＡ１３１の列０のＢＬに結合するスイッチとして使用し
てよい。
するセクタ選択回路１４０を使用してよい。セクタ内の各列は、他のセクタと共有されな
い、当該セクタに固有の関連ＢＬを有してよい。セクタ内の各列はＧＢＬを関連ＢＬに選
択的に結合するセクタ選択回路１４０を有してよい。例えば、セクタＡ１３１の列０に対
するセクタ選択回路１４０は、消去動作及びプログラム動作時にメモリアレイ１１２の列
０のＧＢＬ上の電圧信号をセクタＡ１３１の列０のＢＬに結合するスイッチとして使用し
てよい。
【0036】
メモリアレイ１１２は、読み出し動作時にセクタ内のＮＶＭセルの列をセンス増幅器１
２２に結合するためにセクタ選択回路１４０を使用してよい。例えば、セクタＡ１３１の
列０に対するセクタ選択回路１４０は読み出し動作時にセクタＡの列０のＮＶＭセルをセ
ンス増幅器１２２に結合するスイッチとして使用してよい。
２２に結合するためにセクタ選択回路１４０を使用してよい。例えば、セクタＡ１３１の
列０に対するセクタ選択回路１４０は読み出し動作時にセクタＡの列０のＮＶＭセルをセ
ンス増幅器１２２に結合するスイッチとして使用してよい。
【0037】
メモリアレイの「行」及び「列」は説明のためであって、限定のためではない。一実施
形態では、行は水平方向に配列され、列は垂直方向に配列される。別の実施形態では、メ
モリアレイ１１２の行及び列は反対にしても又は反対方向で使用しても、また任意の方向
にしてもよい。
形態では、行は水平方向に配列され、列は垂直方向に配列される。別の実施形態では、メ
モリアレイ１１２の行及び列は反対にしても又は反対方向で使用しても、また任意の方向
にしてもよい。
【0038】
図２Ａに示すように、一実施形態では、ＮＶＭセルは２トランジスタ（２Ｔ）メモリセ
ル８０であってよい。２Ｔメモリセル８０において、１つのトランジスタはメモリゲート
（ＭＧ）８２を有するメモリトランジスタであってよく、もう１つのトランジスタは選択
ゲート（ＳＧ）８８を有するパストランジスタ又は選択トランジスタであってよい。２Ｔ
メモリセル８０は、ソース又はソース領域８６、ドレイン又はドレイン領域８３及びＳＧ
誘電体層８１、及び必要に応じＭＧ８２とＴＯＳＧ８８との間のドレイン領域８５も含ん
でよい。パストランジスタは、ＮＶＭセルのノード（例えば、パストランジスタのソース
及び／又はドレイン）の電圧レベル又は電流レベルを制御するスイッチとして使用される
電界効果トランジスタ（ＦＥＴ）、例えば金属－酸化物－半導体電界効果トランジスタ（
ＭＯＳＦＥＴ）であってよい。メモリトランジスタは、例えばメモリトランジスタの電荷
トラップ層８４に蓄積される電荷を変化させることによってバイナリ情報のビットを保存
するトランジスタであってよい。他の実施形態では、ＮＶＭセルは他の数のトランジスタ
を含むセル、例えば単一メモリトランジスタ（１Ｔ）メモリセル、３トランジスタメモリ
セル、又はその他、としてもよい。
ル８０であってよい。２Ｔメモリセル８０において、１つのトランジスタはメモリゲート
（ＭＧ）８２を有するメモリトランジスタであってよく、もう１つのトランジスタは選択
ゲート（ＳＧ）８８を有するパストランジスタ又は選択トランジスタであってよい。２Ｔ
メモリセル８０は、ソース又はソース領域８６、ドレイン又はドレイン領域８３及びＳＧ
誘電体層８１、及び必要に応じＭＧ８２とＴＯＳＧ８８との間のドレイン領域８５も含ん
でよい。パストランジスタは、ＮＶＭセルのノード（例えば、パストランジスタのソース
及び／又はドレイン）の電圧レベル又は電流レベルを制御するスイッチとして使用される
電界効果トランジスタ（ＦＥＴ）、例えば金属－酸化物－半導体電界効果トランジスタ（
ＭＯＳＦＥＴ）であってよい。メモリトランジスタは、例えばメモリトランジスタの電荷
トラップ層８４に蓄積される電荷を変化させることによってバイナリ情報のビットを保存
するトランジスタであってよい。他の実施形態では、ＮＶＭセルは他の数のトランジスタ
を含むセル、例えば単一メモリトランジスタ（１Ｔ）メモリセル、３トランジスタメモリ
セル、又はその他、としてもよい。
【0039】
図２Ｂは本発明の別の実施形態によるスプリットゲートメモリセルを示す。図２Ｂに示
すように、スプリットゲートメモリセル９０は選択ゲート（ＳＧ）９８に隣接して配置さ
れたメモリゲート（ＭＧ）９２を含み、ＭＧ９２及びＳＧ９８は基板９７に形成された共
通チャネル９９、ソース又はソース領域９６、ドレイン又はドレイン領域９３、及びＳＧ
誘電体層９１を有することができる。ＭＧ９２とＳＧ９８を分離する誘電体層９５が存在
してもよい。スプリットゲートメモリセル９０は１．５トランジスタ（１．５Ｔ）メモリ
セルと呼ばれることもある。
すように、スプリットゲートメモリセル９０は選択ゲート（ＳＧ）９８に隣接して配置さ
れたメモリゲート（ＭＧ）９２を含み、ＭＧ９２及びＳＧ９８は基板９７に形成された共
通チャネル９９、ソース又はソース領域９６、ドレイン又はドレイン領域９３、及びＳＧ
誘電体層９１を有することができる。ＭＧ９２とＳＧ９８を分離する誘電体層９５が存在
してもよい。スプリットゲートメモリセル９０は１．５トランジスタ（１．５Ｔ）メモリ
セルと呼ばれることもある。
【0040】
様々な実施形態では、メモリアレイ１１２は、２Ｔメモリセル８０、スプリットゲート
メモリセル９０、それらの組み合わせ、又は他のタイプのＮＶＭセルを含んでよい。後記
の段落で議論されるメモリアレイの構成の詳細及び動作の詳細は少なくとも２Ｔメモリセ
ルアレイ、スプリットゲートメモリセルアレイ、及び他の組み合わせのメモリセルを有す
るアレイに適用可能であることは理解されよう。
メモリセル９０、それらの組み合わせ、又は他のタイプのＮＶＭセルを含んでよい。後記
の段落で議論されるメモリアレイの構成の詳細及び動作の詳細は少なくとも２Ｔメモリセ
ルアレイ、スプリットゲートメモリセルアレイ、及び他の組み合わせのメモリセルを有す
るアレイに適用可能であることは理解されよう。
【0041】
一実施形態では、メモリアレイ１１２は電荷トラップメモリトランジスタを用いて実装
することができる。電荷トラップメモリトランジスタは、例えば２Ｔメモリセル８０の電
荷トラップ層８４又はスプリットゲートメモリセル９０の電荷トラップ層９４のような電
荷トラップ層を含むトランジスタ及びゲート構造を用いて実装することができる。電荷ト
ラップ層は電荷をトラップするために使用される絶縁体としてよい。電荷トラップ層はメ
モリアレイ１１２に供給される又は受信される電圧に基づいてデータを蓄積するようにプ
ログラムすることができる。一実施形態では、メモリアレイ１１２は行及び列に配列され
た様々な異なるＮＶＭセルを含んでよく、各ＮＶＭセルは少なくとも１つのデータ値（例
えば、ビット）を蓄積することができる。ＮＶＭセルをプリプログラムするため、ＮＶＭ
セルをプログラムする（例えばプログラム動作：論理“０”又は“１”を記憶する）ため
に、又はＮＶＭセルを消去する（例えば消去動作：論理“１”又は“０”を記憶する）た
めに、又はＮＶＭセルを読み出す（例えば、読み出し動作）ために、ＮＶＭセルの各々に
電圧を供給することができる。メモリアレイ１１２はフローティングゲートメモリトラン
ジスタなどの様々なタイプのメモリトランジスタを用いて実装できることは理解されよう
。
することができる。電荷トラップメモリトランジスタは、例えば２Ｔメモリセル８０の電
荷トラップ層８４又はスプリットゲートメモリセル９０の電荷トラップ層９４のような電
荷トラップ層を含むトランジスタ及びゲート構造を用いて実装することができる。電荷ト
ラップ層は電荷をトラップするために使用される絶縁体としてよい。電荷トラップ層はメ
モリアレイ１１２に供給される又は受信される電圧に基づいてデータを蓄積するようにプ
ログラムすることができる。一実施形態では、メモリアレイ１１２は行及び列に配列され
た様々な異なるＮＶＭセルを含んでよく、各ＮＶＭセルは少なくとも１つのデータ値（例
えば、ビット）を蓄積することができる。ＮＶＭセルをプリプログラムするため、ＮＶＭ
セルをプログラムする（例えばプログラム動作：論理“０”又は“１”を記憶する）ため
に、又はＮＶＭセルを消去する（例えば消去動作：論理“１”又は“０”を記憶する）た
めに、又はＮＶＭセルを読み出す（例えば、読み出し動作）ために、ＮＶＭセルの各々に
電圧を供給することができる。メモリアレイ１１２はフローティングゲートメモリトラン
ジスタなどの様々なタイプのメモリトランジスタを用いて実装できることは理解されよう
。
【0042】
一実施形態では、電荷トラップメモリトランジスタは種々の材料を用いて実装すること
ができる。電荷トラップメモリトランジスタの一例はシリコン－酸化物－窒化物－酸化物
－シリコン（ＳＯＮＯＳ）型トランジスタである。ＳＯＮＯＳ型トランジスタにおいて、
該メモリトランジスタの電荷トラップ層は窒化物層、例えば窒化シリコンの層とすること
ができる。更に、電荷トラップ層は、酸窒化ケイ素、酸化アルミニウム、酸化ハフニウム
、酸化ハフニウムアルミニウム、酸化ジルコニウム、ハフニウムケイ酸塩、ジルコニウム
ケイ酸塩、酸窒化ハフニウム、酸化ハフニウムジルコニウム、酸化ランタン、又は高Ｋ層
などの他の電荷トラップ材料を含むものとしてもよい。電荷トラップ層は、メモリトラン
ジスタのチャネルから注入されるキャリア又は正孔を可逆的にトラップ又は保持するよう
に構成することができ、ＮＶＭセルに供給される電圧に基づいて可逆的に変化、修正、又
は変更される１つ以上の電気的特性を有するものとすることができる。別の実施形態では
、異なるタイプの電荷トラップメモリトランジスタを使用することができる。限定ではな
く例示の目的のために、本開示中のＮＶＭセルの動作はＳＯＮＯＳ型トランジスタに関し
て説明する。本開示によれば、フローティングゲート型トランジスタのような他のタイプ
のＮＶＭトランジスタを実装することもできることは理解されよい。
ができる。電荷トラップメモリトランジスタの一例はシリコン－酸化物－窒化物－酸化物
－シリコン（ＳＯＮＯＳ）型トランジスタである。ＳＯＮＯＳ型トランジスタにおいて、
該メモリトランジスタの電荷トラップ層は窒化物層、例えば窒化シリコンの層とすること
ができる。更に、電荷トラップ層は、酸窒化ケイ素、酸化アルミニウム、酸化ハフニウム
、酸化ハフニウムアルミニウム、酸化ジルコニウム、ハフニウムケイ酸塩、ジルコニウム
ケイ酸塩、酸窒化ハフニウム、酸化ハフニウムジルコニウム、酸化ランタン、又は高Ｋ層
などの他の電荷トラップ材料を含むものとしてもよい。電荷トラップ層は、メモリトラン
ジスタのチャネルから注入されるキャリア又は正孔を可逆的にトラップ又は保持するよう
に構成することができ、ＮＶＭセルに供給される電圧に基づいて可逆的に変化、修正、又
は変更される１つ以上の電気的特性を有するものとすることができる。別の実施形態では
、異なるタイプの電荷トラップメモリトランジスタを使用することができる。限定ではな
く例示の目的のために、本開示中のＮＶＭセルの動作はＳＯＮＯＳ型トランジスタに関し
て説明する。本開示によれば、フローティングゲート型トランジスタのような他のタイプ
のＮＶＭトランジスタを実装することもできることは理解されよい。
【0043】
フラッシュメモリ又は相変化メモリなどの不揮発性メモリ（ＮＶＭ）装置の動作には電
圧信号が使用される。ＮＶＭ装置は１つ以上のＮＶＭセルを含み得る。２Ｔメモリセル８
０又はスプリットゲートメモリセル９０等のＮＶＭセルは、単データ値（例えば、単ビッ
ト、例えば論理値“０”又は論理値“１”）を記憶し得るメモリの単位とすることができ
る。
圧信号が使用される。ＮＶＭ装置は１つ以上のＮＶＭセルを含み得る。２Ｔメモリセル８
０又はスプリットゲートメモリセル９０等のＮＶＭセルは、単データ値（例えば、単ビッ
ト、例えば論理値“０”又は論理値“１”）を記憶し得るメモリの単位とすることができ
る。
【0044】
一実施形態では、２Ｔメモリセル８０又はスプリットゲートメモリセル９０等のＮＶＭ
セルのプログラム動作は、ソース又はドレイン領域からチャネルホットエレクトロンを注
入することによって達成される。分割ゲートメモリセルのプログラミングの一例が図２Ｂ
に最もよく示されている。プログラム動作中、チャネルホットエレクトロンを生成するた
めにＭＧ９２及びソース（Ｓ）９６が両方とも高電圧（ＨＶ）に結合される（例えば、Ｍ
Ｇ＝９Ｖ，ＳＶ＝５Ｖ）。選択ゲート（ＳＧ）はＳＧトランジスタの閾値電圧より高い電
圧にバイアスされる（例えば、ＳＧ＝０．９Ｖ）。その結果、チャネルがターンオンされ
、電子がメモリトランジスタの電荷トラップ層９４内に注入され、トラップされ得る。
セルのプログラム動作は、ソース又はドレイン領域からチャネルホットエレクトロンを注
入することによって達成される。分割ゲートメモリセルのプログラミングの一例が図２Ｂ
に最もよく示されている。プログラム動作中、チャネルホットエレクトロンを生成するた
めにＭＧ９２及びソース（Ｓ）９６が両方とも高電圧（ＨＶ）に結合される（例えば、Ｍ
Ｇ＝９Ｖ，ＳＶ＝５Ｖ）。選択ゲート（ＳＧ）はＳＧトランジスタの閾値電圧より高い電
圧にバイアスされる（例えば、ＳＧ＝０．９Ｖ）。その結果、チャネルがターンオンされ
、電子がメモリトランジスタの電荷トラップ層９４内に注入され、トラップされ得る。
【0045】
いくつかのＮＶＭアレイは専用ソース線（ＤＳＬ）構造を採用することができる。ＤＳ
Ｌ構造は、ＮＶＭアレイ内のＮＶＭセルの列及び行（又はＮＶＭアレイのＮＶＭセクタ内
のＮＶＭセルの各列又は行）の各ＮＶＭセルに対して専用のソース線（ＳＬ）及び／又は
ＳＬドライバを含むことができる。同様に、幾つかの実施形態では、各メモリゲート（Ｍ
Ｇ）線は専用のＭＧドライバを有することができる。ＤＳＬドライバ及び／又は専用のＭ
Ｇドライバを有する主な利点の１つは（プログラミングに対して）非選択のメモリセルへ
のプログラム妨害を最小限にすることにあり、この点については後段落で説明される。し
かしながら、ＤＳＬ構造又は専用ＭＧドライバは多数の追加のドライバ及び接続を必要と
し、より大きなメモリアレイサイズ及びより高いチップコストを生じ得る。
Ｌ構造は、ＮＶＭアレイ内のＮＶＭセルの列及び行（又はＮＶＭアレイのＮＶＭセクタ内
のＮＶＭセルの各列又は行）の各ＮＶＭセルに対して専用のソース線（ＳＬ）及び／又は
ＳＬドライバを含むことができる。同様に、幾つかの実施形態では、各メモリゲート（Ｍ
Ｇ）線は専用のＭＧドライバを有することができる。ＤＳＬドライバ及び／又は専用のＭ
Ｇドライバを有する主な利点の１つは（プログラミングに対して）非選択のメモリセルへ
のプログラム妨害を最小限にすることにあり、この点については後段落で説明される。し
かしながら、ＤＳＬ構造又は専用ＭＧドライバは多数の追加のドライバ及び接続を必要と
し、より大きなメモリアレイサイズ及びより高いチップコストを生じ得る。
【0046】
共通ソース線（ＣＳＬ）構造は少なくとも２つの隣接するＮＶＭセル間でソース線の共
有を可能にし、ＮＶＭセルの多数の行及び／又は列のソース線を結合するように延長する
ことができる。図３Ａ及び図３Ｂは、それぞれ共有ＳＬ又はＣＳＬを有する２つの隣接す
る２Ｔメモリセル及びスプリットゲートメモリセルを示す。図３Ｂに最もよく示されるよ
うに、２つのスプリットゲートメモリセル９０ａ及び９０ｂは並置され、互いに鏡像配置
される。それぞれ各自のソース又はＳＬ（例えばＤＳＬ）を有する代わりに、２つの隣接
するＭＧ３０２ａ及び３０２ｂの間にＣＳＬ３０６を形成し、スプリットゲートメモリペ
ア３００を形成することができる。スプリットゲートメモリセル９０ａ及び９０ｂの各々
は各自のドレイン３０３ａ及び３０３ｂをそれぞれ有し得る。ドレイン３０３ａ及び３０
３ｂはメモリアレイのレイアウトに基づいて同じ又は異なるビット線（ＢＬ）に結合する
ことができる。幾つかの実施形態では、ＭＧ３０２ａ及びＭＧ３０２ｂは同じＭＧ線ドラ
イバ回路に結合し、同じ電圧を受信するように構成することができる。図３Ａを参照する
と、２Ｔメモリペア２００は２Ｔメモリセル８０ａ及び８０ｂによって形成され、スプリ
ットゲートメモリペア３００に類似する構成及び接続を有するものとすることができる。
一実施形態では、２Ｔメモリセル８０ａ及び８０ｂはそれぞれ各自のドレイン２０３ａ及
び２０３ｂを有することができる。ドレイン２０３ａ及び２０３ｂはメモリアレイのレイ
アウトに基づいて同じ又は２つの異なるビット線（ＢＬ）に結合することができる。それ
ぞれ各自のソース又はＳＬ（例えばＤＳＬ）の代わりに、ＣＳＬ２０６を隣接するＭＧ２
０２ａ及び２０２ｂの間に形成することができる。
有を可能にし、ＮＶＭセルの多数の行及び／又は列のソース線を結合するように延長する
ことができる。図３Ａ及び図３Ｂは、それぞれ共有ＳＬ又はＣＳＬを有する２つの隣接す
る２Ｔメモリセル及びスプリットゲートメモリセルを示す。図３Ｂに最もよく示されるよ
うに、２つのスプリットゲートメモリセル９０ａ及び９０ｂは並置され、互いに鏡像配置
される。それぞれ各自のソース又はＳＬ（例えばＤＳＬ）を有する代わりに、２つの隣接
するＭＧ３０２ａ及び３０２ｂの間にＣＳＬ３０６を形成し、スプリットゲートメモリペ
ア３００を形成することができる。スプリットゲートメモリセル９０ａ及び９０ｂの各々
は各自のドレイン３０３ａ及び３０３ｂをそれぞれ有し得る。ドレイン３０３ａ及び３０
３ｂはメモリアレイのレイアウトに基づいて同じ又は異なるビット線（ＢＬ）に結合する
ことができる。幾つかの実施形態では、ＭＧ３０２ａ及びＭＧ３０２ｂは同じＭＧ線ドラ
イバ回路に結合し、同じ電圧を受信するように構成することができる。図３Ａを参照する
と、２Ｔメモリペア２００は２Ｔメモリセル８０ａ及び８０ｂによって形成され、スプリ
ットゲートメモリペア３００に類似する構成及び接続を有するものとすることができる。
一実施形態では、２Ｔメモリセル８０ａ及び８０ｂはそれぞれ各自のドレイン２０３ａ及
び２０３ｂを有することができる。ドレイン２０３ａ及び２０３ｂはメモリアレイのレイ
アウトに基づいて同じ又は２つの異なるビット線（ＢＬ）に結合することができる。それ
ぞれ各自のソース又はＳＬ（例えばＤＳＬ）の代わりに、ＣＳＬ２０６を隣接するＭＧ２
０２ａ及び２０２ｂの間に形成することができる。
【0047】
図４はスプリットゲートメモリペア３００におけるプログラム妨害効果を例示する。限
定ではなく例示のための一例として、左側のスプリットゲートメモリセル９０ｂがプログ
ラミングのために選択され、右側のスプリットゲートメモリセル９０ａはプログラミング
のために選択されていない（禁止）。一実施形態では、ＭＧ３０２ａ及び３０２ｂは同じ
ＭＧドライバ回路に結合され、同じ電圧を受信するように構成されている。
定ではなく例示のための一例として、左側のスプリットゲートメモリセル９０ｂがプログ
ラミングのために選択され、右側のスプリットゲートメモリセル９０ａはプログラミング
のために選択されていない（禁止）。一実施形態では、ＭＧ３０２ａ及び３０２ｂは同じ
ＭＧドライバ回路に結合され、同じ電圧を受信するように構成されている。
【0048】
異なる動作（例えば、プリプログラム、消去、プログラム、及び／又は読み出し）を実
行するために、メモリ装置（ＮＶＭ装置）のＮＶＭセルのトランジスタの異なるノードと
端子の間（例えば、ゲート－ドレイン間、ゲート－ソース間、ゲート－ウェル間、又はソ
ース－ドレイン間）に一組の電圧差を供給することができる。スプリットゲートセル９０
ｂがプログラム動作に選択され、スプリットゲートセル９０ａがプログラム動作に選択さ
れていないスプリットゲートメモリペア３００の様々な端子の動作電圧が表１に示されて
いる。表１で与えられる電圧及び以下の数字は限定ではなく例示のための単なる一例であ
り、システム要求に応じて変更してよい。他の実施形態では、パストランジスタ及び／又
はメモリトランジスタの幾つか又はすべてはｐ型トランジスタとしてもよい。加えて、ｐ
型トランジスタは表１とは異なるバイアス電圧及び電圧極性を有し得ることは理解されよ
う。
行するために、メモリ装置（ＮＶＭ装置）のＮＶＭセルのトランジスタの異なるノードと
端子の間（例えば、ゲート－ドレイン間、ゲート－ソース間、ゲート－ウェル間、又はソ
ース－ドレイン間）に一組の電圧差を供給することができる。スプリットゲートセル９０
ｂがプログラム動作に選択され、スプリットゲートセル９０ａがプログラム動作に選択さ
れていないスプリットゲートメモリペア３００の様々な端子の動作電圧が表１に示されて
いる。表１で与えられる電圧及び以下の数字は限定ではなく例示のための単なる一例であ
り、システム要求に応じて変更してよい。他の実施形態では、パストランジスタ及び／又
はメモリトランジスタの幾つか又はすべてはｐ型トランジスタとしてもよい。加えて、ｐ
型トランジスタは表１とは異なるバイアス電圧及び電圧極性を有し得ることは理解されよ
う。
【0049】
【表1】
【0050】
図４を参照すると、ＭＧ３０２ｂもＳＧ３０８ｂも高電圧と結合されるため、スプリッ
トゲートメモリセル９０ｂのチャネルはターンオンされる。他方、ＭＧ３０２ａは正にバ
イアスされるが、ＳＧ３０８ａは低電圧（その閾値電圧ＶTより低い）と結合されるため
にスプリットゲートメモリセル９０ａのチャネルはターンオンされない。一実施形態では
、ＣＳＬ３０６はプログラミングのために高電圧に結合される。その結果、ホットチャネ
ル電荷が電荷トラップ層３０４ｂに注入されてスプリットゲートメモリセル９０ｂをプロ
グラムすることができる。一実施形態では、スプリットゲートメモリセル９０ａは、ＭＧ
３０２ａの下のチャネルがターンオンされないために消去（禁止）されたままである。一
実施形態では、ＢＬ３０３ａもＢＬ３０３ｂもプログラミング電圧又は電流と結合され、
これはスプリットゲートメモリセル９０ａ又は９０ｂをプログラムする電圧又は電流の供
給源である。一実施形態では、この電圧及び／又は電流の大きさは典型的には各ＮＶＭア
レイに対して予め決定され、Ｖpgm、又はＶ@Ｉpgm、又はＩpgmで示される。別の実施形態
では、２Ｔメモリセル８０ａを消去（禁止）されたままにしながら、２Ｔメモリセル８０
ｂの同様の結果を達成するために、同様の電圧を２Ｔメモリペア２００の様々な端子及び
ノードに供給することができる。
トゲートメモリセル９０ｂのチャネルはターンオンされる。他方、ＭＧ３０２ａは正にバ
イアスされるが、ＳＧ３０８ａは低電圧（その閾値電圧ＶTより低い）と結合されるため
にスプリットゲートメモリセル９０ａのチャネルはターンオンされない。一実施形態では
、ＣＳＬ３０６はプログラミングのために高電圧に結合される。その結果、ホットチャネ
ル電荷が電荷トラップ層３０４ｂに注入されてスプリットゲートメモリセル９０ｂをプロ
グラムすることができる。一実施形態では、スプリットゲートメモリセル９０ａは、ＭＧ
３０２ａの下のチャネルがターンオンされないために消去（禁止）されたままである。一
実施形態では、ＢＬ３０３ａもＢＬ３０３ｂもプログラミング電圧又は電流と結合され、
これはスプリットゲートメモリセル９０ａ又は９０ｂをプログラムする電圧又は電流の供
給源である。一実施形態では、この電圧及び／又は電流の大きさは典型的には各ＮＶＭア
レイに対して予め決定され、Ｖpgm、又はＶ@Ｉpgm、又はＩpgmで示される。別の実施形態
では、２Ｔメモリセル８０ａを消去（禁止）されたままにしながら、２Ｔメモリセル８０
ｂの同様の結果を達成するために、同様の電圧を２Ｔメモリペア２００の様々な端子及び
ノードに供給することができる。
【0051】
図４を再び参照すると、図示の実施形態は２つのタイプのプログラム妨害、即ちトラン
ジェントプログラム妨害（ＴＰＤ）及びプログラム妨害タイプＢ（ＰＤＢ）、を受ける可
能性がある。前述したように、スプリットゲートメモリセル９０ａは、ＳＧ３０８ａがオ
フ状態にあるため、プログラムされることは予定されていない。しかしながら、ＭＧ３０
２ａ及びＣＳＬ３０６がともに高電圧と結合されるために、ＳＧ３０８ａのサブスレッシ
ョルドリークに起因するＰＤＢが起こり得る。サブスレッショルドリーク電流は、トラン
ジスタがオフである（例えば、選択ゲートの電圧がトランジスタの閾値電圧（ＶT）より
低い）ときに、トランジスタのチャネル（例えば、ソース及びドレイン間）横切る電流で
ある。一実施形態では、スプリットゲートセル９０ａの比較的高いＭＧ－ＢＬ電圧差（例
えば、９－０．４＝８．６Ｖ）及び／又はＣＳＬ－ＢＬ電圧差（例えば、５．５－０．４
＝５．１Ｖ）はホットエレクトロンをＢＬ３０３ａからＭＧ３０２ａに向けて加速する可
能性がある。一実施形態では、該ホットエレクトロンが電荷トラップ層３０４ａにトラッ
プされてスプリットゲートメモリセル９０ａを意図せずに少なくとも部分的にプログラム
する可能性がある（プログラム妨害）。
ジェントプログラム妨害（ＴＰＤ）及びプログラム妨害タイプＢ（ＰＤＢ）、を受ける可
能性がある。前述したように、スプリットゲートメモリセル９０ａは、ＳＧ３０８ａがオ
フ状態にあるため、プログラムされることは予定されていない。しかしながら、ＭＧ３０
２ａ及びＣＳＬ３０６がともに高電圧と結合されるために、ＳＧ３０８ａのサブスレッシ
ョルドリークに起因するＰＤＢが起こり得る。サブスレッショルドリーク電流は、トラン
ジスタがオフである（例えば、選択ゲートの電圧がトランジスタの閾値電圧（ＶT）より
低い）ときに、トランジスタのチャネル（例えば、ソース及びドレイン間）横切る電流で
ある。一実施形態では、スプリットゲートセル９０ａの比較的高いＭＧ－ＢＬ電圧差（例
えば、９－０．４＝８．６Ｖ）及び／又はＣＳＬ－ＢＬ電圧差（例えば、５．５－０．４
＝５．１Ｖ）はホットエレクトロンをＢＬ３０３ａからＭＧ３０２ａに向けて加速する可
能性がある。一実施形態では、該ホットエレクトロンが電荷トラップ層３０４ａにトラッ
プされてスプリットゲートメモリセル９０ａを意図せずに少なくとも部分的にプログラム
する可能性がある（プログラム妨害）。
【0052】
ＴＰＤメカニズムは、プログラム時のスプリットゲートメモリセル９０ｂに起因するプ
ログラム妨害と言うことができる。チャネルの注入領域の近くのホットエレクトロンはＭ
Ｇ３０２ｂの近くでの電子－正孔対を生成する第１の衝撃イオン化を含み得る。生成され
た正孔は高いＭＧ電圧（９Ｖ）又は正バイアスされたＣＳＬ３０６（５．５Ｖ）に起因す
る強い正の垂直電界により加速され得る。加速された正孔は熱くなり、ＭＧ３０２ｂ（プ
ログラムされるセルのＭＧ）から比較的遠くで第２の衝撃イオン化を誘起し得る。第２の
衝撃イオン化により生成された二次電子はその後スプリットゲートメモリセル９０ａのＭ
Ｇ３０２ａにその強い正バイアス（９Ｖ）によって加速され得る。従って、二次電子が加
速され、スプリットゲートメモリセル９０ａの電荷トラップ層３０４ａに注入され得る。
一実施形態では、意図しない二次電子の注入がスプリットゲートメモリセル９０ａを部分
的にプログラムし得る。説明のため及び明瞭のために、特定の電圧レベルを例示した。し
かし、ＴＰＤ及びＰＤＢは異なる動作電圧でも発生し得ることは理解されよう。一実施形
態では、ＴＰＤ及びＰＤＢ効果は高い温度で促進される可能性もある。同様のＴＰＤおよ
びＰＤＢ効果が図３Ａの２Ｔメモリペア２００のような２Ｔメモリセル構成においても起
こり得ることは理解されよい。
ログラム妨害と言うことができる。チャネルの注入領域の近くのホットエレクトロンはＭ
Ｇ３０２ｂの近くでの電子－正孔対を生成する第１の衝撃イオン化を含み得る。生成され
た正孔は高いＭＧ電圧（９Ｖ）又は正バイアスされたＣＳＬ３０６（５．５Ｖ）に起因す
る強い正の垂直電界により加速され得る。加速された正孔は熱くなり、ＭＧ３０２ｂ（プ
ログラムされるセルのＭＧ）から比較的遠くで第２の衝撃イオン化を誘起し得る。第２の
衝撃イオン化により生成された二次電子はその後スプリットゲートメモリセル９０ａのＭ
Ｇ３０２ａにその強い正バイアス（９Ｖ）によって加速され得る。従って、二次電子が加
速され、スプリットゲートメモリセル９０ａの電荷トラップ層３０４ａに注入され得る。
一実施形態では、意図しない二次電子の注入がスプリットゲートメモリセル９０ａを部分
的にプログラムし得る。説明のため及び明瞭のために、特定の電圧レベルを例示した。し
かし、ＴＰＤ及びＰＤＢは異なる動作電圧でも発生し得ることは理解されよう。一実施形
態では、ＴＰＤ及びＰＤＢ効果は高い温度で促進される可能性もある。同様のＴＰＤおよ
びＰＤＢ効果が図３Ａの２Ｔメモリペア２００のような２Ｔメモリセル構成においても起
こり得ることは理解されよい。
【0053】
ＴＰＤ及びＰＤＢ効果は、非選択スプリットゲートメモリセル９０ａのＭＧ３０２ａを
もっと低い電圧、例えば８．５Ｖの代わりに４Ｖと結合すると低減することができる。前
述したように、ＴＰＤメカニズムは基板８７内の２つの異なる場所における２つの連続す
る衝撃イオン化を必要とし得る。ＴＰＤが発生する可能性は隣接するメモリセル間の幾何
学的通路に極めて敏感であり得る。ＴＰＤ及びＰＤＢ効果は、メモリセルが小さくなり、
実装密度が高くなるほどより優勢になり得る。従って、メモリアレイ内の多数のＭＧ及び
／又はＳＬをＴＰＤ及びＰＤＢ効果が最小になるように結合／短絡させる特定の方法が存
在し得る。ＭＧ及び／又はＳＬをスクランブルする様々な方法が以下で検討される。
もっと低い電圧、例えば８．５Ｖの代わりに４Ｖと結合すると低減することができる。前
述したように、ＴＰＤメカニズムは基板８７内の２つの異なる場所における２つの連続す
る衝撃イオン化を必要とし得る。ＴＰＤが発生する可能性は隣接するメモリセル間の幾何
学的通路に極めて敏感であり得る。ＴＰＤ及びＰＤＢ効果は、メモリセルが小さくなり、
実装密度が高くなるほどより優勢になり得る。従って、メモリアレイ内の多数のＭＧ及び
／又はＳＬをＴＰＤ及びＰＤＢ効果が最小になるように結合／短絡させる特定の方法が存
在し得る。ＭＧ及び／又はＳＬをスクランブルする様々な方法が以下で検討される。
【0054】
前述したように、ＣＳＬ構造はＮＶＭセルの１つのセクタ内のほぼすべてのＮＶＭセル
の間で１つのＣＳＬを共有することができる。他の実施形態では、ＣＳＬ構造は１つのＮ
ＶＭアレイ内のほぼすべてのＮＶＭセルの間で１つのＣＳＬを共有することができる。別
の実施形態では、ＣＳＬ構造は１つのＮＶＭセクタ又はアレイ内の２つ以上の行の間又は
２つ以上の列の間で１つのＣＳＬを共有することができる。ＣＳＬ構造の実装は各メモリ
セルに使用されるシリコン面積の縮小を可能にする。図５は本発明の一実施形態によるメ
モリアレイ４００を示す。一実施形態では、メモリアレイ４００は、図１に最もよく示さ
れる、ＮＶＭ装置１０２のメモリアレイ１１２の一部分／セクタとし得る。いくつかの実
施形態では、メモリアレイ４００はＮＡＮＤフラッシュ又はＮＯＲフラッシュメモリセク
タになるように構成することができる。図５に最もよく示されるように、メモリアレイ４
００はＭ列及び２Ｎ行のメモリセル４５０に分割され、各メモリセル４５０はメモリトラ
ンジスタ及びパス又は選択トランジスタを備える。一実施形態では各メモリセル４５０は
１ビットのデータを保持し得る。別の実施形態では、各セルは２ビットのデータを保持し
得る。各列内でメモリセル４５０は互いに結合され又は接続される。一実施形態では、２
つの隣接するメモリセル４５０はＳＬ（ＣＳＬ）を共有してメモリペア４６０を形成する
ことができ、このメモリペア４６０は２Ｔメモリペア２００又は図３Ａ及び３Ｂに最もよ
く示されるスプリットゲートメモリペア３００に類似するものとしてよい。一実施形態で
は、同じ２行のメモリペア４６０は同じＳＬを共有することができる。いくつかの実施形
態では、ＳＬ０～ＳＬ（Ｎ－１）の各々は個別のＳＬドライバに結合され、異なる動作電
圧を受信し得るように構成することができる。一実施形態では、同じ列、例えば列２、の
メモリセル４５０はビット線４６５を共有する。様々な実施形態では、メモリセルの多数
の列及び／又は行は同じビット線を共有することができ、或いはそれらは個別のビット線
４６５を有することができる。図５に示すビット線４６５は例示のためであって、限定の
ためではない。
の間で１つのＣＳＬを共有することができる。他の実施形態では、ＣＳＬ構造は１つのＮ
ＶＭアレイ内のほぼすべてのＮＶＭセルの間で１つのＣＳＬを共有することができる。別
の実施形態では、ＣＳＬ構造は１つのＮＶＭセクタ又はアレイ内の２つ以上の行の間又は
２つ以上の列の間で１つのＣＳＬを共有することができる。ＣＳＬ構造の実装は各メモリ
セルに使用されるシリコン面積の縮小を可能にする。図５は本発明の一実施形態によるメ
モリアレイ４００を示す。一実施形態では、メモリアレイ４００は、図１に最もよく示さ
れる、ＮＶＭ装置１０２のメモリアレイ１１２の一部分／セクタとし得る。いくつかの実
施形態では、メモリアレイ４００はＮＡＮＤフラッシュ又はＮＯＲフラッシュメモリセク
タになるように構成することができる。図５に最もよく示されるように、メモリアレイ４
００はＭ列及び２Ｎ行のメモリセル４５０に分割され、各メモリセル４５０はメモリトラ
ンジスタ及びパス又は選択トランジスタを備える。一実施形態では各メモリセル４５０は
１ビットのデータを保持し得る。別の実施形態では、各セルは２ビットのデータを保持し
得る。各列内でメモリセル４５０は互いに結合され又は接続される。一実施形態では、２
つの隣接するメモリセル４５０はＳＬ（ＣＳＬ）を共有してメモリペア４６０を形成する
ことができ、このメモリペア４６０は２Ｔメモリペア２００又は図３Ａ及び３Ｂに最もよ
く示されるスプリットゲートメモリペア３００に類似するものとしてよい。一実施形態で
は、同じ２行のメモリペア４６０は同じＳＬを共有することができる。いくつかの実施形
態では、ＳＬ０～ＳＬ（Ｎ－１）の各々は個別のＳＬドライバに結合され、異なる動作電
圧を受信し得るように構成することができる。一実施形態では、同じ列、例えば列２、の
メモリセル４５０はビット線４６５を共有する。様々な実施形態では、メモリセルの多数
の列及び／又は行は同じビット線を共有することができ、或いはそれらは個別のビット線
４６５を有することができる。図５に示すビット線４６５は例示のためであって、限定の
ためではない。
【0055】
図６は本発明の一実施形態によるＮＶＭアレイ５００の一部分を示す。一実施形態では
、ＮＶＭアレイ５００はメモリアレイ４００に類似し、行及び列に編成することができる
。同じ行のメモリセルは１つのＳＬを共有することができ、同じ列の隣接する行のメモリ
セルは、スプリットゲートメモリペア２００又は２Ｔメモリペア３００と同様に、２つの
ＭＧの間に配置された共通ソース（例えば、ＳＬ１）を有することができる。一実施形態
では、同じ行のメモリセルは共通選択ゲート（ＳＧ）線及びＭＧ線を共有することができ
る。一実施形態では、同じ列のメモリセルは共通のＢＬを共有することができ、２つ以上
のＢＬを互いに結合することができる。別の実施形態では、同じ列のメモリセルは異なる
複数のＢＬに結合することができる。ＮＶＭアレイ５００はフラッシュメモリアレイに構
成することができ、各メモリセルは図１の行及び列デコーダ１１２及び１１４のような行
及び列ドライバ回路によって行及び列アドレスによりランダムにアクセス可能にすること
ができる。いくつかの実施形態では、ＮＶＭアレイ５００はＮＶＭアレイ５００の外周近
くに様々な目的のためのいくつかのダミーＳＧ線、ＭＧ線、基準ＭＧ線、又は基準ＳＬ線
（図示されてない）を含むことができる。
、ＮＶＭアレイ５００はメモリアレイ４００に類似し、行及び列に編成することができる
。同じ行のメモリセルは１つのＳＬを共有することができ、同じ列の隣接する行のメモリ
セルは、スプリットゲートメモリペア２００又は２Ｔメモリペア３００と同様に、２つの
ＭＧの間に配置された共通ソース（例えば、ＳＬ１）を有することができる。一実施形態
では、同じ行のメモリセルは共通選択ゲート（ＳＧ）線及びＭＧ線を共有することができ
る。一実施形態では、同じ列のメモリセルは共通のＢＬを共有することができ、２つ以上
のＢＬを互いに結合することができる。別の実施形態では、同じ列のメモリセルは異なる
複数のＢＬに結合することができる。ＮＶＭアレイ５００はフラッシュメモリアレイに構
成することができ、各メモリセルは図１の行及び列デコーダ１１２及び１１４のような行
及び列ドライバ回路によって行及び列アドレスによりランダムにアクセス可能にすること
ができる。いくつかの実施形態では、ＮＶＭアレイ５００はＮＶＭアレイ５００の外周近
くに様々な目的のためのいくつかのダミーＳＧ線、ＭＧ線、基準ＭＧ線、又は基準ＳＬ線
（図示されてない）を含むことができる。
【0056】
ＮＶＭアレイ５００のＭＧは様々な動作時に比較的高い電圧（＞４Ｖ）に結合すること
ができる。いくつかの実施形態では、高電圧に耐えるために厚いゲート酸化層を有するト
ランジスタのような高電圧（ＨＶ）半導体装置がＭＧドライバ回路に必要とされ得る。チ
ップ面積を節約するために、複数のＭＧ線を１つのＭＧドライバ回路に接続（短絡）する
ことができる。図６を参照すると、一実施形態では、ＭＧグループ２～４のように、２つ
の隣接するＭＧ線をグループ化し、同じＭＧドライバに結合することができる。一実施形
態では、例えばＭＧグループ２のように、同じＳＬ（それぞれＳＬ０及びＳＬ１）を共有
しない２つのＮＶＭセルのＭＧ線を一緒に結合し、同じＭＧドライバから同じ電圧信号を
受信するように構成することができる。いくつかの実施形態では、ＭＧグループ３のよう
に、同じＢＬ接点５０２を共有するＭＧ線を一緒に同じＭＧドライバ回路に結合すること
ができる。他の実施形態では、異なるＭＧグループ、例えばＭＧグループ２及び４、を一
緒に結合して必要とされるＭＧドライバ回路の数を更に減少させることができる。別の実
施形態では、ＮＶＭアレイ５００の両端のＭＧ線、例えばＭＧグループ１、を一緒に同じ
ＭＧドライバ回路に結合することができる。ＭＧ接続５０４は導電性材料を含み、例えば
ポリシリコン線及び金属線とすることができる。
ができる。いくつかの実施形態では、高電圧に耐えるために厚いゲート酸化層を有するト
ランジスタのような高電圧（ＨＶ）半導体装置がＭＧドライバ回路に必要とされ得る。チ
ップ面積を節約するために、複数のＭＧ線を１つのＭＧドライバ回路に接続（短絡）する
ことができる。図６を参照すると、一実施形態では、ＭＧグループ２～４のように、２つ
の隣接するＭＧ線をグループ化し、同じＭＧドライバに結合することができる。一実施形
態では、例えばＭＧグループ２のように、同じＳＬ（それぞれＳＬ０及びＳＬ１）を共有
しない２つのＮＶＭセルのＭＧ線を一緒に結合し、同じＭＧドライバから同じ電圧信号を
受信するように構成することができる。いくつかの実施形態では、ＭＧグループ３のよう
に、同じＢＬ接点５０２を共有するＭＧ線を一緒に同じＭＧドライバ回路に結合すること
ができる。他の実施形態では、異なるＭＧグループ、例えばＭＧグループ２及び４、を一
緒に結合して必要とされるＭＧドライバ回路の数を更に減少させることができる。別の実
施形態では、ＮＶＭアレイ５００の両端のＭＧ線、例えばＭＧグループ１、を一緒に同じ
ＭＧドライバ回路に結合することができる。ＭＧ接続５０４は導電性材料を含み、例えば
ポリシリコン線及び金属線とすることができる。
【0057】
上述したようにＭＧ線をグループ化又はスクランブリングする利点の１つは、同じＳＬ
（例えばＳＬ２）を共有するＭＧ線が異なるＭＧグループ（それぞれＭＧグループ３及び
４）と結合されることにある。一実施形態では、ＭＧグループ３及び４は異なるＭＧドラ
イバに結合され、例えば一方がＨＶに、他方がＬＶに、異なってバイアスされるように構
成することができる。例えば、１つの特定のＮＶＭセルのプログラム動作時に、選択され
たＮＶＭセルのＭＧはＨＶにバイアスすることができる。一実施形態では、同じＮＶＭペ
アの非選択ＮＶＭセルのＭＧは、選択ＮＶＭセル及び非選択ＮＶＭセルがＳＬ（例えばＳ
Ｌ２）を共有し、ＨＶにバイアスされるかもしれないにもかかわらず、低電圧にバイアス
することができる。図４に最もよく示され、先に説明したように、ＴＰＤ及びＰＤＢに起
因する非選択ＮＶＭセルのプログラム妨害は、非選択ＮＶＭセルのＭＧがＬＶ信号を受信
するように構成されている場合には抑制又は最小化することができる。
（例えばＳＬ２）を共有するＭＧ線が異なるＭＧグループ（それぞれＭＧグループ３及び
４）と結合されることにある。一実施形態では、ＭＧグループ３及び４は異なるＭＧドラ
イバに結合され、例えば一方がＨＶに、他方がＬＶに、異なってバイアスされるように構
成することができる。例えば、１つの特定のＮＶＭセルのプログラム動作時に、選択され
たＮＶＭセルのＭＧはＨＶにバイアスすることができる。一実施形態では、同じＮＶＭペ
アの非選択ＮＶＭセルのＭＧは、選択ＮＶＭセル及び非選択ＮＶＭセルがＳＬ（例えばＳ
Ｌ２）を共有し、ＨＶにバイアスされるかもしれないにもかかわらず、低電圧にバイアス
することができる。図４に最もよく示され、先に説明したように、ＴＰＤ及びＰＤＢに起
因する非選択ＮＶＭセルのプログラム妨害は、非選択ＮＶＭセルのＭＧがＬＶ信号を受信
するように構成されている場合には抑制又は最小化することができる。
【0058】
図７は本明細書の一実施形態によるＮＶＭアレイ６００の一部分を示す。一実施形態で
は、ＮＶＭアレイ６００はメモリアレイ４００に類似し、ＮＶＭセルは行及び列に編成す
ることができる。同じ行のＮＶＭセルは１つのＳＬを共有することができ、同じ列の隣接
する行のＮＶＭセルは、スプリットゲートメモリペア２００又は２Ｔメモリペア３００と
同様に、２つのＭＧの間に配置された共通ソース（例えば、ＳＬ１）を有することができ
る。一実施形態では、同じ列のメモリセルは共通ＢＬを共有することができ、２つ以上の
ＢＬを互いに結合することができる。別の実施形態では、同じ列のＮＶＭセルは異なる複
数のＢＬに結合することができる。ＮＶＭアレイ５００はフラッシュメモリアレイに構成
することができ、各メモリセルは図１の行及び列デコーダ１１２及び１１４のような行及
び列ドライバ回路によって行及び列アドレスによりランダムにアクセス可能にすることが
できる。いくつかの実施形態では、ＮＶＭアレイ６００はＮＶＭアレイ６００の外周近く
に様々な目的のためのいくつかのダミーＳＧ線、ＭＧ線、基準ＭＧ線、又は基準ＳＬ線（
図示されてない）を含むことができる。
は、ＮＶＭアレイ６００はメモリアレイ４００に類似し、ＮＶＭセルは行及び列に編成す
ることができる。同じ行のＮＶＭセルは１つのＳＬを共有することができ、同じ列の隣接
する行のＮＶＭセルは、スプリットゲートメモリペア２００又は２Ｔメモリペア３００と
同様に、２つのＭＧの間に配置された共通ソース（例えば、ＳＬ１）を有することができ
る。一実施形態では、同じ列のメモリセルは共通ＢＬを共有することができ、２つ以上の
ＢＬを互いに結合することができる。別の実施形態では、同じ列のＮＶＭセルは異なる複
数のＢＬに結合することができる。ＮＶＭアレイ５００はフラッシュメモリアレイに構成
することができ、各メモリセルは図１の行及び列デコーダ１１２及び１１４のような行及
び列ドライバ回路によって行及び列アドレスによりランダムにアクセス可能にすることが
できる。いくつかの実施形態では、ＮＶＭアレイ６００はＮＶＭアレイ６００の外周近く
に様々な目的のためのいくつかのダミーＳＧ線、ＭＧ線、基準ＭＧ線、又は基準ＳＬ線（
図示されてない）を含むことができる。
【0059】
ＮＶＭアレイ６００のＳＬは様々な動作時に比較的高い電圧（＞４Ｖ）に結合すること
ができる。いくつかの実施形態では、高電圧に耐えるために厚いゲート酸化層を有するト
ランジスタのような高電圧（ＨＶ）半導体装置がＳＬドライバ回路に必要とされ得る。チ
ップ面積を節約するために、複数のＳＬを１つのＳＬドライバ回路に接続（短絡）するこ
とができる。一実施形態では、ＮＶＭアレイ６００のＳＬは２つのグループ、即ち奇数グ
ループと偶数グループ、に分けることができる。奇数グループはＳＬ１，ＳＬ３，ＳＬ５
…を含むことができ、偶数グループはＳＬ０，ＳＬ２，ＳＬ４，ＳＬ６…を含むことがで
きる。一実施形態では、２つのグループの一般的な概念は隣接するＳＬをグループ化しな
いことにある。ＳＬの偶数グループ又はＳＬグループ１及び奇数グループ又はＳＬグルー
プ２はＳＬ接続６０４により連結することができる。ＳＬグループ１及び２は２つの異な
るＳＬドライバに結合することができ、ＮＶＭセルの様々な動作に対して異なる電圧信号
を受信するように構成することができる。一実施形態では、ＳＬ接続又は通路６０４は導
電性材料を含み、例えばポリシリコン線及び金属線とすることができる。他の実施形態で
は、各ＳＬグループが隣接するＳＬを含まない限り、ＮＶＭアレイ６００のＳＬは３つ以
上のＳＬグループを含んでもよい。各ＳＬグループは同じＳＬドライバ又は別のものに結
合してもよい。
ができる。いくつかの実施形態では、高電圧に耐えるために厚いゲート酸化層を有するト
ランジスタのような高電圧（ＨＶ）半導体装置がＳＬドライバ回路に必要とされ得る。チ
ップ面積を節約するために、複数のＳＬを１つのＳＬドライバ回路に接続（短絡）するこ
とができる。一実施形態では、ＮＶＭアレイ６００のＳＬは２つのグループ、即ち奇数グ
ループと偶数グループ、に分けることができる。奇数グループはＳＬ１，ＳＬ３，ＳＬ５
…を含むことができ、偶数グループはＳＬ０，ＳＬ２，ＳＬ４，ＳＬ６…を含むことがで
きる。一実施形態では、２つのグループの一般的な概念は隣接するＳＬをグループ化しな
いことにある。ＳＬの偶数グループ又はＳＬグループ１及び奇数グループ又はＳＬグルー
プ２はＳＬ接続６０４により連結することができる。ＳＬグループ１及び２は２つの異な
るＳＬドライバに結合することができ、ＮＶＭセルの様々な動作に対して異なる電圧信号
を受信するように構成することができる。一実施形態では、ＳＬ接続又は通路６０４は導
電性材料を含み、例えばポリシリコン線及び金属線とすることができる。他の実施形態で
は、各ＳＬグループが隣接するＳＬを含まない限り、ＮＶＭアレイ６００のＳＬは３つ以
上のＳＬグループを含んでもよい。各ＳＬグループは同じＳＬドライバ又は別のものに結
合してもよい。
【0060】
上述のＭＧ線のスクランブリングと同様に、ＳＬのスクランブリングもＳＬドライバ回
路の数の減少、よって所要面積の縮小に役立ち得る。一実施形態では、ＳＬスクランブリ
ングは、ＮＶＭセルのプログラム時に隣接する非選択ＮＶＭセルのＳＬ及びＭＧの両方が
ＨＶ信号を有することを回避するに役立ち得る。従って、ＴＰＤ及びＰＤＢに由来する非
選択ＮＶＭセルへのプログラム妨害を抑制又は最小化することができる。
路の数の減少、よって所要面積の縮小に役立ち得る。一実施形態では、ＳＬスクランブリ
ングは、ＮＶＭセルのプログラム時に隣接する非選択ＮＶＭセルのＳＬ及びＭＧの両方が
ＨＶ信号を有することを回避するに役立ち得る。従って、ＴＰＤ及びＰＤＢに由来する非
選択ＮＶＭセルへのプログラム妨害を抑制又は最小化することができる。
【0061】
図８Ａは本明細書の一実施形態によるＮＶＭアレイ７００の一部分を示す。一実施形態
では、ＮＶＭアレイ７００は図６に開示したＭＧ線のスクランブリング及び図７に開示し
たＳＬのスクランブリングを同時に実行する。
では、ＮＶＭアレイ７００は図６に開示したＭＧ線のスクランブリング及び図７に開示し
たＳＬのスクランブリングを同時に実行する。
【0062】
図８Ｂは図８ＡのＮＶＭアレイ７００の一部分７５０の典型的な概略図を示し、該部分
は同じ列に６つの隣接するＮＶＭセルを含む。図８Ｂに示すように、ＮＶＭ２及びＮＶＭ
３はソース（ＳＬ１）を共有し、ＮＶＭ４及びＮＶＭ５はソース（ＳＬ２）を共有する。
ＳＬ１及びＳＬ２は互いに隣接する。例示のためのみの一例として、ＮＶＭ４がプログラ
ミングのために選択され、ＮＶＭ３及びＮＶＭ５が非選択（禁止）される。ＳＧ４はプロ
グラミングのためにターンオンされ（ＶTより高）、ＳＧ５はターンオフされる（ＶTより
低）。一実施形態では、ＭＧグループ３（ＭＧ４）もＳＬグループ１（ＳＬ２）もＭＧ４
をプログラムするためにそれらのそれぞれのＨＶにバイアスされる。前述したように、非
選択ＭＧのＨＶバイアスはＴＰＤ及びＰＤＢにより生じるプログラム妨害の可能性及び程
度を高めることに寄与し得る。一実施形態では、ＭＧ５（非選択）は異なるＭＧグループ
（即ちＭＧグループ４）に結合され、該ＭＧグループ４はＭＧグループ３とは異なるＭＧ
ドライバ回路に結合し得るため、ＭＧ５はＬＶにバイアスすることができる。図８Ｂにも
示されるように、ＮＶＭ３もプログラミングのために非選択である。一実施形態では、Ｓ
Ｇ３はＮＶＭ３のチャネルを遮断するためにそのＶTより低い電圧にバイアスすることが
できる。しかしながら、ＭＧ３はＭＧグループ３に属するために依然としてＨＶにバイア
スすることができる。これらの実施形態では、ＳＬグループ２はＬＶに結合することがで
きるため、非選択セルＮＶＭ３のソース（ＳＬ１）をＬＶにバイアスしてプログラム妨害
を抑制することができる。一実施形態では、ＳＬ及びＭＧスクランブリングは、任意の非
選択ＮＶＭ、例えばＮＶＭ５及びＮＶＭ３がそれらのそれぞれのＨＶに同時にバイアスさ
れないような形で実装することができる。これらの特定の実施形態の電圧レベルは限定の
ためでなく例示のためであることは理解されよう。
は同じ列に６つの隣接するＮＶＭセルを含む。図８Ｂに示すように、ＮＶＭ２及びＮＶＭ
３はソース（ＳＬ１）を共有し、ＮＶＭ４及びＮＶＭ５はソース（ＳＬ２）を共有する。
ＳＬ１及びＳＬ２は互いに隣接する。例示のためのみの一例として、ＮＶＭ４がプログラ
ミングのために選択され、ＮＶＭ３及びＮＶＭ５が非選択（禁止）される。ＳＧ４はプロ
グラミングのためにターンオンされ（ＶTより高）、ＳＧ５はターンオフされる（ＶTより
低）。一実施形態では、ＭＧグループ３（ＭＧ４）もＳＬグループ１（ＳＬ２）もＭＧ４
をプログラムするためにそれらのそれぞれのＨＶにバイアスされる。前述したように、非
選択ＭＧのＨＶバイアスはＴＰＤ及びＰＤＢにより生じるプログラム妨害の可能性及び程
度を高めることに寄与し得る。一実施形態では、ＭＧ５（非選択）は異なるＭＧグループ
（即ちＭＧグループ４）に結合され、該ＭＧグループ４はＭＧグループ３とは異なるＭＧ
ドライバ回路に結合し得るため、ＭＧ５はＬＶにバイアスすることができる。図８Ｂにも
示されるように、ＮＶＭ３もプログラミングのために非選択である。一実施形態では、Ｓ
Ｇ３はＮＶＭ３のチャネルを遮断するためにそのＶTより低い電圧にバイアスすることが
できる。しかしながら、ＭＧ３はＭＧグループ３に属するために依然としてＨＶにバイア
スすることができる。これらの実施形態では、ＳＬグループ２はＬＶに結合することがで
きるため、非選択セルＮＶＭ３のソース（ＳＬ１）をＬＶにバイアスしてプログラム妨害
を抑制することができる。一実施形態では、ＳＬ及びＭＧスクランブリングは、任意の非
選択ＮＶＭ、例えばＮＶＭ５及びＮＶＭ３がそれらのそれぞれのＨＶに同時にバイアスさ
れないような形で実装することができる。これらの特定の実施形態の電圧レベルは限定の
ためでなく例示のためであることは理解されよう。
【0063】
図８ＣはＭＧドライバ回路への接続通路の一実施形態を示す。一実施形態では、ＭＧ線
はメタル１（Ｍ１）及び／又はポリシリコンのみを用いてＭＧドライバトランジスタのド
レイン接合に接続される。この構造はアレイ内のＮＶＭセルを充電するプロセスを回避す
るのに役立ち得る。この接続構造によれば、ＮＶＭセルのＭＧはＶＩＡ１及びそれより上
のラインプロセスステップの最終段階の充填プロセスをなしにすることができる。
はメタル１（Ｍ１）及び／又はポリシリコンのみを用いてＭＧドライバトランジスタのド
レイン接合に接続される。この構造はアレイ内のＮＶＭセルを充電するプロセスを回避す
るのに役立ち得る。この接続構造によれば、ＮＶＭセルのＭＧはＶＩＡ１及びそれより上
のラインプロセスステップの最終段階の充填プロセスをなしにすることができる。
【0064】
図９は本発明によるＮＶＭアレイ８００の別の実施形態を示す。一実施形態では、１つ
の列に６４のＮＶＭセルが存在し、２つの隣接するＭＧは１つのＳＬを共有することがで
きる。同じＳＬを共有しない同じ列内の２つの隣接するＭＧは連結してよく、ＮＶＭアレ
イ８００の両側の２つのＭＧ線グループ、例えばＭＧ１，ＭＧ２等、は更に互いに連結さ
れる。一実施形態では、各ＭＧ線グループは４つのＭＧ線を含むことができる。ＭＧ線グ
ループＭＧ１－ＭＧ１５の接続通路（それらはすべてＭ１接続を含み得る）は互いに交差
しない。図９に最もよく示されるように、ＮＶＭアレイ８００のエッジ（エッジペア）に
あるＭＧ線は１つのＭＧ線グループ（ＭＧ０）に結合され、更にＮＶＭアレイ８００の中
央の２つのＭＧ線、例えばＭＧ線グループＭＧ１５の間の２つのＭＧ線に結合される。一
実施形態では、エッジペアは導電線ブリッジ８５０を介して任意の規則的な中央ＭＧ線に
接続することができる。一実施形態では、エッジペアは導電線ブリッジ８５０により任意
の正規の中央ＭＧ線ペアに接続することができる。導電線ブリッジ８５０は、ＭＧ１，Ｍ
Ｇ２等の他のＭＧ線を短絡又は切断することなく、グループエッジペアをＮＶＭアレイ８
００の中央の他のＭＧペアに結合することを可能にする。一実施形態では、導電線ブリッ
ジ８５０はポリシリコン又は金属線により形成することができる。システム要件に従って
、各ＭＧ線グループ（ＭＧ０－ＭＧ１５）は異なるＭＧドライバ回路に接続することがで
きる。また、チップ面積を更に節約するために、いくつかのＭＧ線グループを更に一緒に
結合し、１つのＭＧドライバ回路に接続することもできる。
の列に６４のＮＶＭセルが存在し、２つの隣接するＭＧは１つのＳＬを共有することがで
きる。同じＳＬを共有しない同じ列内の２つの隣接するＭＧは連結してよく、ＮＶＭアレ
イ８００の両側の２つのＭＧ線グループ、例えばＭＧ１，ＭＧ２等、は更に互いに連結さ
れる。一実施形態では、各ＭＧ線グループは４つのＭＧ線を含むことができる。ＭＧ線グ
ループＭＧ１－ＭＧ１５の接続通路（それらはすべてＭ１接続を含み得る）は互いに交差
しない。図９に最もよく示されるように、ＮＶＭアレイ８００のエッジ（エッジペア）に
あるＭＧ線は１つのＭＧ線グループ（ＭＧ０）に結合され、更にＮＶＭアレイ８００の中
央の２つのＭＧ線、例えばＭＧ線グループＭＧ１５の間の２つのＭＧ線に結合される。一
実施形態では、エッジペアは導電線ブリッジ８５０を介して任意の規則的な中央ＭＧ線に
接続することができる。一実施形態では、エッジペアは導電線ブリッジ８５０により任意
の正規の中央ＭＧ線ペアに接続することができる。導電線ブリッジ８５０は、ＭＧ１，Ｍ
Ｇ２等の他のＭＧ線を短絡又は切断することなく、グループエッジペアをＮＶＭアレイ８
００の中央の他のＭＧペアに結合することを可能にする。一実施形態では、導電線ブリッ
ジ８５０はポリシリコン又は金属線により形成することができる。システム要件に従って
、各ＭＧ線グループ（ＭＧ０－ＭＧ１５）は異なるＭＧドライバ回路に接続することがで
きる。また、チップ面積を更に節約するために、いくつかのＭＧ線グループを更に一緒に
結合し、１つのＭＧドライバ回路に接続することもできる。
【0065】
図９を参照すると、ＳＬは図７で述べたと同様の構成でスクランブルされ、奇数のＳＬ
及び偶数のＳＬがそれぞれ一緒に結合される。一実施形態では、ＮＶＭアレイ８００の上
半部内の８個の奇数のＳＬ（ＳＬ１，ＳＬ３，．．．ＳＬ１５）がＳＬ接続通路８０６に
より相互結合されてＳＬグループＳＬ１を形成する。同様に、上半部の８個の偶数のＳＬ
（Ｓ０，ＳＬ２，．．．ＳＬ１４）が相互結合されてＳＬグループＳＬ０を形成する。一
つの類似の実施形態では、ＳＬグループＳＬ２及びＳＬ３がＮＶＭアレイ８００の下半部
に形成される。ＳＬグループＳＬ０～ＳＬ３の各々は奇数及び偶数ＳＬが異なる電圧信号
を受信するようにそれぞれのＳＬドライバ回路に接続することができる。別の実施形態で
は、チップ面積を節約するため又は他のシステム要件に従って、ＳＬグループのいくつか
を同じドライバ回路に結合することができる。
及び偶数のＳＬがそれぞれ一緒に結合される。一実施形態では、ＮＶＭアレイ８００の上
半部内の８個の奇数のＳＬ（ＳＬ１，ＳＬ３，．．．ＳＬ１５）がＳＬ接続通路８０６に
より相互結合されてＳＬグループＳＬ１を形成する。同様に、上半部の８個の偶数のＳＬ
（Ｓ０，ＳＬ２，．．．ＳＬ１４）が相互結合されてＳＬグループＳＬ０を形成する。一
つの類似の実施形態では、ＳＬグループＳＬ２及びＳＬ３がＮＶＭアレイ８００の下半部
に形成される。ＳＬグループＳＬ０～ＳＬ３の各々は奇数及び偶数ＳＬが異なる電圧信号
を受信するようにそれぞれのＳＬドライバ回路に接続することができる。別の実施形態で
は、チップ面積を節約するため又は他のシステム要件に従って、ＳＬグループのいくつか
を同じドライバ回路に結合することができる。
【0066】
図９に示す実施形態は、ＭＧ線及び／又はＳＬのスクランブル化又はグループ化は非選択
ＮＶＭセルへのプログラム妨害を抑制又は最小化するのに役立ち得ることを証明している
。非選択ＮＶＭセルのＭＧ及び／又はＳＬは同時にＨＶにバイアスされ得ないため、非選
択ＮＶＭセルへのＴＰＤ及びＰＤＢ効果は大きく低減され得る。明瞭のためにアレイの特
定のサイズ及び構成を示したが、当技術分野で周知なように、多種多様のサイズ及び構成
を実装することができることは理解されよう。
ＮＶＭセルへのプログラム妨害を抑制又は最小化するのに役立ち得ることを証明している
。非選択ＮＶＭセルのＭＧ及び／又はＳＬは同時にＨＶにバイアスされ得ないため、非選
択ＮＶＭセルへのＴＰＤ及びＰＤＢ効果は大きく低減され得る。明瞭のためにアレイの特
定のサイズ及び構成を示したが、当技術分野で周知なように、多種多様のサイズ及び構成
を実装することができることは理解されよう。
【0067】
図１０は別の実施形態による不揮発性メモリシステムを示すブロック図である。回路１
０００は本開示が動作し得る別のＮＶＭシステムである。回路１０００はメモリゲート線
及び／又は共通ソース線をスクランブル化又はグループ化したメモリアレイを含んでいる
。
０００は本開示が動作し得る別のＮＶＭシステムである。回路１０００はメモリゲート線
及び／又は共通ソース線をスクランブル化又はグループ化したメモリアレイを含んでいる
。
【0068】
図１１は本発明の一実施形態による２つ以上のＮＶＭセルをプログラムする方法を示す
例示的なフローチャートである。図１１を参照すると、ＮＶＭアレイ、例えばＮＶＭアレ
イ７００又は８００等の、第１のＮＶＭセルがプログラム動作のために選択される。一実
施形態では、第１のＮＶＭセルはＮＶＭアレイの任意のセルとし得る。前述したように、
第１のＮＶＭセルは同じＮＶＭペア、例えば２００又は３００等、の第２のＮＶＭセルと
ＳＬを共有し得る。しかしながら、それらのそれぞれのＭＧは別々にグループ化し、２つ
の異なるドライバ回路に接続することができる。第１及び第２のＭＧにより共有されるＳ
Ｌ（第１のＳＬ）は２つの隣接するＳＬから電気的に絶縁することもできる。一実施形態
では、第１のＮＶＭセルがプログラムのために選択され、第２のＮＶＭセルが非選択であ
るとき、第１のＳＧはそのＶTより上にバイアスされ、第２のＳＧはＶTより下にバイアス
され得る。第１のＮＶＭセルをプログラムするために、このとき第１のＭＧにＨＶプログ
ラム信号が供給され得る。第２のＭＧにはそれ自身のＭＧドライバ回路からＬＶ禁止信号
が供給され得るため、ＴＰＤ及びＰＤＢによるプログラム妨害は抑制又は最小化され得る
。一実施形態では、第１及び第２のＭＧにより共有されるＳＬは第１のＮＶＭセルをプロ
グラムするためにＨＶ信号に結合され得る。第２のＮＶＭセルへのプログラム妨害は、第
１のＳＬに高電圧が供給されるにもかかわらず、最小化することができる。それは、第２
のＭＧが低い禁止電圧にバイアスされるためである。同様に、第１のＭＧと同じＭＧドラ
イバ回路を共有するＭＧにも同じＨＶプログラム信号が供給される。一実施形態では、非
選択ＭＧのＳＬは第１のＳＬとグループ化されないため、別のＳＬドライバ回路からの低
禁止電圧をそれらのＳＬに供給して潜在的なプログラム妨害効果を低減することができる
。一実施形態では、同じＭＧドライバを共有する複数のＭＧ線は、複数のＮＶＭセルの１
つがプログラムのために選択される場合に、同じＨＶにバイアスされ得る。これらの実施
形態では、同じＭＧドライバ回路を共有する異なるＭＧ線のＮＶＭセルは異なるソース線
グループにグループ化することによって異なるＳＬドライバ回路に結合することができる
。プログラム動作時に、選択されたＮＶＭセルはそのＭＧもソース領域もＨＶにバイアス
することができる。非選択ＮＶＭセルは選択ＮＶＭセルと同じＭＧドライバを共有するた
めに非選択ＮＶＭセルにもＨＶ信号が供給され得るが、非選択ＮＶＭセルのＳＬはプログ
ラム妨害の効果を最小限にするためにＬＶにバイアスされ得る。
例示的なフローチャートである。図１１を参照すると、ＮＶＭアレイ、例えばＮＶＭアレ
イ７００又は８００等の、第１のＮＶＭセルがプログラム動作のために選択される。一実
施形態では、第１のＮＶＭセルはＮＶＭアレイの任意のセルとし得る。前述したように、
第１のＮＶＭセルは同じＮＶＭペア、例えば２００又は３００等、の第２のＮＶＭセルと
ＳＬを共有し得る。しかしながら、それらのそれぞれのＭＧは別々にグループ化し、２つ
の異なるドライバ回路に接続することができる。第１及び第２のＭＧにより共有されるＳ
Ｌ（第１のＳＬ）は２つの隣接するＳＬから電気的に絶縁することもできる。一実施形態
では、第１のＮＶＭセルがプログラムのために選択され、第２のＮＶＭセルが非選択であ
るとき、第１のＳＧはそのＶTより上にバイアスされ、第２のＳＧはＶTより下にバイアス
され得る。第１のＮＶＭセルをプログラムするために、このとき第１のＭＧにＨＶプログ
ラム信号が供給され得る。第２のＭＧにはそれ自身のＭＧドライバ回路からＬＶ禁止信号
が供給され得るため、ＴＰＤ及びＰＤＢによるプログラム妨害は抑制又は最小化され得る
。一実施形態では、第１及び第２のＭＧにより共有されるＳＬは第１のＮＶＭセルをプロ
グラムするためにＨＶ信号に結合され得る。第２のＮＶＭセルへのプログラム妨害は、第
１のＳＬに高電圧が供給されるにもかかわらず、最小化することができる。それは、第２
のＭＧが低い禁止電圧にバイアスされるためである。同様に、第１のＭＧと同じＭＧドラ
イバ回路を共有するＭＧにも同じＨＶプログラム信号が供給される。一実施形態では、非
選択ＭＧのＳＬは第１のＳＬとグループ化されないため、別のＳＬドライバ回路からの低
禁止電圧をそれらのＳＬに供給して潜在的なプログラム妨害効果を低減することができる
。一実施形態では、同じＭＧドライバを共有する複数のＭＧ線は、複数のＮＶＭセルの１
つがプログラムのために選択される場合に、同じＨＶにバイアスされ得る。これらの実施
形態では、同じＭＧドライバ回路を共有する異なるＭＧ線のＮＶＭセルは異なるソース線
グループにグループ化することによって異なるＳＬドライバ回路に結合することができる
。プログラム動作時に、選択されたＮＶＭセルはそのＭＧもソース領域もＨＶにバイアス
することができる。非選択ＮＶＭセルは選択ＮＶＭセルと同じＭＧドライバを共有するた
めに非選択ＮＶＭセルにもＨＶ信号が供給され得るが、非選択ＮＶＭセルのＳＬはプログ
ラム妨害の効果を最小限にするためにＬＶにバイアスされ得る。
【0069】
本発明の実施形態は本明細書に記載した様々な動作を含み得る。これらの動作はハード
ウェアコンポーネント、ソフトウェア、ファームウェア、又はそれらの組み合わせで実行
することができる。
ウェアコンポーネント、ソフトウェア、ファームウェア、又はそれらの組み合わせで実行
することができる。
【0070】
本発明は特定の例示的実施形態について記載したが、これらの実施形態は本明細書の広
い精神及び範囲から逸脱することなく様々な修正及び変更をない得ることは明かであろう
。従って、明細書及び図面は限定のためでなく例示のためであるとみなされたい。
い精神及び範囲から逸脱することなく様々な修正及び変更をない得ることは明かであろう
。従って、明細書及び図面は限定のためでなく例示のためであるとみなされたい。
【0071】
本開示の要約は、読者が技術的開示の１つまたは複数の実施形態の本質を即座に把握する
ことができるような要約を求める３７Ｃ.Ｆ.Ｒ.§１．７２（ｂ）に準拠して提供されて
いる。それは、請求項の範囲または意味を解釈または限定するためには用いられないとい
う理解で提出されている。加えて、上記の詳細な説明において、開示を効率化する目的で
、種々の特徴が一緒に単一の実施形態にまとめられているのが見受けられる。この開示の
方法は、特許請求されている実施形態が、各請求項に明確に述べられているよりも多くの
特徴を必要とするという意図を反映していると解釈すべきではない。むしろ、以下の特許
請求の範囲が反映するように、発明の主題は、開示されている単一の実施形態の全特徴よ
りも少ないものの中に存在する。このように、以下の特許請求の範囲は、この結果、詳細
な説明に組み込まれ、各請求項はそれ自体で別個の実施形態である。
ことができるような要約を求める３７Ｃ.Ｆ.Ｒ.§１．７２（ｂ）に準拠して提供されて
いる。それは、請求項の範囲または意味を解釈または限定するためには用いられないとい
う理解で提出されている。加えて、上記の詳細な説明において、開示を効率化する目的で
、種々の特徴が一緒に単一の実施形態にまとめられているのが見受けられる。この開示の
方法は、特許請求されている実施形態が、各請求項に明確に述べられているよりも多くの
特徴を必要とするという意図を反映していると解釈すべきではない。むしろ、以下の特許
請求の範囲が反映するように、発明の主題は、開示されている単一の実施形態の全特徴よ
りも少ないものの中に存在する。このように、以下の特許請求の範囲は、この結果、詳細
な説明に組み込まれ、各請求項はそれ自体で別個の実施形態である。
【0072】
本明細書における一実施形態またはある実施形態への言及は、実施形態に関連して記載
した特定の特徴、構造、または特性が、回路または方法の少なくとも１つの実施形態に含
まれることを意味する。明細書の種々の箇所における一実施形態という句の登場は、すべ
て同一の実施形態を指すとは限らない。
した特定の特徴、構造、または特性が、回路または方法の少なくとも１つの実施形態に含
まれることを意味する。明細書の種々の箇所における一実施形態という句の登場は、すべ
て同一の実施形態を指すとは限らない。
【0073】
上記の明細書において、主題は、その具体的な例示的実施形態を参照しながら記載され
ている。しかしながら、添付の特許請求の範囲に記載される主題のより広い趣旨および範
囲から離れることなく、種々の修正および変更を加えられることが明らかであろう。した
がって、本明細書および図面は、限定的な意味というよりも例示的な意味でとらえるべき
である。
ている。しかしながら、添付の特許請求の範囲に記載される主題のより広い趣旨および範
囲から離れることなく、種々の修正および変更を加えられることが明らかであろう。した
がって、本明細書および図面は、限定的な意味というよりも例示的な意味でとらえるべき
である。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図9】
【図10】
【図11】