特許 7315452 光センサ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-07-18

(45)【発行日】2023-07-26

(54)【発明の名称】光センサ装置

(51)【国際特許分類】

   H01L 29/786 20060101AFI20230719BHJP

   H01L 21/8234 20060101ALI20230719BHJP

   H01L 27/088 20060101ALI20230719BHJP

   H01L 27/146 20060101ALI20230719BHJP

   H01L 21/336 20060101ALI20230719BHJP

   H04N 25/70 20230101ALI20230719BHJP

【ＦＩ】

H01L29/78 613Z

H01L27/088 E

H01L27/088 J

H01L27/146 C

H01L29/78 618B

H01L29/78 619B

H04N25/70

【請求項の数】 9

(21)【出願番号】P 2019230550

(22)【出願日】2019-12-20

(65)【公開番号】P2021100036

(43)【公開日】2021-07-01

【審査請求日】2022-12-12

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110000408

【氏名又は名称】弁理士法人高橋・林アンドパートナーズ

(72)【発明者】

【氏名】津吹 将志

【審査官】田付 徳雄

(56)【参考文献】

【文献】特開２０１９－１７４９６３（ＪＰ，Ａ）

【文献】特開２０１８－０２６８１２（ＪＰ，Ａ）

【文献】特開２００３－１１０１９７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／００３９８８２（ＵＳ，Ａ１）

【文献】国際公開第２０１９／１８７７２９（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／１４６

Ｈ０１Ｌ ２１／３３６

Ｈ０４Ｎ ２５／７０

(57)【特許請求の範囲】

【請求項1】

基板と、
基板上に設けられた画素領域に第１トランジスタ、第２トランジスタ、及び第１遮光層と、
前記基板上に設けられた容量素子と、を含み、
前記第１トランジスタは、
前記基板上に設けられた第１ポリシリコン層と、
前記第１ポリシリコン層上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられ前記第１ポリシリコン層と重なる領域を有する第１ゲート電極と、
前記第１ゲート電極上に設けられた第２絶縁膜及び第３絶縁膜と、
前記第２絶縁膜及び前記第３絶縁膜に設けられた開口部を介して、前記第１ポリシリコン層と電気的に接続する第１ソース電極及び第１ドレイン電極と、を含み、
前記第２トランジスタは、
前記第２絶縁膜上に設けられた酸化物半導体層と、
前記酸化物半導体層上に設けられた前記第３絶縁膜と、
前記第３絶縁膜上に設けられた第２ゲート電極と、
前記第２ゲート電極上に設けられた第４絶縁膜と、
前記第４絶縁膜に設けられた開口部を介して、前記酸化物半導体層と電気的に接続する第２ソース電極及び第２ドレイン電極と、を含み、
前記第１遮光層は、前記第１絶縁膜と前記第２絶縁膜との間に設けられ、前記酸化物半導体層と重畳する領域を有し、
前記第１トランジスタ及び前記第２トランジスタがオフ状態の場合に、前記基板側から前記第１ポリシリコン層に入射される光の光量に応じて、前記容量素子に蓄積する電荷の量を制御するように構成される、光センサ装置。

【請求項2】

前記第１ソース電極及び前記第１ドレイン電極の一方は、前記第２ソース電極及び前記第２ドレイン電極の一方と電気的に接続される、請求項１に記載の光センサ装置。

【請求項3】

前記容量素子は、前記第３絶縁膜上に設けられた第１電極と、前記第４絶縁膜と、前記第４絶縁膜上に設けられた第２電極と、で構成される、請求項１に記載の光センサ装置。

【請求項4】

前記第２ソース電極及び前記第２ドレイン電極の他方は、前記第２電極と、電気的に接続される、請求項３に記載の光センサ装置。

【請求項5】

前記第１ゲート電極は、前記第１遮光層と同じ導電材料で構成される、請求項１に記載の光センサ装置。

【請求項6】

前記第１ソース電極及び前記第１ドレイン電極は、前記第２ゲート電極と、同じ導電材料で構成される、請求項１に記載の光センサ装置。

【請求項7】

前記第１トランジスタがオフ状態の場合に、前記第２トランジスタをオフ状態からオン状態に変化させることで、前記容量素子に蓄積された電荷を読み出すように構成される、請求項１に記載の光センサ装置。

【請求項8】

前記基板上に設けられ、前記画素領域の周辺に設けられた駆動回路に、第３トランジスタをさらに有し、
前記第３トランジスタは、
前記基板上に設けられた第２遮光層と、
前記第２遮光層上に設けられた第５絶縁膜と、
前記第５絶縁膜上に設けられ前記第２遮光層と重なる領域を有する第２ポリシリコン層と、
前記第２ポリシリコン層上に設けられた前記第１絶縁膜と、
前記第１絶縁膜上に設けられ前記第２ポリシリコン層と重なる領域を有する第３ゲート電極と、
前記第３ゲート電極上に設けられた前記第２絶縁膜及び前記第３絶縁膜と、
前記第２絶縁膜及び前記第３絶縁膜に設けられた開口部を介して、前記第２ポリシリコン層と電気的に接続する第３ソース電極及び第３ドレイン電極と、を含む、請求項４に記載の光センサ装置。

【請求項9】

前記第２遮光層は、前記第１遮光層よりも下層に設けられる、請求項８に記載の光センサ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一実施形態は、低温ポリシリコン及び酸化物半導体を有する光センサに関する。

【背景技術】

【0002】

光センサは、大面積化が可能なアモルファスシリコンを用いたタイプ、又は高精細化が可能な単結晶シリコンを用いたタイプが主流となっている。これに対し、低温ポリシリコンを用いたタイプは、双方の特徴を有し、大面積かつ高精細な光センサにすることができることが期待されている。

【0003】

しかしながら、低温ポリシリコンは単結晶シリコンと比較すると、特性のばらつきが大きく、フォトダイオードによって検出された光電流による信号を増幅する際のノイズが大きくなるという問題が生じる。この問題の解決のためには、フォトダイオードの光電流を大きくする必要があり、例えば、低温ポリシリコンの厚膜化を図ることが考えられる。しかしながら、低温ポリシリコンでは、アモルファスシリコンと比較すると、厚膜化や、膜厚方向に均一なｐ－ｉ－ｎ積層構造を形成することが困難であるという課題を抱えている。

【0004】

特許文献１には、受光素子には、アモルファスシリコン又は微結晶シリコンを用いて、周辺回路や画素トランジスタには、酸化物半導体を用いた光センサが開示されている。

【先行技術文献】

【特許文献】

【0005】

【文献】特許第５１７４９８８号

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１で開示された光センサは、液晶ディスプレイに組み込むことを前提としている。そのため、光センサとしての能力は十分に考慮されておらず、性能的には不十分である。特に、アモルファスシリコンの光電流自体は十分に得ることが可能であるが、周辺回路を酸化物半導体で形成するため、駆動能力が低いｎＭＯＳ回路となる。そのため、光センサに高い機能を持たせることができないという問題がある。

【0007】

上記問題に鑑み、本発明の一実施形態では、光センサ装置の大面積化かつ高精細化を図ることを目的の一つとする。

【課題を解決するための手段】

【0008】

本発明の一実施形態に係る光センサ装置は、基板と、基板上に設けられた画素領域に第１トランジスタ、第２トランジスタ、及び第１遮光層を含み、第１トランジスタは、基板上に設けられた第１ポリシリコン層と、第１ポリシリコン層上に設けられた第１絶縁膜と、第１絶縁膜上に設けられ第１ポリシリコン層と重なる領域を有する第１ゲート電極と、第１ゲート電極上に設けられた第２絶縁膜及び第３絶縁膜と、第２絶縁膜及び第３絶縁膜に設けられた開口部を介して、第１ポリシリコン層と電気的に接続する第１ソース電極及び第１ドレイン電極と、を含み、第２トランジスタは、第２絶縁膜上に設けられた酸化物半導体層と、酸化物半導体層上に設けられた第３絶縁膜と、第３絶縁膜上に設けられた第２ゲート電極と、第２ゲート電極上に設けられた第４絶縁膜と、第４絶縁膜に設けられた開口部を介して、酸化物半導体層と電気的に接続する第２ソース電極及び第２ドレイン電極と、を含み、第１遮光層は、第１絶縁膜と第２絶縁膜との間に設けられ、第１酸化物半導体層と重畳する領域を有する。

【図面の簡単な説明】

【0009】

【図1】本発明の一実施形態に係る光センサ装置のレイアウト図である。

【図2】本発明の一実施形態に係るセンサ画素の回路図である。

【図3】本発明の一実施形態に係るセンサ画素のタイミングチャートである。

【図4】本発明の一実施形態に係るセンサ画素の平面レイアウトである。

【図5】本発明の一実施形態に係るセンサ画素の平面レイアウトである。

【図6】本発明の一実施形態に係るセンサ画素の平面レイアウトである。

【図7】センサ画素及び駆動回路が有するトランジスタの断面図である。

【図8】本発明の一実施形態に係る光センサ装置の作製方法を説明する断面図である。

【図9】本発明の一実施形態に係る光センサ装置の作製方法を説明する断面図である。

【図10】本発明の一実施形態に係る光センサ装置の作製方法を説明する断面図である。

【発明を実施するための形態】

【0010】

以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0011】

（第１実施形態）
本実施形態では、本発明の一実施形態に係る光センサ装置１００について、図１乃至図１０を参照して説明する。

【0012】

図１は、本発明の一実施形態に係る光センサ装置１００のレイアウト図である。基板２１１上のセンサ領域１０２には、複数のセンサ画素１１０がアレイ状に配置されている。また、センサ領域１０２を囲むように、周辺領域１０３が設けられている。周辺領域１０３には、駆動回路１０４＿Ｒ、１０４＿Ｌ、保護回路１０５＿Ｒ、１０５＿Ｌ、端子領域１０６等が設けられている。

【0013】

駆動回路１０４＿Ｒ、１０４＿Ｌは、センサ領域１０２の左右に配置される。また、保護回路１０５＿Ｒは、センサ領域１０２と駆動回路１０４＿Ｒとの間に設けられる。保護回路１０５＿Ｌは、センサ領域１０２と駆動回路１０４＿Ｌとの間に設けられる。

【0014】

端子領域１０６は、センサ領域１０２に信号を入力するための複数の端子である。端子ＧＮＤ＿Ｌ、Ｇａｔｅ＿Ｌ、ＶＲ１＿Ｌ、ＲＳＴ＿Ｌ、ＳＶＳ＿Ｌ、ＤＣＨ＿Ｌ、ＳＶＧ＿Ｌ、Ｓｉｇ、ＧＮＤ＿Ｒ、Ｇａｔｅ＿Ｒ、ＶＲ１＿Ｒ、ＲＳＴ＿Ｒ、ＳＶＳ＿Ｒ、ＤＣＨ＿Ｒ、ＳＶＧ＿Ｒのそれぞれには、各種信号が入力される。端子Ｇａｔｅ＿Ｌから入力された信号は、駆動回路１０４＿Ｌに入力されて保護回路１０５＿Ｌを介して、センサ領域１０２に入力される。また、端子ＶＲ１＿Ｌ、ＲＳＴ＿Ｌ、ＳＶＳ＿Ｌ、ＤＣＨ＿Ｌ、ＳＶＧ＿Ｌ、Ｓｉｇから入力される信号も、センサ領域１０２に入力される。また、端子ＶＲ１＿Ｒ、ＲＳＴ＿Ｒ、ＳＶＳ＿Ｒ、ＤＣＨ＿Ｒ、ＳＶＧ＿Ｒから入力される信号も、センサ領域１０２に入力される。端子領域１０６に入力される各種信号については、図２に示す画素回路及び図３に示すタイミングチャートを用いて詳細に説明する。

【0015】

［画素回路］
図２は、センサ領域１０２に配置された複数のセンサ画素１１０の各々が有する画素回路である。複数のセンサ画素１１０の各々は、少なくともトランジスタ２０１～２０４、及び容量素子２０５を有する。図２に示すセンサ画素１１０におけるＧａｔｅ、ＳＶＳ、ＤＣＨ、ＲＳＴ、Ｓｉｇ、ＶＲ１、ＳＶＧはそれぞれ、図１に示す端子領域１０６に入力される信号が入力される配線に対応する。

【0016】

トランジスタ２０１は、受光素子として機能する。トランジスタ２０１は、ポリシリコンを用いて形成される。トランジスタ２０１のゲートは、第１配線ＳＶＧと電気的に接続され、ソース又はドレインの一方は、トランジスタ２０２のソース又はドレインの一方、トランジスタ２０３のソース又はドレインの一方、及び容量素子２０５の電極の一方と電気的に接続され、ソース又はドレインの他方は、第２配線ＳＶＳと電気的に接続される。

【0017】

トランジスタ２０２、２０３は、トランジスタ２０１で検出された光電流の書き込み／読み出しを行うトランジスタである。トランジスタ２０２、２０３は、酸化物半導体を用いて形成される。トランジスタ２０３のゲートは、第３配線Ｇａｔｅと電気的に接続され、ソース又はドレインの他方は、第４配線Ｓｉｇと電気的に接続される。また、トランジスタ２０２のゲートは、第５配線ＤＣＨと電気的に接続され、ソース又はドレインの他方は、容量素子の電極の他方と、トランジスタ２０４のソース又はドレインの一方と、第６配線ＶＲ１と電気的に接続される。

【0018】

トランジスタ２０４は、リセット用のトランジスタである。トランジスタ２０４は、酸化物半導体を用いて形成される。トランジスタ２０４のゲートは、第７配線ＲＳＴと電気的に接続され、ソース又はドレインの他方は、第４配線Ｓｉｇと電気的に接続される。

【0019】

低温ポリシリコンを用いて、フォトダイオードとトランジスタとを同じ層で形成する場合、フォトダイオードを形成するためのｐ－ｉ－ｎ層を厚い膜で形成することができない。そのため、フォトダイオードは、平面方向に電流が流れる構造が必要となる。この場合、低温ポリシリコンのサイズを、平面方向に電流が流れやすいＷ／Ｌ＝３ｍｍ／３μｍというサイズにしたとしても、１ｎＡ程度の光電流を得ることしかできない。また、低温ポリシリコンを用いたトランジスタのオフ電流は、ｐ－ｉ－ｎ層の条件にもよるが、１～１０ｐＡ程度流れてしまう。そのため、大面積の光センサ装置を作製しようとすると、同じ信号線に並列に接続されるトランジスタのオフ電流により、選択した画素の光電流を検出することができなくなるという問題がある。

【0020】

そこで、本発明の一実施形態に係る光センサ装置１００のように、受光素子として機能するトランジスタ２０１をポリシリコンで構成し、書き込み／読み出し用のトランジスタ２０２～２０４を酸化物半導体で構成する。また、酸化物半導体を用いたトランジスタ２０２～２０４のオフ電流は、１ｆＡであり、非常に微小にすることができる。そのため、トランジスタ２０１で検出された光電流がトランジスタ２０２～２０４を介してリークすることを抑制することができる。これにより、ポリシリコンを用いたトランジスタから検出された微小な光電流であっても、感度よく、光電流を検出することが可能となる。また、同じ信号線に並列に接続されるトランジスタのオフ電流の影響を小さくすることができるため、光センサ装置を大面積化することができる。また、光センサ装置１００の基板２１１側（基板２１１の裏面側）から、光を長時間照射することができるため、受光量を増加させることができる。これにより、複数のセンサ画素１１０におけるトランジスタ２０１の特性のばらつきを抑制することができる。また、光センサ装置１００に、光を長時間照射することで、受光量を増加させることができるため、ポリシリコンのサイズを、例えば、Ｗ／Ｌ＝１２０／３．５μｍとすることができる。また、酸化物半導体のサイズも、例えば、Ｗ／Ｌ＝２４０／３．５μｍとすることができる。つまり、トランジスタ一つ一つのサイズを小さくすることができるため、光センサ装置１００の高精細化を図ることができる。

【0021】

［画素回路のタイミングチャート］
図３は、センサ画素１１０のタイミングチャートである。図３に示すタイミングチャートにおけるＧａｔｅ、ＳＶＳ、ＤＣＨ、ＲＳＴ、Ｓｉｇ、ＶＲ１、ＳＶＧはそれぞれ、図１に示す端子領域１０６に入力される信号、及び図２に示す第１配線～第７配線に入力される信号に対応する。また、Ｇａｔｅ１は、１行目の第３配線Ｇａｔｅ１に相当し、Ｇａｔｅ８４は、８４行目の第３配線Ｇａｔｅ８４に相当する。

【0022】

まず、期間ｔ１において、センサ画素１１０のリセットを行う前に、第１配線ＳＶＧ及び第７配線ＲＳＴにハイレベル電位を供給することで、トランジスタ２０１及びトランジスタ２０４をオン状態とする。また、第５配線ＤＣＨ及び第３配線Ｇａｔｅにローレベル電位を供給することで、トランジスタ２０２及びトランジスタ２０３をオフ状態とする。また、第２配線ＳＶＳにローレベル電位を供給する。

【0023】

次に、期間ｔ２、ｔ３において、センサ画素１１０のリセットを行う。期間ｔ２において、トランジスタ２０１、２０４がオン状態、トランジスタ２０３がオフ状態である。第３配線Ｇａｔｅをローレベル電位からハイレベル電位に変化させることで、トランジスタ２０２をオフ状態からオン状態に変化させる。これにより、第６配線ＶＲ１からトランジスタ２０４、トランジスタ２０２を介して、トランジスタ２０１にリセット電流が流れることで、光応答をキャンセルさせて、初期状態にすることができる。その後、期間ｔ３において、第３配線Ｇａｔｅをハイレベル電位からローレベル電位に変化させることで、トランジスタ２０２をオン状態からオフ状態に変化させることで、センサ画素１１０のリセットを終了させる。

【0024】

次に、期間ｔ４において、容量素子２０５のリセットを行う前に、第１配線ＳＶＧをハイレベル電位からローレベル電位に変化させることで、トランジスタ１０１をオン状態からオフ状態にする。

【0025】

次に、期間ｔ５において、容量素子２０５のリセットを行う。期間ｔ５において、第５配線ＤＣＨをローレベル電位からハイレベル電位に変化させることで、トランジスタ２０３を、オフ状態からオン状態に変化させる。また、第２配線ＳＶＳに供給されていたローレベル電位を、ハイレベル電位に変化させる。これにより、容量素子２０５に蓄えられていた電荷は、トランジスタ２０３により、一定の電位に変化させることができる。その後、第５配線ＤＣＨをハイレベル電位からローレベル電位に変化させることで、トランジスタ２０３をオン状態からオフ状態に変化させて、容量素子２０５のリセットを終了する。

【0026】

次に、期間ｔ６において、センサ画素に光が照射される（露光期間）。オフ状態のトランジスタ２０１に光が照射されることで、照射された光の光量に応じて、容量素子２０５に電荷が蓄積される。期間ｔ６は、例えば、１秒程度である。

【0027】

次に、期間ｔ７において、容量素子２０５に蓄積された電荷を読み出す前に、第７配線ＲＳＴを、ハイレベル電位からローレベル電位に変化させることで、トランジスタ２０４をオン状態からオフ状態にさせる。

【0028】

次に、期間ｔ８において、容量素子２０５に蓄積された電荷を読み出す。期間ｔ８において、第３配線Ｇａｔｅを、ローレベル電位からハイレベル電位に変化させることで、トランジスタ２０２を、オフ状態からオン状態にさせる。これにより、容量素子２０５に蓄えられていた光の光量に応じて蓄積された電荷を、トランジスタ２０４を介して、第４配線Ｓｉｇから読み出すことができる。

【0029】

最後に、期間ｔ９において、第３配線Ｇａｔｅを、ハイレベル電位からローレベル電位に変化させることで、トランジスタ２０２を、オン状態からオフ状態にさせることで、電荷の読み出しを終了させる。

【0030】

［光センサ装置の平面レイアウト図］
次に、光センサ装置１００の構造について、図４乃至図７を参照して詳細に説明する。図４は、光センサ装置１００の平面レイアウト図である。図５は、光センサ装置１００のポリシリコンを用いたトランジスタの平面レイアウトである。図６は、光センサ装置１００の酸化物半導体を用いたトランジスタの平面レイアウトである。なお、図４～図６において、半導体層及び導電層のみを図示し、絶縁膜については図示を省略している。

【0031】

図４に、トランジスタ２０１～トランジスタ２０４、及び容量素子２０５を示す。図４において、直列に接続された４つのトランジスタが、２列に並列に接続されているものを、１つのトランジスタ２０１とみなしている。同様に、直列に接続された４つのトランジスタが、２列に並列されたものを、１つのトランジスタ２０３とみなしている。

【0032】

図５に示すように、ポリシリコンを用いたトランジスタ２０１が配置されている。トランジスタ２０１が有するポリシリコンからなる半導体層２１３＿１が配置されている。半導体層２１３＿１は、８個配置されている。半導体層２１３＿１上には、導電層２１５＿１～２１５＿４が配置されている。導電層２１５＿１は、トランジスタ２０１のゲート電極として機能し、導電層２１５＿２は、トランジスタ２０２の遮光層として機能する。導電層２１５＿３は、トランジスタ２０３の遮光層として機能し、導電層２１５＿４は、トランジスタ２０４の遮光層として機能する。導電層２１５＿１～２１５＿４上には、導電層２１８＿１～２１８＿７が配置されている。導電層２１８＿１は、トランジスタ２０１のソース電極又はドレイン電極の他方として機能し、導電層２１８＿２、２１８＿５は、トランジスタ２０１のソース電極又はドレイン電極の一方として機能する。導電層２１８＿３は、トランジスタ２０３のゲート電極として機能し、導電層２１８＿４は、容量素子の電極の一方として機能する。導電層２１８＿６は、トランジスタ２０２のゲート電極として機能し、導電層２１８＿７は、トランジスタ２０４のゲート電極として機能する。

【0033】

図６に示すように、酸化物半導体を用いたトランジスタ２０２～２０４及び容量素子２０５が配置されている。また、トランジスタ２０２～２０４の下層には、先に説明した遮光層として機能する導電層２１５＿２～２１５＿４が配置されている。導電層２１５＿１～２１５＿４上には、トランジスタ２０２～２０４が有する酸化物半導体からなる半導体層２３１＿１～２３１＿３が配置されている。また、半導体層２３１＿１は、８個配置されている。半導体層２３１＿１～２３１＿４上には、導電層２１８＿１～２１８＿７が配置されている。導電層２１８＿１～２１８＿７上には、導電層２２１＿１～２２１＿５が配置されている。導電層２２１＿１、２２１＿５は、トランジスタ２０３のソース電極又はドレイン電極の一方として機能する。また、導電層２２１＿２は、トランジスタ２０３のソース電極又はドレイン電極の他方、トランジスタ２０２のソース電極又はドレイン電極の一方、及びトランジスタ２０４のソース電極又はドレイン電極の一方、容量素子２０５の電極の他方として機能する。導電層２２１＿３は、トランジスタ２０２のソース電極又はドレイン電極の他方として機能し、導電層２２１＿４は、トランジスタ２０４のソース電極又はドレイン電極の他方として機能する。

【0034】

［光センサ装置の断面図］
図７は、図４に示すセンサ画素１１０をＡ１－Ａ２線で切断した断面と、Ｂ１－Ｂ２線で切断した断面と、を合わせて図示したものである。また、図７には、図４で図示されていない駆動回路１０４＿Ｒの断面も示している。図７では、センサ画素１１０として、トランジスタ２０１、トランジスタ２０３、及び容量素子２０５の断面図を示し、周辺領域１０３として、駆動回路１０４＿Ｒにおけるトランジスタ２１０の断面図を示す。なお、駆動回路１０４＿Ｌ、及び保護回路１０５＿Ｒ、１０５＿Ｌを構成するトランジスタの構成も、トランジスタ２１０と同様である。センサ画素１１０には、基板２１１の裏面側から光が照射される。

【0035】

受光素子として機能するトランジスタ２０１は、基板２１１上に下地絶縁膜２１２を介して設けられる。トランジスタ２０１は、少なくとも半導体層２１３＿１、絶縁膜２１４、及び導電層２１５＿１で構成される。トランジスタ２０１に用いられる半導体層２１３＿１は、ポリシリコンである。また、半導体層２１３＿１には、ｎ型を付与する不純物を添加することで、低濃度不純物領域及び高濃度不純物領域が形成されている。ここで、絶縁膜２１４は、トランジスタ２０１のゲート絶縁膜として機能する。また、導電層２１５＿１上には、絶縁膜２１６、２１７が設けられている。絶縁膜２１７上に、導電層２１８＿１、２１８＿２が設けられている。導電層２１８＿１、２１８＿２は、絶縁膜２１６、２１７に設けられた開口部を介して、半導体層２１３＿１と電気的に接続されている。絶縁膜２１６、２１７は、層間絶縁膜として機能する。

【0036】

導電層２１８＿１、２１８＿２上には、絶縁膜２１９が設けられている。絶縁膜２１９上には、導電層２２１＿１が設けられている。導電層２２１＿１は、絶縁膜２１９に設けられた開口部を介して、導電層２１８＿２と接続される。

【0037】

トランジスタ２０３は、絶縁膜２１４上に設けられる。また、トランジスタ２０３は、トップゲート型のトランジスタである。また、絶縁膜２１４と絶縁膜２１６との間に導電層２１５＿３が設けられる。トランジスタ２０３は、少なくとも半導体層２３１＿１、絶縁膜２１７、及び導電層２１８＿３で構成される。トランジスタ２０３に用いられる半導体層２３１＿１は、酸化物半導体である。また、絶縁膜２１７は、トランジスタ２０３のゲート絶縁膜として機能する。また、導電層２１８＿３上には、絶縁膜２１９が設けられている。絶縁膜２１９上に、導電層２２１＿１、２２１＿２が設けられている。導電層２２１＿１、２２１＿２は、絶縁膜２１７、２１９に設けられた開口部を介して、半導体層２３１＿１と電気的に接続されている。また、導電層２２１＿は、絶縁膜２１７に設けられた導電層２１８＿２と接続される。絶縁膜２１９は、層間絶縁膜として機能する。導電層２２１＿１、２２１＿２上には、絶縁膜２２２が設けられている。絶縁膜２２２上には、絶縁膜２２４が設けられている。なお、トランジスタ２０２、２０４も、半導体層に酸化物半導体を用いたトランジスタでああり、トランジスタ２０３と同様の構造を有している。また、トランジスタ２０２、２０４についても、遮光層として機能する導電層が設けられている。

【0038】

容量素子２０５は、絶縁膜２１７上に、導電層２１８＿４と、導電層２２１＿２と、導電層２１８＿４と導電層２２１＿２との間に設けられた絶縁膜２１９とにより構成される。また、容量素子２０５は、絶縁膜２１４と絶縁膜２１６との間にさらに、導電層をさらに有していてもよい。

【0039】

トランジスタ２１０は、基板２１１上に設けられる。トランジスタ２１０は、トップゲート型のトランジスタである。また、基板２１１と下地絶縁膜２１２との間に、遮光層として機能する導電層２３２が設けられる。トランジスタ２１０の遮光層として機能する導電層２３２は、トランジスタ２０３の遮光層として機能する導電層２１５＿３よりも下層に設けられる。トランジスタ２１０に用いられる半導体層２１３＿２は、ポリシリコンである。また、半導体層２１３＿２には、ｎ型を付与する不純物を添加することで、低濃度不純物領域及び高濃度不純物領域が形成されている。ここで、絶縁膜２１４は、トランジスタ２１０のゲート絶縁膜として機能する。また、絶縁膜２１４上には、導電層２１５＿５が設けられる。導電層２１５＿５は、トランジスタ２１０のゲート電極として機能する。導電層２１５＿５上には、絶縁膜２１４、２１６が設けられている。絶縁膜２１６上に、導電層２１８＿８、２１８＿９が設けられている。導電層２１８＿８、２１８＿９は、絶縁膜２１４、２１６に設けられた開口部を介して、半導体層２１３＿２と電気的に接続されている。つまり、絶縁膜２１４、２１６は、層間絶縁膜として機能する。また、トランジスタ２１０として、ｎｃｈ型トランジスタの構成を図示しているが、本発明の一実施形態はこれに限定されない。例えば、駆動回路１０４＿Ｒ、１０４＿Ｌにおいて、ｎｃｈ型トランジスタと、ｐｃｈ型トランジスタとを組み合わせてＣＭＯＳデバイスとすることができる。また、導電層２１８＿８、２１８＿９上に、絶縁膜２１９が設けられており、絶縁膜２１９には開口部が設けられている。導電層２２１＿５は開口部を介して導電層２１８＿８と接続されており、導電層２２１＿６は開口部を介して導電層２１８＿９と接続されている。

【0040】

導電層２２１＿１～２２１＿６上には、絶縁膜２２２が設けられている。絶縁膜２２２上には、導電層２２３＿１、２２３＿２が設けられている。導電層２２３＿１は、絶縁膜２２２に設けられた開口部を介して、導電層２２１＿１と接続されており、導電層２２３＿２は、絶縁膜２２２に設けられた開口部を介して、導電層２２１＿５と接続されている。導電層２２３＿１、２２３＿２上には、絶縁膜２２４が設けられている。絶縁膜２２４上には、導電層２２５＿１、２２５＿２が設けられている。導電層２２５＿１は、絶縁膜２２４に設けられた開口部を介して、導電層２２３＿１と接続されている。また、導電層２２５＿２は、絶縁膜２２４に設けられた開口部を介して導電層２２１＿５と接続されている。導電層２２３＿１、２２３＿２、２２５＿１、２２５＿２は、引き回し配線として機能する。

【0041】

半導体層２３１＿１～２３１＿４に用いられる酸化物半導体として、インジウムやガリウムなどの第１３族元素を含む。異なる複数の第１３族元素を含有してもよく、インジウムとガリウムの化合物（ＩＧＯ）でもよい。半導体層２３１＿１～２３１＿４は、さらに、第１２族元素を含んでいてもよい。半導体層２３１は、その他の元素を含むことができ、第１４族元素であるスズ、第４族元素であるチタンやジルコニウムなどを含んでいてもよい。酸化物半導体として、具体的には、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムガリウム（ＩＧＯ）、インジウム亜鉛酸化物（ＩＺＯ）、亜鉛スズ酸化物（ＺｎＳｎＯ）、亜鉛酸化物（ＺｎＯ）、及び透明アモルファス酸化物半導体（ＴＡＯＳ）などが挙げられる。

【0042】

導電層２１５＿１～２１５＿５、導電層２１８＿１～２１８＿９、導電層２２１＿１～２２１＿６、導電層２２３＿１、２２３＿２、及び導電層２２５＿１、２２５＿２は、例えば、モリブデン、クロム、タングステン、アルミニウム、銅、チタン、ニッケル、タンタル、銀あるいはこれらの合金によって形成される。上述した導電層は、上記に列挙した金属に限定されず、その他の金属や合金を用いてもよい。また、導電層は、上記に列挙した導電性の材料を、単層又は積層して形成される。

【0043】

下地絶縁膜２１２、絶縁膜２１４、２１６、２１７、２１９、２２２、２２４は、酸化シリコン膜、又は窒化シリコン膜などの無機絶縁膜で形成される。また、無機絶縁膜に限定されず、有機樹脂を用いた有機絶縁膜を用いてもよい。

【0044】

本発明の一実施形態では、センサ画素１１０において、受光素子として機能するトランジスタ２０１の半導体層２１３＿１に、ポリシリコンを用いている。また、トランジスタ２０２～２０４の半導体層２３１＿１～２３１＿３に、酸化物半導体を用いている。酸化物半導体を用いたトランジスタ２０２は、ポリシリコンを用いたトランジスタ２０１と比較して、オフ電流を非常に小さくすることができる。そのため、トランジスタ２０１において検出される光電流が小さく、また特性のばらつきがあったとしても、センシング時間を長くして、読み出し電荷を蓄えることができるので、トランジスタの特性のばらつきの影響を小さくすることができる。

【0045】

また、本発明の一実施形態に係る光センサ装置１００において、受光素子として機能するトランジスタ２０１以外のトランジスタは、基板２１１と半導体層との間に、遮光層として機能する導電層が設けられている。そのため、基板２１１側から光が長時間照射されたとしても、受光素子以外のトランジスタの半導体層に光が照射されることを抑制することができる。これにより、トランジスタ２０２～２０２、２１０が有する半導体層に光が照射されることで、トランジスタの特性が変動することを抑制することができる。

【0046】

また、駆動回路１０４＿Ｒ、１０４＿ＬをＣＭＯＳデバイスで構成することで、電流の制御が容易となり、貫通電流を低減することができる。これにより、アモルファスシリコンを用いた光センサと比較して、ノイズが低減された駆動が可能となる。

【0047】

［光センサ装置の製造方法］
本発明の一実施形態に係る光センサ装置１００の製造方法について、図８乃至図１０を参照して説明する。図８乃至図１０に示す断面図は、図７に示す断面図に対応する。

【0048】

図８（Ａ）は、基板２１１上に、導電層２３２、下地絶縁膜２１２、及び半導体層２１３＿１、２１３＿２を形成する工程について説明する図である。基板２１１として、例えば、ガラス基板、ポリイミド等のフレキシブル基板を用いる。まず、基板２１１上に、スパッタリング法により導電膜を形成し、フォトリソグラフィ工程により、導電膜を加工することで、導電層２３２を形成する。導電層２３２は、遮光性を有する金属材料で形成される。なお、導電層２３２は、駆動回路１０４＿Ｒ、１０４＿Ｌ及び保護回路１０５＿Ｒ、１０５＿Ｌを構成するトランジスタ２１０が設けられる領域に設けられる。導電層２３２は、駆動回路１０４＿Ｒ、１０４＿Ｌ及び保護回路１０５＿Ｒ、１０５＿Ｌを構成する各トランジスタに設けられ、トランジスタが有する半導体層の直下に設けられることが好ましい。

【0049】

次に、基板２１１及び導電層２３２上に、下地絶縁膜２１２を形成する。下地絶縁膜２１２は、ＣＶＤ法又はスパッタリング法により、例えば、酸化シリコン又は窒化シリコンを用いて形成される。下地絶縁膜２１２として、酸化シリコン及び窒化シリコンを、それぞれ単層で用いてもよいし、積層して用いてもよい。次に、下地絶縁膜２１２上にポリシリコンからなる半導体膜を形成し、フォトリソグラフィ工程により、半導体膜を加工して、半導体層２１３＿１、２１３＿２を形成する。ここで、半導体層２１３＿１は、導電層２３２と重ならない領域に設けられ、半導体層２１３＿２は、導電層２３２と重なる領域に設けられる。

【0050】

図８（Ｂ）は、絶縁膜２１４及び導電層２１５＿１～２１５＿５を形成する工程を説明する図である。まず、半導体層２１３＿１、２１３＿２上に、絶縁膜２１４を形成する。絶縁膜２１４は、ＣＶＤ法又はスパッタリング法により、例えば、酸化シリコン又は窒化シリコンを用いて形成される。絶縁膜２１４として、例えば、半導体層２１３＿１、２１３＿２に接して窒化シリコン膜を形成する。窒化シリコン膜は、比較的高濃度の水素を含み、水素を放出しやすい膜である。半導体層２１３＿１、２１３＿２と絶縁膜２１４とが接した状態で加熱処理を行うことにより、ポリシリコンからなる半導体層２１３＿１、２１３＿２に含まれるダングリングボンドを水素によって終端化させて、不活性にすることができる。次に、絶縁膜２１４上に、スパッタリング法により導電膜を形成し、フォトリソグラフィ工程により、導電膜を加工することで、導電層２１５＿１～２１５＿５を形成する。なお、図８（Ｂ）には、導電層２１５＿２、２１５＿４が図示されていないが、導電層２１５＿２、２１５＿４は、図５に示す位置に配置される。導電層２１５＿１は、半導体層２１３＿１と重畳する領域に形成され、導電層２１５＿２～２１５＿４は、後に酸化物半導体からなる半導体層と重畳する領域に形成され、導電層２１５＿５は、半導体層２１３＿３と重畳する領域に形成される。

【0051】

図示しないが、導電層２１５＿１、２１５＿５をマスクとして、半導体層２１３＿１、２１３＿２にドーピング処理を行う。これにより、半導体層２１３＿１、２１３＿２に不純物領域を形成する。ｎｃｈ型トランジスタを形成する場合には、ｎ型を付与する不純物を添加することで、半導体層に低濃度不純物領域と高濃度不純物領域を形成する。ｐｃｈ型トランジスタを形成する場合には、ｐ型を付与する不純物を添加することで、不純物領域を形成する。本実施形態では、駆動回路１０４＿Ｒ、１０４＿Ｌ及びセンサ画素１１０において、ｎｃｈ型トランジスタを図示しているが、これに限定されない。駆動回路１０４＿Ｒ、１０４＿Ｌを構成するトランジスタとして、ｎｃｈ型トランジスタ及びｐｃｈ型トランジスタの双方を形成してもよい。

【0052】

図９（Ａ）は、絶縁膜２１６及び半導体層２３１＿１～２３１＿４を形成する工程について説明する図である。まず、絶縁膜２１４及び導電層２１５＿１～２１５＿５上に、絶縁膜２１６を形成する。絶縁膜２１６は、ＣＶＤ法又はスパッタリング法により、例えば、酸化シリコン又は窒化シリコンを用いて形成される。

【0053】

トランジスタの半導体層として酸化物半導体を用いる場合、隣接する膜から水素や水分が酸化物半導体に侵入すると、トランジスタの特性が劣化する恐れがある。具体的には、トランジスタの移動度の低下、閾値のばらつき等が生じる。そのため、半導体層２３１＿１～２３１＿２と接する絶縁膜は、水素の濃度が低減された膜を使用することが好ましい。そのため、絶縁膜２１６は、例えば、ＣＶＤ法により、酸化シリコン膜を形成する。また、絶縁膜２１６は、導電層２１５＿１～２１５＿３側から、窒化シリコン膜と、酸化シリコン膜との積層構造にしてもよい。

【0054】

次に、絶縁膜２１６上に、スパッタリング法により、酸化物半導体を用いた半導体膜を形成し、フォトリソグラフィ工程により、半導体膜を加工することで、半導体層２３１＿１～２３１＿４を形成する。半導体層２３１＿１は、遮光層として機能する導電層２１５＿３上に形成される。なお、図９（Ａ）には、半導体層２３１＿２～２３１＿４が図示されていないが、半導体層２３１＿２～２３１＿４は、図６に示す位置に配置される。

【0055】

酸化物半導体を用いた半導体膜を半導体層２３１＿１～２３１＿４に加工する際に、半導体層２３１＿１～２３１＿４の表面にダメージが生じる場合がある。半導体層２３１＿１～２３１＿４のダメージが生じた領域には、酸素欠損が多く含まれている。酸素欠損により、トランジスタのオフリーク電流が大きくなるという問題が生じる。オフリーク電流を小さくするためには、加熱処理によって酸化物半導体に酸素を十分に導入する必要がある。そこで、半導体層２３１＿１～２３１＿４に、酸化シリコン膜が接した状態で、加熱処理を行うことが好ましい。加熱処理は、例えば、窒素、乾燥空気、又は大気雰囲気下で行うことが好ましい。これにより、酸化シリコンから酸素が放出され、半導体層２３１＿１～２３１＿４のダメージが生じた領域に酸素を供給することができる。したがって、半導体層２３１に含まれる酸素欠損を低減することができる。

【0056】

図９（Ｂ）は、絶縁膜２１７及び導電層２１８＿１～２１８＿９を形成する工程を説明する図である。まず、絶縁膜２１６及び半導体層２３１上に、ＣＶＤ法又はスパッタリング法により、例えば、酸化シリコン又は窒化シリコンを用いて、絶縁膜２１７を形成する。絶縁膜２１７は、例えば、半導体層２３１側から、ＣＶＤ法により、酸化シリコン膜を形成し、窒化シリコン膜上に、スパッタリング法により、窒化シリコン膜を形成することが好ましい。この後、再度、加熱処理を行ってもよい。加熱処理の条件は、半導体層２３１の形成後に行う加熱処理の条件と同様である。この加熱処理により、半導体層２３１に接する酸化シリコン膜から酸素が放出され、半導体層２３１のダメージが生じた領域に酸素を供給することができる。したがって、半導体層２３１に含まれる酸素欠損を低減することができる。なお、加熱処理は、半導体層２３１の形成後、又は絶縁膜２１７の形成後のいずれかの段階で行えばよい。

【0057】

次に、絶縁膜２１６及び絶縁膜２１７に、半導体層２１３＿１、２１３＿２に達するコンタクトホールを形成する。次に、絶縁膜２１７上に、スパッタリング法により導電膜を形成し、フォトリソグラフィ工程により加工して、導電層２１８＿１～２１８＿９を形成する。なお、図９（Ｂ）には、導電層２１８＿５～２１８＿７が図示されていないが、導電層２１８＿５～２１８＿７は、図５及び図６に示す位置に配置される。導電層２１８＿１、２１８＿２は、半導体層２１３＿１と接続され、導電層２１８＿３は、半導体層２３１と重畳する領域に設けられる。また、導電層２１８＿５、２１８＿６は、半導体層２１３＿２と接続される。

【0058】

図示しないが、導電層２１８＿３をマスクとして、半導体層２３１に水素又はアルゴンをイオン注入により添加する。これにより、半導体層１２１において、ゲート電極１２３と重畳する領域にチャネルと、チャネルを挟むように低抵抗化領域を形成することができる。

【0059】

図１０は、絶縁膜２１９及び導電層２２１＿１～２２１＿６を形成する工程を説明する図である。まず、絶縁膜２１７及び導電層２１８＿１～２１８＿９上に、ＣＶＤ法又はスパッタリング法により、例えば、酸化シリコン又は窒化シリコンを用いて、絶縁膜２１９を形成する。次に、絶縁膜２１９に、導電層２１８＿２、２１８＿８、２１８＿９及び半導体層２３１に達するコンタクトホールを形成する。次に、絶縁膜２１９上に、スパッタリング法により導電膜を形成し、フォトリソグラフィ工程により加工して、導電層２２１＿１～２２１＿６を形成する。導電層２２１＿１は導電層２１８＿２と接続され、導電層２２１＿２は導電層２１８＿２と、半導体層２３１＿１と接続される。導電層２２１＿２は、半導体層２３１＿１と接続される。導電層２２１＿２は、導電層２１８＿４と重畳する領域に設けられる。導電層２２１＿５は導電層２１８＿８と接続され、導電層２２１＿６は導電層２１８＿９と接続される。

【0060】

次に、導電層２２１＿１～２２１＿５上に、絶縁膜２２２を形成する。次に、絶縁膜２２２に、導電層２２１＿１、２２１＿５に達する開口部を形成し、絶縁膜２２２上にスパッタリング法により導電膜を形成する。次に、フォトリソグラフィ工程により加工して、導電層２２３＿１＿１、２２３＿２を形成する。次に、導電層２２３＿１、２２３＿２上に絶縁膜２２４を形成する。次に、絶縁膜２２４に、導電層２２３＿１、２２３＿２に達する開口部を形成し、絶縁膜２２４上にスパッタリング法により導電膜を形成する。最後に、フォトリソグラフィ工程により加工して、導電層２２５＿１＿１、２２５＿２を形成する。

【0061】

以上の工程により、本発明の一実施形態に係る光センサ装置１００を製造することができる。

【0062】

同一基板上に、ポリシリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタを形成する場合、酸化物半導体を用いたトランジスタが水素によって劣化してしまうことが問題となる。ポリシリコンを用いたトランジスタの特性を向上させるために、ポリシリコン層とゲート絶縁膜との界面における欠陥準位を終端する加熱処理が行われる。この加熱処理によって、酸化物半導体に水素が混入することで、酸化物半導体が縮退し、導体となってしまう。

【0063】

本発明の一実施形態に係る光センサ装置１００の製造方法では、酸化物半導体を用いたトランジスタ２０２～２０４の遮光層として機能する導電層２１５＿２を、ポリシリコンを用いたトランジスタ２０１のゲート電極として機能する導電層２１５＿１と同じ導電膜によって形成する。また、導電層２１５＿１～２１５＿３上に、絶縁膜２１６として酸化シリコン膜を形成し、絶縁膜２１７として酸化シリコン膜を形成する。このように、周辺領域１０３に配置された駆動回路１０４＿Ｒ、１０４＿Ｌよりも近くに、水素を吸収する導電層２１５＿２を配置する。これにより、トランジスタ２０２～２０４が有する半導体層２３１＿１～２３１＿４に、水素が混入することを抑制することができる。このように、本発明の一実施形態に係る光センサ装置１００では、トランジスタ２０２～２０４への光の影響を低減するだけでなく、水素の影響をも抑制することができる。また、この導電層２１５＿２は、ポリシリコンからなる半導体層２１３＿１よりも上層に配置される。これにより、導電層２１５＿２によって、光を反射させることができ、反射された光を半導体層２１３＿１に入射させることができるため、集光率を向上させることができる。

【0064】

また、本発明の一実施形態に係る光センサ装置１００は、透明なガラス基板だけでなく、フレキシブル基板上に形成されることができる。そのため、様々なデザイン、様々な形状に対応することが可能である。

【0065】

本発明の範疇において、当業者であれば、各種の変更例及び修正例に相当し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

【符号の説明】

【0066】

１００：光センサ装置、１０１：トランジスタ、１０２：センサ領域、１０３：周辺領域、１０４：駆動回路、１０５：保護回路、１０６：端子領域、１１０：センサ画素、１２１：半導体層、１２３：ゲート電極、２０１～２０４：トランジスタ、２０５：容量素子、２１０：トランジスタ、２１１：基板、２１２：下地絶縁膜、２１３：半導体層、２１４：絶縁膜、２１５：導電層、２１６：絶縁膜、２１７：絶縁膜、２１８：導電層、２１９：絶縁膜、２２１：導電層、２２２：絶縁膜、２２３：導電層、２２４：絶縁膜、２２５：導電層、２３１：半導体層、２３２：導電層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】