特許 7316460 クロック回路及びメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-07-19

(45)【発行日】2023-07-27

(54)【発明の名称】クロック回路及びメモリ

(51)【国際特許分類】

   G11C 7/22 20060101AFI20230720BHJP

   G06F 12/00 20060101ALI20230720BHJP

【ＦＩ】

G11C7/22 200

G06F12/00 564A

【請求項の数】 15

(21)【出願番号】P 2022538825

(86)(22)【出願日】2021-07-05

(65)【公表番号】

(43)【公表日】2023-02-28

(86)【国際出願番号】 CN2021104551

(87)【国際公開番号】W WO2022057392

(87)【国際公開日】2022-03-24

【審査請求日】2022-06-22

(31)【優先権主張番号】202010969644.7

(32)【優先日】2020-09-15

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】リン フェン

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０１０－６１７８０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／００８２７２６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／２４７６８３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１２／１７０６７１（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ７／２２

Ｇ０６Ｆ １２／００

(57)【特許請求の範囲】

【請求項1】

クロック回路であって、
データストローブクロック信号を受信し且つ前記データストローブクロック信号を伝送するように構成されるデータストローブクロックモジュールであって、前記データストローブクロック信号はデータ信号の受信及び／又は送信を制御するためのものである、データストローブクロックモジュールと、
システムクロック信号を受信し且つ前記システムクロック信号を伝送するように構成されるシステムクロックモジュールであって、前記システムクロック信号は命令信号の受信を制御するためのものである、システムクロックモジュールと、を含み、
前記システムクロックモジュールは少なくとも２つの第１信号伝送路を含み、且つ前記データ信号の受信速度及び／又は送信速度が異なることに応じて、異なる第１信号伝送路を採用して前記システムクロック信号を伝送するように構成される、前記クロック回路。

【請求項2】

前記データストローブクロックモジュールは少なくとも２つの第２信号伝送路を含み、異なる伝送速度の前記データストローブクロック信号は異なる前記第２信号伝送路を経由して伝送され、前記伝送速度は前記受信速度及び／又は送信速度に対応し、且つ各前記第２信号伝送路は各前記第１信号伝送路に対応し、前記システムクロックモジュールは、前記データストローブクロック信号が前記第２信号伝送路を介して伝送される場合、前記第２信号伝送路に対応する前記第１信号伝送路を介して前記システムクロック信号を伝送するように構成される
請求項１に記載のクロック回路。

【請求項3】

前記データストローブクロックモジュールは、第１データストローブクロック伝送回路と第２データストローブクロック伝送回路を含み、前記第１データストローブクロック伝送回路と前記第２データストローブクロック伝送回路はそれぞれ異なる前記第２信号伝送路を定義するものであり、前記データストローブクロックモジュールは、前記伝送速度が所定値以上である場合、前記第１データストローブクロック伝送回路を介して前記データストローブクロック信号を伝送し、前記伝送速度が前記所定値より小さい場合、前記第２データストローブクロック伝送回路を介して前記データストローブクロック信号を伝送するように構成される
請求項２に記載のクロック回路。

【請求項4】

前記第１データストローブクロック伝送回路は第１分周ユニットを含み、前記第２データストローブクロック伝送回路は第２分周ユニットを含み、前記第１分周ユニットと前記第２分周ユニットの両方は、前記データストローブクロック信号を分周し、少なくとも２種の異なる位相の分周後のデータストローブクロック信号を出力するように構成される
請求項３に記載のクロック回路。

【請求項5】

前記第１分周ユニットは、消費電力と前記データストローブクロック信号の周波数との第１相関性を有し、前記第２分周ユニットは、消費電力と前記データストローブクロック信号の周波数との第２相関性を有し、前記第１相関性が前記第２相関性より小さく、又は、前記第１分周ユニットは第１干渉防止能力を有し、前記第２分周ユニットは第２干渉防止能力を有し、前記第１干渉防止能力が前記第２干渉防止能力より大きい
請求項４に記載のクロック回路。

【請求項6】

前記第１分周ユニットは電流モードロジック分周回路を含み、前記第２分周ユニットはＣＭＯＳ分周回路を含む
請求項４又は５に記載のクロック回路。

【請求項7】

前記第１データストローブクロック伝送回路は更に、前記電流モードロジック分周回路に接続され且つ前記分周後のデータストローブクロック信号を出力するように構成される電流モードロジック－ＣＭＯＳ変換ユニットを含む
請求項６に記載のクロック回路。

【請求項8】

前記第２データストローブクロック伝送回路は更に、前記ＣＭＯＳ分周回路に前記データストローブクロック信号を出力するように構成される電流モードロジック－ＣＭＯＳ変換ユニットを含む
請求項６に記載のクロック回路。

【請求項9】

前記第１データストローブクロック伝送回路と前記第２データストローブクロック伝送回路の両方は、前記データストローブクロック信号をバッファリング受信するように構成されるバッファを含み、
前記バッファは電流モードロジックバッファである
請求項３に記載のクロック回路。

【請求項10】

前記システムクロックモジュールは、第１システムクロック伝送回路と第２システムクロック伝送回路を含み、前記第１システムクロック伝送回路と前記第２システムクロック伝送回路はそれぞれ異なる前記第１信号伝送路を定義するものであり、前記システムクロックモジュールは、前記データストローブクロック信号が前記第１データストローブクロック伝送回路を介して伝送される場合、前記第１システムクロック伝送回路を介して前記システムクロック信号を伝送し、前記データストローブクロック信号が前記第２データストローブクロック伝送回路を介して伝送される場合、前記第２システムクロック伝送回路を介して前記システムクロック信号を伝送するように構成される
請求項３に記載のクロック回路。

【請求項11】

前記第１システムクロック伝送回路は、前記第１データストローブクロック伝送回路のクロック遅延のマッチングを行うように構成される第１分周ユニットモデルを含み、前記第２システムクロック伝送回路は、前記第２データストローブクロック伝送回路のクロック遅延のマッチングを行うように構成される第２分周ユニットモデルを含み、
前記第１分周ユニットモデルは電流モードロジック分周回路モデルを含み、前記第２分周ユニットモデルはＣＭＯＳ分周回路モデルを含む
請求項１０に記載のクロック回路。

【請求項12】

前記第１システムクロック伝送回路は更に、前記電流モードロジック分周回路モデルに接続され且つ前記システムクロック信号を出力するように構成される電流モードロジック－ＣＭＯＳ変換ユニットを含み、
前記第２システムクロック伝送回路は更に、前記ＣＭＯＳ分周回路モデルに前記システムクロック信号を出力するように構成される電流モードロジック－ＣＭＯＳ変換ユニットを含み、
前記第１システムクロック伝送回路と前記第２システムクロック伝送回路の両方は、前記システムクロック信号をバッファリング受信するように構成されるバッファを含み、
前記バッファは電流モードロジックバッファである
請求項１１に記載のクロック回路。

【請求項13】

前記データストローブクロックモジュールは更に、前記第１データストローブクロック伝送回路と前記第２データストローブクロック伝送回路のうちの一方の出力信号を選択して出力するように構成される第１選択回路を含み、前記システムクロックモジュールは更に、前記第１システムクロック伝送回路と前記第２システムクロック伝送回路のうちの一方の出力信号を選択して出力するように構成される第２選択回路を含む
請求項１０に記載のクロック回路。

【請求項14】

前記クロック回路は更に、
前記第１選択回路と前記第２選択回路の出力に接続され且つ前記システムクロック信号と前記データストローブクロック信号との間の位相関係を決定するように構成されるハンドシェイクモジュールを含む
請求項１３に記載のクロック回路。

【請求項15】

請求項１～１４のいずれか一項に記載のクロック回路を含む、メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２０年９月１５日に中国特許庁に提出された、出願番号が２０２０１０９６９６４４．７、出願名称が「クロック回路及びメモリ」の中国特許出願の優先権を主張し、その全ての内容は参照によって本願に組み込まれる。

【0002】

本願実施例は、半導体技術分野に関し、特に、クロック回路及びメモリに関するものである。

【背景技術】

【0003】

ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）は、コンピュータでよく使用される半導体記憶装置であり、多数の重複メモリセルで構成される。各メモリセルは、一般にコンデンサとトランジスタを含み、トランジスタのグリッド電極がワード線に接続され、ドレイン電極がビット線に接続され、ソース電極がコンデンサに接続され、ワード線における電圧信号がトランジスタのオン／オフを制御でき、更にビット線を経由してコンデンサに記憶されているデータ情報を読み取ったり、ビット線を経由してデータ情報をコンデンサに書き込んで記憶したりする。

【0004】

ＤＲＡＭは、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：ＤＤＲ）ダイナミックランダムアクセスメモリ、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ダイナミックランダムアクセスメモリ、低消費電力ダブルデータレート（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：ＬＰＤＤＲ）ダイナミックランダムアクセスメモリに分けてもよい。ＤＲＡＭの応用分野が多くなるに伴い、例えばＤＲＡＭのモバイル分野への応用が多くなるのに伴い、ＤＲＡＭの消費電力指標に対するユーザの要求が高まっている。

【0005】

しかしながら、従来のＤＲＡＭの性能はまだ十分とはいえない。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本願実施例は、システムクロック信号とデータストローブクロック信号が互いにマッチングしないという問題を解決することができる、クロック回路及びメモリを提供することを目的とする。

【課題を解決するための手段】

【0007】

上記の問題を解決するために、本願実施例は、クロック回路を提供し、前記クロック回路は、データストローブクロック信号を受信し且つ前記データストローブクロック信号を伝送するように構成されるデータストローブクロックモジュールであって、前記データストローブクロック信号はデータ信号の受信及び／又は送信を制御するためのものであるデータストローブクロックモジュールと、システムクロック信号を受信し且つ前記システムクロック信号を伝送するように構成されるシステムクロックモジュールであって、前記システムクロック信号は命令信号の受信を制御するためのものであるシステムクロックモジュールとを備え、前記システムクロックモジュールは少なくとも２つの第１信号伝送路を含み、且つ前記データ信号の受信速度及び／又は送信速度が異なることに応じて、異なる第１信号伝送路を採用して前記システムクロック信号を伝送するように構成される。

【0008】

いくつかの実施例では、前記データストローブクロックモジュールは少なくとも２つの第２信号伝送路を含み、異なる伝送速度の前記データストローブクロック信号は異なる前記第２信号伝送路を経由して伝送され、前記伝送速度は前記受信速度及び／又は送信速度に対応し、且つ各前記第２信号伝送路は各第１信号伝送路に対応し、前記システムクロックモジュールは、前記データストローブクロック信号が前記第２信号伝送路を介して伝送される場合、前記第２信号伝送路に対応する前記第１信号伝送路を介して前記システムクロック信号を伝送するように構成される。

【0009】

いくつかの実施例では、前記データストローブクロックモジュールは、第１データストローブクロック伝送回路と第２データストローブクロック伝送回路を含み、前記第１データストローブクロック伝送回路と前記第２データストローブクロック伝送回路はそれぞれ異なる前記第２信号伝送路を定義するものであり、前記データストローブクロックモジュールは、前記伝送速度が所定値以上である場合、前記第１データストローブクロック伝送回路を介して前記データストローブクロック信号を伝送し、前記伝送速度が前記所定値より小さい場合、前記第２データストローブクロック伝送回路を介して前記データストローブクロック信号を伝送するように構成される。

【0010】

いくつかの実施例では、前記第１データストローブクロック伝送回路は第１分周ユニットを含み、前記第２データストローブクロック伝送回路は第２分周ユニットを含み、前記第１分周ユニットと前記第２分周ユニットの両方は、前記データストローブクロック信号を分周し、少なくとも２種の異なる位相の分周後のデータストローブクロック信号を出力するように構成される。

【0011】

いくつかの実施例では、前記第１分周ユニットは、消費電力と前記データストローブクロック信号の周波数との第１相関性を有し、前記第２分周ユニットは、消費電力と前記データストローブクロック信号の周波数との第２相関性を有し、前記第１相関性が前記第２相関性より小さく、又は、前記第１分周ユニットは第１干渉防止能力を有し、前記第２分周ユニットは第２干渉防止能力を有し、前記第１干渉防止能力が前記第２干渉防止能力より大きい。

【0012】

いくつかの実施例では、前記第１分周ユニットは電流モードロジック分周回路を含み、前記第２分周ユニットはＣＭＯＳ分周回路を含む。

【0013】

いくつかの実施例では、前記第１データストローブクロック伝送回路は更に、前記電流モードロジック分周回路に接続され且つ前記分周後のデータストローブクロック信号を出力するように構成される電流モードロジック－ＣＭＯＳ変換ユニットを含む。

【0014】

いくつかの実施例では、前記第２データストローブクロック伝送回路は更に、前記ＣＭＯＳ分周回路に前記データストローブクロック信号を出力するように構成される電流モードロジック－ＣＭＯＳ変換ユニットを含む。

【0015】

いくつかの実施例では、前記第１データストローブクロック伝送回路と第２データストローブクロック伝送回路の両方は、前記データストローブクロック信号をバッファリング受信するように構成されるバッファを含む。

【0016】

いくつかの実施例では、前記バッファは電流モードロジックバッファである。

【0017】

いくつかの実施例では、前記システムクロックモジュールは、第１システムクロック伝送回路と第２システムクロック伝送回路を含み、前記第１システムクロック伝送回路と前記第２システムクロック伝送回路はそれぞれ異なる前記第１信号伝送路を定義するものであり、前記システムクロックモジュールは、前記データストローブクロック信号が前記第１データストローブクロック伝送回路を介して伝送される場合、前記第１システムクロック伝送回路を介して前記システムクロック信号を伝送し、前記データストローブクロック信号が前記第２データストローブクロック伝送回路を介して伝送される場合、前記第２システムクロック伝送回路を介して前記システムクロック信号を伝送するように構成される。

【0018】

いくつかの実施例では、前記第１システムクロック伝送回路は、前記第１データストローブクロック伝送回路のクロック遅延のマッチングを行うように構成される第１分周ユニットモデルを含み、前記第２システムクロック伝送回路は、前記第２データストローブクロック伝送回路のクロック遅延のマッチングを行うように構成される第２分周ユニットモデルを含む。

【0019】

いくつかの実施例では、前記第１分周ユニットモデルは電流モードロジック分周回路モデルを含み、前記第２分周ユニットモデルはＣＭＯＳ分周回路モデルを含む。

【0020】

いくつかの実施例では、前記第１システムクロック伝送回路は更に、前記電流モードロジック分周回路モデルに接続され且つ前記システムクロック信号を出力するように構成される電流モードロジック－ＣＭＯＳ変換ユニットを含む。

【0021】

いくつかの実施例では、前記第２システムクロック伝送回路は更に、前記ＣＭＯＳ分周回路モデルに前記システムクロック信号を出力するように構成される電流モードロジック－ＣＭＯＳ変換ユニットを含む。

【0022】

いくつかの実施例では、前記第１システムクロック伝送回路と前記第２システムクロック伝送回路の両方は、前記システムクロック信号をバッファリング受信するように構成されるバッファを含む。

【0023】

いくつかの実施例では、前記バッファは電流モードロジックバッファである。

【0024】

いくつかの実施例では、前記データストローブクロックモジュールは更に、第１データストローブクロック伝送回路と前記第２データストローブクロック伝送回路のうちの一方の出力信号を選択して出力するように構成される第１選択回路を含み、前記システムクロックモジュールは更に、第１システムクロック伝送回路と第２システムクロック伝送回路のうちの一方の出力信号を選択して出力するように構成される第２選択回路を含む。

【0025】

いくつかの実施例では、前記クロック回路は更に、前記第１選択回路と前記第２選択回路の出力に接続され且つ前記システムクロック信号と前記データストローブクロック信号との間の位相関係を決定するように構成されるハンドシェイクモジュールを含む。

【0026】

これに対応して、本願実施例は、上記のクロック回路を含むメモリを更に提供する。

【発明の効果】

【0027】

従来技術に比べると、本願実施例による技術的解決策は下記の利点を有する。

【0028】

本願実施例では、システムクロックモジュールは少なくとも２つの第１信号伝送路を含み、データ信号の受信速度及び／又は送信速度が異なることに応じて、異なる第１信号伝送路を採用してシステムクロック信号を伝送する。データストローブクロック信号の伝送速度が異なる場合、それに応じて異なる第１信号伝送路を採用してシステムクロック信号を伝送することにより、異なる伝送速度のデータストローブクロック信号をすべて、システムクロック信号と対応的にマッチングさせることができる。従って、データストローブクロック信号の伝送速度が変化しても、データストローブクロック信号とシステムクロック信号のクロック差の変化が小さいか、データストローブクロック信号とシステムクロック信号のクロック差が変化せずに維持でき、そのため、ハンドシェイクモジュールは、データストローブクロック信号とシステムクロック信号を好適に位置合わせすることができ、これにより、同期とハンドシェイク機能の実現がより容易になる。

【図面の簡単な説明】

【0029】

【図1】本願実施例によるクロック回路の機能ブロック図である。

【図2】本願実施例によるクロック回路の別の機能ブロック図である。

【図3】図２におけるデータストローブクロックモジュールの動作原理模式図である。

【図4】本願実施例によるクロック回路の更に別の機能ブロック図である。

【図5】本願実施例によるクロック回路の構造模式図である。

【図6】本願実施例によるクロック回路の別の構造模式図である。

【発明を実施するための形態】

【0030】

１つ又は複数の実施例についてはそれに対応する図面を参照して例示的に説明するが、これらの例示的説明は実施例を限定するものではなく、図面において同じ符号を付けた素子（要素）は類似の素子であることを示し、特に明記しない限り、これらの図面は、縮尺の制限を構成するものではない。

【0031】

メモリの読取と書込のタイミング制約を軽減するために、メモリにはＷＣＫクロック信号、即ち、データストローブクロック信号が導入される。異なる性能要件に適応するために、同一のメモリのデータ伝送速度が速くても遅くてもよく、それに対応して、ＷＣＫクロック信号の伝送速度が所定値を超える伝送速度であっても、所定値より低い伝送速度であってもよい。例を挙げて言えば、データ伝送速度が３２００Ｍｂｐｓを超える場合、ＷＣＫクロック信号への干渉を低減するために、電流モードロジック（ＣＭＬ：Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）分周器を導入することができ、データ伝送速度が３２００Ｍｂｐｓより低い場合、消費電力を最大限に節約するために、ＣＭＯＳ分周器を採用することができる。

【0032】

つまり、メモリ内のＷＣＫクロック信号の伝送速度が異なる場合、ＷＣＫクロック信号は異なる伝送路を介して伝送される。メモリには、命令／アドレス信号を制御するためのＣＫクロック信号（即ち、システムクロック信号）も存在し、更に、ＷＣＫクロック信号のクロックドメインとＣＫクロック信号のクロックドメインの位置合せを考慮する必要があり、２つのクロックドメイン間のＷＣＫ２ＣＫ同期とハンドシェイク機能も考慮する必要がある。ＣＫクロック信号が同一の伝送路を経由して伝送される場合、ＣＫクロック信号が高速のＷＣＫクロック信号及び低速のＷＣＫクロック信号の両方と同時に優れる同期性能を有することを確保するのが困難である。

【0033】

上記の問題を解決するために、本願実施例は、ＣＫクロック信号が高速及び低速の両方のＷＣＫクロック信号と優れる同期性能を有することを確保することができる、クロック回路を提供する。

【0034】

本願実施例の目的、技術的解決策及び利点をより明らかにするために、以下に図面を参照しながら本願の各実施例を詳細に説明する。ただし、当業者なら自明であるが、本願の各実施例には、本願を読者（当業者）により明瞭に理解させるために多くの技術的詳細が示されているが、本願の技術的解決策は、これらの技術的詳細と下記の各実施例に基づく種々の変形と修正がなくても実現できる。

【0035】

図１は本願実施例によるクロック回路の機能ブロック図であり、図２はクロック回路の別の機能ブロック図であり、図３は図２におけるデータストローブクロックモジュールの動作原理模式図であり、図４はクロック回路の更に別の機能ブロック図であり、図５は本願実施例によるクロック回路の構造模式図であり、図６は本願実施例によるクロック回路の別の構造模式図である。

【0036】

図１に示すように、本実施例では、クロック回路は、データストローブクロック信号ＷＣＫを受信し且つデータストローブクロック信号ＷＣＫを伝送するように構成されるデータストローブクロックモジュール１０１であって、データストローブクロック信号ＷＣＫはデータ信号の受信及び／又は送信を制御するためのものであるデータストローブクロックモジュール１０１と、システムクロック信号を受信し且つシステムクロック信号ＣＫを伝送するように構成されるシステムクロックモジュール１０２であって、システムクロック信号ＣＫは命令信号の受信を制御するためものであるシステムクロックモジュール１０２とを含み、システムクロックモジュール１０２は少なくとも２つの第１信号伝送路を含み、且つデータ信号の受信速度及び／又は送信速度が異なることに応じて、異なる第１信号伝送路を採用してシステムクロック信号ＣＫを伝送するように構成される。

【0037】

以下、図面を参照しながら本実施例によるクロック回路を詳細に説明する。

【0038】

本実施例では、データ信号の受信速度及び／又は送信速度が高速伝送速度と低速伝送速度に分けられてもよく、それに対応して、データストローブクロック信号ＷＣＫは、高速信号伝送路と低速信号伝送路を有し、即ち、データストローブクロックモジュール１０１は、低速信号伝送路と高速信号伝送路を含む異なる第２信号伝送路を有し、このようにして、データストローブクロック信号ＷＣＫが高速クロック信号である場合、対応する信号伝送路の干渉防止能力が優れ、また、データストローブクロック信号ＷＣＫが低速クロック信号である場合、対応する信号伝送路の消費電力が低く、これによって、高速クロック信号の場合の強力な干渉防止能力の要件と、低速クロック信号の場合の低消費電力の要件を満たす。高速と低速は相対的な表現であるので、定義が明らかであることが理解可能である。

【0039】

それに対応して、システムクロックモジュール１０２は異なる第１信号伝送路を有し、各第１信号伝送路は、データストローブモジュール１０１内のそれぞれの信号伝送路に対応し、そのため、各第１信号伝送路は、各第２信号伝送路にマッチングされる。具体的には、マッチングとは、各第１信号伝送路がシステムクロック信号ＣＫに与える影響と、対応する第２信号伝送路がデータストローブクロック信号ＷＣＫに与える影響が同期することとして理解してもよく、当該影響は、クロック信号遅延、クロック信号損失、クロック信号撹乱等を含む。

【0040】

本実施例では、例として、各第１信号伝送路と、その対応する第２信号伝送路との間でクロック信号遅延マッチングを行い、これにより、異なる伝送速度のデータストローブクロック信号ＷＣＫがいずれも、システムクロック信号ＣＫと好適に同期ハンドシェイク可能になる。

【0041】

本実施例では、クロック回路は更に、データストローブクロックモジュール１０１及びシステムクロックモジュール１０２に接続され且つシステムクロック信号ＣＫとデータストローブクロック信号ＷＣＫとの間の位相関係を決定するように構成されるハンドシェイクモジュール１０３を含む。

【0042】

上述したように、データストローブクロックモジュール１０１は少なくとも２つの第２信号伝送路を含み、異なる伝送速度のデータストローブクロック信号ＷＣＫは、異なる第２信号伝送路を経由して伝送され、伝送速度は、前記受信速度及び／又は送信速度に対応し、且つ各第２信号伝送路は各第１信号伝送路に対応する。

【0043】

ここで、システムクロックモジュール１０２は、データストローブクロック信号ＷＣＫが第２信号伝送路を介して伝送される場合、第２信号伝送路に対応する第１信号伝送路を介してシステムクロック信号ＣＫを伝送するように構成される。つまり、データストローブクロックモジュール１０１が特定の第２伝送路を採用してデータストローブクロック信号ＷＣＫを伝送する場合、システムクロックモジュール１０２も特定の対応する第１信号伝送路を採用してシステムクロック信号ＣＫを伝送する。

【0044】

具体的には、図２に示すように、データストローブクロックモジュール１０１は、第１データストローブクロック伝送回路１２１と第２データストローブクロック伝送回路１３１を含み、第１データストローブクロック伝送回路１２１と第２データストローブクロック伝送回路１３１はそれぞれ異なる第２信号伝送路を定義し、データストローブクロックモジュール１０１は、伝送速度が所定値以上である場合、第１データストローブクロック伝送回路１２１を介してデータストローブクロック信号ＷＣＫを伝送し、伝送速度が所定値より小さい場合、第２データストローブクロック伝送回路１３１を介してデータストローブクロック信号ＷＣＫを伝送するように構成される。

【0045】

ここで、所定値はメモリの性能要件に応じて合理的に設定可能であり、第１データストローブクロック伝送回路１２１は高速伝送路を定義するためのものであり、第２データストローブクロック伝送回路１３１は低速伝送路を定義するためのものである。説明すべきことは、他の実施例では、データストローブクロックモジュールが３つ以上の第２信号伝送路を含んでもよく、即ち、データストローブクロックモジュールが３つ以上のデータストローブクロック伝送回路を有してもよいことに留意されたい。

【0046】

データストローブクロックモジュール１０１は更に、第１データストローブクロック伝送回路１２１と第２データストローブクロック伝送回路１３１のうちの一方の出力信号を選択して出力するように構成される第１選択回路１４１と、データストローブクロック信号ＷＣＫを受信し且つデータストローブクロック信号ＷＣＫを第１データストローブクロック伝送回路１２１及び第２データストローブクロック伝送回路１３１に伝送するように構成されるデータクロックパッド１１１とを含む。

【0047】

１つの例では、データストローブクロック信号ＷＣＫは、データクロックパッド１１１を介して第１データストローブクロック伝送回路１２１及び第２データストローブクロック伝送回路１３１に伝送され、２つの第２信号伝送路を経由して伝送された後、２種のデータストローブクロック信号ＷＣＫが第１選択回路１４１に達し、第１選択回路１４１は、データ信号の受信速度／送信速度に基づいて、第１データストローブクロック伝送回路１２１又は第２データストローブクロック伝送回路１３１の出力信号を選択して出力する。より具体的には、データ信号の受信速度／送信速度が所定値より低い場合、第１選択回路１４１は、第２データストローブクロック伝送回路１３１の出力信号を選択して出力し、データ信号の受信速度／送信速度が所定値以上である場合、第１選択回路１４１は、第１データストローブクロック伝送回路１２１の出力信号を選択して出力する。

【0048】

別の例では、データストローブクロック信号ＷＣＫは、データクロックパッド１１１を介して第１データストローブクロック伝送回路１２１及び第２データストローブクロック伝送回路１３１に伝送され、第１選択回路１４１は、第１データストローブクロック伝送回路１２１及び第２データストローブクロック伝送回路１３１のうちの一方を選択してクロック信号伝送を行い、他方は動作しない。このように、第１データストローブクロック伝送回路１２１及び第２データストローブクロック伝送回路１３１のうちの一方のみが動作することにより、クロック回路の消費電力を更に低減できる。

【0049】

図３に示すように、第１選択回路１４１によって出力されるデータストローブクロック信号ＷＣＫは「読み取り」、「書き込み」及び「ハンドシェイク」等の機能を実現するために使用でき、「書き込む」機能の実現の場合、データストローブクロック信号ＷＣＫは、対応する複数のデータ受信機に伝送される。また、データクロックモジュール１０１の出力が第２データストローブクロック伝送回路１３１により提供される場合、第１選択回路１４１によるデータストローブクロック信号ＷＣＫへの伝送損失等の問題を回避するために、第２データストローブクロック伝送回路１３１の出力を、第１選択回路１４１を経由せずにハンドシェイクモジュール１０３に直接出力して「ハンドシェイクする」機能を実現してもよい。

【0050】

システムクロックモジュール１０２は、システムクロックパッド１１２及びシステムクロック伝送回路１５２を含み、システムクロックパッド１１２は、システムクロック信号ＷＣＫを受信し且つシステムクロック信号をシステムクロック伝送回路１５２に伝送するように構成され、システムクロック伝送回路１５２は少なくとも２つの第１クロック信号伝送路を有する。

【0051】

図４に示すように、システムクロックモジュール１０２は、第１システムクロック伝送回路１２２と第２システムクロック伝送回路１３２を含み、第１システムクロック伝送回路１２２と第２システムクロック伝送回路１３２はそれぞれ異なる第１信号伝送路を定義し、システムクロックモジュール１０２は、データストローブクロック信号ＷＣＫが第１データストローブクロック伝送回路１２１を介して伝送される場合、第１システムクロック伝送回路１２２を介してシステムクロック信号ＣＫを伝送し、データストローブクロック信号ＷＣＫが第２データストローブクロック伝送回路１３１を介して伝送される場合、第２システムクロック伝送回路１３２を介してシステムクロック信号ＣＫを伝送するように構成される。

【0052】

具体的には、第１システムクロック伝送回路１２２は、第１データストローブクロック伝送回路１２１とのマッチングのために使用され、第２システムクロック伝送回路１３２は、第２データストローブクロック伝送回路１３１とのマッチングのために使用される。１つの例では、第１システムクロック伝送回路１２２によるシステムクロック信号ＣＫのクロック遅延は、第１データストローブクロック伝送回路１２１によるデータストローブクロック信号ＷＣＫのクロック遅延とマッチングし、第２システムクロック伝送回路１３２によるシステムクロック信号ＣＫのクロック遅延は、第２データストローブクロック伝送回路１３１によるデータストローブクロック信号ＷＣＫのクロック遅延とマッチングする。他の実施例では、データストローブクロックモジュールが３つ以上の第２信号伝送回路を有し、このようにシステムクロックモジュールも３つ又は３つ以上の第１信号伝送路を有し得、即ち、システムクロックモジュールも３つ以上のシステムクロック伝送回路を有し得ることに留意されたい。

【0053】

システムクロックモジュールは更に、第１システムクロック伝送回路１２２と第２システムクロック伝送回路１３２のうちの一方の出力信号を選択して出力するように構成される第２選択回路１４２を含む。

【0054】

１つの例では、システムクロック信号ＣＫは、システムクロックパッド１１２を介して第１システムクロック伝送回路１２２及び第２システムクロック伝送回路１３２に伝送され、２つの第１信号伝送路を経由して伝送された後、２種のシステムクロック信号ＣＫが第２選択回路１４２に達し、第２選択回路１４２は、データ信号の受信速度／送信速度に基づいて、第１システムクロック伝送回路１２２又は第２システムクロック伝送回路１３２の出力信号を選択して出力する。より具体的には、データ信号の受信速度／送信速度が所定値より低い場合、第２選択回路１４２は、第２システムクロック伝送回路１３２の出力信号を選択して出力し、データ信号の受信／送信速度が所定値以上である場合、第２選択回路１４２は、第１システムクロック伝送回路１２２の出力信号を選択して出力する。

【0055】

別の例では、システムクロック信号ＣＫは、システムクロックパッド１１２を介して第１システムクロック伝送回路１２２及び第２システムクロック伝送回路１３２に伝送され、第２選択回路１４２は、第１システムクロック伝送回路１２２及び第２システムクロック伝送回路１３２のうちの一方を選択してクロック信号伝送を行い、他方は動作しない。このように、第１システムクロック伝送回路１２２及び第２システムクロック伝送回路１３２のうちの一方のみが動作することにより、クロック回路の消費電力を更に低減できる。

【0056】

システムクロックモジュール１０２は複数の第１信号伝送路を有するので、異なる伝送速度のデータストローブクロック信号ＷＣＫに対するより好適なクロックマッチングを実現することができ、例えば、システムクロック信号ＣＫとデータストローブクロック信号ＷＣＫのクロック遅延、クロックジッタ等をマッチングさせることができ、これにより、データ信号の受信速度／送信速度が変化しても、ハンドシェイクモジュール１０３は、依然としてシステムクロック信号ＣＫとデータストローブクロック信号ＷＣＫの同期ハンドシェイクを行うことができる。

【0057】

具体的には、ハンドシェイクモジュール１０３は、第１選択回路１４１の出力と第２選択回路１４２の出力に接続され、システムクロック信号とデータストローブクロック信号との間の位相関係を決定するように構成される。

【0058】

また、データストローブクロック信号ＷＣＫは差動クロック信号であってもよく、それに対応して、図５に示すように、データクロックパッド１１１は、差動データストローブクロック信号ＷＣＫ（ＷＣＫ＿ｔクロック信号及びＷＣＫ＿ｃクロック信号と呼ばれてもよい）をそれぞれ受信するように構成される第１データクロックパッド３０及び第２データクロックパッド３１を含む。同様に、システムクロック信号ＣＫは差動クロック信号であってもよく、それに対応して、図５に示すように、システムクロックパッド１１２は、差動システムクロック信号ＣＫ（ＣＫ＿ｔクロック信号及びＣＫ＿ｃクロック信号と呼ばれてもよい）をそれぞれ受信するように構成される第１システムクロックパッド１０と第２システムクロックパッド１１を含む。

【0059】

図５に示すように、第１データストローブクロック伝送回路１２１は第１分周ユニット１４を含み、第２データストローブクロック伝送回路１３１は第２分周ユニット２４を含み、第１分周ユニット１４と第２分周ユニット２４の両方は、データストローブクロック信号ＷＣＫを分周し、少なくとも２種の異なる位相の分周後のデータストローブクロック信号を出力するように構成される。

【0060】

第１分周ユニット１４は、消費電力とデータストローブクロック信号ＷＣＫの周波数との第１相関性を有し、第２分周ユニット２４は、消費電力とデータストローブクロック信号ＷＣＫの周波数との第２相関性を有し、第１相関性が第２相関性より小さく、及び／又は、第１分周ユニット１４は第１干渉防止能力を有し、第２分周ユニット２４は第２干渉防止能力を有し、第１干渉防止能力は第２干渉防止能力より大きい。

【0061】

第１分周ユニット１４は、高速伝送速度のデータストローブクロック信号ＷＣＫを分周するように構成され、第２分周ユニット２４は低速伝送速度のデータストローブクロック信号ＷＣＫを分周するように構成され、即ち、第１分周ユニット１４は周波数が比較的高いデータストローブクロック信号ＷＣＫを分周し、第２分周ユニット２４は周波数が比較的低いデータストローブクロック信号ＷＣＫを分周する。第１相関性が第２相関性より小さく、且つ第１分周ユニット１４の静的消費電力が第２分周ユニット２４の静的消費電力より高いので、第２分周ユニット２４は比較的低い消費電力を維持でき、これにより、低速伝送路の過度の消費電力の問題を回避することができる。第１干渉防止能力が第２干渉防止能力より大きいので、高速伝送路がデータストローブクロック信号ＷＣＫに干渉を引き起こすという問題を回避でき、これにより、高速伝送路を経由して伝送されるデータストローブクロック信号ＷＣＫの精度が高くなる。

【0062】

本実施例では、図６に示すように、第１分周ユニット１４は、電流モードロジック（ＣＭＬ：ｃｕｒｒｅｎｔ－ｍｏｄｅ ｌｏｇｉｃ）分周回路を含み、図６では、電流モードロジック分周回路は、ＣＭＬ ＤＩＶとして示される。第２分周ユニット２４は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）分周回路を含み、図６では、ＣＭＯＳ分周回路は、ＣＭＯＳ ＤＩＶとして示される。

【0063】

電流モードロジック分周回路は、静的消費電力が比較的高く、消費電力と周波数との相関性が低く、干渉防止能力が強く、電源のジッタ／トグルに対する干渉防止能力が強い。ＣＭＯＳ分周回路は、消費電力が低く、消費電力と周波数との相関性が高く、周波数が低いほど消費電力が低くなり、電源ノイズのクロックジッタへの影響が大きく、電源干渉防止能力が比較的低い。高速伝送路は電流モードロジック分周回路を採用して、データストローブクロック信号の強い干渉防止能力を確保し、低速伝送路は消費電力が低いＣＭＯＳ分周回路を採用して、低速での省電力の目的を達成する。

【0064】

第１データストローブクロック伝送回路１２１は更に、電流モードロジック分周回路に接続され且つ分周後のデータストローブクロック信号を出力するように構成される電流モードロジック－ＣＭＯＳ変換ユニットを含み、当該電流モードロジック－ＣＭＯＳ変換ユニットは、第１電流モードロジック－ＣＭＯＳ変換ユニット１５として定義される。図６に示すように、図６では、第１電流モードロジック－ＣＭＯＳ変換ユニット１５は、Ｃ２Ｃ１として示される。

【0065】

前記第２データストローブクロック伝送回路１３１は更に、ＣＭＯＳ分周回路にデータストローブクロック信号を出力するように構成される電流モードロジック－ＣＭＯＳ変換ユニット２５を含み、当該電流モードロジック－ＣＭＯＳ変換ユニットは、第２電流モードロジック－ＣＭＯＳ変換ユニット２５として定義される。図６に示すように、図６では、第２電流モードロジック－ＣＭＯＳ変換ユニット２５は、Ｃ２Ｃ２として示される。

【0066】

また、第１データストローブクロック伝送回路１２１と第２データストローブクロック伝送回路１３１の両方は、データストローブクロック信号をバッファリング受信するように構成されるバッファを含む。具体的には、第１データストローブクロック伝送回路１２１内のバッファは、第１バッファ１２として定義され、第２データストローブクロック伝送回路１３１内のバッファは、第２バッファ２２として定義される。

【0067】

本実施例では、バッファは電流モードロジックバッファであり、図６に示すように、図６では、第１バッファ１２は、ＣＭＬ ｂｕｆｆｅｒ１として示され、第２バッファ２２は、ＣＭＬ ｂｕｆｆｅｒ２として示される。

【0068】

図５に示すように、第１システムクロック伝送回路１２２は、第１データストローブクロック伝送回路１２１のクロック遅延のマッチングを行うように構成される第１分周ユニットモデル３４を含み、第２システムクロック伝送回路１３２は、第２データストローブクロック伝送回路１３１のクロック遅延のマッチングを行うように構成される第２分周ユニットモデル４４を含む。

【0069】

第１分周ユニットモデル３４は実際にシステムクロック信号に対して分周処理を行わず、第２分周ユニットモデル４４は実際にシステムクロック信号に対して分周処理を行わないことが理解可能である。

【0070】

具体的には、図６に示すように、第１分周ユニットモデル３４は電流モードロジック分周回路モデルを含み、第２分周ユニットモデル４４はＣＭＯＳ分周回路モデルを含む。図６では、電流モードロジック分周回路モデルは、ＣＭＬ ＤＩＶ Ｍｏｄｅｌとして示され、ＣＭＯＳ分周回路モデルは、ＣＭＯＳ ＤＩＶ Ｍｏｄｅｌとして示される。

【0071】

第１システムクロック伝送回路１２２は更に、電流モードロジック分周回路モデルに接続され且つシステムクロック信号を出力するように構成される電流モードロジック－ＣＭＯＳ変換ユニットを含み、当該電流モードロジック－ＣＭＯＳ変換ユニットは、第３電流モードロジック－ＣＭＯＳ変換ユニット３５として定義される。図６では、第３電流モードロジック－ＣＭＯＳ変換ユニット３５は、Ｃ２Ｃ３として示される。

【0072】

第２システムクロック伝送回路１３２は更に、前記ＣＭＯＳ分周回路モデルにシステムクロック信号を出力するように構成される電流モードロジック－ＣＭＯＳ変換ユニットを含み、当該電流モードロジック－ＣＭＯＳ変換ユニットは、第４電流モードロジック－ＣＭＯＳ変換ユニット４５として定義される。図６では、第４電流モードロジック－ＣＭＯＳ変換ユニット４５は、Ｃ２Ｃ４として示される。

【0073】

第１システムクロック伝送回路１２２と第２システムクロック伝送回路１３２の両方は、システムクロック信号をバッファリング受信するように構成されるバッファを含む。具体的には、第１システムクロック伝送回路１２２内のバッファは第３バッファ３２として定義され、第２システムクロック伝送回路１３２内のバッファは第４バッファ４２として定義される。

【0074】

本実施例では、バッファは電流モードロジックバッファであり、図６に示すように、図６では、第３バッファ３２は、ＣＭＬ ｂｕｆｆｅｒ３として示され、第４バッファ４２は、ＣＭＬ ｂｕｆｆｅｒ４として示される。

【0075】

本実施例では、バッファが電流モードロジックバッファであることを例として説明したが、他の実施例では、上記のバッファはＣＭＯＳバッファであってもよく、それに対応して、バッファと他の構造（例えば、ＣＭＯＳ分周ユニット）の間に電流モードロジック－ＣＭＯＳ変換ユニットを設置する必要がないことに留意されたい。

【0076】

また、第１データストローブクロック伝送回路１２１、第２データストローブクロック伝送回路１３１、第１システムクロック伝送回路１２２、及び第２システムクロック伝送回路１３２はいずれも、データストローブクロック信号のデューティ比又はシステムクロック信号のデューティ比を調節するように構成されるデューティサイクル調節（ＤＣＡ：Ｄｕｔｙ Ｃｙｃｌｅ Ａｄｊｕｓｔｅｒ）ユニットを含む。ここで、第１データストローブクロック伝送回路１２１、第２データストローブクロック伝送回路１３１、第１システムクロック伝送回路１２２、及び第２システムクロック伝送回路１３２内のＤＣＡユニットは、それぞれ、第１ＤＣＡユニット１３、第２ＤＣＡユニット２３、第３ＤＣＡユニット３３、及び第４ＤＣＡユニット４３として定義される。図６では、第１ＤＣＡユニット１３、第２ＤＣＡユニット２３、第３ＤＣＡユニット３３、及び第４ＤＣＡユニット４３は、それぞれ、ＤＣＡ１、ＤＣＡ２、ＤＣＡ３、及びＤＣＡ４として示される。

【0077】

本実施例によるクロック回路によれば、システムクロックモジュール１０２は少なくとも２つの第１信号伝送路を含み、且つデータ信号の受信速度及び／又は送信速度が異なることに応じて、異なる第１信号伝送路を採用してシステムクロック信号を伝送する。データストローブクロック信号の伝送速度が異なる場合、それに応じて異なる第１信号伝送路を採用してシステムクロック信号を伝送することにより、異なる伝送速度のデータストローブクロック信号をすべて、システムクロック信号と対応的にマッチングさせることができる。従って、データストローブクロック信号の伝送速度が変化しても、データストローブクロック信号とシステムクロック信号のクロック差の変化が小さいか、データストローブクロック信号とシステムクロック信号のクロック差が変化せずに維持でき、そのため、ハンドシェイクモジュール１０３は、データストローブクロック信号とシステムクロック信号を好適に位置合わせすることができ、これにより、同期とハンドシェイク機能の実現がより容易になる。

【0078】

また、高速伝送路を定義する第１データストローブクロック伝送回路１２１は電流モードロジック分周回路を含み、電流モードロジック分周回路は干渉防止能力が強い利点を有し、そのため、高速で伝送されるデータストローブクロック信号への干渉が少なく、データストローブクロック信号の精度が確保される。低速伝送路を定義する第２データストローブクロック伝送回路１３１はＣＭＯＳ分周回路を含み、ＣＭＯＳ分周回路は消費電力が低い利点を有し、そのため、クロック回路の消費電力の低減に寄与する。従って、本実施例は、高速の場合には強力な干渉防止能力を有し、低速の場合には消費電力が低いという利点を有する。

【0079】

それに対応して、本願実施例は、上記のクロック回路を含むメモリを更に提供する。

【0080】

メモリは、ＤＤＲ５メモリなどのＤＤＲメモリであってもよい。

【0081】

当業者なら自明であるが、上記の各実施形態は、本願を実現するための特定の実施例であり、実際の応用では、本願の趣旨と範囲を逸脱することなく、形式や細部において様々な変形を実施できる。当業者であれば、本願の趣旨と範囲を逸脱することなく、各種の変型や修正を実施できる。従って、本願の保護範囲は、特許請求の範囲に従うものとする。

【産業上の利用可能性】

【0082】

本願実施例では、システムクロックモジュールは少なくとも２つの第１信号伝送路を含み、且つデータ信号の受信速度及び／又は送信速度が異なることに応じて、異なる第１信号伝送路を採用してシステムクロック信号を伝送する。データストローブクロック信号の伝送速度が異なる場合、それに応じて異なる第１信号伝送路を採用してシステムクロック信号を伝送することにより、異なる伝送速度のデータストローブクロック信号をすべて、システムクロック信号と対応的にマッチングさせることができる。従って、データストローブクロック信号の伝送速度が変化しても、データストローブクロック信号とシステムクロック信号のクロック差の変化が小さいか、データストローブクロック信号とシステムクロック信号のクロック差が変化せずに維持でき、そのため、ハンドシェイクモジュールは、データストローブクロック信号とシステムクロック信号を好適に位置合わせすることができ、これにより、同期とハンドシェイク機能の実現がより容易になる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】