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特許7317315サブピクセル回路、ならびにそれを有する表示システムおよび電子機器
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-07-21
(45)【発行日】2023-07-31
(54)【発明の名称】サブピクセル回路、ならびにそれを有する表示システムおよび電子機器
(51)【国際特許分類】
G09G 3/3233 20160101AFI20230724BHJP
G09G 3/20 20060101ALI20230724BHJP
【ＦＩ】
G09G3/3233
G09G3/20 642A
G09G3/20 641A
G09G3/20 624B
G09G3/20 611A
【請求項の数】
12
(21)【出願番号】P 2019543834
(86)(22)【出願日】2018-02-01
(65)【公表番号】
(43)【公表日】2020-03-19
(86)【国際出願番号】 SG2018050048
(87)【国際公開番号】W WO2018151673
(87)【国際公開日】2018-08-23
【審査請求日】2021-01-13
(31)【優先権主張番号】62/458,775
(32)【優先日】2017-02-14
(33)【優先権主張国・地域又は機関】US
【前置審査】
(73)【特許権者】
【識別番号】506076891
【氏名又は名称】ナンヤン テクノロジカル ユニヴァーシティー
(73)【特許権者】
【識別番号】596060697
【氏名又は名称】マサチューセッツ インスティテュート オブ テクノロジー
(73)【特許権者】
【識別番号】509034605
【氏名又は名称】ナショナル ユニバーシティ オブ シンガポール
(74)【代理人】
【識別番号】110000556
【氏名又は名称】弁理士法人有古特許事務所
(72)【発明者】
【氏名】チャン， ジョセフ シルヴェスター
(72)【発明者】
【氏名】シュー， ウェイ
(72)【発明者】
【氏名】チュー， ヨン
(72)【発明者】
【氏名】フィッツジェラルド， ユージン エイ．
(72)【発明者】
【氏名】ジャン， リー
(72)【発明者】
【氏名】リー， ケネス オン キアン
(72)【発明者】
【氏名】チュア， ス－ジン
(72)【発明者】
【氏名】チアー， シアウ ベン
【審査官】西島 篤宏
(56)【参考文献】
【文献】特開２００３－３４５３０７（ＪＰ，Ａ）
【文献】国際公開第２００４／０５５７７３（ＷＯ，Ａ１）
【文献】特開２００３－３１６３２２（ＪＰ，Ａ）
【文献】特開２００３－１６２２４９（ＪＰ，Ａ）
【文献】国際公開第２０１６／２００６３５（ＷＯ，Ａ１）
【文献】特開２００２－１８９４４５（ＪＰ，Ａ）
【文献】特開２００３－３３０４２０（ＪＰ，Ａ）
【文献】特開２０１１－０７６１０２（ＪＰ，Ａ）
【文献】特開２００６－０３０９４６（ＪＰ，Ａ）
【文献】特開２００５－２７４６２０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ ３／００ － ３／３８
(57)【特許請求の範囲】
【請求項1】
サブピクセル回路であって、デジタルデータ信号を受信するように適合された第１の端子と、デジタル制御信号を提供するための第２の端子と、デジタル周期信号を受信するように適合された制御端子とを含む第１のトランジスタと、
供給電圧を受け取るように適合された第１の端子と、発光素子に電気的に接続されるように適合された第２の端子と、前記第１のトランジスタの前記第２の端子に電気的に接続された制御端子とを含む第２のトランジスタと、を含み、
前記第１のトランジスタは、
前記第１のトランジスタの前記制御端子において、前記デジタル周期信号を受信し、
前記第１のトランジスタの前記第１の端子において、前記デジタルデータ信号を受信し、
前記第１のトランジスタの前記第２の端子に、前記デジタル周期信号に基づいて、前記デジタルデータ信号からデジタル制御信号を提供し、
前記第２のトランジスタは、前記第１のトランジスタからの前記デジタル制御信号に基づいて前記発光素子に前記供給電圧を印加させることにより、前記発光素子を駆動し、
前記デジタル周期信号が、各フレーム周期内の２Ｎ＋１タイムスロット（ここでＮは所定の整数であり、前記発光素子のＮビットグレースケール制御に対応する）を定義し、前記デジタル周期信号が、５０％のデューティサイクルで０および１の２値論理状態間において発振し、
前記デジタルデータ信号が、連続する０および１の２値論理状態で構成され、前記２Ｎ＋１タイムスロットのうちの所定の１つにおいて所定の論理状態を有し、
一フレーム周期における前記発光素子による発光の平均輝度レベルが、前記デジタルデータ信号が１である論理状態を有する前記フレーム周期内のタイムスロットの数に比例する、サブピクセル回路。
【請求項2】
前記所定のタイムスロットが、最初および最後のタイムスロットのうちの１つである、請求項１に記載のサブピクセル回路。
【請求項3】
各トランジスタにおける前記第１の端子と前記第２の端子との間に電気的に接続された容量素子を含まない、請求項１または２に記載のサブピクセル回路。
【請求項4】
容量素子を含まない、請求項３に記載のサブピクセル回路。
【請求項5】
前記第１のトランジスタおよび前記第２のトランジスタのそれぞれが、その線形領域で通常作動するように構成されている、請求項１から４のいずれか一項に記載のサブピクセル回路。
【請求項6】
表示システムであって、複数の発光素子と、
前記発光素子と作動的に関連する請求項１から５のいずれか一項に記載の複数のサブピクセル回路と、
前記サブピクセル回路と作動的に関連し、第１の入力信号に応答して前記デジタルデータ信号を提供するコーダーユニットと、
前記サブピクセル回路と作動的に関連し、第２の入力信号に応答して前記デジタル周期信号を提供する選択ユニットと
を含むシステム。
【請求項7】
各前記第１および第２の入力信号がデジタル入力信号である、請求項６に記載の表示システム。
【請求項8】
前記発光素子が有機発光ダイオード（ＯＬＥＤ）を含む、請求項６または７に記載の表示システム。
【請求項9】
電子機器であって、請求項６から８のいずれか一項に記載の表示システムと、
前記コーダーユニットおよび選択ユニットと作動的に関連し、前記第１および第２の入力信号を生成するように構成されているグラフィックス処理ユニットと
を含む電子機器。
【請求項10】
前記表示システムがＯＬＥＤディスプレイを備えた、請求項９に記載の電子機器。
【請求項11】
サブピクセル回路の制御方法であって、前記サブピクセル回路が、(i)デジタルデータ信号を受信するように適合された第１の端子と、デジタル制御信号を提供するための第２の端子と、デジタル周期信号を受信するように適合された制御端子とを含む第１のトランジスタと、(ii)供給電圧を受け取るように適合された第１の端子と、発光素子に電気的に接続されるように適合された第２の端子と、前記第１のトランジスタの前記第２の端子に電気的に接続された制御端子とを含む第２のトランジスタと、を含み、
前記第１のトランジスタの前記制御端子に、前記デジタル周期信号を提供する工程、
前記第１のトランジスタの前記第１の端子に、前記デジタルデータ信号を提供する工程、および
前記第２のトランジスタを用いて、前記第１のトランジスタの前記第２の端子によって提供される前記デジタル制御信号に基づいて前記発光素子に前記供給電圧を印加させることにより、前記発光素子を駆動する工程を含み、
前記デジタル制御信号が、前記デジタルデータ信号に関連し、前記デジタル周期信号に基づいて得られ、
前記デジタル周期信号が各フレーム周期内の２Ｎ＋１タイムスロット（ここでＮは所定の整数であり、前記発光素子のＮビットグレースケール制御に対応する）を定義し、前記デジタル周期信号が、５０％のデューティサイクルで０および１の２値論理状態間において発振し、
前記デジタルデータ信号が連続する０および１の２値論理状態で構成され、２Ｎ＋１タイムスロットのうちの所定の１つにおいて所定状態を有し、
一フレーム周期における前記発光素子による発光の平均輝度レベルが、前記デジタルデータ信号が１である論理状態を有する前記フレーム周期内のタイムスロットの数に比例する、サブピクセル回路の制御方法。
【請求項12】
前記所定のタイムスロットが、最初および最後のタイムスロットのうちの１つである、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、サブピクセル回路、ならびにそれを有するディスプレイおよび電子機器に関する。
【背景技術】
【0002】
現代の平面表示装置は一般に、発光ダイオードまたはその変形のマトリックスアレイを採用している。表示装置の性能は、多くの要因に依存する。その要因の１つは、ピクセル回路の実装である。図１Ａは、関連する発光ダイオード１２０を駆動するための従来のサブピクセル回路１１０を示す。サブピクセル回路は、５つのトランジスタと２つのコンデンサ（すなわち５Ｔ２Ｃ実装）を含む。
【0003】
図１Ｂは、グラフィックス処理ユニット（ＧＰＵ）２１０と、行ドライバ２２０、列ドライバ２３０、表示パネル２４０および複数のデジタル／アナログ変換器（ＤＡＣ）２５０を含む従来の表示システムとを含む電子機器２００の回路ブロック図を示す。表示パネル２４０は、各々が３つのサブピクセル回路１１０および関連するそれぞれの色の発光素子１２０を含むピクセル素子２４１のマトリックスアレイを含む。
【0004】
電子機器２００の動作は、大部分がアナログである。具体的には、ＧＰＵ２１０により生成されたデジタルデータは、ＤＡＣ２５０によりアナログデータに変換され、その後、サブピクセル素子２４０を駆動して発光させる。このような構成には、多くの欠点がある。
【0005】
１つの欠点は、結果として生じる輝度の不均一性に関する。各ピクセル素子の駆動トランジスタはその飽和領域でバイアスされているため、各ＬＥＤの駆動電流は、駆動トランジスタのゲートでの駆動電圧の変動に非常に敏感である。駆動電圧のわずかな変動は、駆動電流の対応する変動を引き起こすのに十分であり得、輝度誤差という結果になり得る。この現象は、より高い解像度または画素密度の表示装置において特に顕著であり、アナログデータラインに沿った駆動電圧（すなわち駆動電流と抵抗の積）の低下は、例えば、最初のピクセルと最後のピクセルとの間に著しい輝度の不一致を引き起こし得、不均一な輝度を引き起こし得る。結果として生じる輝度は、駆動電圧の変動に敏感であることに加えて、温度変動にも敏感であることが知られている。
【0006】
前記の不均一性の問題を補償するために、各ピクセル素子について補償回路が用意されている（図１Ａ参照）。しかし、補償回路は、表示システムの制御動作を複雑にし、実現可能な最高の画素密度および／または開口率を低下させる可能性がある。
【0007】
別の欠点は、電力消費に関する。駆動トランジスタは、通常、インピーダンスが大きなその飽和領域でバイアスされている。さらに、列ラインのＤＡＣ２５０は相当量の電力を消費する。
【0008】
２００９年１月にパデュー大学により発行されたＪａｎｇらによる「変調を用いる８ｂ ＱＶＧＡ ＡＭＯＬＥＤディスプレイのデジタル駆動技術」というタイトルの文書は、２つのトランジスタと１つのコンデンサを含むサブピクセルドライバを開示している。サブピクセルドライバは、デルタ－シグマ変調を用いて生成されたデジタル制御信号を受信する。しかし、デルタ－シグマ変調を使用すると、画素レベルでデータ信号を保持するためのコンデンサを採用しなければならなくなり、回路が複雑になり、ハードウェアが集中し過ぎる。
【先行技術文献】
【非特許文献】
【0009】
【文献】Ｊａｎｇら著、「変調を用いる８ｂ ＱＶＧＡ ＡＭＯＬＥＤディスプレイのデジタル駆動技術」、パデュー大学、２００９年１月
【発明の概要】
【発明が解決しようとする課題】
【0010】
先行技術の欠点の少なくとも１つに対処するサブピクセル回路を提供すること、および／または公衆に有用な選択肢を提供することが望ましい。
【課題を解決するための手段】
【0011】
一態様によれば、デジタル周期信号に応答して、デジタルデータ信号に関連するデジタル制御信号を提供する第１のスイッチングデバイス（switching device）と、関連する発光素子を駆動する制御信号に応答する第２のスイッチングデバイスとが提供される。前記デジタル周期信号が各フレーム周期内の２N＋１タイムスロット（Ｎは所定の整数）を定義し、デジタルデータ信号が２N＋１タイムスロットうちの所定の１つにおいて所定値を有する。
【0012】
記載した実施形態は特に有利である。回路は画素レベルでデジタル駆動されるため、アナログシステムに存在する非理想的影響をほとんど受けず、それによって表示パネル全体の輝度均一性が向上する。また、輝度均一性を補償するために画素レベルで補償回路を使用する必要がないかもしれず、より高い画素密度とより高い開口率が比較的容易に実現される。特定の実施例では、第１および第２のスイッチングデバイスは、スイッチングデバイスとしてデジタル動作するトランジスタであり得るため、ＤＡＣは必要とされない。さらに、消費電力には、フロントエンドのデジタル信号処理における動的電力損失および画素レベルでの静的駆動電力損失のみが含まれる。そのため、消費電力はアナログ駆動の表示システムに比べて大幅に削減される。
【0013】
好ましくは、所定のタイムスロットは、最初および最後のタイムスロットのうちの１つであり得る。第１のスイッチングデバイスは、デジタルデータ信号を受信するように適合された第１の端子と、デジタル制御信号を提供するための第２の端子と、デジタル周期デジタル信号を受信するように適合された制御端子とを含み得る。そして
第２のスイッチングデバイスは、供給電圧を受け取るように適合された第１の端子と、発光素子に電気的に接続されるように適合された第２の端子と、第１のスイッチングデバイスの第２の端子に電気的に接続された制御端子とを含み得る。
第２のスイッチングデバイスは、供給電圧を受け取るように適合された第１の端子と、発光素子に電気的に接続されるように適合された第２の端子と、第１のスイッチングデバイスの第２の端子に電気的に接続された制御端子とを含み得る。
【0014】
特定の実施形態では、好ましくは、サブピクセル回路は、スイッチングデバイス間に電気的に接続された容量素子を含まなくてもよい。なお一層とりわけ、サブピクセル回路は何の容量素子も有しなくもよい。
【0015】
好ましくは、各スイッチングデバイスは、トランジスタを含み得る。より好ましくは、各スイッチングデバイスは、その線形領域で通常動作するように構成される。
【0016】
サブピクセル回路は、表示システムの一部として実装されてもよく、表示システムは、複数の発光素子と、発光素子と動作的に関連する上記複数のサブピクセル回路と、サブピクセル回路と動作的に関連し、かつ第１の入力信号に応答してデジタルデータ信号を提供するコーダーユニットと、サブピクセル回路と動作的に関連し、かつ第２の入力信号に応答してデジタル周期信号を提供する選択ユニットとを含んでもよい。
【0017】
表示システムの各第１および第２の入力信号は、デジタル入力信号であり得る。発光素子は、有機発光ダイオード（ＯＬＥＤ）を含んでもよい。
【0018】
表示システムは、電子機器の一部であってもよく、この点で、電子機器は、上記の表示システムと、コーダーユニットおよび選択ユニットと動作的に関連し、かつ第１および第２の入力信号を生成するように構成されているグラフィックス処理ユニットと、を含んでもよい。この点で、表示システムはＯＬＥＤディスプレイであり得る。
【0019】
別の態様によれば、デジタル制御信号に応答して関連する発光素子を駆動する工程を含み、制御信号がデジタルデータ信号に関連するとともにデジタル周期信号に由来し、デジタル周期信号が各フレーム周期内の２N＋１タイムスロット（Ｎは所定の整数）を定義し、デジタルデータ信号が２N＋１タイムスロットのうちの所定の１つにおいて所定値を有する、サブピクセル回路の制御方法が提供される。
【0020】
好ましくは、所定のタイムスロットは、最初および最後のタイムスロットのうちの１つであり得る。
【0021】
別の態様によれば、デジタル周期信号に応答してデジタルデータ信号に関連するデジタル制御信号を提供する第１トランジスタと、制御信号に応答して関連する発光素子を駆動する第２トランジスタとを備え、第１のトランジスタと第２のトランジスタとの間に電気的に接続された容量素子を有しないサブピクセル回路が提供される。とりわけ、サブピクセル回路は、容量素子を含まなくてもよい。
【0022】
一態様に関連する特徴は、他の態様に適用可能であることが想定される。
【図面の簡単な説明】
【0023】
以下、添付の図面を参照して実施例を説明するが、図面では、同様の部分は同様の参照番号により示されている。
【図1A】従来のサブピクセル回路の回路図を示す。
【図2A】本発明の実施例によるサブピクセル回路の回路図を示す。
【発明を実施するための形態】
【0024】
図２Ａを参照すると、本発明の実施例によるサブピクセル回路３１０（破線により示す）は、第１のスイッチ３１１の形態の第１のスイッチングデバイス（switching device）３１１と、第２のスイッチ３１２の形態の第２のスイッチングデバイス３１２とを含む。スイッチングデバイス３１１、３１２は、他の実施形態では、任意の他の能動素子および／または受動素子、および／またはそれ以上のスイッチによって実装され得ることに留意されたい。
【0025】
ゲーティングスイッチとして機能する第１のスイッチ３１１は、デジタル周期信号ＶPに応答して、デジタルデータ信号ＶDに関連するデジタル制御信号ＶCを提供する。この実施形態では、信号ＶC、ＶD、ＶPは、各々２つの論理状態、すなわち「１」（オン）および「０」（オフ）を有するバイナリ信号である。デジタル周期信号ＶPは、各フレーム周期内の２N＋１タイムスロット（ここでＮは所定の整数である）を定義する。デジタル制御信号ＶCは、２N＋１タイムスロットうちの所定の１つにおいて所定値を有する。
【0026】
特に、第１のスイッチ３１１は、デジタルデータ信号ＶDを受信する第１の端子３１１ａと、デジタル制御信号ＶCを提供する第２の端子３１１ｂと、デジタル周期信号ＶPを受信する制御端子３１１ｃとを含む。したがって、第１のスイッチ３１１は、デジタル周期信号ＶCに基づいてデジタルデータ信号ＶDからデジタル制御信号ＶCを提供する。
【0027】
駆動スイッチとして機能する第２のスイッチ３１２は、第１のスイッチ３１１により提供されるデジタル制御信号ＶCに応答して、関連する発光素子３２０を駆動する。特に、第２のスイッチ３１２は、供給電圧ＶＤＤを受け取る第１の端子３１２ａと、発光素子３２０に電気的に接続された第２の端子３１２ｂと、第１のスイッチ３１１からデジタル制御信号ＶCを受信するための第１のスイッチ３１１の第２の端子３１１ｂに電気的に接続された制御端子３１２ｃとを含む。
【0028】
この実施形態における発光素子３２０は、駆動電流ＩLEDが流れる発光ダイオード（ＬＥＤ）である。具体的には、第２のスイッチ３１２が閉じて、受信したデジタル制御信号ＶCに基づいて、供給電圧ＶＤＤが発光素子３２０を貫通することができ、駆動電流ＩLEDが発光素子３２０を流れるという結果になる。
【0029】
サブピクセル回路３１０および関連する発光素子３２０は、一緒にサブピクセルを形成する。この実施形態では、サブピクセル回路が容量素子を含まないことが注目に値する。
【0030】
この実施例では、各スイッチ３１１、３１２は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）トランジスタを含み、その線形領域で動作する。他の実施形態では、各スイッチ３１１、３１２は、バイポーラ接合トランジスタまたは窒化ガリウム電力スイッチなど、任意の他のタイプの適切なトランジスタなどを含むことができることを理解されたい。
【0031】
図３は、デジタル周期信号ＶP、デジタルデータ信号ＶD、および駆動電流ＩLEDのタイミング図の実施例を示す。デジタル周期信号は、５０％のデューティサイクルを有する２つの論理状態間で発振または交互に繰り返すように示されている。デジタル周期信号ＶPの周期的性質により、デジタル制御信号ＶCは、デジタルデータ信号ＶDのそれと同様の信号波形を有する。デジタルデータ信号ＶDおよび対応するデジタル制御信号ＶCは、それぞれ高電圧および低電圧により表される「０」（オフ）および「１」（オン）の一連のバイナリコードを表す。
【0032】
この実施形態では、デジタル周期信号ＶPが、各フレーム周期において２8＋１（すなわち２５７）のタイムスロットを有するように、Ｎは、８（すなわち８ビットグレースケール制御）である。このような構成では、サブピクセル回路３１０は、サブピクセル回路３１０により受信されたデジタルデータ信号ＶDに基づいて発光素子３２０を制御するために、各フレーム周期中に２５７回動作またはスキャンされる。所定のタイムスロットは、この実施形態では、２５７タイムスロットのうちの最後の１つであり、他の実施形態では、２５７タイムスロットのうちの最初の１つであってもよい。デジタルデータ信号ＶD、したがってデジタル制御信号ＶCは、所定のタイムスロットで「０」（オフ）の所定の論理状態を有する。このような構成により、各フレーム周期の所定のタイムスロットにおいて信号ＶD、ＶCが「１」から「０」に遷移し、サブピクセル回路３１０がリセットされ、発光素子３２０が減光されることが保証される。このように、「０」から「１」への論理状態遷移が、最初の２５６タイムスロットのうちのいずれか１つの間に発生する場合、「１」から「０」への２番目の論理状態遷移は、最後の（すなわち２５７番目の）タイムスロットで発生し、次のフレーム周期のためのサブピクセル回路３１０をリセットする。すなわち、デジタルデータ信号ＶDがそのフレーム周期のための非ゼロのグレースケールまたは輝度値を表すフレーム周期中に２つの論理状態遷移が発生する。
【0033】
タイミング図での駆動電流ＩLEDの信号表現は、データ信号ＶDのそれと同様である。影付き領域は、駆動電流ＩLEDの信号表現で示されている。影付き領域は、フレーム周期中に発光素子３２０により放射された光の平均または全体の輝度レベルを表す。影付き領域は、フレーム周期内の、デジタルデータ信号ＶDの論理状態が「１」（オン）になるタイムスロットの数に比例する。
【0034】
図２Ｂは、グラフィックス処理ユニット４１０（ＧＰＵ）および表示システムを含む電子機器４００を開示している。表示システムは、選択ユニット４２０と、コーダーユニット４３０と、表示パネル４４０とを含む。
【0035】
ＧＰＵ４１０は、この実施形態では、デジタル信号であり、他の実施形態では、アナログ信号であり得る第１および第２の入力信号を生成するように構成されている。コーダーユニット４３０は、第１の入力信号に応答して、表示パネル４４０に提供するためのそれぞれの色に対応する複数のデジタルデータ信号ＶD1からＶD3を生成する。選択ユニット４２０は、第２の入力信号に応答して、デジタルデータ信号ＶD1からＶD3と関連して表示パネル４４０に提供するための複数のデジタル周期信号ＶP1、Ｖp2を生成する。この実施形態のコーダーユニット４３０は、フリップフロップおよび組合せ論理などのデジタル素子を含むデジタル回路を具現化する。先行技術のＤＡＣとは対照的に、コーダーユニット４３０は、より低い消費電力であり、ゼロまたは低い静的電力を消費し、比較的低い動的電力を使用する。
【0036】
表示パネル４４０は、行および列のマトリックスに配置されたピクセル素子３４１のアレイを含む有機発光ダイオード（ＯＬＥＤ）パネルである。各ピクセル素子３４１は、それぞれ赤、緑および青に対応する３つのサブピクセル素子３１０からなる。ピクセル素子３４１の各行は、デジタル周期信号Ｖp1、Ｖp2のうちの対応する１つを順次受信する。各サブピクセル素子３１０は、図２Ａに示す構成を有し、上記のサブピクセル回路３１０と対応する色の発光素子３２０とを含み、デジタル周期信号Ｖp1、Ｖp2の対応する１つによる受信または起動時にデジタルデータ信号ＶD1からＶD3の対応する１つを受信する。
【0037】
図４は、フレーム周期中の第１行のピクセル素子３４１のうちの１つのタイミング図を示す。ピクセル素子３４１のうちの前記１つの各サブピクセル回路３１０は、周期的デジタル信号ＶP1およびデジタルデータ信号ＶD1からＶD3の対応する１つを受信し、対応する発光素子３２０を駆動して、上記方法で、それぞれのグレースケールまたは輝度レベルでそれぞれの色の光を放射する。したがって、ピクセル素子４４１のうちの前記１つにより放射された光は、それぞれ、より高い、より低い、および中間の全体の輝度レベルで、赤、緑、および青の成分を有する。
【0038】
適切な既存のサブピクセル回路は、デジタル制御信号に応答して関連する発光素子を駆動する工程を含む、本発明の実施形態による制御方法を実行するように構成することができる。この制御信号は、デジタルデータ信号に関連し、デジタル周期信号に由来する。このデジタル周期信号は、各フレーム周期内の２N＋１タイムスロット（Ｎは所定の整数）を定義する。このデジタルデータ信号は、２N＋１タイムスロットのうちの所定の１つにおいて所定値を有する。既存のサブピクセル回路の動作は、図１から図４に関連して上記のサブピクセル回路のそれと同様であり、簡潔のためにここでは説明しない。
【0039】
本発明のサブピクセル回路３１０および表示システムには、多くの利点がある。まず、システムは、システムレベルでも画素レベルでもデジタル駆動されるため、システムは、アナログシステムに存在するワイヤ抵抗による電圧降下、プロセスや温度によるトランジスタの変動など、非理想的影響をほとんど受けず、それによって、表示パネル全体の輝度均一性が向上する。第二に、輝度均一性を補償するために画素レベルで補償回路が必要ではないため、より高い画素密度と、より高い開口率を比較的容易に実現できる。第三に、すべてのトランジスタがスイッチとしてデジタル動作するため、ＤＡＣは不要である。また、ＤＡＣ（「消費電力が大きい」）がなく、かつ、低インピーダンス（各ピクセルを駆動するトランジスタが線形領域でバイアスされるため）であることにより、超低消費電力を実現できる。さらに、消費電力には、フロントエンドのデジタル信号処理における動的電力損失および画素レベルでの静的駆動電力損失のみが含まれる。そのため、消費電力はアナログ駆動表示システムに比べて大幅に削減される。
【0040】
本発明を十分に説明してきたが、特許請求の範囲から逸脱することなく多くの変更をこれに加えることができることは当業者には明らかとなるはずである。
【図1A】
【図1B】
【図2A】
【図2B】
【図3】
【図4】