特許 7317952 ユニポーラ荷電平衡半導体パワー・デバイスのためのシステムおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-07-21

(45)【発行日】2023-07-31

(54)【発明の名称】ユニポーラ荷電平衡半導体パワー・デバイスのためのシステムおよび方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230724BHJP

   H01L 29/12 20060101ALI20230724BHJP

   H01L 21/336 20060101ALI20230724BHJP

   H01L 29/872 20060101ALI20230724BHJP

   H01L 21/329 20060101ALI20230724BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 652T

H01L29/78 658A

H01L29/78 658E

H01L29/78 653C

H01L29/86 301F

H01L29/86 301D

H01L29/86 301P

【請求項の数】 6

(21)【出願番号】P 2021517605

(86)(22)【出願日】2019-09-23

(65)【公表番号】

(43)【公表日】2022-01-12

(86)【国際出願番号】 US2019052474

(87)【国際公開番号】W WO2020068690

(87)【国際公開日】2020-04-02

【審査請求日】2021-05-28

(31)【優先権主張番号】16/147,210

(32)【優先日】2018-09-28

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390041542

【氏名又は名称】ゼネラル・エレクトリック・カンパニイ

(74)【代理人】

【識別番号】100133503

【弁理士】

【氏名又は名称】関口 一哉

(72)【発明者】

【氏名】アーサー，スティーブン・ダリー

(72)【発明者】

【氏名】ボロトニコフ，アレクサンドル・ビクトロビッチ

(72)【発明者】

【氏名】ガンディ，レザ

(72)【発明者】

【氏名】リリエンフィールド，デビッド・アラン

(72)【発明者】

【氏名】ロゼー，ピーター・アルメーン

【審査官】恩田 和彦

(56)【参考文献】

【文献】特開２００８－２９４４３７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０２７８９２４（ＵＳ，Ａ１）

【文献】特開２００４－１３４５４７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／０２６４４７７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／０１６６５３１（ＵＳ，Ａ１）

【文献】特開２００４－３３５６９７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／８７２

Ｈ０１Ｌ ２１／３２９

(57)【特許請求の範囲】

【請求項1】

荷電平衡（ＣＢ）垂直チャネル・ジャンクション電界効果トランジスタ（ＪＦＥＴ）デバイスであって、
第１導電型を有する第１エピタキシャル（エピ）層内に定められた第１ＣＢ層であって、前記第１ＣＢ層は第２導電型を有する第１複数のＣＢ領域を含み、前記第１複数のＣＢ領域の各々が前記第１エピ層の厚さよりも小さいそれぞれの深さを有する、第１ＣＢ層と、
前記第１ＣＢ層上に直接配置され前記第１導電型を有する第２エピタキシャル（エピ）層内に定められた第２ＣＢ層であって、前記第２ＣＢ層は第２導電型を有する第２複数のＣＢ領域を含み、前記第２複数のＣＢ領域の各々が前記第２エピ層の厚さよりも小さいそれぞれの深さを有する、第２ＣＢ層と、
前記第２ＣＢ層上に直接配置されたデバイス・エピ層内に定められたデバイス層であって、前記デバイス層が前記第２導電型を有する高ドープゲート領域を含み、前記デバイス・エピ層が前記第１導電型を有する、デバイス層と、
前記デバイス層、前記第１ＣＢ層、および前記第２ＣＢ層に配置され前記第２導電型を有するＣＢバス領域であって、前記ＣＢバス領域は、前記第１ＣＢ層の前記第１複数のＣＢ領域の第１ＣＢ領域、前記第２ＣＢ層の前記第２複数のＣＢ領域の第２ＣＢ領域、および前記デバイス層の前記高ドープゲート領域の間を延び電気的に結合するＣＢバス領域と、
を備える、荷電平衡（ＣＢ）垂直チャネル・ジャンクション電界効果トランジスタ（ＪＦＥＴ）デバイス。

【請求項2】

請求項１記載のＣＢ 垂直チャネルＪＦＥＴデバイスであって、前記高ドープゲート領域上に配置されたゲート端子を備え、前記ＣＢバス領域が、前記複数のＣＢ領域のうちの前記１つのＣＢ領域を前記ゲート端子に電気的に結合する、ＣＢ 垂直チャネルＪＦＥＴデバイス。

【請求項3】

請求項１記載のＣＢ 垂直チャネルＪＦＥＴデバイスであって、基板層を備え、前記基板層が炭化硅素（ＳｉＣ）を含む、ＣＢ 垂直チャネルＪＦＥＴデバイス。

【請求項4】

請求項１記載のＣＢ 垂直チャネルＪＦＥＴデバイスにおいて、前記高ドープゲート領域が、前記デバイス・エピ層の上面の一部に配置される、ＣＢ 垂直チャネルＪＦＥＴデバイス。

【請求項5】

荷電平衡（ＣＢ）垂直チャネル・ジャンクション電界効果トランジスタ（ＪＦＥＴ）デバイスであって、
第１導電型を有する第１エピタキシャル（エピ）層に定められ、前記第１導電型を有する広バンドギャップ基板層上に配置された第１ＣＢ層であって、前記第１ＣＢ層は第２導電型を有する第１複数のＣＢ領域を含み、前記第１複数のＣＢ領域の各々が前記第１エピ層の厚さよりも小さいそれぞれの深さを有する、第１ＣＢ層と、
前記第１ＣＢ層上に直接配置され前記第１導電型を有する第２エピタキシャル（エピ）層内に定められた第２ＣＢ層であって、前記第２ＣＢ層は第２導電型を有する第２複数のＣＢ領域を含み、前記第２複数のＣＢ領域の各々が前記第２エピ層の厚さよりも小さいそれぞれの深さを有する、第２ＣＢ層と、
前記第２ＣＢ層上に配置されたデバイス・エピ層内に定められたデバイス層であって、前記デバイス・エピ層が前記第１導電型を有し、前記デバイス層が、
前記第２導電型を有し、前記デバイス・エピ層の上面に配置された高ドープゲート領域であって、第１コンタクトが高ドープゲート領域上に直接配置される、高ドープゲート領域と、
前記第１導電型を有し、前記デバイス・エピ層の上面に、前記高ドープゲート領域に近接して配置されたソース領域であって、ソース・コンタクトが前記ソース領域の少なくとも一部の上に直接配置される、ソース領域と、
を含む、デバイス層と、
前記デバイス層、前記第１ＣＢ層、および前記第２ＣＢ層に配置され前記第２導電型を有するＣＢバス領域であって、前記ＣＢバス領域は、前記第１ＣＢ層の前記第１複数のＣＢ領域の第１ＣＢ領域、前記第２ＣＢ層の前記第２複数のＣＢ領域の第２ＣＢ領域、および前記デバイス層の前記高ドープゲート領域の間を延び電気的に結合するＣＢバス領域と、
を備える、荷電平衡（ＣＢ）垂直チャネル・ジャンクション電界効果トランジスタ（ＪＦＥＴ）デバイス。

【請求項6】

請求項５記載のＣＢ 垂直チャネルＪＦＥＴデバイスにおいて、前記第１ＣＢ領域および前記第２ＣＢ領域が、平方センチメートル（ｃｍ^２）あたり約２×１０^１３に等しい集積電荷を含む、ＣＢ 垂直チャネルＪＦＥＴデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

[0001] 本明細書において開示する主題は、半導体パワー・デバイスに関し、更に特定すれば、ユニポーラ荷電平衡（ＣＢ：charge balanced）半導体パワー・デバイスに関する。

【従来技術】

【0002】

[0002] 半導体パワー・デバイスでは、荷電平衡設計が様々な利点を提供する。例えば、ＣＢ ＦＥＴデバイスは、従前からのユニポーラ・デバイス設計と比較して、これらよりも高い電圧阻止、および小さい抵抗を明確に示す。しかしながら、浮遊ＣＢ領域を使用するＣＢ ＦＥＴデバイスのスイッチング速度は、半導体材料におけるキャリアの再結合－生成率(recombination-generation rates)に左右される。広バンドギャップ材料のように、半導体材料の中には、再結合－生成率が比較的低く、その結果スイッチング速度が比較的低くなるものもある。このようなＣＢ ＦＥＴデバイスの再結合－生成率およびスイッチング速度を高めるために、点欠陥を半導体材料に導入する場合がある。しかしながら、点欠陥はデバイスの漏れ電流を増大させるおそれがある。

【発明の概要】

【課題を解決するための手段】

【0003】

[0003] 一実施形態では、荷電平衡（ＣＢ）電界効果トランジスタ（ＦＥＴ）デバイスは、第１導電型を有する第１エピタキシャル（エピ）層内に定められたＣＢ層を含む。このＣＢ層は、第２導電型を有する複数のＣＢ領域を含む。更に、このＣＢ ＦＥＴデバイスは、荷電平衡層上に配置され第１導電型を有するデバイス・エピ層内に定められたデバイス層を含む。デバイス層は、第２導電型を有する高ドープ領域(highly-doped region)を含む。更に、ＣＢ ＦＥＴデバイスは、第２導電型を有するＣＢバス領域を含む。ＣＢバス領域は、ＣＢ層の複数の荷電平衡領域間を延び、そのＣＢ領域をデバイス層の高ドープ領域に電気的に結合する。

【0004】

[0004] 他の実施形態では、ＣＢ ＦＥＴデバイスの製造方法は、第１導電型を有する第１エピ層を下地層上に形成するステップを含む。下地層は、広バンドギャップ材料で形成してもよい。更に、この方法は、第２導電型を有する第１複数のＣＢ領域を、第１エピ層に注入して、ＣＢ層を生成するステップを含む。更に、この方法は、第１導電型を有するデバイス・エピ層をＣＢ層上に形成するステップを含む。また、この方法は、第２導電型を有する高ドープ領域をデバイス・エピ層内に形成し、デバイス層を生成するステップを含んでもよい。また、この方法は、第２導電型を有するＣＢバス領域を注入するステップを含み、ＣＢバス領域は、ＣＢ層の複数のＣＢ領域間を延び、ＣＢ領域をデバイス層の高ドープ領域に電気的に結合する。

【0005】

[0005] 他の実施形態では、ＣＢ ＦＥＴデバイスは、第１エピ層内に定められたＣＢ層を含む。第１エピ層は、第１導電型を有し、第１導電型を有する広バンドギャップ基板層上に配置される。ＣＢ層は、第２導電型を有する複数のＣＢ領域を含む。更に、ＣＢ ＦＥＴデバイスは、第１導電型を有しＣＢ平衡層上に配置されたデバイス・エピ層内に定められたデバイス層も含む。デバイス層は、デバイス・エピ層の上面上に配置され第２導電型を有する高ドープ領域を含む。高ドープ領域上に第１コンタクトが直接配置されている。また、デバイス層は、第１導電型を有するソース領域も含む。ソース領域は、デバイス・エピ層の上面上に、高ドープ領域に近接して配置される。ソース領域の少なくとも一部の上方にソース・コンタクトが直接配置される。更に、ＣＢ ＦＥＴデバイスは、第２導電型を有するＣＢバス領域を含む。ＣＢバス領域は、ＣＢ層の複数の荷電平衡領域間を延び、そのＣＢ領域をデバイス層の高ドープ領域に電気的に結合する。

【0006】

[0006] 本発明のこれらおよびその他の特徴、態様、ならびに利点は、以下の詳細な説明を添付図面を参照しながら読解すれば、一層深く理解されて来るであろう。添付図面において、同様の記号は図面全体を通じて同様の部分を表す。

【図面の簡単な説明】

【0007】

【図1】各々１組のＣＢ領域を有する複数の(a number of)荷電平衡（ＣＢ）層を含み、ＣＢバスがＣＢ領域の少なくとも一部を、半導体デバイスのデバイス層内にある同様の導電型の領域に電気的に結合する、実施形態による半導体デバイスの断面図である。

【図2】実施形態による、ＣＢバスを含む垂直チャネル・ジャンクション電界効果トランジスタ（ＪＦＥＴ）デバイスの断面図である。

【図3A】実施形態による、ＣＢバスを含む水平チャネルＪＦＥＴデバイスの第１実施形態の断面図である。

【図3B】実施形態による、ＣＢバスを含む水平チャネルＪＦＥＴデバイスの第２実施形態の断面図である。

【図4】実施形態による、ＣＢバスを含む垂直チャネル金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）デバイスの断面図である。

【図5】実施形態にしたがってＣＢ電界効果トランジスタ（ＦＥＴ）デバイスを製造するプロセスのフロー・チャートである。

【図6】実施形態にしたがってＣＢ ＦＥＴデバイスを製造する他のプロセスのフロー・チャートである。

【発明を実施するための形態】

【0008】

[0014] 以下に、１つ以上の具体的な実施形態について説明する。これらの実施形態について簡潔な説明を行うために、この明細書には実際の実施態様の特徴全ては記載されていない。尚、あらゆる工学または設計プロジェクトにおけると同様、このような実際の実施態様のいずれの開発においても、開発者の具体的な目標を達成するためには、実施態様に特定的な多数の判断を行わなければならず、実施態様毎に異なるシステム関連の制約または業務関連の制約を順守しなければならないことは、認められてしかるべきである。更に、このような開発努力は、複雑で時間がかかることもあるが、他方において、本開示の恩恵を受ける当業者にとっては、設計、製作、および製造といった日常業務であることも認められてしかるべきである。

【0009】

[0015] 冠詞「ａ」、「ａｎ」、および「ｔｈｅ」は、そのエレメントが１つ以上あるという意味を表すことを意図している。「備える」(comprising)、「含む」(including)、および「有する」(having)という用語は、包含的であり、列挙されるエレメント以外にも追加のエレメントがあってもよいという意味を表すことを意図している。 更に、以下の論述における数値例はいずれも、限定ではないことを意図しており、したがって、追加の数値、範囲、および割合も、開示する実施形態の範囲内に該当する。

【0010】

[0016] 本明細書において使用する場合、「層」(layer)という用語は、下地表面の少なくとも一部の上に、連続的にまたは不連続的に配置された材料を指す。更に、「層」という用語は、必ずしも、均一な厚さで配置された材料を意味するとは限らず、配置される材料は均一な厚さまたは可変厚さを有してもよい。更に、「層」という用語は、本明細書において使用する場合、文脈上そうでないとする明確な指示がない限り、１つの層または複数の層を指す。更に、本明細書において使用する場合、「上に配置される」(disposed on)という表現は、特に具体的に指示されていないならば、互いに直接接触して配置された層、または間に介在層を有することによって間接的に配置された層を指す。したがって、「上に直接配置された」(disposed directly on)という表現は、本明細書において使用する場合、２つの層が互いに直接接触しており、それらの間に介在層がないことを意味する。「隣接する」(adjacent)という用語は、本明細書において使用する場合、２つの層および／または構造（例えば、注入領域）が連続的に配置され、互いに直接接触することを意味する。

【0011】

[0017] 本開示において、層／領域が他の層または基板「上」(on)にあるというように記載されているとき、これらの層／領域は、互いに直接接触する、またはこれらの層および領域間に１つ（以上の）層または構造を有することができると理解するものとする。更に、「上に」(on)という用語は、層／領域の互いに対する相対的な位置を記述し、必ずしも「直接上に」(on top of)を意味する訳ではない。何故なら、上または下の相対的な位置は、見る人に対するデバイスの向きによって異なるからである。更に、「最上位」(top)、「最下位」(bottom)、「上方に」(above)、「の下に」(below)、「上側」(upper)、およびこれらの用語の変形の使用は、便宜的に行われ、特に明記されていなければ、決してコンポーネントの特定の向きを要求するのではない。このことを念頭に入れて、本明細書において使用する場合、「直接上方」(directly above)および「直接下方」(directly below)という表現は、間に介在する層がなく、互いに直接接触する層／領域の相対的な位置を記述する。更に、本明細書において使用する場合、「下側」(lower)、「中間「(middle)、または「最下位」(bottom)という用語は、基板層に相対的に近い側の(nearer)構造（例えば、エピタキシャル層）を指し、一方「最上位」(top)または「上側」(upper)という用語は、基板層から相対的に離れた特定の構造（例えば、エピタキシャル層）を指す。

【0012】

[0018] 本実施形態は、ユニポーラ半導体荷電平衡（ＣＢ）デバイスの設計、およびその製造方法を対象とする。開示する設計および方法は、垂直チャネル接合電界効果トランジスタ（ＪＦＥＴ）、水平チャネルＪＦＥＴ、垂直チャネル金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）というような、ＣＢ電界効果トランジスタ（ＦＥＴ）デバイス、ならびに 中間電圧（例えば、２キロボルト（ｋＶ）～１０ｋＶ）および高電圧（例えば、１０ｋＶ以上、または１０ｋＶ～２０ｋＶ）パワー変換関連用途に利用できる他のデバイスの製造に有用である。更に、開示する設計および方法は、炭化硅素（ＳｉＣ）デバイス、窒化ガリウムデバイス、ダイアモンド・デバイス、窒化アルミニウム・デバイス、窒化硼素デバイスというような、広バンドギャップＣＢ ＦＥＴデバイス、および１つ以上の広バンドギャップ半導体材料を使用して製造される他のＣＢ ＦＥＴデバイスの製造において有用である。

【0013】

[0019] 以下で論ずるように、開示するＣＢ ＦＥＴデバイスは、反復エピタキシャル成長およびドーパント注入ステップを使用して実施される多層ドリフト領域を含む。本明細書において使用する場合、「多層」(multi-layered)という用語、および特定数の層（例えば、「二層」、「三層」、「四層」）に言及する場合、ＣＢ ＦＥＴデバイスのエピタキシャル（エピ）層の数を指す。開示する多層ドリフト領域設計は、第１導電型を有する荷電平衡（ＣＢ）層（例えば、ｎ－型ＣＢ層）を含む。更に、これらのＣＢ層の各々は、第２導電型の１組の荷電平衡（ＣＢ）領域を含む。荷電平衡（ＣＢ）領域は、ＣＢ ＦＥＴデバイスのアクティブ・エリアにおける電界を再整形する、別個の、埋め込み(buried)、注入(implanted)領域である。本明細書では、これらのＣＢ領域が、ＣＢ ＦＥＴデバイスの下側のエピ層内（例えば、上側／デバイス・エピ層と基板層との間に配置されたＣＢ層内）に配置されるという意味で、これらのＣＢ領域を「埋め込み」(buried)と記述する。開示するＣＢ ＦＥＴデバイスの実施形態では、以下で論ずるように、これらのＣＢ層の設計が、比較的単純な製作プロセスを維持しつつも、低い導通損失および高い阻止電圧を可能にする。

【0014】

[0020] 更に、以下で論ずるように、開示するＣＢ ＦＥＴデバイスは、ＣＢ領域と同じ導通型のＣＢバス（例えば、ＣＢバス領域）を含み、概して言えば、ＣＢバスは、ＣＢ層の内１つ以上のＣＢ領域の１つ以上と、同じ導電型（ＣＢ領域に対して）の高ドープ領域（例えば、ゲート領域または阻止接合の一部）との間に電気接続（例えば、垂直接続）を設ける。高ドープ領域は、デバイスのデバイス・エピ層内に配置される（例えば、基板層から比較的離れて）。したがって、ＣＢ ＦＥＴデバイスがオフ状態からオン状態に遷移するとき、キャリアは高ドープ領域からＣＢ領域に、ＣＢバスを通って直接流れることができる。逆に、オン状態からオフ状態への遷移の間、キャリアはＣＢ領域から高ドープ領域に、ＣＢバスを通って直接流れることができる。その結果、開示するＣＢ ＦＥＴデバイスのスイッチング性能は、キャリアの再結合－生成率には無関係となり、これによって、スイッチング速度の上昇、ならびにスイッチングおよびダイナミック・オン抵抗損失の低減をもたらす(offer)。更に、ＣＢ ＦＥＴデバイスによって生成される高い阻止電圧は維持または改善される。

【0015】

[0021] 図１は、荷電平衡（ＣＢ）電界効果トランジスタ（ＦＥＴ）デバイス１０のような半導体デバイス８の実施形態の断面図であり、複数の荷電平衡（ＣＢ）層１６上に配置されたデバイス層１４を含むドリフト領域１２を有する。尚、ＣＢ ＦＥＴデバイス１０の特定のコンポーネントおよび以下で論ずる他のデバイスを明確化して図示するために、一般に理解されている特定の設計エレメント（例えば、最上位メタライゼーション、パシベーション、エッジ終端等）を省略する場合もあることは認めることができよう。

【0016】

[0022] 以下で論ずるように、ＣＢ ＦＥＴデバイス１０のドリフト領域１２は、第１導電型（例えば、ｎ－型エピ層１８）を有する複数のエピタキシャル（エピ）層１８を含み、これらのエピタキシャル（エピ）層１８は、ＣＢ ＦＥＴデバイス１０のデバイス層１４およびＣＢ層１６を形成する。加えて、エピ層１８は、各々、特定の実施形態では同じでも異なってもよいドーパント濃度を有する。図示する実施形態は３つのエピ層１８（例えば、１８Ａ、１８Ｂ、および１８Ｚ）を含むが、ＣＢ ＦＥＴデバイス１０は、特定の所望の電圧定格を有するＣＢ ＦＥＴデバイス１０を生成するために、任意の適した数のエピ層１８（例えば、２、４、５、６、またはそれ以上）を含んでもよい。ある実施形態では、エピ層１８は、通常、炭化硅素、窒化ガリウム、ダイアモンド、窒化アルミニウムおよび／または窒化硼素のような、１つ以上の広バンドギャップ半導体材料で形成される。エピ層１８は、エピタキシャル成長の反復サイクルを使用して、製作することができる。図示のように、第１エピ層１８Ａは、基板層２０の上方に、これに隣接して配置され、第２エピ層１８Ｂは、第１エピ層１８Ａの上方にこれに隣接して配置され、第３エピ層１８Ｚ（例えば、デバイス・エピ層）は、第２エピ層１８Ｂの上方にこれに隣接して配置されている。他の実施形態では、ＣＢ ＦＥＴデバイス１０は、第１エピ層１８Ａと第２エピ層１８Ｂとの間、および／または第２エピ層１８Ｂとデバイス・エピ層１８Ｚとの間に介在する追加のエピ層１８（例えば、１８Ｃ、１８Ｄ等）を含んでもよい。

【0017】

[0023] オン状態抵抗（Ｒｄｓ（ｏｎ））および結果的に生ずるオン状態導通損失を低減するために、ＣＢ ＦＥＴデバイス１０は、エピ層１８Ａおよび１８Ｂにそれぞれ注入された２つのＣＢ層１６Ａおよび１６Ｂを含み、これらの各々は、それぞれ１組のＣＢ領域２２（例えば、それぞれ、２２Ａおよび２２Ｂ）を含む。加えて、ＣＢ ＦＥＴデバイス１０は、ＣＢ領域２２の少なくとも一部に電気的に結合された荷電平衡（ＣＢ）バス２４を含む。ＣＢ層１６内において、ＣＢ領域２２は、エピ層１８の残り２６に対して逆極性にドープされている。言い換えると、ｎ－型ＣＢ層１６（例えば、ｎ－型ＳｉＣエピタキシャル層１８）を有するＣＢ ＦＥＴデバイス１０では、ＣＢ領域２２はＰ－型であり、ｐ－型エピ層１８を有するＣＢ ＦＥＴデバイス１０では、ＣＢ領域２２はｎ－型である。更に、特定の実施形態では、ＣＢ層１６Ａの１組のＣＢ領域２２Ａにおけるドーパント濃度は、ＣＢ層１６Ｂの１組のＣＢ領域２２Ｂにおけるドーパント濃度と同じでも異なってもよい。更にまた、エピ層１８Ａおよび１８ＢのＣＢ領域２２ならびに残り２６は、各々、逆バイアスの下で実質的に枯渇し、概略的に同様の量（例えば、実質的に等しい量）の有効電荷（例えば、ｃｍ^２あたり、デバイスのアクティブ・エリアに基づいて決められる）をイオン化ドーパントから供給するように設計されるのが一般的である。図示する荷電平衡構造は、ＣＢ ＦＥＴデバイス１０が高ブレークダウン電圧および低オン状態抵抗を達成することを可能にする。何故なら、ｐ－型半導体部分およびｎ－型半導体部分は、双方共、規準阻止条件の下で、完全に枯渇するからである。

【0018】

[0024] 図示のように、ＣＢ ＦＥＴデバイス１０のＣＢ領域２２は、エピ層１８Ａおよび１８Ｂによって分離され（例えば、垂直方向に接続されていない）、エピ層１８Ａおよび１８Ｂの厚さ全体を貫通しない。具体的には、エピ層１８Ａ、１８Ｂ、および１８Ｚは、それぞれ、厚さ２８Ａ、２８Ｂ、および２８Ｚを有し、特定の実施形態では、これらは同じでも異なってもよい。ある実施形態では、エピ層１８Ａ、１８Ｂ、および１８Ｚの厚さ２８Ａ、２８Ｂ、および２８Ｚは、それぞれ、１０μｍと１２μｍとの間でもよい。加えて、図示するＣＢ ＦＥＴデバイス１０のＣＢ層１６Ａおよび１６ＢにおけるＣＢ領域２２Ａおよび２２Ｂは、それぞれ、特定の厚さ３０Ａおよび３０Ｂを有する。尚、ある実施形態では、ＣＢ領域２２Ａおよび２２Ｂのそれぞれの厚さ３０Ａおよび３０Ｂは、同じでも異なってもよい(different the same or different)。図示のように、第２ＣＢ層１６Ｂにおける１組のＣＢ領域２２Ｂの厚さ３０Ｂは、エピ層１８Ｂの厚さ２８Ｂよりも小さく、したがって、第１組のＣＢ領域２２Ａおよび第２組のＣＢ領域２２Ｂは、エピ層１８Ｂを貫通して垂直方向に接続されない（例えば、それぞれの厚さ２８Ｂ全体を貫通しない）。

【0019】

[0025] 加えて、寸法に関して、ＣＢ領域２２の各々を、特定の幅３２および特定の間隔３４を有すると記述してもよい。特定の実施形態では、ＣＢ領域２２の寸法（例えば、厚さ３０、幅３２、および／または間隔３４）は、異なるＣＢ層１６毎に異なってもよい。異なる実施形態では、ＣＢ領域２２は異なる断面形状を有してもよい（例えば、注入マスクおよび／または注入エネルギ／投与量によって定められる）。ある実施形態では、ＣＢ領域２２の形状は、実質的にＹ軸に沿って変化しなくてもよい。

【0020】

[0026] 更に、エピ層１８のドーピング、ＣＢ領域２２のドーピング、エピ層１８の厚さ２８、ＣＢ領域２２の厚さ３０、ＣＢ領域２２の厚さ３２、およびＣＢ領域２２間の間隔３４は、ＣＢ ＦＥＴデバイス１０の所望の電気的性能（例えば、所望の阻止電圧）を可能にするために、異なる実施形態毎に変化させてもよいことは認められてしかるべきである。例えば、ある実施形態では、約１キロボルト（ｋＶ）と１０ｋＶとの間、１ｋＶと５ｋＶとの間、または任意の他の適した範囲である、ＣＢ ＦＥＴデバイス１０の阻止電圧を提供するために、特定のデバイス・パラメータ（例えば、エピ層１８の厚さ２８およびドーピング）を選択することができる。

【0021】

[0027] 更に、ある実施形態では、２０１５年６月２６日に出願され“ACTIVE AREA DESIGNS FOR SILICON CARBIDE SUPER-JUNCTION POWER DEVICES”（炭化硅素スーパージャンクション・パワー・デバイスのためのアクティブ・エリアの設計）と題する米国特許第９，７３５，２３７号において、浮遊荷電平衡領域について記載されているように、開示するＣＢ領域２２およびＣＢ層１７は、１つ以上の特性（例えば、ドーピング、幅３２、深さ、間隔３４等）を有することもできる。この特許をここで引用したことにより、その内容全体が本願にも含まれるものとする。例えば、ある実施形態では、エピ層１８Ａおよび１８Ｂの各々の厚さ２８Ａおよび２８Ｂは、５μｍと２０μｍとの間である。ＣＢ領域２２の厚さ３０Ａおよび３０Ｂは、０．５μｍから１．０μｍの範囲であり、ＣＢ領域２２の幅３２は、０．１μｍと２μｍとの間であり、ＣＢ領域２２間の間隔３４は、１μｍと６μｍとの間である。このような実施形態では、ＣＢ領域２２のドーパント濃度は、立方センチメートル（ｃｍ^３）あたり２×１０^１６と立方センチメートル（ｃｍ^３）あたり１×１０^１８との間にしてもよい。更に具体的には、ある実施形態では、ＣＢ領域２２には可変分布のドーパント濃度を注入することができるので、ＣＢ領域２２は、平方センチメートル（ｃｍ^２）あたり約（例えば、±２０％および／または±５０％）２×１０^１３の集積電荷(integrated charge)（例えば、投与量）を有すると記述することができる。集積電荷は、部分的に、ＣＢ領域２２が注入される深さ、および／またはＣＢ領域２２を注入するために使用される注入加速エネルギに基づいて、決定および／または調節することができる。このような実施形態では、エピ層１８のエピ・ドーピングは、立方センチメートル（ｃｍ^３）あたり５×１０^１５以上であってもよく、これによって特定のオン抵抗（例えば、平方センチメートルあたり７メガΩ（ｍＯｈｍ／ｃｍ^２）未満および特定のブレークダウン電圧（例えば、３ｋＶよりも高い、４．５ｋＶよりも高い）を有するデバイスを生成することができる。ある実施形態では、１組のＣＢ領域２２Ａのドーピング濃度をＣＢ領域２２Ａのそれぞれの厚さ（例えば、３０Ａまたは３０Ｂ）で除算した値は、平方センチメートル（ｃｍ^２）あたり５×１０^１２以上および平方センチメートル（ｃｍ^２）あたり約１×１０^１４以下としてもよい。したがって、このような実施形態では、１組のＣＢ領域２２Ａおよび／または１組のＣＢ領域２２Ｂは、立方センチメートル（ｃｍ^３）あたり５×１０^１６と立方センチメートル（ｃｍ^３）あたり２×１０^１８との間のドーピング濃度を有するとよい。更にまた、ある実施形態では、ＣＢ ＦＥＴデバイス１０は、例えば、所望の電圧定格を達成するために、もっと少ないＣＢ層１２または余分なＣＢ層１２（例えば、１つのＣＢ層１６、３つのＣＢ層１６、４つのＣＢ層１６等）を含むこともできる。

【0022】

[0028] 先に注記したように、ＣＢ ＦＥＴデバイス１０は、スイッチング損失を低減しスイッチング速度を高めるために、ＣＢバス２４も含む。ＣＢバス２４は、ＣＢ領域２２と同じ導電型を有し、これはエピ層１８の残り２６の導電型の逆である。したがって、ｎ－型エピ層１８を有するＣＢ ＦＥＴデバイス１０では、ＣＢバス２４およびＣＢ領域２２はｐ－型であり、ｐ－型エピ層１８を有するＣＢ ＦＥＴデバイス１０では、ＣＢバス２４およびＣＢ領域２２はｎ－型である。更に、ＣＢバス２４のドーピング濃度は、ＣＢ層１６Ａの１組のＣＢ領域２２Ａおよび／またはＣＢ層１６ＢのＣＢ領域２２Ｂと同じでもまたは異なってもよい。更にまた、図示のように、ＣＢバス２４は、ＣＢバス２４およびＣＢ領域２２と同じ導電型を有するデバイス層１４の高ドープ領域３６と接触し、電気的に結合されている。更に具体的には、ＣＢバス２４は高ドープ領域３６に電気的に結合されている。高ドープ領域３６は、デバイス層１４におけるゲート領域、高ドープ領域のような阻止接合の一部、防御領域等でもよい。本明細書において使用する場合、「高ドープ」(highly-doped)という表現は、立方センチメートル（ｃｍ^３）あたり約１×１０^１９以上のドーピング濃度を意味する。更に、ＣＢバス２４をエピ層１８の１つ以上に注入することもできる。具体的には、開示するＣＢバス２４は、デバイス層１４内に配置された高ドープ領域３６をＣＢ領域２２の少なくとも一部に接続する（たとえば、電気的結合する）ことができる。具体的には、開示するＣＢバス２４は、１つ以上の高ドープ領域３６から（例えば、デバイス層１４の上面３８に近い１つ以上の構造から）ＣＢ領域２２の少なくとも一部に垂直に（例えば、Ｙ軸に沿って）延びてもよい。

【0023】

[0029] ある実施形態では、ＣＢバス２４は、最も深いＣＢ領域２２（例えば、基板層２０に最も近く、デバイス層１４から最も遠いＣＢ領域２２）に達するために、深さ４０（例えば、Ｙ軸に沿った垂直方向寸法、厚さ）を有してもよい。更に、ＣＢバス２４の深さ４０は、ＣＢバス２４が最も深いＣＢ領域２２まで達し、これと接触する（例えば、隣接して配置される）ように、最も深いＣＢ領域２２の厚さ３０の一部を貫通する（例えば、重なり合う）ように、または最も深いＣＢ領域２２の厚さ３０全体を貫通する（例えば、重なり合う）ようにしてもよい。

【0024】

[0030] 具体的には、図示する実施形態では、ＣＢバス２４は、高ドープ領域３６から（例えば、高ドープ領域３６に隣接して配置され、これと接触する）、デバイス・エピ層１８Ｚを貫通し（例えば、デバイス・エピ層１８Ｚの厚さ２８Ｚを貫通し）、第２エピ層１８Ｂを貫通し（例えば、第２エピ層１８Ｂの厚さ２８Ｂを貫通し）、更に第１エピ層１８Ａの厚さ２８Ａの一部を貫通する（例えば、第１ＣＢ層１６Ａにおける１組のＣＢ領域２２Ａの厚さ３０Ａの一部を貫通する）。したがって、ＣＢバス２４は、高ドープ領域３６を１つ以上のそれぞれのＣＢ層１６（例えば、Ｙ軸を横切って垂直に分離される）における１つ以上のＣＢ領域２２に電気的に結合することができる。更にまた、ＣＢバス２４は、同じＣＢ層１６内にあるＣＢ領域２２（例えば、Ｚ軸を横切って水平方向に分離される）および／または異なるＣＢ層１６内にあるＣＢ領域２２（例えば、Ｙ軸を横切って垂直方向に分離される）を互いに電気的に結合することができる。しかしながら、認められてしかるべきは、他の実施形態では、深さ４０は、ＣＢバス２４がデバイス・エピ層１８Ｚの厚さ２８Ｚおよびエピ層１８Ｂの厚さ２８Ｂの少なくとも一部だけを貫通するように（例えば、ＣＢバス２４は最下位ＣＢ層１６Ａにおける１組のＣＢ領域２２Ａと接触しない）、またはＣＢバス２４が最下位ＣＢ層１６Ａにおける１組のＣＢ領域２２Ａの厚さ３０Ａ全体を貫通するようにしてもよいということである。

【0025】

[0031] また、ＣＢバス２４は幅４２も含む。図示のように、ＣＢ領域２２の部分集合がＣＢバス２４の幅４２以内に定められている（例えば、Ｚ軸に沿って）。しかしながら、他の実施形態では、余分なＣＢ領域２２またはもっと少ないＣＢ領域２２をＣＢバス２４内に配置する、または部分的に接触する（例えば、部分的に配置されるだけ）のでもよいことは、認められてしかるべきである。更にまた、ＣＢバス２４がＺ軸に沿って任意の適した位置に配置されてもよい。更に、ＣＢバス２４の深さ４０、幅４２、およびドーパント濃度は、ＣＢ領域２２を有するＣＢ層１６（例えば、下側のエピ層１８Ａおよび１８Ｂ）内部に荷電平衡を維持するように、そしてＣＢ ＦＥＴデバイス１０の所望の電気的性能（例えば、所望の阻止電圧）を可能にするように選択することができる。

【0026】

[0032] 図示する実施形態は１つのＣＢバス２４を含むが、他の実施形態では、ＣＢ ＦＥＴデバイス１０は、Ｚ軸および／またはＸ軸に沿って１つ以上の追加のＣＢバス２４を含むこともできる。即ち、例えば、ＣＢ ＦＥＴデバイス１０は、連続的な垂直ピラーまたは連続的な垂直ブロックの形態で、任意の適した数のＣＢバス２４を含むことができ、これらの各々はエピ層１８Ａ～１８Ｚの１つ以上の部分に注入される。尚、このような実施形態では、追加のＣＢバス２４の各々は、図示するＣＢバス２４と同じ導電型を有し、同じまたは異なる高ドープ領域３６と接触することは注記してしかるべきである。したがって、ある実施形態では、少なくとも１つのＣＢバス２４が、エピ層１８の厚さ２８の少なくとも一部を貫通して、ＣＢ領域２２の各々を少なくとも１つの高ドープ領域３６に接触させ、電気的に結合することもできる。更にまた、ＣＢバス２４の各々の寸法（例えば、幅４２、深さ４０）は、異なる実施形態では、互いに同じでも異なってもよい。

【0027】

[0033] 更に、図１の断面図に対して垂直な断面図を示す図２～図４の各々に示すように、ＣＢバス２４は長さ５０も含む。一般に、ＣＢバス２４が狭い程（例えば、長さが短い程）、デバイスの阻止電圧に重大な影響を及ぼすことなく、スイッチング速度の上昇を、ＣＢ ＦＥＴデバイス１０が可能にするのに役立つ。しかしながら、長さ５０は、ＣＢ層１６内部にける荷電平衡を維持するように、そしてＣＢ ＦＥＴデバイス１０の望ましい電気的性能（例えば、所望の阻止電圧）を可能にするように選択してもよい。更に図２～図４の各々に示すように、ＣＢ領域２２は長さ５２を含む。図示のように、ＣＢバス２４の長さ５０の少なくとも一部は、ＣＢ領域２２の長さ５２以内に定められ、またはＣＢ領域２２の長さ５２と重なり合ってもよい（例えば、Ｘ軸に沿って）。更にまた、ＣＢバス２４の長さ５０およびＣＢ領域２２の長さ５２は、各々、Ｘ軸の任意の適した部分に沿って定められてもよい。

【0028】

[0034] ＣＢバス２４は、高エネルギのイオン注入を使用して、ドーパント（例えば、硼素、アルミニウム、窒素、燐）をＣＢ ＦＥＴデバイス１０のエピ層１８に導入することによって製作することができる。１つのＣＢバス２４が、１つの注入領域または複数の重複する注入領域を含む場合がある。ある実施形態では、ドーパントは、２０μｍというような、所望の深さ４０を達成するために、約５００ｋｅＶと約６０ＭｅＶとの間の注入加速エネルギで注入してもよい。加えて、特定の実施形態では、ＣＢバス２４は、高エネルギ・イオン注入を、適した高エネルギ・マスキング材料（例えば、絶縁物上シリコン（ＳＯＩ）、ポリシリコン、厚い酸化硅素、プラチナ、モリブデン、または金のような高Ｚ金属）と共に使用して形成することもできる。具体的には、高エネルギ注入マスクを、エピタキシャル成長の後に、デバイス・エピ層１８Ｚの上面５４上に置くとよい（例えば、形成する、成長させる、堆積する）。すると、高エネルギ注入マスクはデバイス・エピ層１８Ｚの上面５４の第１部分を隠すことができ、更に上面５４の第２部分を選択的に露出させることができる。したがって、デバイス・エピ層１８Ｚの上面５４の露出した第２部分に、ＣＢバス２４を注入することができる。更に、ある実施形態では、適した深さを達成するために使用するエネルギ注入を低くすることができるように、ＣＢバス２４を少なくとも部分的にエピ成長ステップの間に注入することもできる（例えば、ＣＢ領域２２をエピ層１８Ａに形成する前または後に、そして次のエピ層１８Ｂのエピ成長の前に注入する）。加えて、異なる実施形態では、高ドープ領域３６の前または後にＣＢバス２４を形成することもできる。

【0029】

[0035] 一例として、図２は、図１の断面図に対して垂直な、ＣＢ ＦＥＴデバイス１０の実施形態の断面図である。ＣＢ ＦＥＴデバイス１０は、ＣＢバス２４を含み、ＣＢバス２４は、ＣＢ層１６のＣＢ領域２２をＣＢ ＦＥＴデバイス１０の高ドープ領域３６に電気的に結合する。更に具体的には、図２は垂直チャネルＪＦＥＴデバイス６０の実施形態を示す。図示する垂直チャネルＪＦＥＴデバイス６０のデバイス層１４は、第２導電型を有するゲート領域６２（例えば、ｐ－ゲート領域）を含む。ゲート・コンタクト６４（例えば、ゲート電極および／またはゲート端子）が、ゲート領域６２上に配置されている。更に、デバイス・エピ層１８Ｚは、垂直方向に（例えば、Ｙ軸に沿って）突出または延出して、チャネル領域６８およびゲート領域６２の部分を含む隆起メサ構造(elevated mesa feature)６６を形成する。加えて、図示のように、メサ構造６６内部のチャネル領域６８の上方に、ソース領域７０が配置されている。ソース領域７０は、基板層２０およびソース領域７０が一致する導電型を有するように、第１導電型を有する（例えば、ｎ－ゲート領域）。ソース領域７０の上方に、ソース・コンタクト７２（例えば、ソース電極および／またはソース端子）が直接配置されている。

【0030】

[0036] 動作において、ゲート・バイアスがゼロの間、ゲート領域６２およびソース療育７０はゼロの接合部電位(junction potential)を有するのはもっともである。即ち、例えば、ゲート領域６２は、チャネル領域６８がこの電位において形成されない（例えば、開放する）ように、メサ構造６６内におけるチャネル領域６８を枯渇させることができる。更に具体的には、ゲート領域６２は、ソース領域７０からドレイン・コンタクト７６への電子の流れを消失させる(pinch off)ことができる。しかしながら、オン状態動作の間、適切なゲート電圧（例えば、垂直チャネルＪＦＥＴデバイス６０の閾値電圧（Ｖ_ＴＨ）以上）が、導通路を形成するチャネル領域６８におけるキャリアの蓄積をし易くし、電流がドレイン・コンタクト７６（例えば、ドレイン電極、ドレイン端子）からソース・コンタクト７２（例えば、ソース電極、ソース端子）に流れることを可能にする。

【0031】

[0037] これより図３Ａに移ると、ＣＢバス２４を含む水平チャネルＪＦＥＴデバイス８０Ａ（例えば、ＣＢ ＦＥＴデバイス１０）の第１実施形態の断面図が示されている。図示する水平チャネルＪＦＥＴデバイス８０Ａのデバイス層１４は、第２導電型を有し、デバイス・エピ層１８Ｚ内に配置された第１ゲート領域６２Ａ（例えば、ｐ－ゲート領域）を含む。第１ゲート領域６２Ａの一部の上に、ゲート・コンタクト６４（例えば、ゲート電極および／またはゲート端子）が配置されている。更に、ゲート・コンタクト６４と接触する部分から離れた、第１ゲート領域６２Ａの他の部分の上方に、チャネル領域６８が直接配置されている。図示のように、チャネル領域６８は第１導電型を有する。更に、チャネル領域６８の上方にソース領域７０が直接配置されており、第１導電型を有する。加えて、チャネル領域６８の上方に、第２導電型を有する第２ゲート領域６２Ｂが直接配置され、第２ゲート領域６２Ｂはソース領域７０から離れている。ソース・コンタクト７２（例えば、ソース電極および／またはソース端子）が、ソース領域７０および第２ゲート領域６２Ｂ双方の上方に直接配置され、これらと接触する。ある実施形態では、ソース・コンタクト７２は、加えて、チャネル領域６８と接触してもよい。ソース・コンタクト７２は第２ゲート領域６２Ｂの上方に配置されているので、ソース・コンタクト７２を追加ゲート・コンタクト６４と呼んでもよい。

【0032】

[0038] 図３Ｂは、ＣＢバス２４を含む水平チャネルＪＦＥＴデバイス８０Ｂ（例えば、ＣＢ ＦＥＴデバイス１０）の第２実施形態の断面図である。水平チャネルＪＦＥＴデバイス８０Ａの第１実施形態を参照して先に説明したように、水平チャネルＪＦＥＴデバイス８０Ｂの第２実施形態は、第１ゲート領域６２Ａ、第２ゲート領域６２Ｂ、チャネル領域６８、およびソース領域７０をデバイス層１４内に含む。加えて、水平チャネルＪＦＥＴデバイス８０Ｂの第２実施形態は、ゲート・コンタクト６４とソース・コンタクト７２とを含む。しかしながら、これらの構造のレイアウトは、水平チャネルＪＦＥＴデバイス８０Ａの第１実施形態と、水平チャネルＪＦＥＴデバイス８０Ｂの第２実施形態との間で異なる。このため、図示する水平チャネルＪＦＥＴデバイス８０Ｂの第２実施形態のデバイス層１４は、デバイス・エピ層１８Ｚ内に配置されたチャネル領域６８を含む。更に、第２導電型を有する第１ゲート領域６２Ａ（例えば、ｐ－ゲート領域）は、チャネル領域６８の上方に直接配置されている。ゲート・コンタクト６４（例えば、ゲート電極および／またはゲート端子）は、第１ゲート領域６２Ａ上に配置されている。更に、デバイス層１４は、デバイス層１４Ｚ内のチャネル領域６８の下に配置された第２ゲート領域６２Ｂを含み、一方ソース領域７０はチャネル領域６８の上側部分に配置されている。加えて、ソース・コンタクト７２（例えば、ソース電極および／またはソース端子）が、ソース領域７０および第２ゲート領域６２Ｂの上方に直接配置されている。したがって、ソース・コンタクト７２は、第２ゲート領域６２Ｂ、ソース領域７０、およびチャネル領域６８の各々と直接接触する。

【0033】

[0039] 水平チャネルＪＦＥＴデバイス８０Ａの第１実施形態のレイアウトは、水平チャネルＪＦＥＴデバイス８０Ｂの第２実施形態とは異なるが、２つのデバイスの動作は実質的に同様である。例えば、ゼロ・ゲート・バイアスにおいて、各デバイス（例えば、８０Ａおよび８０Ｂ）の第１ゲート領域６２Ａおよび第２ゲート領域６２Ｂは、ゼロ・バイアスｐ／ｎ接合部枯渇によって、チャネル領域６８を枯渇させ、チャネル領域６８を消失させる。即ち、例えば、チャネル領域６８は、ゲート・バイアスが印加されないと電流がチャネル領域６８を流れないように、ゼロの接合部電位を有するのでもよい。しかしながら、オン状態動作の間、第１ゲート領域６２Ａおよび第２ゲート領域６２Ｂの各々において適したゲート電圧があると、チャネル領域６８を横切るキャリアの蓄積および横方向（例えば、Ｘ軸に沿った）の流れを促進することができる。更にまた、チャネル領域６８におけるキャリアの流れは、ドレイン・コンタクト７６からソース・コンタクト７２に電流が流れることを可能にする導通路を形成する。更に、ソース・コンタクト７２は第２ゲート領域６２Ｂと直接接触するので、第１ゲート領域６２および第２ゲート領域６２には異なるバイアスをかけられること、そしてオン状態動作状態を作り出すために、第１ゲート領域６２と第２ゲート領域６２との間で、それぞれの適切なゲート電圧は異なっても同じでもよいことは認められてしかるべきである。

【0034】

[0040] 図４は、ＣＢバス２４を含む垂直チャネル金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）デバイス９０（例えば、ＣＢ ＦＥＴデバイス１０）の実施形態の断面図である。ＣＢバス２４は、ＣＢ層１６のＣＢ領域２２を阻止接合部９２の一部（例えば、高ドープ領域３６）に電気的に結合する。図示のように、阻止接合部９２は、高ドープ領域３６とデバイス・エピ層１８Ｚとの間の界面（例えば、交差面）であってもよい（例えば、第２導電型を有する領域と第１導電型を有する領域との間）。阻止接合部９２は、デバイス・エピ層１８Ｚ内におけるトレンチ構造９４の底部に配置されている。ゲート金属９８と高ドープ領域３６との間に、オーム・コンタクト９６（例えば、オーム接続）が形成される。更に具体的には、ゲート金属９８の側壁およびチャネル領域６８の側壁が、トレンチ構造９４の間に配置されたメサ構造９３内に、ショットキ・コンタクト１００（例えば、ショットキ・バリア）を形成する。更に、ソース領域７０がチャネル領域６８の上方に直接配置されている。ソース・コンタクト７２は、ソース領域７０の上方に直接配置されている。

【0035】

[0041] 図示するデバイス９０の動作中、ゲート・バイアスが印加されないと、ゲート領域６２およびソース領域７０はゼロの接合部電位を有する。即ち、例えば、ゲート領域６２、更に具体的には、ショットキ・コンタクト１００は、ゼロ・バイアスｐ／ｎ接合部枯渇によって、チャネル領域６８を枯渇させ、チャネル領域６８を消失させ、チャネル領域６８において電子の流れを阻止または防止する。更に具体的には、ショットキ・コンタクト１００は、通常状態では、ソース領域７０からドレイン・コンタクト７６への電子の流れを消失させる。しかしながら、オン状態動作の間、適切なゲート電圧（例えば、垂直チャネルＪＦＥＴデバイス６０の閾値電圧（Ｖ_ＴＨ）以上）があれば、チャネル領域６８におけるキャリアの蓄積を促進し、ドレイン・コンタクト７６（例えば、ドレイン電極、ドレイン端子）からソース・コンタクト７２（例えば、ソース電極、ソース端子）に電流が流れることを可能にする導通路を形成する。

【0036】

[0042] 更に、図２～図４に示したＣＢ ＦＥＴデバイス１０の実施形態（例えば、６０、８０Ａ、８０Ｂ、および／または９０）の各々において、ＣＢバス２４は、ＣＢ領域２２の少なくとも一部を高ドープ領域３６（例えば、ゲート領域６２および／または阻止接合部９２の一部）に電気的に接続し、高ドープ領域３６は、端子（例えば、ゲート・コンタクト６４、ソース・コンタクト７２、本体コンタクト等）に電気的に結合されている。このために、ＣＢ領域２２のその部分が、ＣＢバス２４を通じて、デバイス端子に電気的に結合されている。したがって、動作の間、ＣＢバス２４は、総じて、スイッチング損失を低減させ、ＣＢ ＦＥＴデバイス１０の最大スイッチング速度を高める。具体的には、ゲート領域６２および／または阻止接合部９２の一部からのキャリアは、オフ状態（例えば、阻止状態）からオン状態（例えば、導通状態）へのＣＢ ＦＥＴデバイス１０の遷移の間に、ＣＢバス２４を通じてＣＢ領域２２に直接流れることができ、同様に、ＣＢ領域２２からのキャリアは、オン状態からオフ状態へのＣＢ ＦＥＴデバイス１０の遷移の間、ＣＢバス２４を通じて、ゲート領域６２および／または阻止接合部９２の部分に直接流れることができる。したがって、オフ状態からオン状態へのＣＢ ＦＥＴデバイス１０の遷移の間には、導通経路を一層急速に形成することができ、オン状態からオフ状態へのＣＢ ＦＥＴデバイス１０の遷移の間には、導通経路を一層急速に消失させる（例えば、閉鎖する）ことができる。

【0037】

[0043] 図５は、本明細書において説明した実施形態にしたがって、垂直ＪＦＥＴデバイス６０、水平チャネルＪＦＥＴデバイス８０（例えば、８０Ａおよび／または８０Ｂ）、および／またはその垂直チャネルＭＥＳＦＥＴデバイス９０のような、ＣＢバス２４を有するＣＢ ＦＥＴデバイス１０の実施形態を製造するプロセス１１０のフロー・チャートである。以下のプロセス１１０の説明は、特定の実施形態を表す特定の順序で記載されるが、プロセス１１０は任意の適した順序で実行できることは注記してしかるべきである。更に、特定のステップを繰り返すこと、または纏めて飛ばすこともでき、更に追加のステップをプロセス１１０に含めることもできる。図１～図４に示したＣＢ ＦＥＴデバイス１０の実施形態を参照しながら、以下のプロセス１１０の説明を記載する。

【0038】

[0044] 図示するプロセス１１０は、下地層上にエピ層１８を形成する（ブロック１１２）ことから開始する。ある実施形態では、下地層は半導体基板層１８を含んでもよい。先に説明したように、基板層１８は、シリコン、炭化硅素（ＳｉＣ）、窒化ガリウム、ダイアモンド、窒化アルミニウム、および／または窒化硼素で作ることができる。あるいは、エピ層は、他のエピ層１８および／またはＣＢ層１６上に形成されてもよい。これについては以下で更に詳しく説明する。

【0039】

[0045] 下地層上に第１エピ層１８Ａを形成するために、化学蒸着法（ＣＶＤ）を使用して、エピ層１８Ａを成長させることができる。しかしながら、ある実施形態では、任意の適した技法を使用して、下地層上にエピ層１８Ａを成長させてもよい。エピ層１８Ａは、炭化硅素、窒化ガリウム、ダイアモンド、窒化アルミニウム、および／または窒化硼素のような、１つ以上の広バンドギャップ半導体材料で形成することができる。更に、先に論じたように、エピ層１８Ａは第１導電型（例えば、ｎ－型）を有し、更にＣＢ ＦＥＴデバイス１０の他の領域（例えば、ＣＢ領域２２、ゲート領域６２、ソース領域７０等）に対して低いドーパント濃度を有してもよい。

【0040】

[0046] エピ層１８を下地層上に形成した後、図示するプロセス１１０は先に進んで、ＣＢ層１６Ａをエピ層１８Ａ内に注入する（ブロック１１４）。更に具体的には、エピ層１８Ａに対して逆極性にドープされた１組みのＣＢ領域２２Ａを、エピ層１８Ａ内に注入して、第１ＣＢ層１６Ａを形成する。先に説明したように、１組のＣＢ領域２２Ａの各々は、立方センチメートル（ｃｍ^３）あたり１×１０^１８以下および／または立方センチメートル（ｃｍ^３）あたり２×１０^１６以上のドーピング濃度を有してもよい。更に具体的には、ある実施形態では、１組のＣＢ領域２２Ａの各々にはドーパント濃度の可変分布で注入を行うことができるので、ＣＢ領域２２は、平方センチメートル（ｃｍ^２）あたり約（例えば、±２０％および／または±５０％の）２×１０^１３の集積電荷（例えば、投与量）を有すると記述してもよい。集積電荷は、部分的に、１組のＣＢ領域２２Ａが注入される深さ、および／または１組のＣＢ領域２２Ａを注入するために使用される注入加速エネルギに基づいて、決定および／または調節することができる。更に、１組のＣＢ領域２２Ａは、任意の適した手段（例えば、高エネルギ注入、もっと低いエネルギ注入）にしたがって注入してもよい。例えば、ある実施形態では、１組のＣＢ領域２２Ａを注入する前に、エピ層１８Ａの少なくとも一部の上にマスクを形成することができる。マスクは、酸化硅素、窒化硅素、多結晶シリコン、シリコン、金属層、レジスト層、またはこれらの適した組み合わせで形成することができる。更にまた、任意の適した手段を使用してマスクを形成してもよい。即ち、例えば、マスクはエピ層１８Ａの一部の上に直接堆積、成長、および／またはコーティングしてもよい。更に、一旦マスク材料をエピ層１８Ａの表面上に堆積した後、マスク材料をパターニングし（例えば、リソグラフによるパターニング）エピ層１８Ａの一部を露出または表出させることによって、マスクを形成することができる。次いで、エピ層１８Ａの露出された部分を通して、１組のＣＢ領域２２Ａを選択的に注入することができ、次いでマスクを除去してもよい。

【0041】

[0047] ある実施形態では、標準的な低エネルギ注入技法によって、１組のＣＢ領域２２Ａを注入してもよい。例えば、１μｍ以下の深さまで１組のＣＢ領域２２Ａを注入するのでもよい。したがって、５００ｋｅＶ未満の注入エネルギを使用して、ＣＢ領域２２Ａの各々を注入することもできる。しかしながら、ある実施形態では、適した高エネルギ・イオン注入技法にしたがって、１組のＣＢ領域２２Ａを注入してもよい。したがって、ＣＢ領域２２Ａの各々は、エピ層１８Ａ内に、約５μｍよりも大きい深さおよび／または約１５μｍよりも小さい深さまで、注入してもよい。更にまた、５００ｋｅＶよりも大きい注入エネルギおよび／または５０ＭｅＶよりも小さい注入エネルギを使用して、ＣＢ領域２２Ａの各々を注入してもよい。したがって、以上で説明したマスクは、高エネルギ・イオン注入と併せて使用される高エネルギ注入マスク（例えば、絶縁物上シリコン（ＳＯＩ）、ポリシリコン、厚い酸化硅素、プラチナ、モリブデン、金のような高Ｚ金属）にしてもよい。

【0042】

[0048] ＣＢ層１６Ａをエピ層１８Ａに注入した後、ＣＢ ＦＥＴデバイス１０に追加のＣＢ層１６（例えば、１６Ｂ）を構築する(construct)ため（判断ブロック１１６）、図示するプロセス１１０の第１部分（例えば、ブロック１１２およびブロック１１４）を、任意の適した回数だけ繰り返すことができる。例えば、図１～図４のＣＢ ＦＥＴデバイス１０の図示する実施形態は、２つのＣＢ層１６（例えば、１６Ａおよび１６Ｂ）を含む。したがって、このような実施形態では、注入されたＣＢ層１６Ａ上に追加のエピ層１８Ｂを形成する（ブロック１１２）ができ、追加のエピ層１８Ｂに追加のＣＢ層１６Ｂを注入する（ブロック１１４）ことができる。

【0043】

[0049] ＣＢ ＦＥＴデバイス１０に含ませるＣＢ層１６の各々が形成されたと判定した（ブロック１１６）後、プロセス１１０は先に進んで、最上位ＣＢ層１６Ｂ（例えば、最後に注入されたＣＢ層１６Ｂ）上にデバイス・エピ層１８Ｚを形成する（ブロック１１８）。ブロック１１２を参照して先に説明したように、任意の適した技法（例えば、ＣＶＤ）にしたがってデバイス・エピ層１８Ｚを形成することができる。デバイス・エピ層１８Ｚは、炭化硅素、窒化ガリウム、ダイアモンド、窒化アルミニウム、および／または窒化硼素のような、１つ以上の広バンドギャップ半導体材料で形成することができる。更に、先に論じたように、デバイス・エピ層１８Ｚは、第１導電型を有し、更にＣＢ ＦＥＴデバイス１０の他の領域（例えば、ＣＢ領域２２、ゲート領域６２、ソース領域７０等）に対して特定の低いドーパント濃度を有することができる。ある実施形態では、デバイス・エピ層１８Ｚは、以前に形成された１つ以上のエピ層１８（例えば、１８Ａおよび／または１８Ｂ）と同じドーパント濃度を有してもよい。

【0044】

[0050] プロセス１１０の図示する実施形態では、次に、ＣＢバス２４をデバイス・エピ層１８に注入する（ブロック１２０）ことができる。ＣＢバス２４は、高エネルギ注入技法を使用して、注入することができる。即ち、例えば、所望の深さ４０を達成するために、約５００ｋｅＶと約６０ＭｅＶとの間の注入加速エネルギによって、ＣＢバス２４を注入するのでもよい。したがって、ある実施形態では、ＣＢバス２４を注入するために、先に説明したように、高エネルギ注入マスクを使用してもよい（例えば、絶縁物上シリコン（ＳＯＩ）、ポリシリコン、厚い酸化硅素、プラチナ、モリブデン、金のような高Ｚ金属）。

【0045】

[0051] ある実施形態では、ＣＢバス２４が１つ以上のＣＢ領域２２に接続し、これらと電気的に結合するように、ＣＢバス２４を注入してもよい。したがって、ＣＢバス２４がＣＢ領域２２の少なくとも一部をデバイス層１４の高ドープ領域３６に電気的に結合するように、ＣＢバス２４がデバイス・エピ層１８Ｚの少なくとも厚さ全体を貫通するように、ＣＢバス２４を注入してもよい。例えば、ある実施形態では、ＣＢバス２４がＣＢ層１６（例えば、１６Ａおよび１６Ｂ）の各々の厚さ３０の少なくとも一部を貫通するように、ＣＢバス２４を深さ４０まで注入してもよい。代わりに、ＣＢバス２４がＣＢ層１６の部分集合の厚さの少なくとも一部を貫通するような深さまで、ＣＢバス２４を注入するのでもよいことは、注記してしかるべきである。即ち、例えば、ＣＢバス２４は、注入されたＣＢ層１６の各々を貫通しなくても、またはこれと接触しなくてもよい。更に、先に説明したように、ＣＢバス２４の幅４２によっては、ＣＢバス２４は、Ｃ Ｂバス２４が接触するそれぞれのＣＢ層１６（例えば、それぞれ、１６Ａおよび／または１６Ｂ）内でＣＢ領域２２（例えば、２２Ａおよび／または２２Ｂ）の各々と接触しても、または接触しなくてもよい。

【0046】

[0052] ＣＢバス２４を注入した（ブロック１２０）後、プロセス１１０の図示する実施形態は、先に進んで、デバイス層１４の残り部分を形成する（ブロック１２２）。先に説明したように、デバイス・エピ層１８Ｚに加えて、デバイス層１４は、図２および図３のゲート領域６２および／または図４の阻止接合部９２の一部のような、高ドープ領域３６、図２～図４のソース領域７０、図２および図３のゲート領域６２、および／またはＣＢ ＦＥＴデバイス１０のあらゆる他の適した構造を含む。ある実施形態では、高ドープ領域３６は、第２導電型（例えば、ｐ－型）を有し、更にデバイス・エピ層１８Ｚと比較して相対的に高いドーパント濃度を有してもよい。更に、高ドープ領域３６は、任意の適した技法を使用して、デバイス層１４内に形成されてもよい。したがって、高エネルギ・イオン注入技法および／または任意の適した注入技法を使用して、高ドープ領域３６をデバイス・エピ層１８Ｚに注入してもよい。

【0047】

[0053] 更にまた、デバイス層１４の高ドープ領域３６は、ＣＢバス２４に接触し、これに電気的に結合する。したがって、高ドープ領域３６が注入される実施形態では、高ドープ領域３６は、ＣＢバス２４の少なくとも一部と接触するように注入することができる。更に、ある実施形態では、ＣＢバス２４を注入する（ブロック１２０）前に、高ドープ領域３６をデバイス・エピ層１８Ｚに注入することもできる。したがって、ＣＢバス２４は、ＣＢ領域２２の少なくとも一部と接触することに加えて、高ドープ領域３６と接触するように注入することができる。ある実施形態では、本開示にしたがって、ＣＢ ＦＥＴデバイス１０の他の構造（例えば、ゲート領域６２、ゲート・コンタクト６４、ソース領域、ソース・コンタクト７２、ドレイン・コンタクト７６）を形成するために、他の処理ステップを続いて実行し、機能デバイスを形成することができる。

【0048】

[0054] プロセス１１０では、１つのステップでＣＢバス２４を注入するように説明したが、代わりに、ＣＢバス２４を一連のステップで注入することもできる。即ち、例えば、図６におけるＣＢ ＦＥＴデバイス１０の実施形態を製造するプロセス１３０のフロー・チャートに示すように、ＣＢバス２４の２つ以上の部分を、それぞれ、ＣＢ ＦＥＴデバイス１０を製作することに伴う異なるステップにおいて注入することもできる。プロセス１３０についての以下の説明は、特定の実施形態を表す特定の順序で記載するが、プロセス１３０は任意の適した順序で実行してもよいことは注記してしかるべきである。更に、特定のステップを繰り返すこと、または纏めて飛ばすこともでき、更に追加のステップをプロセス１３０に含めることもできる。

【0049】

[0055] プロセス１３０の図示する実施形態では、下地層上にエピ層１８Ａを形成し（ブロック１３２）、エピ層１８ＡにＣＢ層１６Ａを注入する（ブロック１３４）ことから開始する。これらについては、プロセス１１０を参照して先に説明した（例えば、それぞれ、ブロック１１２およびブロック１２２）。次いで、ＣＢバス２４の第１部分を、注入したＣＢ層１６Ａの１組のＣＢ領域２２の内の少なくとも１つの厚さ３０Ａの少なくとも一部分に注入することができる（ブロック１３６）。ある実施形態では、ＣＢバス２４の第１部分は、高エネルギ注入技法にしたがって注入することができる。したがって、約５００ｋｅＶと約６０ＭｅＶとの間の注入加速エネルギを採用してもよい。更に、プロセス１１０のブロック１２０を参照して先に説明したように、高エネルギ注入マスクを使用してもよい（例えば、絶縁物上シリコン（ＳＯＩ）、ポリシリコン、厚い酸化硅素、プラチナ、モリブデン、金のような高Ｚ金属）。しかしながら、ＣＢバス２４の一部のみを注入するので、ある実施形態では、図５の図示したプロセス１１０にしたがって１つのステップで注入されたＣＢバス２４よりも狭い深さ（例えば、もっと低い注入加速エネルギを用いて）に、ＣＢバス２４を注入してもよい。

【0050】

[0056] 適した数のＣＢ層１６を形成するために、プロセス１３０の一部（例えば、ブロック１３２、ブロック１３４、およびブロック１３６）を１回以上繰り返すことができる。したがって、追加のＣＢ層１６Ｂを追加することを決定した（判断ブロック１３８）後、既に注入したＣＢ層１６Ａの上に、第２エピ層１８Ｂを形成することができ（ブロック１３２）、第２ＣＢ層１６Ｂを注入することができる（ブロック１３４）。更に、図示のように、ＣＢバス２４の第２部分を注入することができる（ブロック１３６）。更に具体的には、ある実施形態では、ＣＢバス２４が第２ＣＢ層１６Ｂの１組のＣＢ領域２２Ｂの少なくとも１つ、および第２エピ層１８Ｂの厚さ２８Ｂを貫通するように、ＣＢバス２４の第２部分を注入することができる。更にまた、ＣＢバス２４の第２部分が、既に注入したＣＢバス２４の第１部分の少なくとも一部と接触するように、および／またはこれを貫通するように、第２部分を注入することができる。したがって、ＣＢバス２４の全厚さが、ＣＢバス２４の部分の各々の厚さの和以下となる場合もある。

【0051】

[0057] ある実施形態では、ＣＢバス２４の後続部分（例えば、第２部分、第３部分等）は、第２エピ層１８Ｂの厚さ２８Ｂ全体およびＣＢバス２４の第１部分の厚さの一部を貫通するために、ＣＢバス２４の第１部分よりも大きな深さまで注入してもよい。したがって、ＣＢバス２４の第２部分を注入するために使用する注入加速エネルギは、ＣＢバス２４の第１部分を注入するために使用する注入エネルギよりも大きくてもよい。更に、ＣＢバス２４の第２部分の厚さは、ＣＢバス２４の第１部分の厚さよりも大きくてもよい。しかしながら、他の実施形態では、ＣＢバス２４の第２部分の厚さは、ＣＢバス２４の第１部分の厚さ以下でもよい。

【0052】

[0058] プロセス１３０に示すように、ＣＢ ＦＥＴデバイス１０の製作中に追加のＣＢ層１６を追加しないと決定した（判断ブロック１３８）後、デバイス・エピ層１８Ｚを形成する（ブロック１４０）。プロセス１１０を参照して先に説明したように、デバイス・エピ層１８Ｚは、ＣＶＤのような、任意の適した技法にしたがって形成することができる。更にまた、デバイス・エピ層１８Ｚは、炭化硅素、窒化ガリウム、ダイアモンド、窒化アルミニウム、および／または窒化硼素のような、１つ以上の広バンドギャップ半導体材料で形成することができる。

【0053】

[0059] デバイス・エピ層１８Ｚを形成した後、プロセス１３０は先に進んで、ＣＢバス２４の最終部分を注入することができる（ブロック１４２）。ＣＢバス２４の最終部分は、デバイス・エピ層１８Ｚの厚さの少なくとも一部、および最上位のＣＢ層１６Ｂの厚さの少なくとも一部を貫通して、ＣＢバス２４の既に注入した部分（例えば、第２部分）の少なくとも一部と接触するように、ＣＢバス２４の最終部分を注入することができる。したがって、ＣＢバス２４の総厚さは、ＣＢバス２４の既に注入した部分（例えば、第１部分および第２部分）の各々の厚さおよびＣＢバス２４の最終部分の厚さの和以下となる場合もある。

【0054】

[0060] ある実施形態では、次に、デバイス層１４（例えば、デバイス層１４の残り部分）を形成することができる（ブロック１４４）。先に説明したように、デバイス層１４の形成は、ＣＢバス２４に電気的に結合されるように、高ドープ領域３６を形成することを伴う。したがって、高ドープ領域３６は、ＣＢバス２４の少なくとも一部（例えば、最終部分）と接触するように注入してもよい。続いて、ＣＢ ＦＥＴデバイス１０の他の構造（例えば、ゲート領域６２、ゲート・コンタクト６４、ソース領域、ソース・コンタクト７２、ドレイン・コンタクト７６）を形成するために、本開示にしたがって他の処理ステップを実行し、機能デバイスを形成することができる。

【0055】

[0061] 尚、ある実施形態では、ＣＢバス２４の一部を注入する（ブロック１３６）のは、ＣＢ層１６の形成中に選択的に実行してもよいことは注記してしかるべきである。更に具体的には、ある実施形態では、ＣＢバス２４の第１部分を注入する前に、任意の適した数のＣＢ層１６を形成することもできる（例えば、ブロック１３２およびブロック１３４を適した回数だけ繰り返せばよい）。このような実施形態では、ＣＢバス２４は、形成したＣＢ層１６の各々の厚さ全体を貫通しなくてもよい。即ち、例えば、ＣＢバス２４は、最上位のＣＢ層１６Ｂの厚さの少なくとも一部を貫通するのでもよく、最下位のＣＢ層１６Ａと接触しなくてもよい。任意の適した１つ以上のＣＢ層１６へのＣＢバス２４の第１部分の注入に続いて、しかしながら、後続の各ＣＢ層１６（例えば、１６Ｂ）を形成した後、連続的な垂直ＣＢバス２４を生成または製作するように、ＣＢバス２４のそれぞれの追加部分を注入してもよい。あるいは、ある実施形態では、ＣＢバス２４のそれぞれの追加部分は、１組のＣＢ層１６を続いて形成した後に、注入してもよい。即ち、例えば、ＣＢバス２４の複数の部分を注入する回数を減らすまたは増やすことができるように、ＣＢバス２４の各注入部分の厚さを調節することもできる。

【0056】

[0062] 本発明の技術的効果は、ＣＢ ＦＥＴデバイスの高い阻止電圧を維持しつつ、抵抗を低減し、ＣＢ ＦＥＴデバイスのスイッチング速度を高めるＣＢ ＦＥＴデバイスの設計およびその製造方法を含む。具体的には、開示するＣＢ ＦＥＴデバイスは、ＣＢ ＦＥＴデバイスの１つ以上のＣＢ領域を、ゲート領域または阻止接合部の一部のような、１つ以上のＣＢ領域と同じ導電型を有する高ドープ領域に電気的に結合するＣＢバスを含む。ＣＢバスは、高エネルギ・イオン注入を使用して、注入することができる。したがって、結果的に得られるＣＢ ＦＥＴデバイスは、高い阻止電圧を維持しつつ、スイッチング速度を高め、スイッチング損失を低減することができる。

【0057】

[0063] この書面による説明は、本発明を開示するため、そして当業者が、任意のデバイスまたはシステムを製造するおよび使用すること、ならびに任意の組み込まれた方法を実行することを含んで、本発明を実践することを可能にするために、最良の態様を含む例を使用する。本発明の特許可能な範囲は、請求項によって定められ、当業者に想起される他の例も含むこともできる。このような他の例は、請求項の一語一句(literal language)違わない構造的エレメントを有する場合、または請求項の一語一句と実質的に違わない均等な構造的エレメントを含む場合、特許請求の範囲に該当することを意図している。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】