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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-07-27
(45)【発行日】2023-08-04
(54)【発明の名称】光センサ
(51)【国際特許分類】
H04N 25/77 20230101AFI20230728BHJP
H04N 25/76 20230101ALI20230728BHJP
A61F 9/007 20060101ALI20230728BHJP
【ＦＩ】
H04N25/77
H04N25/76
A61F9/007 190Z
【請求項の数】
17
(21)【出願番号】P 2020543709
(86)(22)【出願日】2018-10-24
(65)【公表番号】
(43)【公表日】2021-01-07
(86)【国際出願番号】 EP2018079119
(87)【国際公開番号】W WO2019081562
(87)【国際公開日】2019-05-02
【審査請求日】2021-10-11
(31)【優先権主張番号】1760062
(32)【優先日】2017-10-25
(33)【優先権主張国・地域又は機関】FR
(73)【特許権者】
【識別番号】516123435
【氏名又は名称】サントラル・リール・アンスティチュ
(73)【特許権者】
【識別番号】517253056
【氏名又は名称】ウニヴェルシテ・ポリテクニーク・オー－ド－フランス
(73)【特許権者】
【識別番号】506316557
【氏名又は名称】サントル ナショナル ドゥ ラ ルシェルシュ シアンティフィック
(73)【特許権者】
【識別番号】520148998
【氏名又は名称】ジュニア
(73)【特許権者】
【識別番号】518057608
【氏名又は名称】ユニベルシテ・ドゥ・リール
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】アラン・カピー
(72)【発明者】
【氏名】フランソワ・ダンヌヴィル
(72)【発明者】
【氏名】ヴィルジニー・オエル
(72)【発明者】
【氏名】クリストフ・ロエ
(72)【発明者】
【氏名】イリアス・ソウリコポウロス
【審査官】鈴木 明
(56)【参考文献】
【文献】米国特許第０６０４６４４４（ＵＳ，Ａ）
【文献】特開平０３－０７３０８０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２５／００－２５／７９
Ａ６１Ｆ ９／００７
(57)【特許請求の範囲】
【請求項1】
少なくとも1つの感光セルを備える光センサ(1)であって、各セルが、- 積分コンデンサ(Cm)と、
- 動作が前記積分コンデンサ(Cm)への充電に依存する読み出し回路(10)と、
- 閾値下で動作し、そのドレイン-ソース電流が、前記積分コンデンサ(Cm)への充電に影響する少なくとも1つのMOSトランジスタ(3、31、32)と、
- 少なくとも1つのフォトダイオード(2、21、22)であって、光起電力モードで動作し、前記トランジスタのゲートに接続され、それにより、前記MOSトランジスタのドレイン-ソース電流が、前記フォトダイオードによって受光される光パワーに依存する、フォトダイオードと
を含む、光センサ(1)。
【請求項2】
前記トランジスタ(3、31)は、そのゲートに接続される前記フォトダイオード(2、21)が照射される場合、前記積分コンデンサ(Cm)を充電するように配置される活性化トランジスタである、請求項1に記載のセンサ(1)。
【請求項3】
前記活性化トランジスタ(3、31)がPMOS型である、請求項2に記載のセンサ(1)。
【請求項4】
前記トランジスタ(32)が、そのゲートに接続される前記フォトダイオード(22)が照射される場合、前記積分コンデンサ(Cm)を放電するように配置される非活性化トランジスタである、請求項1に記載のセンサ(1)。
【請求項5】
前記非活性化トランジスタ(32)がNMOS型である、請求項4に記載のセンサ(1)。
【請求項6】
前記セルが、並列に搭載された複数の活性化トランジスタ(3、31)を含み、各活性化トランジスタ(3、31)がそれぞれのゲートに接続され、光起電力モードで動作する1つのフォトダイオード(2、21)によって制御され、各活性化トランジスタ(3、31)が、前記フォトダイオード(2、21)が照射される場合、前記積分コンデンサ(Cm)を充電するように配置される、請求項1から5のいずれか一項に記載のセンサ(1)。
【請求項7】
前記セルが、並列に搭載された複数の非活性化トランジスタ(32)を含み、各非活性化トランジスタ(32)がそれぞれのゲートに接続され、光起電力モードで動作する1つのフォトダイオード(22)によって制御され、各非活性化トランジスタ(32)が、前記フォトダイオード(22)が照射される場合、前記積分コンデンサ(Cm)を放電するように配置される、請求項1から6のいずれか一項に記載のセンサ(1)。
【請求項8】
前記セルが、- 閾値下で動作し、ドレイン-ソース電流が、前記積分コンデンサ(Cm)への充電に影響する、少なくとも1つのMOS活性化トランジスタ(3、31)と、
- 少なくとも1つのフォトダイオード(2、21)であって、光起電力モードで動作し、前記活性化トランジスタ(3、31)のゲートに接続され、それにより、前記ドレイン-ソース電流が、前記フォトダイオード(2、21)によって受光される光パワーに依存し、前記活性化トランジスタ(3、31)が、前記フォトダイオード(2、21)が照射される場合、前記積分コンデンサ(Cm)を充電するように配置される、少なくとも1つのフォトダイオードと、
- 閾値下で動作し、ドレイン-ソース電流が、前記積分コンデンサ(Cm)への充電に影響する、少なくとも1つのMOS非活性化トランジスタ(32)と、
- 少なくとも1つのフォトダイオード(22)であって、光起電力モードで動作し、前記非活性化トランジスタ(32)のゲートに接続され、それにより、前記ドレイン-ソース電流が、前記フォトダイオード(22)によって受光される光パワーに依存し、前記非活性化トランジスタ(32)が、前記フォトダイオード(22)が照射される場合、前記積分コンデンサ(Cm)を放電するように配置される、フォトダイオードと
を含む、請求項1から7のいずれか一項に記載のセンサ(1)。
【請求項9】
前記セルが「オン」型であり、複数の非活性化トランジスタ(32)および関連するフォトダイオード(22)を含み、前記活性化トランジスタ(3、31)と関連する前記フォトダイオード(2、21)が、前記非活性化トランジスタ(32)と関連する前記フォトダイオード(22)によって包囲される、請求項8に記載のセンサ(1)。
【請求項10】
前記セルが「オフ」型であり、複数の活性化トランジスタ(3、31)および関連するフォトダイオード(2、21)を含み、前記非活性化トランジスタ(32)と関連する前記フォトダイオード(22)が、前記活性化トランジスタ(3、31)と関連する前記フォトダイオード(2、21)によって包囲される、請求項8に記載のセンサ(1)。
【請求項11】
「オン」セルの場合に前記非活性化トランジスタ(32)と関連する前記フォトダイオード(22)、または「オフ」セルの場合に前記活性化トランジスタ(3、31)と関連する前記フォトダイオード(2、21)が、多角形格子に配置される、請求項9または10に記載のセンサ(1)。
【請求項12】
スタンドアロン電源(100)を含む、請求項1から11のいずれか一項に記載のセンサ(1)。
【請求項13】
前記スタンドアロン電源(100)が、感光セルのマトリックスの周囲に置かれ、または前記感光セル間に分散される複数のフォトダイオードを含む、請求項12に記載のセンサ(1)。
【請求項14】
前記読み出し回路が、少なくとも1つの人工ニューロン(10)を含む、請求項1から13のいずれか一項に記載のセンサ(1)。
【請求項15】
前記人工ニューロン(10)が、少なくとも1つのフォトダイオードによって受光される光パワーに依存する周波数でスパイクを発生する、請求項14に記載のセンサ(1)。
【請求項16】
前記人工ニューロン(10)が、- 前記積分コンデンサ(Cm)の端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力(Iex)と、
- 負帰還スパイキング回路であって、
○ 直列のPMOS(8)トランジスタおよびNMOS(7)トランジスタを備えるブリッジであって、それらのドレインが、前記積分コンデンサ(Cm)への中間点(9)によって接続され、前記中間点(9)が、前記人工ニューロン(10)の出力を定める、ブリッジと、
○ 前記ブリッジの前記トランジスタ(7、8)のうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサ(Cna、Ck)と
を含む、負帰還スパイキング回路と、
- 各々が2つのトランジスタから成る、縦続の2つだけのCMOSインバータ(5、6)であって、第1のインバータ(5)の入力が、前記積分コンデンサ(Cm)に接続され、その出力が、第2のインバータ(6)の入力、および前記ブリッジの前記トランジスタ(7、8)のうちの一方のゲートに接続され、前記第2のインバータ(6)の出力が、前記ブリッジのうちの他方のトランジスタ(7、8)のゲートに接続される、インバータ、または
- 各々が2つのトランジスタから成る、3つだけのCMOSインバータ(11、12、13)であって、前記CMOSインバータのうちの2つのインバータ(11、12)が縦続であり、第1のインバータ(11)の入力が、前記積分コンデンサ(Cm)に接続され、その出力が、第2のインバータ(12)の入力に接続され、前記第2のインバータ(12)の出力が、前記ブリッジの前記トランジスタ(7、8)のうちの一方のゲートに接続され、第3のCMOSインバータ(13)の入力が、前記積分コンデンサ(Cm)に接続され、前記第3のCMOSインバータ(13)の出力が、前記ブリッジの前記他方のトランジスタ(7、8)のゲートに接続される、インバータ
を含む、請求項14または15に記載のセンサ(1)。
【請求項17】
各感光セルが、前記センサの同数の画素を形成する、複数のフォトダイオードおよび関連するトランジスタ、ならびにセルごとの単一の読み出し回路(10)を含む、請求項1から16のいずれか一項に記載のセンサ(1)。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、生体網膜の一定の挙動を再現することができ、特に生体模倣のアーキテクチャにおいて使用可能な低電力回路に関する。
【背景技術】
【0002】
視覚情報を取得および処理するための様々なシステム、ならびに視覚障害を治療するためのインプラントが既に提供されている。
【0003】
特許出願FR2953394は、基板と、絶縁材料でできた一部分によって分離される光起電力材料でできた部分を備える、基板上に置かれる第1の層と、第1の層上に置かれ、絶縁材料でできた一部分によって分離される導電材料でできた部分を備える第2の層とを含む人工網膜を開示している。
【0004】
米国特許第5865839号に記載されているシステムは、人間の目に埋め込むことができるくらい十分に小さく、各々が検出器素子と検出器素子の方に入射光を導くための光ファイバとを含む、一組の人工網膜を備える。後者は、入射光の強さに依存する出力信号を発する。カプラは、この出力信号が人間の網膜に結合されることを可能にする。
【0005】
米国特許第5024223号は、人間の網膜の内外層間に埋め込まれるフォトダイオードのマトリックスアレイを含むインプラントを開示している。各フォトダイオードの光活性領域は入射光の方を向く。インプラントは、網膜の内層を電気刺激するために振幅変調電流を生成する。
【0006】
米国特許第6046444号は、フォトダイオードが逆バイアスされ、そのアノードがグランドに接続され、そのカソードが、ソースフォロワモードに構成されるNMOSトランジスタのゲートに接続される、光電流モードで動作するフォトダイオードを含む画素構造を開示している。
【発明の概要】
【課題を解決するための手段】
【0007】
本発明は、特に、極低消費電力であり、網膜の挙動を一定の程度シミュレートすることが可能である高性能センサを提供するために、光センサ、特に網膜インプラントをさらに改善することを目的とする。
【0008】
したがって、本発明の態様の第1によれば、本発明は、少なくとも1つの感光セルを備える光センサ、特に人工網膜であって、各セルが、
- 積分コンデンサと、
- その動作が積分コンデンサへの充電に依存する読み出し回路と、
- 閾値下で動作し、そのドレイン-ソース電流が、積分コンデンサへの充電に影響する少なくとも1つのMOSトランジスタと、
- 少なくとも1つのフォトダイオードであって、光起電力モードで動作し、このトランジスタのゲートに接続され、それにより、MOSトランジスタのドレイン-ソース電流が、フォトダイオードによって受光される光パワーに依存する、フォトダイオードと
を含む、光センサ、特に人工網膜に関する。
- 積分コンデンサと、
- その動作が積分コンデンサへの充電に依存する読み出し回路と、
- 閾値下で動作し、そのドレイン-ソース電流が、積分コンデンサへの充電に影響する少なくとも1つのMOSトランジスタと、
- 少なくとも1つのフォトダイオードであって、光起電力モードで動作し、このトランジスタのゲートに接続され、それにより、MOSトランジスタのドレイン-ソース電流が、フォトダイオードによって受光される光パワーに依存する、フォトダイオードと
を含む、光センサ、特に人工網膜に関する。
【0009】
トランジスタが閾値下で動作されると、そのドレイン-ソース電流は、トランジスタの弱反転領域(または「閾値下の領域」)と呼ばれる領域であって、反転帯が出現する、すなわちドレインとソースとの間に伝導チャネルが作成される閾値電圧をゲート-ソース電圧が下回る、領域において、ゲート制御電圧とともに指数関数的に変動する。
【0010】
光電変換に起因するフォトダイオードの開路電圧Vcoがトランジスタのゲートに印加される。光電流とフォトダイオードの光起電圧Vcoとの間の関係が対数的であるので、ドレイン電流は光電流に、したがって光パワーに実質的に比例する。これは注目すべき結果であり、セルが照射に対して実質的に線形応答を有するようになる。
【0011】
本発明は、標準的な産業用CMOS技術を使用する可能性のため、光センサの大規模集積も可能にする。
【0012】
MOSトランジスタは、読み出し回路が積分コンデンサへの充電のレベルとともにどのように挙動するかに応じて、およびセルが受光した照射下で挙動するよう所望される手法に応じて、このコンデンサを充電するように、または放電するように、セル内に配置されてよい。
【0013】
したがって、上述したMOSトランジスタは、そのゲートに接続されるフォトダイオードが照射される場合、積分コンデンサを充電するように配置される活性化トランジスタであってよい。この場合には、活性化トランジスタは好ましくはPMOS型である。
【0014】
変形例として、MOSトランジスタは、そのゲートに接続されるフォトダイオードが照射される場合、積分コンデンサを放電するように配置される非活性化トランジスタであってよい。この場合には、非活性化トランジスタは好ましくはNMOS型である。
【0015】
セルは、並列に搭載され、各々がそれぞれのゲートに接続され、光起電力モードで動作する1つのフォトダイオードによって制御される複数の活性化トランジスタを含んでよく、各活性化トランジスタは、フォトダイオードが照射される場合、積分コンデンサを充電するように配置され、電流が、同じノードにおいて代数的に加算される。
【0016】
セルは、並列に搭載され、各々がそれぞれのゲートに接続され、光起電力モードで動作する1つのフォトダイオードによって制御される複数の非活性化トランジスタを含んでもよく、各非活性化トランジスタは、フォトダイオードが照射される場合、積分コンデンサを放電するように配置され、電流が、同じノードにおいて代数的に加算される。
【0017】
したがって、所望されるだけのフォトダイオードを備えるセルを生産すること、ならびに使用される活性化および非活性化トランジスタの数ならびに対応するフォトダイオードの空間的配置に応じて、光の下で同数の異なる挙動を有する同数のセルを生産することが可能である。
【0018】
したがって、本発明の実装の例では、セルは、
- 閾値下で動作し、そのドレイン-ソース電流が、積分コンデンサへの充電に影響する、少なくとも1つのMOS活性化トランジスタと、
- 少なくとも1つのフォトダイオードであって、光起電力モードで動作し、この活性化トランジスタのゲートに接続され、それにより、ドレイン-ソース電流が、フォトダイオードによって受光される光パワーに依存し、活性化トランジスタが、フォトダイオードが照射される場合、積分コンデンサを充電するように配置される、フォトダイオードと、
- 閾値下で動作し、そのドレイン-ソース電流が、積分コンデンサへの充電に影響する、少なくとも1つのMOS非活性化トランジスタと、
- 少なくとも1つのフォトダイオードであって、光起電力モードで動作し、この非活性化トランジスタのゲートに接続され、それにより、ドレイン-ソース電流が、フォトダイオードによって受光される光パワーに依存し、非活性化トランジスタが、フォトダイオードが照射される場合、積分コンデンサを放電するように配置される、フォトダイオードと
を含む。
- 閾値下で動作し、そのドレイン-ソース電流が、積分コンデンサへの充電に影響する、少なくとも1つのMOS活性化トランジスタと、
- 少なくとも1つのフォトダイオードであって、光起電力モードで動作し、この活性化トランジスタのゲートに接続され、それにより、ドレイン-ソース電流が、フォトダイオードによって受光される光パワーに依存し、活性化トランジスタが、フォトダイオードが照射される場合、積分コンデンサを充電するように配置される、フォトダイオードと、
- 閾値下で動作し、そのドレイン-ソース電流が、積分コンデンサへの充電に影響する、少なくとも1つのMOS非活性化トランジスタと、
- 少なくとも1つのフォトダイオードであって、光起電力モードで動作し、この非活性化トランジスタのゲートに接続され、それにより、ドレイン-ソース電流が、フォトダイオードによって受光される光パワーに依存し、非活性化トランジスタが、フォトダイオードが照射される場合、積分コンデンサを放電するように配置される、フォトダイオードと
を含む。
【0019】
生物学では、網膜の様々な層のニューロンが各々我々の視野の1つの領域をカバーする。適切な刺激の存在がニューロンの神経活動を変更するこの空間領域は、このニューロンの受容野と呼ばれる。したがって、双極および神経節細胞の受容野は円形形状である。それらの中心および周辺は、しかしながら、反対に作用する: 受容野の中心に当たる光線は、それが周辺に落ちるときには相反効果を有することになる。受容野が反応する手法が異なる2種類の双極細胞がある。中心への光刺激が双極細胞を興奮させる効果を有する場合、双極細胞は脱分極を経験する。同細胞は、その場合「オン」型であると言われる。この細胞の受容野の周辺にだけ落ちる光線は相反効果、すなわち膜の過分極を有することになる。「オフ」型の、他の双極細胞は、正反対の挙動を示すことになる:中心への光が過分極をもたらす一方、周辺への光刺激は細胞を興奮させる効果を有する。
【0020】
オンセルおよびオフセルの利点は、ある点での光パワーの値よりむしろ、ある領域の中心と周辺との間のコントラストが検出されることである。
【0021】
生体網膜から類推して、セルは「オン」型であってよく、複数の非活性化トランジスタおよび関連するフォトダイオードを含み、活性化トランジスタと関連するフォトダイオードが、非活性化トランジスタと関連するフォトダイオードによって包囲される。
【0022】
セルは「オフ」型であってよく、複数の活性化トランジスタおよび関連するフォトダイオードを含み、非活性化トランジスタと関連するフォトダイオードが、活性化トランジスタと関連するフォトダイオードによって包囲される。「オン」セルの場合に非活性化トランジスタと関連するフォトダイオード、または「オフ」セルの場合に活性化トランジスタと関連するフォトダイオードは、セル内に多角形格子に、特に、少なくとも4つのフォトダイオードおよび、それぞれ、非活性化型、活性化型の対応するトランジスタと共に配置されてよい。
【0023】
センサには様々な手法で電力が供給されてよい。
【0024】
光センサは、好ましくは光起電性であるスタンドアロン電源を好ましくは含む。したがって、それは、センサへの電力供給専用の、1つまたは複数の感光セルと同じ型の1つまたは複数のフォトダイオード、および、好ましくは、送出される電圧を上げるように、直列に搭載される複数のフォトダイオードを含み得る。
【0025】
電力供給フォトダイオードは、様々な配置を有してよい。
【0026】
好ましくは、スタンドアロン電源は、感光セルのマトリックスの周囲に置かれ、または感光セル間に分散される複数のフォトダイオードを含む。
【0027】
読み出し回路は、様々な手法で生産され得る。読み出し回路は低シナプス電流に感応しなければならず、これが、閾値下で動作する1つまたは複数のトランジスタがセルに使用される理由である。
【0028】
読み出し回路自体は、任意の種類の一般的な測定回路から成ってもよく、電流または電圧動作に関して特別な制約はない。
【0029】
好ましくは、読み出し回路は、少なくとも1つの人工ニューロンを含む。
【0030】
例えば、人工ニューロンは、軸索小丘型、モーリス-リカー(Morris-Lecar)型等のスパイキングニューロンであってよい。
【0031】
生物学から類推して、ここでフォトダイオードは錐体または桿体に、関連するトランジスタは1つまたは複数の無軸索、双極および水平細胞、ならびに人工ニューロンはスパイク発生神経節細胞に対応してよい。
【0032】
有利には、人工ニューロンは、積分コンデンサへの充電のレベルに、したがって少なくとも1つのフォトダイオードによって受光される光パワーに依存する周波数でスパイクを発生するように配置される。
【0033】
好ましくは、人工ニューロンは超低消費電力を有し、低電源電圧(Vdd<Vt)で機能するように、閾値下で動作するトランジスタを使用する。
【0034】
全体として好ましい手法では、人工ニューロンの少なくともスパイキング回路には、負電圧(VN)が-200mVと0mVとの間に含まれ、かつ正電圧(VP)が0mVと+200mVとの間に含まれる電源(VN、VP)によって電力が供給される。
【0035】
好ましくは(VP-VN)<Vthであり、Vthは人工ニューロンの全てのMOSトランジスタの閾値電圧である。単純化の目的で、ニューロンおよびセンサに供給するそれぞれの電圧を同じにするために、Vpは好ましくはVddに等しいように選ばれる。
【0036】
1つの全体的に特権的な変形例によれば、人工ニューロンは、
- 積分コンデンサの端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力と、
- 負帰還スパイキング回路であって、
○ 直列のPMOSトランジスタおよびNMOSトランジスタを備えるブリッジであって、それらのドレインが、積分コンデンサへの中間点によって接続され、この中間点が、人工ニューロンの出力を定める、ブリッジと、
○ ブリッジのトランジスタのうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサと
を含む、負帰還スパイキング回路と、
- 各々が2つのトランジスタから成る、縦続の2つだけのCMOSインバータであって、第1のインバータの入力が、積分コンデンサに接続され、その出力が、第2のインバータの入力およびブリッジのトランジスタのうちの一方のゲートに接続され、第2のインバータの出力が、ブリッジの他方のトランジスタのゲートに接続される、インバータ、または
- 各々が2つのトランジスタから成る、3つだけのCMOSインバータであって、これらのCMOSインバータのうちの2つのインバータが縦続であり、第1のインバータの入力が、積分コンデンサに接続され、その出力が、第2のインバータの入力に接続され、第2のインバータの出力が、上記ブリッジのトランジスタのうちの一方のゲートに接続され、第3のCMOSインバータの入力が、積分コンデンサに接続され、第3のCMOSインバータの出力が、上記ブリッジの他方のトランジスタのゲートに接続される、インバータ
を含む。
- 積分コンデンサの端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力と、
- 負帰還スパイキング回路であって、
○ 直列のPMOSトランジスタおよびNMOSトランジスタを備えるブリッジであって、それらのドレインが、積分コンデンサへの中間点によって接続され、この中間点が、人工ニューロンの出力を定める、ブリッジと、
○ ブリッジのトランジスタのうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサと
を含む、負帰還スパイキング回路と、
- 各々が2つのトランジスタから成る、縦続の2つだけのCMOSインバータであって、第1のインバータの入力が、積分コンデンサに接続され、その出力が、第2のインバータの入力およびブリッジのトランジスタのうちの一方のゲートに接続され、第2のインバータの出力が、ブリッジの他方のトランジスタのゲートに接続される、インバータ、または
- 各々が2つのトランジスタから成る、3つだけのCMOSインバータであって、これらのCMOSインバータのうちの2つのインバータが縦続であり、第1のインバータの入力が、積分コンデンサに接続され、その出力が、第2のインバータの入力に接続され、第2のインバータの出力が、上記ブリッジのトランジスタのうちの一方のゲートに接続され、第3のCMOSインバータの入力が、積分コンデンサに接続され、第3のCMOSインバータの出力が、上記ブリッジの他方のトランジスタのゲートに接続される、インバータ
を含む。
【0037】
人工ニューロンの全てのトランジスタが好ましくは閾値下で動作し、したがって低消費電力を生じさせる。本発明は、上記と独立して、または上記と組み合わせて、以下に定められるような以下の変形例にも関する。
- 人工ニューロンが、
○ 積分コンデンサの端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力と、
○ 負電圧が-200mVと0mVとの間に含まれ、かつ正電圧が0mVと+200mVとの間に含まれる電源によって電力が供給される、負帰還スパイキング回路であって、
□ 直列のPMOSトランジスタおよびNMOSトランジスタを備えるブリッジであって、それらのドレインが、積分コンデンサへの中間点によって接続され、この中間点が、人工ニューロンの出力を定める、ブリッジと、
□ ブリッジのトランジスタのうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサと
を含む、負帰還スパイキング回路と、
○ 積分コンデンサの電圧に応じてブリッジのトランジスタに状態を変えさせ、ならびにブリッジのトランジスタの一方を介する積分コンデンサへの充電および他方のトランジスタを介する放電により、積分コンデンサの電圧が既定の閾値を超えるとスパイキング回路が少なくとも1つのスパイクを発生するようにする、積分コンデンサと上記ブリッジのトランジスタのゲートとの間の少なくとも2つのCMOSインバータと
を含む。
- 人工ニューロンが、
○ 積分コンデンサの端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力と、
○ 負帰還スパイキング回路であって、
□ 直列のPMOSトランジスタおよびNMOSトランジスタを備えるブリッジであって、それらのドレインが、積分コンデンサへの中間点によって接続され、この中間点が、人工ニューロンの出力を定める、ブリッジと、
□ ブリッジのトランジスタのうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサと
を含む、負帰還スパイキング回路と、
○ 積分コンデンサの電圧に応じてブリッジのトランジスタに状態を変えさせ、ならびにブリッジのトランジスタの一方を介する積分コンデンサへの充電および他方のトランジスタを介する放電により、積分コンデンサの電圧が既定の閾値を超えるとスパイキング回路が少なくとも1つのスパイクを発生するようにする、積分コンデンサと上記ブリッジのトランジスタのゲートとの間の少なくとも2つのCMOSインバータと
を含み、
上記ニューロンが、NMOSトランジスタに接続される遅延コンデンサの静電容量が積分コンデンサの静電容量より高いという点で注目すべきである。
- 人工ニューロンが、
○ 積分コンデンサの端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力と、
○ 負帰還スパイキング回路であって、
□ 直列のPMOSおよびNMOSトランジスタを備えるブリッジであって、それらのドレインが、積分コンデンサへの中間点によって接続され、この中間点が、人工ニューロンの出力を定める、ブリッジと、
□ ブリッジのトランジスタのうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサと、
を含む、負帰還スパイキング回路と、
○ 積分コンデンサの電圧に応じてブリッジのトランジスタに状態を変えさせ、ならびにブリッジのトランジスタの一方を介する積分コンデンサへの充電および他方のトランジスタを介する放電により、積分コンデンサの電圧が既定の閾値を超えるとスパイキング回路が少なくとも1つのスパイクを発生するようにする、積分コンデンサと上記ブリッジのトランジスタのゲートとの間の少なくとも2つのCMOSインバータと
を含み、
上記ニューロンが、それが縦続の2つのCMOSインバータであって、第1のインバータの入力が、積分コンデンサに接続され、その出力が、第2のインバータの入力に接続され、第2のインバータの出力が、上記ブリッジのトランジスタのうちの一方のゲートに接続される、インバータ、およびその入力が積分コンデンサに接続され、出力が、上記ブリッジの他方のトランジスタのゲートに接続される第3のCMOSインバータを含むという点で注目すべきである。
- 人工ニューロンが、
○ 積分コンデンサの端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力と、
○ 負電圧が-200mVと0mVとの間に含まれ、かつ正電圧が0mVと+200mVとの間に含まれる電源によって電力が供給される、負帰還スパイキング回路であって、
□ 直列のPMOSトランジスタおよびNMOSトランジスタを備えるブリッジであって、それらのドレインが、積分コンデンサへの中間点によって接続され、この中間点が、人工ニューロンの出力を定める、ブリッジと、
□ ブリッジのトランジスタのうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサと
を含む、負帰還スパイキング回路と、
○ 積分コンデンサの電圧に応じてブリッジのトランジスタに状態を変えさせ、ならびにブリッジのトランジスタの一方を介する積分コンデンサへの充電および他方のトランジスタを介する放電により、積分コンデンサの電圧が既定の閾値を超えるとスパイキング回路が少なくとも1つのスパイクを発生するようにする、積分コンデンサと上記ブリッジのトランジスタのゲートとの間の少なくとも2つのCMOSインバータと
を含む。
- 人工ニューロンが、
○ 積分コンデンサの端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力と、
○ 負帰還スパイキング回路であって、
□ 直列のPMOSトランジスタおよびNMOSトランジスタを備えるブリッジであって、それらのドレインが、積分コンデンサへの中間点によって接続され、この中間点が、人工ニューロンの出力を定める、ブリッジと、
□ ブリッジのトランジスタのうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサと
を含む、負帰還スパイキング回路と、
○ 積分コンデンサの電圧に応じてブリッジのトランジスタに状態を変えさせ、ならびにブリッジのトランジスタの一方を介する積分コンデンサへの充電および他方のトランジスタを介する放電により、積分コンデンサの電圧が既定の閾値を超えるとスパイキング回路が少なくとも1つのスパイクを発生するようにする、積分コンデンサと上記ブリッジのトランジスタのゲートとの間の少なくとも2つのCMOSインバータと
を含み、
上記ニューロンが、NMOSトランジスタに接続される遅延コンデンサの静電容量が積分コンデンサの静電容量より高いという点で注目すべきである。
- 人工ニューロンが、
○ 積分コンデンサの端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力と、
○ 負帰還スパイキング回路であって、
□ 直列のPMOSおよびNMOSトランジスタを備えるブリッジであって、それらのドレインが、積分コンデンサへの中間点によって接続され、この中間点が、人工ニューロンの出力を定める、ブリッジと、
□ ブリッジのトランジスタのうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサと、
を含む、負帰還スパイキング回路と、
○ 積分コンデンサの電圧に応じてブリッジのトランジスタに状態を変えさせ、ならびにブリッジのトランジスタの一方を介する積分コンデンサへの充電および他方のトランジスタを介する放電により、積分コンデンサの電圧が既定の閾値を超えるとスパイキング回路が少なくとも1つのスパイクを発生するようにする、積分コンデンサと上記ブリッジのトランジスタのゲートとの間の少なくとも2つのCMOSインバータと
を含み、
上記ニューロンが、それが縦続の2つのCMOSインバータであって、第1のインバータの入力が、積分コンデンサに接続され、その出力が、第2のインバータの入力に接続され、第2のインバータの出力が、上記ブリッジのトランジスタのうちの一方のゲートに接続される、インバータ、およびその入力が積分コンデンサに接続され、出力が、上記ブリッジの他方のトランジスタのゲートに接続される第3のCMOSインバータを含むという点で注目すべきである。
【0038】
他の変形例では、読み出し回路はニューラルネットワークを備える。
【0039】
有利には、このニューラルネットワークは、前ニューロンおよび後ニューロンと呼ばれる少なくとも2つの人工ニューロンを含み、これらは興奮性または抑制性シナプスの形態をとるシナプス回路によって相互接続される。
【0040】
後ニューロンによる活動電位の生成を促進する興奮性シナプスは、後ニューロンの膜を脱分極し(すなわちその電位を上げ)、そして生物学におけるナトリウムチャネルのそれと同様の役割を有する。
【0041】
後ニューロンによる活動電位の生成を妨げる抑制性シナプスは、後ニューロンの膜を過分極し(すなわちその電位を下げ)、そして生物学におけるカリウムチャネルのそれと同様の役割を有する。
【0042】
一定の特権的な下位変形例では、上記ニューラルネットワークは、閾値下で動作するトランジスタを備えるニューロンを利用する。この場合には、有利には、興奮性シナプスが、正電源VPと後ニューロンの膜との間に接続される2つの直列トランジスタによって表現されてよい:
・ そのゲートが前ニューロンの反転膜電圧に接続されるPMOSトランジスタ。この信号は、任意の適切なインバータ(人工ニューロンに属していようがいまいが)からの出力に収集されてよく、ソースは電位VPである。
・ 後ニューロンの膜の充電電流が制御されるようにする制御電圧V1にそのゲートが接続される(NまたはP)MOSトランジスタ。
有利には、抑制性シナプスが、後ニューロンの膜と負電源VNとの間に接続される2つの直列トランジスタによって表現されてよい:
・ 入力が前ニューロンの膜電圧である縦続の2つのインバータの出力にそのゲートが接続されるNMOSトランジスタ。この信号は、適切な一対の縦続のインバータ(人工ニューロンに属していようがいまいが)からの出力に収集されてよく、ソースは電位VNである。
・ 後ニューロンの膜の放電電流が制御されるようにする制御電圧V1にそのゲートが接続される(NまたはP)MOSトランジスタ。
・ そのゲートが前ニューロンの反転膜電圧に接続されるPMOSトランジスタ。この信号は、任意の適切なインバータ(人工ニューロンに属していようがいまいが)からの出力に収集されてよく、ソースは電位VPである。
・ 後ニューロンの膜の充電電流が制御されるようにする制御電圧V1にそのゲートが接続される(NまたはP)MOSトランジスタ。
有利には、抑制性シナプスが、後ニューロンの膜と負電源VNとの間に接続される2つの直列トランジスタによって表現されてよい:
・ 入力が前ニューロンの膜電圧である縦続の2つのインバータの出力にそのゲートが接続されるNMOSトランジスタ。この信号は、適切な一対の縦続のインバータ(人工ニューロンに属していようがいまいが)からの出力に収集されてよく、ソースは電位VNである。
・ 後ニューロンの膜の放電電流が制御されるようにする制御電圧V1にそのゲートが接続される(NまたはP)MOSトランジスタ。
【0043】
本発明によれば、各感光セルは、有利には、センサの同数の画素を形成する、複数のフォトダイオードおよび関連するトランジスタ、ならびにセルごとの単一の読み出し回路を含む。画素は同じサイズでよく、同じフォトダイオード領域を有してよい。しかしながら、例えば対数センサの場合のように、画素は異なるサイズであってもよい。
【0044】
最後に、センサを低光レベルにより感応しかつ高光レベルにより感応しないようにするため、したがって光レベルの絶対値にあまり感応しない周波数帯にスパイクの周波数を制限するために、自動利得制御を介して、高光レベル下でニューロンを安定化すること、および低光レベル下でそれを不安定化することが有用であり得る。
【0045】
これは、フォトダイオード(または一組のフォトダイオード)を使用して1つの(または複数の)トランジスタに抑制性シナプスの役割を果たすよう指令するセンサの高度な変形例でなされ得る。
【0046】
低光レベルでは、このシナプスは効果を有さず、ニューロンは非常に感応するようになることができる。高光レベルでは、抑制性シナプスにおいて発生される電流が膜を抑制して、その感度を下げる。
【0047】
本発明は、その実装の非限定的な例の以下の詳細な説明を読み、添付の図面を検討すれば、より良く理解されるであろう。
【図面の簡単な説明】
【0048】
【図1】本発明に係るセンサの概略図である。
【図2】本発明に係るセンサの概略図である。
【図3】興奮性シナプスとして閾値下で動作するトランジスタと関連するフォトダイオードの場合におけるシナプス加重の調節の一例を示す図である。
【図4】本発明に係るセンサ内の活性化トランジスタおよび非活性化トランジスタの基本的関連付けを示す。
【図5】オンセルの実装を例示する図である。
【図6】オフセルの実装を例示する図である。
【図7】長方形格子配置において、中心画素およびその近傍を示すオンセルのマトリックス表現である。
【図8】6角格子配置において、中心画素およびその近傍を示すオフセルのマトリックス表現である。
【図9】一定数の画素によって受光される光パワーに応じたスパイクの周波数の制御の一例を示す図である。
【図10】センサの外部の光起電源の配置を示す図である。
【図11】センサに統合された光起電源の配置を示す図である。
【図12】統合光起電源の一例を示す図である。
【図13】2つのインバータを備える人工ニューロンの構造例を示す図である。
【図14】3つのインバータを備える人工ニューロンの構造例を示す図である。
【発明を実施するための形態】
【0049】
【0050】
図1において、フォトダイオード2は、そのカソードによってトランジスタ3のゲートに接続され、そのアノードは電源電圧Vddに接続される。トランジスタ3のドレインは、読み出し回路10の入出力も形成する積分コンデンサCmの端子に接続される。
【0051】
フォトダイオード2は、その一方の端子から他方の端子への電圧が厳密に正であり、Vco>0、そしてそれを流れる電流がゼロである開路光起電力モードで動作する。このモードでは、フォトダイオードは、フォトダイオードが逆バイアスされる通常のモード(受信モード)とは逆に、電力を発生することが可能である。
【0052】
トランジスタ3は閾値下で動作し、そしてそのドレイン電流は、ゲート-ソース電圧とともに、したがってフォトダイオード2の開路電圧とともに指数関数的に変動する。閾値下で動作するトランジスタ3は興奮性シナプスに匹敵する。
【0053】
PMOSトランジスタの電流電圧関係から、フォトダイオードによって発生される開路電圧Vcoとトランジスタによって出力される電流Idsとの間の関係が得られる:
【0054】
【数1】
【0055】
式(1)において、Gpはトランジスタのコンダクタンスであり、ηはトランジスタの電流電圧特性Ids(Vgs)の理想係数であり、Vmは図示されるようなコンデンサの一方の端子から他方の端子への電圧である。
【0056】
フォトダイオードのカソードはPMOSトランジスタのゲートに接続される。これは事実上、以下の式によって与えられる、フォトダイオードの全電流Iがゼロであろうことを意味する:
【0057】
【数2】
【0058】
式中、Vt=kT/qは熱電圧であり、Isはフォトダイオードを形成するPN接合の飽和電流であり、Iphはフォトダイオードによって発生される光電流であり、同電流は:
【0059】
【数3】
【0060】
によって定義され、式中、qは電子上の電荷であり、hはプランク定数、νは光信号の周波数、Qは量子効率、Poptは光パワーである。
【0061】
結果として、照射は開路光起電圧Vcoを生成し:
【0062】
【数4】
【0063】
のように表され得、式中、nはフォトダイオードの電圧電流特性の理想係数である。
【0064】
(4)を(1)に挿入して、以下が得られる:
【0065】
【数5】
【0066】
理想係数nおよびηが同じ桁であると仮定すれば、積分コンデンサCmへの充電に影響するトランジスタ3のドレイン-ソース電流の式が得られる:
【0067】
【数6】
【0068】
最多の場合、光電流Iphは無バイアス接合の逆電流Isより非常に大きい。
したがって:
したがって:
【0069】
【数7】
【0070】
ドレイン-ソース電流と光電流との間の、したがってドレイン-ソース電流と受光パワーとの間の実質的な線形関係が、このように得られる。
【0071】
図2において、フォトダイオード2は、そのアノードによってトランジスタ3のゲートに接続され、そのカソードは電源電圧Vssに接続される。トランジスタ3のドレインは、読み出し回路10の入出力も形成する積分コンデンサCmの端子に接続される。閾値下で動作するトランジスタ3は抑制性シナプスに匹敵する。
【0072】
読み出し回路10が人工ニューロンであれば、このドレイン-ソース電流はシナプス電流と呼ばれてよい。シナプスの「加重」は例えば調節されてよい:
・ トランジスタの寸法、特にゲートの幅に比例しかつその長さに反比例する、トランジスタのコンダクタンスGpを好適に選ぶことによって、
・ 閾値下で動作するトランジスタ3と積分コンデンサCmとの間に置かれる(NまたはP)調節トランジスタ4を使用して(トランジスタ3が興奮性シナプスに例えられるとき、上記調節トランジスタ4は、図3に示されるように、閾値下で動作するトランジスタ3のドレインと積分コンデンサCmとの間に置かれる)。
・ トランジスタの寸法、特にゲートの幅に比例しかつその長さに反比例する、トランジスタのコンダクタンスGpを好適に選ぶことによって、
・ 閾値下で動作するトランジスタ3と積分コンデンサCmとの間に置かれる(NまたはP)調節トランジスタ4を使用して(トランジスタ3が興奮性シナプスに例えられるとき、上記調節トランジスタ4は、図3に示されるように、閾値下で動作するトランジスタ3のドレインと積分コンデンサCmとの間に置かれる)。
【0073】
全シナプス電流は、とりわけ閾値下で動作するトランジスタ3の役割(それぞれ、興奮性または抑制性シナプス)に応じて、人工ニューロンを興奮させてまたは抑制してよい。
【0074】
ニューロンは、生体網膜でのように、コントラストに感応するセルを作成するために、近傍の光起電力セルに容易に接続されてよい。
【0075】
図4は、興奮または抑制構成のフォトダイオードの基本的接続の一例を示す。
【0076】
印加される光パワーなしで、ニューロン10は安定でよい(スパイクを発生しない)または不安定でよい(低周波でのスパイクの発生)。
【0077】
フォトダイオード21は、人工ニューロン10の興奮性シナプスに相当するPMOSトランジスタ31に接続される。それは、ニューロン10によるスパイクの発生を促進するまたは上記スパイクの周波数を上げる傾向がある。フォトダイオード22は、抑制性シナプスに相当するNMOSトランジスタ32に接続される。それは、上述した周波数を下げる傾向がある。フォトダイオードが開路で動作するので、同じフォトダイオードがその性質の変更なく様々なシナプスに接続されてよい。
【0078】
変形例として、複数のフォトダイオードを同じニューロン10と関連付けることによって、受信した光信号のより複雑な処理が行われ得る。全ての電流が同じノード、すなわちニューロンの入出力を形成するノードにおいて代数的に加算されることになるので、活性化および非活性化トランジスタの任意の組合せが可能である。
【0079】
したがって、例えば生体網膜のオンおよびオフセルの均等物を作成することが可能である。
【0080】
図5は、中心で興奮性シナプスの役割を果たす活性化トランジスタ31と関連するフォトダイオード21および並列に配置され、かつ周囲で抑制性シナプスの役割を果たす非活性化トランジスタ32と関連する複数のフォトダイオード22によるオンセルの人工実装を示す。非活性化トランジスタ32と関連するフォトダイオード22の数は、用途におよび目標とされる特性に応じて選ばれることになる。
【0081】
図6は、中心で抑制性シナプスの役割を果たす非活性化トランジスタ32と関連するフォトダイオード22および並列に配置され、かつ周囲で興奮性シナプスの役割を果たす活性化トランジスタ31と関連する複数のフォトダイオード21によるオフセルの人工実装を示す。
【0082】
図7は、基本的関連付けを説明しており、画素40の「四角」(正方形または長方形)型マトリックスが考えられ、その中で中心画素50および周辺画素55から形成される画素サブセットが考えられ得る。図5(オンセルを示す概略図)に平行線が引かれるとすると、図7の中心の画素50は、カソードが活性化PMOSトランジスタ(興奮性シナプス)のゲートに接続されるフォトダイオードに対応する一方、中心50の画素を囲む4つの周辺画素55は、それらのカソードがグランドに接続され、かつそれらのアノードが非活性化NMOSトランジスタ(抑制性シナプス)のゲートに接続される。
【0083】
フォトダイオードの均一照射に対して、人工ニューロンは、比較的低い、またはゼロスパイク周波数さえ有することになる。
【0084】
中心の画素50が強く照射されれば、ニューロンの膜に伝達される全励起電流が増すことになり、パルス周波数も同様である。
【0085】
周囲の周辺画素55が強く照射されれば、抑制電流の和が励起電流より高いことになり、そしてニューロンは、もはやスパイクを発生しない(または極めて少ない、すなわちスパイク周波数は、均一照射の場合のように比較的低い、またはゼロでさえある)ことになる。
【0086】
中心の画素50が抑制性シナプス(非活性化トランジスタに接続されるフォトダイオード)と関連付けられ、そして周囲の4つの周辺画素55が興奮性シナプス(活性化トランジスタに接続されるフォトダイオード)と関連付けられる、図6に示されるようなオフセルを得るために、図7の回路のそれの対であるアーキテクチャも使用されてよい。
【0087】
「四角」型マトリックスに編成されるトポロジは、図8に示されるものなどの6角形構成に変更されてよい。任意の多角形トポロジがもちろん可能である。
【0088】
一般に、N個の興奮画素およびM個の抑制画素の関連付けに対して、ニューロンに印加される全シナプス電流Itotは:
【0089】
【数8】
【0090】
のように表される。
【0091】
フォトダイオードの通常動作では、光電流Iphは様々な接合の逆電流Isより非常に大きい。したがって:
【0092】
【数9】
【0093】
用途に応じて、トランジスタのコンダクタンスGexc,iおよびGinh,jは場合により、トランジスタのパラメータ(例えばゲート幅および長)を調節することによって調節されることになる。
【0094】
人間の目が非常に良いので、人工視覚システムがシーンの平均輝度に適応することができ、かつ低光度でも高光度でも輪郭および形状を検出することができることが望ましい。これを行うため、図9に例示されるように、複数の非活性化トランジスタ32を使用することが可能である。したがって、高光度に対して、ニューロンは、非活性化トランジスタ32の高電流によって過分極されることになり、それによって積分コンデンサを放電させる漏れを生じさせ、そして低光度の場合には、ニューロンは、この漏れ電流の減少または消滅によって脱分極されることになる。
【0095】
図10および図11は、光センサ1の動作のために必要とされる電力を生成する2つの手法を示す。図10において、光起電力供給セル100が画素の周囲に置かれ、そして図11において、これらのセルは、画素のそれらと交互の列に配置される。電源がセンサに統合される場合には、数百mVの、十分な電圧を発生するために、図12に例示されるように、2つ以上のダイオード25が場合により直列に置かれることになる。
【0096】
図13は、人工ニューロン10の実施形態例を概略的に示す。この例では、人工ニューロン10は、縦続接続される2つのインバータ5および6を含み、第1の出力が第2の入力に接続される。第1のインバータ5の出力はPMOSトランジスタ8のゲートに接続される。第2のインバータの出力はNMOSトランジスタ7のゲートに接続される。
【0097】
トランジスタ7および8は直列に電気接続されて電源電圧Vddとグランドとの間にブリッジを形成する。中間点9が、ブリッジのトランジスタのドレインの接続によって定められ、積分コンデンサCmの端子に接続される。積分コンデンサCmの他方の端子はグランドに接続される。
【0098】
グランドとNMOSトランジスタ7のゲートとの間にコンデンサCkが接続される。VddとPMOSトランジスタ8のゲートとの間にコンデンサCnaが接続される。
【0099】
Iexは外部励起電流であり、積分コンデンサCmを充電または放電し、かつ1つまたは複数の活性化または非活性化トランジスタから生じる。
【0100】
積分コンデンサCmの一方の端子から他方の端子への電位が第1のインバータ5の閾値電圧に達すると、対応する電位が、インバータ5による第1の反転後に、PMOSトランジスタのゲートに伝播されて、コンデンサCnaによって定められる遅延後に同トランジスタを活性化する。したがって、積分コンデンサCmはPMOSトランジスタ8の開いた伝導チャネルによって充電される。この充電は出力活動電位の立ち上り面に対応する。
【0101】
第2のインバータ6の閾値電圧に達すると、対応する電位がNMOSトランジスタ7のゲートに伝播されて、遅延コンデンサCkによって定められる遅延後に同トランジスタを活性化するが、この遅延は、検討例では、Ck>Cnaの選択のため、PMOSの活性化遅延より長い。したがって、充電する時間をとった後に、積分コンデンサCmは、NMOSトランジスタ7の伝導チャネルの開放と同時に放電し始める。この放電は出力活動電位の立ち下り面に対応する。
【0102】
図14は、別の実施形態例に係る人工ニューロン10を概略的に示し、第3のインバータ13が追加されたという点で図13の例と異なっており、第3のインバータ13がブリッジのPMOSトランジスタ8のゲートに反転後の出力電位を伝播させ、そして2つの他のインバータ11および12が、縦続接続されて、NMOSトランジスタ7のゲートに出力電位を伝播させる。
【0103】
インバータ13および11の入力はブリッジの中間点9におよび積分コンデンサに接続され、そしてインバータ12の入力はインバータ11の出力に接続される。
【0104】
第3のインバータの追加により、インバータの閾値電圧を独立して調節することによって、ブリッジのトランジスタの指令が独立して最適化されるようになる。
【0105】
インバータの電圧利得のおよび閾値電圧の調節は人工ニューロン10の動作に影響する。
【0106】
好ましくは、活動電位を生成するニューロンの閾値電圧は、ブリッジのPMOSトランジスタに電力を供給するインバータの閾値電圧である。使用されるインバータの数は、速度または電力消費目的に応じて定められてよい。
【0107】
読み出し回路が閾値下で動作するトランジスタを備える単一のニューロンでなくむしろ閾値下で動作するトランジスタを備えるニューロンのネットワークを備える変形例の中で、シナプス回路が2つの入力を所有し、かつそれらのドレインによって直列接続される2つのトランジスタを含む下位変形例が好まれるとされ、上記トランジスタの少なくとも1つが、NMOS型であり、かつシナプス回路の第1の入力に対応するゲート電位によって制御され、シナプス回路の第2の入力に対応する第2のトランジスタのゲート、およびNMOSトランジスタのソースに対応する、シナプス回路の出力が、後ニューロンの出力電位に接続される。
【0108】
例として、上記シナプス回路は:
・ シナプス回路の第2の入力が、前ニューロンの膜電位を入力のために有するインバータ(好ましくは前ニューロンの第1のインバータ)の出力に、および特に前ニューロンのブリッジのPMOSトランジスタのゲートに接続される興奮性シナプス、または
・ シナプス回路の第2の入力が、第1の入力が前ニューロンの膜電位を受ける、直列の2つのインバータ(好ましくは前ニューロンの縦続の2つのインバータ)の出力に接続される抑制性シナプス、または
・ シナプス回路の第2の入力が前ニューロンのブリッジのNMOSトランジスタのゲートに接続される抑制性シナプス
に対応してよい。
・ シナプス回路の第2の入力が、前ニューロンの膜電位を入力のために有するインバータ(好ましくは前ニューロンの第1のインバータ)の出力に、および特に前ニューロンのブリッジのPMOSトランジスタのゲートに接続される興奮性シナプス、または
・ シナプス回路の第2の入力が、第1の入力が前ニューロンの膜電位を受ける、直列の2つのインバータ(好ましくは前ニューロンの縦続の2つのインバータ)の出力に接続される抑制性シナプス、または
・ シナプス回路の第2の入力が前ニューロンのブリッジのNMOSトランジスタのゲートに接続される抑制性シナプス
に対応してよい。
【0109】
もちろん、本発明は記載してきた実施形態例に限定されない。
【0110】
本発明は、最も具体的には網膜インプラントに適用可能であるが、にもかかわらず広域の用途をカバーする。それは例えば、ロボット工学、ホームオートメーション、画像および映像の処理等に使用されてよい。本発明に係る光センサのセルと関連する人工ニューロン10のアーキテクチャは、上記したアーキテクチャと異なってよい。
【符号の説明】
【0111】
1 光センサ
2 フォトダイオード
3 MOSトランジスタ
4 調節トランジスタ
5 CMOSインバータ
6 CMOSインバータ
7 NMOSトランジスタ
8 PMOSトランジスタ
9 中間点
10 読み出し回路、人工ニューロン
11 CMOSインバータ
12 CMOSインバータ
13 CMOSインバータ
21 フォトダイオード
22 フォトダイオード
25 フォトダイオード
31 活性化トランジスタ
32 非活性化トランジスタ
40 画素
50 中心画素
55 周辺画素
100 スタンドアロン電源
Ck 遅延コンデンサ
Cm 積分コンデンサ
Cna 遅延コンデンサ
2 フォトダイオード
3 MOSトランジスタ
4 調節トランジスタ
5 CMOSインバータ
6 CMOSインバータ
7 NMOSトランジスタ
8 PMOSトランジスタ
9 中間点
10 読み出し回路、人工ニューロン
11 CMOSインバータ
12 CMOSインバータ
13 CMOSインバータ
21 フォトダイオード
22 フォトダイオード
25 フォトダイオード
31 活性化トランジスタ
32 非活性化トランジスタ
40 画素
50 中心画素
55 周辺画素
100 スタンドアロン電源
Ck 遅延コンデンサ
Cm 積分コンデンサ
Cna 遅延コンデンサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】