特許 7322199 スプリットゲート型メモリセルを形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-07-28

(45)【発行日】2023-08-07

(54)【発明の名称】スプリットゲート型メモリセルを形成する方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20230731BHJP

   H01L 29/788 20060101ALI20230731BHJP

   H01L 29/792 20060101ALI20230731BHJP

   H10B 41/30 20230101ALI20230731BHJP

   H01L 21/8234 20060101ALI20230731BHJP

   H01L 27/088 20060101ALI20230731BHJP

   H01L 29/78 20060101ALI20230731BHJP

【ＦＩ】

H01L29/78 371

H10B41/30

H01L27/088 H

H01L29/78 301M

【請求項の数】 10

(21)【出願番号】P 2021578098

(86)(22)【出願日】2020-05-07

(65)【公表番号】

(43)【公表日】2022-07-12

(86)【国際出願番号】 US2020031920

(87)【国際公開番号】W WO2021002934

(87)【国際公開日】2021-01-07

【審査請求日】2022-02-17

(31)【優先権主張番号】201910588914.7

(32)【優先日】2019-07-02

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】16/868,143

(32)【優先日】2020-05-06

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】シン、レオ

(72)【発明者】

【氏名】ワン、チュンミン

(72)【発明者】

【氏名】ドー、ナン

(72)【発明者】

【氏名】リウ、グオ ヨング

(72)【発明者】

【氏名】ダオ、メルビン

(72)【発明者】

【氏名】リウ、シアン

【審査官】宮本 博司

(56)【参考文献】

【文献】特開２００１－１２７１７９（ＪＰ，Ａ）

【文献】特開２００２－１５８３０２（ＪＰ，Ａ）

【文献】特開２００７－２７３５９３（ＪＰ，Ａ）

【文献】特開２０１７－０４５８３５（ＪＰ，Ａ）

【文献】特開２００５－１５９３６１（ＪＰ，Ａ）

【文献】特開２００８－２５１８２５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ１０Ｂ ４１／３０

Ｈ０１Ｌ ２１／８２３４

(57)【特許請求の範囲】

【請求項1】

メモリデバイスを形成する方法であって、
半導体基板の上面に第１の絶縁層を形成するステップと、
前記第１の絶縁層に第１の導電層を形成するステップと、
前記第１の導電層に第２の絶縁層を形成するステップと、
前記第１の導電層の一部へ下方に延在し、前記第１の導電層の一部を露出する前記第２の絶縁層にトレンチを形成するステップと、
前記露出部分は凹状上面を有するように、前記第１の導電層の前記露出部分をエッチング又は酸化するステップと、
前記トレンチの側壁に沿って、かつ前記凹状上面のそれぞれの部分の上方に第１及び第２の絶縁スペーサを形成するステップであって、前記第１及び第２の絶縁スペーサは、互いに対向する内面と、互いに外を向く外面とを有する、形成するステップと、
前記第１及び第２の絶縁スペーサの下及び間の前記半導体基板の一部内にソース領域を形成するステップと、
前記第２の絶縁層を除去するステップと、
前記第１の絶縁スペーサの下の前記第１の導電層の第１のブロック、及び前記第２の絶縁スペーサの下の前記第１の導電層の第２のブロックを形成するために前記第１の導電層の一部分を除去するステップと、
前記第１の導電層の前記第１及び第２のブロックの側面に第３の絶縁層を形成するステップと、
前記第１及び第２の絶縁スペーサの前記内面の間に絶縁材料を充填するステップと、
前記充填するステップの後、前記第１の絶縁スペーサの前記外面に沿って第１の導電スペーサ、及び前記第２の絶縁スペーサの前記外面に沿って第２の導電スペーサを形成するステップと、
前記半導体基板内に、かつ前記第１の導電スペーサに隣接して第１のドレイン領域、及び前記半導体基板内に、かつ前記第２の導電スペーサに隣接して第２のドレイン領域を形成するステップと、を含む、方法。

【請求項2】

前記第３の絶縁層を前記形成するステップの前に、前記第１の絶縁層の第１の部分は前記第１の導電層の前記第１のブロックの下に残り、前記第１の絶縁層の第２の部分は前記第１の導電層の前記第２のブロックの下に残るように、前記第１の絶縁層の一部分を除去するステップを更に含む、請求項１に記載の方法。

【請求項3】

前記第３の絶縁層を前記形成するステップは、前記半導体基板の上面の一部分に直接前記第３の絶縁層を形成するステップを含む、請求項２に記載の方法。

【請求項4】

前記第１及び第２の導電スペーサは、前記第３の絶縁層によって前記半導体基板から絶縁され、前記第３の絶縁層によって前記第１の導電層の前記第１及び第２のブロックから絶縁される、請求項３に記載の方法。

【請求項5】

前記第１及び第２の導電スペーサを前記形成するステップは、
前記半導体基板の上方に第２の導電層を形成するステップと、
前記第２の導電層の一部分を除去するために前記第２の導電層のエッチングを実行するステップであって、前記第１及び第２の導電スペーサは前記第２の導電層の残りのスペーサである、実行するステップと、を含む、請求項１に記載の方法。

【請求項6】

前記第２の導電層を前記形成するステップは、前記半導体基板の論理区域の上方に前記第２の導電層を形成するステップを更に含み、前記方法は、
前記半導体基板の前記論理区域の上方に前記第２の導電層のブロックを形成するために前記第２の導電層の一部分を選択的に除去するステップと、
前記半導体基板内に、かつ前記第２の導電層の前記ブロックの第１の側に隣接して、第２のソース領域を形成するステップと、
前記半導体基板内に、かつ前記第１の側の反対側の前記第２の導電層の前記ブロックの第２の側に隣接して、第３のドレイン領域を形成するステップと、を更に含む、請求項５に記載の方法。

【請求項7】

前記第２の導電層の一部分を前記選択的に除去するステップは、前記第２の導電層の前記エッチングを使用して実行される、請求項６に記載の方法。

【請求項8】

前記ソース領域を前記形成するステップは、
前記トレンチ内に、前記第１の導電層を通って、前記第１の絶縁層を通って、及び前記半導体基板内に粒子を注入する埋め込みを実行するステップを含む、請求項１に記載の方法。

【請求項9】

前記ソース領域を前記形成するステップの前に、前記第１及び第２の絶縁スペーサの下及び間に配設された前記第１の導電層の一部分を除去するステップを更に含み、
前記ソース領域を前記形成するステップは、前記トレンチ内に、前記第１の絶縁層を通って、及び前記半導体基板内に粒子を注入する埋め込みを実行するステップを含む、請求項１に記載の方法。

【請求項10】

メモリデバイスを形成する方法であって、
半導体基板の上面に第１の絶縁層を形成するステップと、
前記第１の絶縁層に第１の導電層を形成するステップと、
前記第１の導電層に第２の絶縁層を形成するステップと、
前記第１の導電層の一部へ下方に延在し、前記第１の導電層の一部を露出する前記第２の絶縁層にトレンチを形成するステップと、
前記露出部分は凹状上面を有するように、前記第１の導電層の前記露出部分をエッチング又は酸化するステップと、
前記トレンチの側壁に沿って、かつ前記凹状上面のそれぞれの部分の上方に第１及び第２の絶縁スペーサを形成するステップであって、前記第１及び第２の絶縁スペーサは、互いに対向する内面と、互いに外を向く外面とを有する、形成するステップと、
前記第１及び第２の絶縁スペーサの下及び間の前記半導体基板の一部内にソース領域を形成するステップと、
前記第２の絶縁層を除去するステップと、
前記第１の絶縁スペーサの下の前記第１の導電層の第１のブロック、及び前記第２の絶縁スペーサの下の前記第１の導電層の第２のブロックを形成するために前記第１の導電層の一部分を除去するステップと、
前記第１の導電層の前記第１及び第２のブロックの側面に第３の絶縁層を形成するステップと、
前記第１の絶縁スペーサの前記外面に沿って第１の導電スペーサ、及び前記第２の絶縁スペーサの前記外面に沿って第２の導電スペーサを形成するステップと、
前記半導体基板内に、かつ前記第１の導電スペーサに隣接して第１のドレイン領域、及び前記半導体基板内に、かつ前記第２の導電スペーサに隣接して第２のドレイン領域を形成するステップと、を含み、
前記第１の導電層の前記露出部分を前記エッチング又は酸化するステップは、前記トレンチの中心にある前記第１の導電層の一部分が完全に除去されるように実行される、方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願）
本出願は、２０１９年７月２日に出願された中国特許出願第２０１９１０５８８９１４．７号及び２０２０年５月６日に出願された米国特許出願第１６／８６８，１４３号に対する利益を主張する。

【0002】

（発明の分野）
本発明は、不揮発性メモリアレイに関する。

【背景技術】

【0003】

スプリットゲート型不揮発性メモリセル、及びかかるセルのアレイは周知である。例えば、米国特許第５，０２９，１３０号（「’１３０号特許」）は、スプリットゲート不揮発性メモリセルのアレイを開示し、あらゆる目的のために参照により本明細書に組み込まれる。一対の従来技術のスプリットゲート型メモリセル１０を図１に示す。各メモリセル１０は、半導体基板１２に形成されたソース領域及びドレイン領域１４／１６を含み、それらの間にチャネル領域１８を有する。一対のメモリセル１０は、共通のソース領域１４を共有する。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に形成され、かつその部分から絶縁されており（かつその部分の導電性を制御する）、かつソース領域１４の一部分の上方にある。制御ゲート２２は、チャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁されている（かつその伝導率を制御する）第１の部分２２ａと、浮遊ゲート２０の上方に延在している第２の部分２２ｂと、を有する。浮遊ゲート２０は、酸化物層２４によって基板１２から絶縁され、制御ゲート２２は、酸化物層２５によって基板から絶縁される。

【0004】

メモリセル１０は、制御ゲート２２に高い正電圧を印加することによって消去され（ここで電子は、浮遊ゲートから除去される）、それにより、ファウラーノルドハイムトンネリングによって浮遊ゲート２０から制御ゲート２２まで中間絶縁体２６（例えば、トンネル酸化物）を通って浮遊ゲート２０の電子をトンネリングさせる。

【0005】

メモリセル１０は、制御ゲート２２に正電圧、及びソース領域１４に正電圧を印加することによってプログラムされる（ここで電子は、浮遊ゲートに印加される）。電子電流は、ドレイン領域１６からソース領域１４に向かって流れる。電子は、制御ゲート２２と浮遊ゲート２０との間の間隙に達すると、加速し加熱されることになる。加熱された電子のいくらかは、浮遊ゲート２０からの静電引力に起因して酸化物２４を通って浮遊ゲート２０に注入される。

【0006】

メモリセル１０は、ソース領域１４及び制御ゲート２２に正の読み出し電圧を印加することによって読み出される（これは制御ゲートの下のチャネル領域１８をオンにする）。浮遊ゲート２０が正に帯電する（すなわち、電子を消去し、ソース領域１４の正電圧に容量的に結合する）場合、浮遊ゲート２０の下のチャネル領域１８の部分は、次に同様にオンになり、電流は、チャネル領域１８を流れ、これは、消去された状態又は「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域１８の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態又は「０」の状態として検出される。

【0007】

上記スプリットゲート型メモリセル１０のサイズを縮小すると、様々なセル構成要素を確実にかつ均一に製造することがより困難になる。例えば、構成要素の位置ずれは、メモリセル間のチャネル長の差異などの製造上の問題を引き起こす可能性がある（例えば、各メモリセル対内の１つのメモリセルは、他のメモリセルのものより長いチャネル領域１８、又はより広い制御ゲート２２を有する可能性がある）。これは、メモリアレイの偶数セルと奇数セルの間の性能差異をもたらす可能性がある。更に、サイズの縮小は、所望のメモリセル構成要素の寸法及び形状を達成するために、追加のマスキングステップを必要とする場合がある。論理デバイスも形成される同じ基板に、より小さいスプリットゲート型メモリセルを形成することは、更に困難であり得る。メモリセルのサイズを縮小することをより良好にもたらし、かつ同じ基板に論理デバイスを形成することと同時に実行されるスプリットゲート型メモリセルを形成する改良された方法が必要とされている。

【発明の概要】

【0008】

上述した問題及び必要性は、メモリデバイスを形成する方法によって対処され、この方法は、
半導体基板の上面に第１の絶縁層を形成するステップと、
前記第１の絶縁層に第１の導電層を形成するステップと、
前記第１の絶縁層に第２の絶縁層を形成するステップと、
前記第１の導電層の一部へ下方に延在し、前記第１の導電層の一部を露出する前記第２の絶縁層にトレンチを形成するステップと、
前記露出部分は凹状上面を有するように、前記第１の導電層の前記露出部分をエッチング又は酸化するステップと、
前記トレンチの側壁に沿って、かつ前記凹状上面のそれぞれの部分の上方に第１及び第２の絶縁スペーサを形成するステップであって、前記第１及び第２の絶縁スペーサは、互いに対向する内面と、互いに外を向く外面とを有する、形成するステップと、
前記第１の絶縁スペーサ及び第２の絶縁スペーサとの下及び間の基板の一部内にソース領域を形成するステップと、
前記第２の絶縁層を除去するステップと、
前記第１の絶縁スペーサの下の前記第１の導電層の第１のブロック、及び前記第２の絶縁スペーサの下の前記第１の導電層の第２のブロックを形成するために前記第１の導電層の一部分を除去するステップと、
前記第１の導電層の前記第１及び第２のブロックの側面に第３の絶縁層を形成するステップと、
前記第１の絶縁スペーサの前記外面に沿って第１の導電スペーサ、及び前記第２の絶縁スペーサの前記外面に沿って第２の導電スペーサを形成するステップと、
前記基板内に、かつ前記第１の導電スペーサに隣接して第１のドレイン領域、及び前記基板内に、かつ前記第２の導電スペーサに隣接して第２のドレイン領域を形成するステップと、を含む。

【0009】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

【0010】

【0011】

【0012】

【0013】

【図面の簡単な説明】

【0014】

【図1】従来のスプリットゲート型メモリセルの側断面図である。

【図2A】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。

【図2B】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。

【図2C】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。

【図2D】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。

【図2E】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。

【図2F】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。

【図2G】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。

【図2H】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。

【図2I】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。

【図3】スプリットゲート型メモリセルのアレイのレイアウトを示す概略図である。

【図4A】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための代替の実施形態におけるステップを示す側断面図である。

【図4B】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための代替の実施形態におけるステップを示す側断面図である。

【図4C】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための代替の実施形態におけるステップを示す側断面図である。

【図4D】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための代替の実施形態におけるステップを示す側断面図である。

【図4E】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための代替の実施形態におけるステップを示す側断面図である。

【図5A】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための第２の代替の実施形態におけるステップを示す側断面図である。

【図5B】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための第２の代替の実施形態におけるステップを示す側断面図である。

【図5C】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための第２の代替の実施形態におけるステップを示す側断面図である。

【図5D】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための第２の代替の実施形態におけるステップを示す側断面図である。

【図5E】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための第２の代替の実施形態におけるステップを示す側断面図である。

【発明を実施するための形態】

【0015】

本発明は、論理デバイスもまた形成される基板にスプリットゲート型メモリセルを作製するための新しい技術を伴う。図２Ａ～図２Ｉは、基板のメモリ区域３０内のメモリセル及び基板の論理区域３２内の論理デバイスの形成を示す。この技術は、当該技術分野において周知の半導体基板４０内にシャロートレンチアイソレーション（ＳＴＩ）領域４２を形成することによって始まる。ＳＴＩ領域４２は、トレンチを基板４０に形成し、二酸化シリコン（以下、「酸化物」と称される）などの絶縁材料でトレンチを充填することによって形成される。メモリセル区域３０は、ＳＴＩ領域４２（例えば、図２Ａの論理区域３２の右縁部におけるＳＴＩ領域４２）によって論理区域３２から絶縁される。論理区域３２は、非限定的に、Ｐ型領域対Ｎ型領域、低電圧論理デバイス対高電圧論理デバイスなど、論理区域３２の異なる領域を互いに分離する追加のＳＴＩ領域４２を含むことができる。ＳＴＩ領域４２の平行なストリップはまた、メモリ区域３０内に形成されて、メモリセルの列が形成される間に基板４０の活性領域を画定することができる。ＳＴＩの形成後、二酸化シリコン（本明細書では「酸化物」又は「酸化物層」と称される）などの絶縁層４４が基板表面に形成され、ポリシリコンなどの導電層４６が酸化物層４４に形成され、窒化ケイ素（本明細書では「窒化物」と称される）などの別の絶縁層４８がポリシリコン層４６に形成される。図２Ａは結果得られる構造を示す。上記の説明及び図面は、メモリ区域３０内のメモリセルの単一対と、論理区域３２内のＳＴＩ領域４２間の単一論理デバイスの形成を説明及び示しているが、多くのそのようなデバイスが同時に製造されていることを理解されたい。

【0016】

フォトレジスト層が構造の上方に形成され、選択的に露出され、かつフォトレジスト層の選択的部分が除去され、露出されたメモリ区域３０内に窒化物層４８の選択的部分を残す、フォトリソグラフィーマスキングステップが実行される。窒化物エッチングを実行して、窒化物層４８の露出部分にトレンチ５０を形成する。トレンチ５０は、ポリシリコン層４６の一部まで下方に延在し、ポリシリコン層４６の一部を露出させる。フォトレジストの除去後、次に、図２Ｂに示すように、ポリシリコン層４６の露出部分に材料埋め込みを施す。

【0017】

トレンチ５０の底部におけるポリシリコン層４６の露出面は、次いで、トレンチ５０の側面に隣接する部分よりもトレンチ５０の中心におけるポリシリコン層のうちのより多くを除去するポリシリコンエッチングを実行することによって凹状にされ、それにより、ポリシリコン層４６の表面は、図２Ｃに示すようにトレンチ５０の側壁に向かって上方に傾斜する。あるいは、トレンチ５０の底部におけるポリシリコン層４６の上面の凹状形状は、酸化ステップを実行して酸化物５２を形成することによって達成することができ、それにより、酸化プロセスは、図２Ｄに示すように、トレンチ５０の側面に隣接する部分よりもトレンチ５０の中心におけるポリシリコン４６のより多くを消費する。対向し、かつ離間した酸化物スペーサ５４は、次いで、酸化物堆積及び異方性酸化物エッチングによってトレンチ５０の側壁に沿って形成される。したがって、スペーサ５４は、ポリシリコン層４６の凹状形状の露出面のそれぞれの部分の上方に形成される。スペーサの形成は、構造の輪郭にわたって材料を堆積した後、異方性エッチングプロセスが行われることによって当該技術分野において周知であり、その結果、この材料は、構造の水平面からは除去され、一方で、構造の垂直配向面に沿って、材料の大部分がそのまま残存する。次いで、埋め込みを実行して、酸化物スペーサ５４間の基板４０内にソース領域５６を形成する。埋め込みのみ、又はアニールと組み合わせて、ソース領域５６をスペーサ５４の下に部分的に延在させる。図２Ｅは結果得られる構造を示す。

【0018】

次に、窒化物エッチングを使用して、窒化物４８を除去する。次いで、ポリシリコンエッチングを使用して、ポリシリコン層４６の露出部分を除去する（スペーサ５４の下のポリシリコン層４６ａのブロックを除く）。このエッチングの結果、酸化物スペーサ５４の内面５４ａ（すなわち、互いに対向する表面）及び酸化物スペーサ５４の外面５４ｂ（すなわち、互いに外を向く表面）は、ポリシリコン層４６の残りのブロック４６ａの長さを画定し、これは酸化物スペーサ５４の下に残る浮遊ゲート４６ａを形成する。次いで、酸化物エッチングを実行して、酸化物層４４の露出部分を除去する（スペーサ５４の下の部分を除く）。酸化物エッチングはまた、少量の内面５４ａ及び外面５４ｂを除去することによって酸化物スペーサ５４を薄くし、浮遊ゲート４６ａの端部を露出させたままにする。図２Ｆは結果得られる構造を示す。好ましくは酸化物の絶縁層５８は、基板４０の露出面部分及び浮遊ゲート４６ａの露出端を含む構造の上方に形成される。次に、図２Ｇに示すように、好ましくはポリシリコンの比較的厚い導電層６０を酸化物層５８に形成する。マスキングステップを実行して、論理区域３２をフォトレジストで覆うが、メモリ区域３０は露出させたままにする。次に、ポリシリコンエッチングを実行して、ポリシリコン層６０の上部を除去して、（フォトレジストの除去後）図２Ｈに示すように、酸化物スペーサ５４と、酸化物スペーサ５４の外側の導電性ポリシリコンスペーサ６０ｂとの間にポリシリコンブロック６０ａを残す（すなわち、ポリシリコンブロック６０ａは、酸化物スペーサ５４によってポリシリコンスペーサ６０ｂから分離される）。

【0019】

マスキングステップを実行して、ポリシリコンブロック６０ａを除いてフォトレジストでメモリ区域３０を覆って、論理区域３２の一部分をフォトレジストで覆うが、露出した論理区域内のＳＴＩ領域４２間にポリシリコン層６０の一部分を残す。次いで、ポリシリコンエッチングを実行して、メモリ区域３０からポリシリコンブロック６０ａを除去し、論理区域３２内のポリシリコン層６０の露出部分を除去し、論理区域３２内にポリシリコンブロック６０ｃを残しておく。次いで、埋め込みを実行して、ポリシリコンスペーサ６０ｂに隣接する基板４０のメモリ区域３０内にドレイン領域６２を形成し、ポリシリコンブロック６０ｃの両側に隣接する基板４０の論理区域３２内にソース領域及びドレイン領域６４、６６を形成する。ソース領域５６は、フォトレジストによってこの埋め込みから保護され得るか、又はこの埋め込みによって露出され、強化されたままにされ得る。図２Ｉは結果得られる構造を示す。

【0020】

メモリ区域３０内には、メモリセル６８の対が、端部から端部まで形成されている。各メモリデバイス６８は、ソース領域５６及びドレイン領域６２を含み、基板７０のチャネル領域は、ソース領域５６とドレイン領域６２との間に延在する。浮遊ゲート４６ａは、チャネル領域７０の第１の部分の上方に配設され、チャネル領域７０の第１の部分から絶縁され（その導電性を制御するため）、かつ部分的にソース領域５６の上方にあり、ソース領域５６から絶縁され、ポリシリコンスペーサの形態の制御ゲート６０ｂは、チャネル領域７０の第２の部分の上方に配設され、チャネル領域７０の第２の部分から絶縁される（その導電性を制御するため）。浮遊ゲート４６ａは、制御ゲート６０ｂのノッチ６０ｄに面する鋭角縁部４６ｂで終端する傾斜した上面を有する（介在絶縁層５８を通じた消去効率の向上のため）。各メモリセル対は共通のソース領域５６を共有し、隣接するメモリセル対は共通のドレイン領域６２を共有することができる。メモリセル対は、行及び列に配置されたメモリセルのアレイを形成するために、列の端部から端部まで配置される。メモリアレイのレイアウトを図３に概略的に示す。各ワード線ＷＬは、メモリセル６８の行のうちの１つにおいて全ての制御ゲート６０ｂを一緒に電気的に接続する。各ソース線ＳＬは、メモリセル対の行のうちの１つにおいて全てのソース領域５６を一緒に電気的に接続する。各ビット線ＢＬは、メモリセル６８の列のうちの１つにおいて全てのドレイン領域６２を一緒に電気的に接続する。

【0021】

論理区域３２内には、論理デバイス７２が形成される。各論理デバイスは、ソース領域６４及びドレイン領域６６を含み、基板７４のチャネル領域は、ソース領域６４とドレイン領域６６との間に延在する。論理ゲート６０ｃは、その導電性を制御するために、チャネル領域７４の上方に配設され、チャネル領域７４から絶縁される。

【0022】

図２Ｉの構造を形成する方法は、多くの利点を有する。図２Ｅ～図２Ｉに示される酸化物スペーサ５４は、各浮遊ゲート４６ａの位置及びサイズを決定するように形成される（チャネル領域の上方の浮遊ゲート４６ａの全長は、酸化物スペーサ５４によって決定される）。ポリシリコン層４６は、同じポリシリコンエッチングを使用して同時に酸化物スペーサ５４の両側でエッチング除去されて、浮遊ゲート４６ａを形成する。酸化物スペーサ５４の幅は、共通の酸化物エッチングによって減少され、これは、浮遊ゲート４６ａの均一なサイズ、並びに浮遊ゲートの鋭角縁部４６ｂに面する制御ゲートノッチ６０ｄを決定する。浮遊ゲートの鋭角縁部４６ｂ及び制御ゲートノッチ６０ｄを絶縁する酸化物層５８もまた、制御ゲート６０ｂ及び論理ゲート６０ｃを基板４０から絶縁する同じ層である。制御ゲート６０ｂは、共通のポリシリコンエッチングを使用してスペーサとして形成され、均一な長さを確保する。同じポリシリコンエッチングを使用して論理ゲート６０ｃを形成し、ソース領域５６の上方のポリシリコンブロック６０ａを除去する。浮遊ゲート４６ａは、消去性能を向上させるために、制御ゲート６０ｂに面する鋭角縁部で終端する傾斜した上面を有する。論理ソース領域及びドレイン領域６４／６６並びにメモリセルドレイン領域６２は、共通の埋め込みを使用して形成することができる。この特徴と利点の組み合わせは、浮遊ゲート間隔に対する浮遊ゲートの均一性、チャネル領域７０の長さ、チャネル領域７０にわたる浮遊ゲート４６ａ及び制御ゲート６０ｂのそれぞれの長さ、及び様々なメモリセル６８間の消去効率の良好な制御を提供する。本方法はまた、従来の方法よりも少ないマスキングステップ及び／又は処理ステップで実施することもできる。例えば、ソース領域５６がスペーサ５４間の間隔によって画定されるメモリセル６８用のソース領域埋め込みを実行するために別個のマスキングステップは必要ではない。

【0023】

図４Ａ～図４Ｅは、基板のメモリ区域３０内にメモリセル、及び基板の論理区域３２内に論理デバイスを形成するための代替の実施形態を示す。この実施形態は、図２Ｃ又は図２Ｄと同じ構造で始まる。酸化物スペーサ５４は、図２Ｅに関して上述した酸化物堆積及び異方性酸化物エッチングによってトレンチ５０の側壁に沿って形成される。しかしながら、ソース領域埋め込みの前に、図４Ａに示すように、露出したポリシリコン層をトレンチ５０の底部から除去するためにポリシリコンエッチングを実行する。次いで、埋め込みを実行して、図４Ｂに示すように、酸化物スペーサ５０間で基板内にソース領域５６を形成する。次いで、酸化物堆積（ＴＥＯＳ）を実行して、充填トレンチ５０を含む酸化物８０内の構造を覆う。酸化物化学機械研磨（ＣＭＰ）及び／又は酸化物エッチングを実行して、窒化物層４８を覆う酸化物８０を除去するが、酸化物８０はトレンチ５０内に残る。次に、窒化物エッチングを使用して、窒化物４８を除去する。次いで、ポリシリコンエッチングを使用して、ポリシリコン層４６の露出部分を除去する（スペーサ５４の下の部分を除く）。次いで、酸化物エッチングを実行して、酸化物層４４の露出部分を除去する（スペーサ５４の下の部分を除く）。酸化物エッチングはまた、スペーサ５４を薄くし、ポリシリコン層４６の端部（すなわち、浮遊ゲート４６ａの端部）を露出させたままにする。図４Ｃは結果得られる構造を示す。次いで、酸化物層５８は、浮遊ゲート４６ａの露出端を含む構造の上方に形成される。次に、図４Ｄに示すように、厚いポリシリコン層６０を酸化物層５８に形成する。マスキングステップを実行して、論理区域３２の一部分をフォトレジストで覆うが、論理区域３２内のポリシリコン層６０の一部分を露出させたままにし、メモリ区域３０を露出させたままにする。次いで、ポリシリコンエッチングを実行して、論理区域内のポリシリコン層６０の露出部分を除去し、論理区域３２内にポリシリコンブロック６０ｃを残しておく。同じポリシリコンエッチングは、メモリ区域３０内のポリシリコン層６０の上部を除去し、酸化物スペーサ５４の外側にポリシリコンスペーサ６０ｂを残す。次いで、埋め込みを実行して、ポリシリコンスペーサ６０ｂに隣接する基板４０のメモリ区域３０内にドレイン領域６２を形成し、ポリシリコンブロック６０ｃに隣接する基板４０の論理区域３２内にソース領域及びドレイン領域６４、６６を形成する。図４Ｅは結果得られる構造を示す。

【0024】

図４Ａ～図４Ｅの実施形態は、いくつかの更なる利点を有する。メモリ区域３０用のソース領域埋め込みは、埋め込みの前にトレンチ５０の底部からポリシリコン層４６を除去することによって容易に作製される。ソース領域埋め込みは酸化物層４４を貫通するだけでよい。更に、トレンチ５０に酸化物８０を充填することにより、ポリシリコン６０はトレンチ５０内には形成されず、それによって、後にその領域からポリシリコン６０を除去する必要が回避される（したがって、残留及び不必要なポリシリコンがトレンチ５０内に残る恐れがあるリスクを低減する）。最後に、単一のポリシリコンエッチングを使用して、制御ゲート６０ｂ（スペーサの形態で）及び論理ゲート６０ｃを形成する。

【0025】

図５Ａ～図５Ｅは、基板のメモリ区域３０内にメモリセル、及び基板の論理区域３２内に論理デバイスを形成するための第２の代替の実施形態を示す。この実施形態は、図２Ｂと同じ構造で始まる。図２Ｃ又は図２Ｄに関連して上述したように、ポリシリコンエッチング又は酸化によって凹状のトレンチの底部にポリシリコン層４６を作製するプロセスは、図５Ａ及び図５Ｂに示されるように、トレンチ５０の中心部分におけるポリシリコン層４６の深さ全体が完全に除去されるように、より積極的に（すなわち、トレンチ５０の底部の奥に深く）実行される。次いで、スペーサ５４をトレンチ５０内に形成すると、図５Ｃに示すように、スペーサ５４の間に残っているポリシリコン層４６の部分は存在しない。次に、５Ｃの構造を、図２Ｅ～図２Ｉに関連して上述したようなステップで処理して、図５Ｄの構造を結果的に得ることができる。あるいは、５Ｃの構造は、次に、図４Ｂ～図４Ｅに関連して上述したようなステップで処理して、図５Ｅの構造を結果的に得ることができる。第２の代替の実施形態の利点は、トレンチ５０の底部のポリシリコン４６が別個に除去される必要はないことである。

【0026】

本発明は、本明細書に図示された上記実施形態に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び本明細書から明らかであるように、全ての方法のステップは、例示された又は特許請求された正確な順序で実行される必要はなく、むしろ、本発明のスプリットゲート型メモリセル及び論理デバイスの適切な形成が可能になる任意の順序で実行される。単一の材料層は、かかる又は類似の材料から構成される多数の層として形成することができ、そして、逆もまた同様である。最後に、本明細書で使用される、「形成」及び「形成される」という用語は、材料堆積、材料化成、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。

【0027】

本明細書で使用される、「の上方に（over）」及び「に（on）」という用語は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】