ホーム > 特許ランキング > 株式会社ＪＶＣケンウッド
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-07-31
(45)【発行日】2023-08-08
(54)【発明の名称】反射型液晶表示装置
(51)【国際特許分類】
G02F 1/133 20060101AFI20230801BHJP
G02F 1/1368 20060101ALI20230801BHJP
G02F 1/1343 20060101ALI20230801BHJP
G09F 9/00 20060101ALI20230801BHJP
G09F 9/35 20060101ALI20230801BHJP
G09F 9/30 20060101ALI20230801BHJP
G09G 3/36 20060101ALI20230801BHJP
G09G 3/20 20060101ALI20230801BHJP
【ＦＩ】
G02F1/133 580
G02F1/133 550
G02F1/1368
G02F1/1343
G09F9/00 304Z
G09F9/35
G09F9/30 349Z
G09G3/36
G09G3/20 670L
G09G3/20 624C
G09G3/20 680G
【請求項の数】
4
(21)【出願番号】P 2021209230
(22)【出願日】2021-12-23
(62)【分割の表示】P 2017166723の分割
【原出願日】2017-08-31
(65)【公開番号】P2022046626
(43)【公開日】2022-03-23
【審査請求日】2021-12-23
(73)【特許権者】
【識別番号】308036402
【氏名又は名称】株式会社ＪＶＣケンウッド
(72)【発明者】
【氏名】岩佐 隆行
【審査官】井亀 諭
(56)【参考文献】
【文献】特開２０１１－０８５６１９（ＪＰ，Ａ）
【文献】特開２０１５－１１４３７５（ＪＰ，Ａ）
【文献】特開２０１０－０７８９４２（ＪＰ，Ａ）
【文献】特開２００８－０４０１３０（ＪＰ，Ａ）
【文献】特開２００８－２５６８２１（ＪＰ，Ａ）
【文献】特開２００８－１７０５３６（ＪＰ，Ａ）
【文献】特開２００７－０６５０７６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０２Ｆ １／１３３
Ｇ０２Ｆ １／１３６８
Ｇ０２Ｆ １／１３４３
Ｇ０９Ｆ ９／００
Ｇ０９Ｆ ９／３５
Ｇ０９Ｆ ９／３０
Ｇ０９Ｇ ３／３６
Ｇ０９Ｇ ３／２０
(57)【特許請求の範囲】
【請求項1】
複数の画素と、温度センサと、を備え、
前記温度センサは、行列状に区画された複数の画素配置領域のうち一又は複数の領域に形成されており、
前記各画素は、
共通電極、反射電極及びそれらの間に封入された液晶により構成された液晶表示素子と、
前記反射電極に対し、表示させる画像に応じた電圧を印加する回路部と、
を有し、
前記温度センサを覆うようにダミー液晶表示素子が形成されており、
前記温度センサは、前記各画素が画像を表示している期間の温度を前記回路部と異なる配線により任意の時間にリアルタイムに出力可能に設けられている、
反射型液晶表示装置。
【請求項2】
前記温度センサは、平面視して矩形状に設けられた前記複数の画素配置領域のうち、外周辺に沿って設けられた複数の領域の何れかに形成されている、
請求項１に記載の反射型液晶表示装置。
【請求項3】
前記ダミー液晶表示素子の反射電極は、前記ダミー液晶表示素子に隣接する前記画素に設けられた液晶表示素子の反射電極と短絡するように形成されている、
請求項１又は２に記載の反射型液晶表示装置。
【請求項4】
前記温度センサは、平面視して矩形状に設けられた前記複数の画素配置領域のうち、外周辺に沿って設けられた複数の領域に形成され、
前記ダミー液晶表示素子の反射電極は、平面視して前記複数の画素配置領域を囲む額縁電極と短絡するように形成されている、
請求項１又は２に記載の反射型液晶表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、反射型液晶表示装置に関し、例えば画素の温度を精度良く計測するのに適し
た反射型液晶表示装置に関する。
た反射型液晶表示装置に関する。
【背景技術】
【0002】
液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られて
いる。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動
画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示
すべき階調に応じたサブフレームの組み合わせにより画素を駆動する。表示される階調は
、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレーム
の組み合わせによって特定される。
いる。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動
画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示
すべき階調に応じたサブフレームの組み合わせにより画素を駆動する。表示される階調は
、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレーム
の組み合わせによって特定される。
【0003】
サブフレーム駆動方式が採用された液晶表示装置の中には、各画素が、マスターラッチ
及びスレーブラッチと、液晶表示素子と、複数のスイッチングトランジスタと、によって
構成されているものがある。
及びスレーブラッチと、液晶表示素子と、複数のスイッチングトランジスタと、によって
構成されているものがある。
【0004】
この画素では、マスターラッチの入力端子に１ビットの第１のデータが第１のスイッチ
ングトランジスタを通して印加され、行走査線を介して印加される行選択信号がアクティ
ブになると、第１のスイッチングトランジスタがオン状態になり、第１のデータがマスタ
ーラッチに書き込まれる。
ングトランジスタを通して印加され、行走査線を介して印加される行選択信号がアクティ
ブになると、第１のスイッチングトランジスタがオン状態になり、第１のデータがマスタ
ーラッチに書き込まれる。
【0005】
全ての画素に設けられたマスターラッチへのデータの書き込みが完了すると、そのサブ
フレーム期間内において、全ての画素に設けられた第２のスイッチングトランジスタがオ
ン状態になる。それにより、全ての画素に設けられたマスターラッチのデータが一斉に読
み出されてスレーブラッチに書き込まれるとともに、当該スレーブラッチに書き込まれた
データが液晶表示素子の画素電極に印加される。各サブフレーム期間において、全ての画
素に対して同様の処理が行われる。その結果、各画素は、１フレームを構成する複数のサ
ブフレームの組み合わせにより所望の階調表示を行うことができる。
フレーム期間内において、全ての画素に設けられた第２のスイッチングトランジスタがオ
ン状態になる。それにより、全ての画素に設けられたマスターラッチのデータが一斉に読
み出されてスレーブラッチに書き込まれるとともに、当該スレーブラッチに書き込まれた
データが液晶表示素子の画素電極に印加される。各サブフレーム期間において、全ての画
素に対して同様の処理が行われる。その結果、各画素は、１フレームを構成する複数のサ
ブフレームの組み合わせにより所望の階調表示を行うことができる。
【0006】
なお、１フレームを構成する複数のサブフレームの期間は、それぞれ同一又は異なる所
定の期間に予め割り当てられている。例えば、各画素において、最大階調表示を行う（白
を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を
行い、最小階調表示を行う（黒を表示させる）場合には１フレームを構成する複数のサブ
フレームの全てにおいて表示を行わず、それ以外の階調表示を行う場合には、表示する階
調に応じて表示するサブフレームを選択する。この従来からの手法を採用した液晶表示装
置は、階調を示すデジタルデータを入力データとしており、また、２段ラッチ構成のデジ
タル駆動方式を採用している（例えば、特許文献１参照）。
定の期間に予め割り当てられている。例えば、各画素において、最大階調表示を行う（白
を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を
行い、最小階調表示を行う（黒を表示させる）場合には１フレームを構成する複数のサブ
フレームの全てにおいて表示を行わず、それ以外の階調表示を行う場合には、表示する階
調に応じて表示するサブフレームを選択する。この従来からの手法を採用した液晶表示装
置は、階調を示すデジタルデータを入力データとしており、また、２段ラッチ構成のデジ
タル駆動方式を採用している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0007】
【文献】特許第５７３３１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
ところで、液晶表示装置には、画素の温度を検出するための温度センサが設けられるの
が一般的である。液晶表示装置をプロジェクター素子として使用する場合、高輝度なラン
プ光を液晶表示素子に入射するため、液晶表示素子が高温になり誤動作する場合がある。
このため、温度センサによって検出された画素の温度に基づいて冷却用ファンの回転数を
制御することにより、当該液晶表示素子の温度が一定に保たれる。特許文献１の構成にも
、温度センサが設けられていると考えられる。
が一般的である。液晶表示装置をプロジェクター素子として使用する場合、高輝度なラン
プ光を液晶表示素子に入射するため、液晶表示素子が高温になり誤動作する場合がある。
このため、温度センサによって検出された画素の温度に基づいて冷却用ファンの回転数を
制御することにより、当該液晶表示素子の温度が一定に保たれる。特許文献１の構成にも
、温度センサが設けられていると考えられる。
【0009】
しかしながら、一般的に、画素の表面は、画像を表示するためのガラスによって覆われ
ており、かつ、画素の裏面は、画素を放熱するためのヒートシンクが取り付けられている
ため、画素近傍に温度センサを設置することができない。ここで、画素の温度とヒートシ
ンクの温度との間には、－５℃～＋５℃の温度誤差がある。そのため、特許文献１の構成
では、画素の温度を精度良く計測することができない、という問題があった。
ており、かつ、画素の裏面は、画素を放熱するためのヒートシンクが取り付けられている
ため、画素近傍に温度センサを設置することができない。ここで、画素の温度とヒートシ
ンクの温度との間には、－５℃～＋５℃の温度誤差がある。そのため、特許文献１の構成
では、画素の温度を精度良く計測することができない、という問題があった。
【0010】
本発明は以上の点に鑑みなされたもので、画素の温度を精度良く計測することが可能な
反射型液晶表示装置を提供することを目的とする。
反射型液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明の一態様にかかる反射型液晶表示装置は、複数の画素と、温度センサと、を備え
、前記温度センサは、行列状に区画された複数の画素配置領域のうち一又は複数の領域に
形成されている。
、前記温度センサは、行列状に区画された複数の画素配置領域のうち一又は複数の領域に
形成されている。
【発明の効果】
【0012】
本発明によれば、画素の温度を精度良く計測することが可能な反射型液晶表示装置を提
供することができる。
供することができる。
【図面の簡単な説明】
【0013】
【図1】実施の形態１にかかる液晶表示装置を示すブロック図である。
【図6】液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す図である。
【図11】実施の形態２にかかる液晶表示装置の画素配置領域に配置された複数の画素及びダミー画素のそれぞれに用いられている反射電極の概略平面図である。
【図12】実施の形態３にかかる液晶表示装置の画素配置領域に配置された複数の画素及びダミー画素のそれぞれに用いられている反射電極の概略平面図である。
【発明を実施するための形態】
【0014】
＜実施の形態１＞
以下、図面を用いて本発明の実施形態について説明する。
以下、図面を用いて本発明の実施形態について説明する。
【0015】
図１は、実施の形態１に係る反射型液晶表示装置１０を示すブロック図である。
図１に示すように、反射型液晶表示装置１０は、画像表示部１１と、タイミングジェネ
レータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６
と、を備える。水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ部１６２と、
レベルシフタ／画素ドライバ１６３と、により構成される。
図１に示すように、反射型液晶表示装置１０は、画像表示部１１と、タイミングジェネ
レータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６
と、を備える。水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ部１６２と、
レベルシフタ／画素ドライバ１６３と、により構成される。
【0016】
画像表示部１１は、行列状に区画された複数の画素配置領域のそれぞれに規則的に配置
された複数の画素１２を有する。ここで、複数の画素配置領域のうちの一部（紙面の左下
）の領域には、画素１２の代わりにダミー画素１２ｄが配置されている。ダミー画素１２
ｄは、ダミー液晶表示素子及び回路部によって構成され、その回路部において、画素１２
の温度を検出するための温度センサＳ１が形成されている。温度センサＳ１により検出さ
れた画素１２の温度に基づいて冷却用ファンの回転数を制御することにより、画素１２の
温度が一定に保たれる。ダミー画素１２ｄの詳細については、後述する。
された複数の画素１２を有する。ここで、複数の画素配置領域のうちの一部（紙面の左下
）の領域には、画素１２の代わりにダミー画素１２ｄが配置されている。ダミー画素１２
ｄは、ダミー液晶表示素子及び回路部によって構成され、その回路部において、画素１２
の温度を検出するための温度センサＳ１が形成されている。温度センサＳ１により検出さ
れた画素１２の温度に基づいて冷却用ファンの回転数を制御することにより、画素１２の
温度が一定に保たれる。ダミー画素１２ｄの詳細については、後述する。
【0017】
複数の画素１２は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延
在するｍ本（ｍは２以上の自然数）の行走査線ｇ１～ｇｍと、レベルシフタ／画素ドライ
バ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の
列データ線ｄ１～ｄｎと、がそれぞれ交差する複数の交差部に二次元マトリクス状に配置
されている。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３
に接続されたトリガ線ｔｒｉｇ，ｔｒｉｇｂに共通接続されている。
在するｍ本（ｍは２以上の自然数）の行走査線ｇ１～ｇｍと、レベルシフタ／画素ドライ
バ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の
列データ線ｄ１～ｄｎと、がそれぞれ交差する複数の交差部に二次元マトリクス状に配置
されている。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３
に接続されたトリガ線ｔｒｉｇ，ｔｒｉｇｂに共通接続されている。
【0018】
なお、正転トリガパルス用トリガ線ｔｒｉｇが伝送する正転トリガパルスＴＲＩと、反
転トリガパルス用トリガ線ｔｒｉｇｂが伝送する反転トリガパルスＴＲＩＢとは、常に逆
論理値の関係（相補的な関係）にある。
転トリガパルス用トリガ線ｔｒｉｇｂが伝送する反転トリガパルスＴＲＩＢとは、常に逆
論理値の関係（相補的な関係）にある。
【0019】
タイミングジェネレータ１３は、上位装置２０から出力された垂直同期信号Ｖｓｔ、水
平同期信号Ｈｓｔ、及び、基本クロックＣＬＫ等の外部信号を入力信号として受け取り、
これら外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、Ｈスタートパル
スＨＳＴ、クロック信号ＶＣＫ，ＨＣＫ、ラッチパルスＬＴ、及び、トリガパルスＴＲＩ
，ＴＲＩＢ等の各種の内部信号を生成する。
平同期信号Ｈｓｔ、及び、基本クロックＣＬＫ等の外部信号を入力信号として受け取り、
これら外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、Ｈスタートパル
スＨＳＴ、クロック信号ＶＣＫ，ＨＣＫ、ラッチパルスＬＴ、及び、トリガパルスＴＲＩ
，ＴＲＩＢ等の各種の内部信号を生成する。
【0020】
交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構
成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供
給される。
成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供
給される。
【0021】
スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングで出力されるパル
ス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御され
る。
ス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御され
る。
【0022】
スタートパルスＨＳＴは、水平シフトレジスタ１６１の開始タイミングで当該水平シフ
トレジスタ１６１に対して出力されるパルス信号である。
トレジスタ１６１に対して出力されるパルス信号である。
【0023】
クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規
定するシフトクロックであり、クロック信号ＶＣＫのタイミングで垂直シフトレジスタ１
４がシフト動作を行う。
定するシフトクロックであり、クロック信号ＶＣＫのタイミングで垂直シフトレジスタ１
４がシフト動作を行う。
【0024】
クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、３
２ビット幅でデータをシフトさせるための信号である。
２ビット幅でデータをシフトさせるための信号である。
【0025】
ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータ
をシフトし終わったタイミングで出力されるパルス信号である。
をシフトし終わったタイミングで出力されるパルス信号である。
【0026】
正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、それぞれトリガ線ｔｒｉｇ
，ｔｒｉｇｂを介して、画像表示部１１内の全ての画素１２に供給されるパルス信号であ
る。
，ｔｒｉｇｂを介して、画像表示部１１内の全ての画素１２に供給されるパルス信号であ
る。
【0027】
ここで、正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、あるサブフレーム
期間において、画像表示部１１内の全ての画素１２内の第１データ保持部にデータが書き
込まれた後にタイミングジェネレータ１３から出力される。それにより、そのサブフレー
ム期間において、画像表示部１１内の全ての画素１２内の第１データ保持部に保持された
データが、それぞれ対応する画素１２内の第２データ保持部に一斉に転送される。
期間において、画像表示部１１内の全ての画素１２内の第１データ保持部にデータが書き
込まれた後にタイミングジェネレータ１３から出力される。それにより、そのサブフレー
ム期間において、画像表示部１１内の全ての画素１２内の第１データ保持部に保持された
データが、それぞれ対応する画素１２内の第２データ保持部に一斉に転送される。
【0028】
垂直シフトレジスタ１４は、各サブフレームの開始タイミングで供給されるＶスタート
パルスＶＳＴをクロック信号ＶＣＫに従って転送し、行走査信号を行走査線ｇ１～ｇｍに
対して１Ｈ単位で順次排他的に供給する。それにより、画像表示部１１の最も上にある行
走査線ｇ１から最も下にある行走査線ｇｍにかけて、行走査線が１本ずつ１Ｈ単位で順次
選択されていく。
パルスＶＳＴをクロック信号ＶＣＫに従って転送し、行走査信号を行走査線ｇ１～ｇｍに
対して１Ｈ単位で順次排他的に供給する。それにより、画像表示部１１の最も上にある行
走査線ｇ１から最も下にある行走査線ｇｍにかけて、行走査線が１本ずつ１Ｈ単位で順次
選択されていく。
【0029】
データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム単位の３
２ビット幅のデータを、上位装置２０からの基本クロックＣＬＫに基づいてラッチした後
、基本クロックＣＬＫに同期して水平シフトレジスタ１６１へ出力する。
２ビット幅のデータを、上位装置２０からの基本クロックＣＬＫに基づいてラッチした後
、基本クロックＣＬＫに同期して水平シフトレジスタ１６１へ出力する。
【0030】
なお、反射型液晶表示装置１０は、映像信号の１フレームを、その映像信号の１フレー
ム期間より短い表示期間を持つ複数のサブフレームに分割し、これらサブフレームの組み
合わせにて階調表示を行っている。そのため、上記の外部回路は、各画素の階調を示す階
調データを、複数のサブフレームに対応する複数の１ビットのサブフレームデータに変換
している。さらに、上記の外部回路は、同じサブフレームに属する３２画素分のサブフレ
ームデータをまとめて３２ビット幅のデータとしてデータラッチ回路１５に供給している
。
ム期間より短い表示期間を持つ複数のサブフレームに分割し、これらサブフレームの組み
合わせにて階調表示を行っている。そのため、上記の外部回路は、各画素の階調を示す階
調データを、複数のサブフレームに対応する複数の１ビットのサブフレームデータに変換
している。さらに、上記の外部回路は、同じサブフレームに属する３２画素分のサブフレ
ームデータをまとめて３２ビット幅のデータとしてデータラッチ回路１５に供給している
。
【0031】
水平シフトレジスタ１６１は、１ビットシリアルデータの処理系としてみた場合、タイ
ミングジェネレータ１３から１Ｈの初期に供給されるスタートパルスＨＳＴによりシフト
を開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号Ｈ
ＣＫに同期してシフトする。
ミングジェネレータ１３から１Ｈの初期に供給されるスタートパルスＨＳＴによりシフト
を開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号Ｈ
ＣＫに同期してシフトする。
【0032】
ラッチ部１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと
同じｎビット分のデータをシフトし終わると、タイミングジェネレータ１３から供給され
るラッチパルスＬＴに同期して、水平シフトレジスタ１６１から並列に供給されるｎビッ
ト分のデータ（即ち、ｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素
ドライバ１６３のレベルシフタへ出力する。なお、ラッチ部１６２のデータ転送が終了す
ると、タイミングジェネレータ１３からスタートパルスＨＳＴが再び出力され、水平シフ
トレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット
幅のデータのシフトを再開する。
同じｎビット分のデータをシフトし終わると、タイミングジェネレータ１３から供給され
るラッチパルスＬＴに同期して、水平シフトレジスタ１６１から並列に供給されるｎビッ
ト分のデータ（即ち、ｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素
ドライバ１６３のレベルシフタへ出力する。なお、ラッチ部１６２のデータ転送が終了す
ると、タイミングジェネレータ１３からスタートパルスＨＳＴが再び出力され、水平シフ
トレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット
幅のデータのシフトを再開する。
【0033】
レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ部１６２から転送された
１行のｎ画素に対応するｎ個のサブフレームデータの信号レベルを液晶駆動電圧振幅まで
レベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト
後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本の列データ線ｄ１～ｄｎに
並列に出力する。
１行のｎ画素に対応するｎ個のサブフレームデータの信号レベルを液晶駆動電圧振幅まで
レベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト
後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本の列データ線ｄ１～ｄｎに
並列に出力する。
【0034】
水平ドライバ１６は、１水平走査期間において、データ書き込み対象として選択されて
いる行の画素に向けたサブフレームデータの出力と、次の１水平走査期間にデータ書き込
み対象として選択される行の画素のためのサブフレームデータのシフトと、を並行して行
っている。そして、ある水平走査期間において、１行のｎ画素に対応するｎ個のサブフレ
ームデータが、データ信号としてそれぞれｎ本の列データ線ｄ１～ｄｎに並列に、かつ、
一斉に出力される。
いる行の画素に向けたサブフレームデータの出力と、次の１水平走査期間にデータ書き込
み対象として選択される行の画素のためのサブフレームデータのシフトと、を並行して行
っている。そして、ある水平走査期間において、１行のｎ画素に対応するｎ個のサブフレ
ームデータが、データ信号としてそれぞれｎ本の列データ線ｄ１～ｄｎに並列に、かつ、
一斉に出力される。
【0035】
画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走
査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３か
ら一斉に出力された１行分のｎ個のサブフレームデータをｎ本の列データ線ｄ１～ｄｎを
介してサンプリングして各画素１２内の後述する第１データ保持部に書き込む。
査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３か
ら一斉に出力された１行分のｎ個のサブフレームデータをｎ本の列データ線ｄ１～ｄｎを
介してサンプリングして各画素１２内の後述する第１データ保持部に書き込む。
【0036】
画素１２の詳細については後述するが、画素１２では、記憶部ＳＭ１に保持された入力
データの反転データが反射電極ＰＥに印加される。つまり、画素１２は、レベルシフタ／
画素ドライバ１６３から供給された入力データを反転する機能を有している。
データの反転データが反射電極ＰＥに印加される。つまり、画素１２は、レベルシフタ／
画素ドライバ１６３から供給された入力データを反転する機能を有している。
【0037】
【0038】
【0039】
画素１２は、ＳＲＡＭセル２０１と、ＤＲＡＭセル２０２と、液晶表示素子ＬＣと、を
備える。ＳＲＡＭセル２０１は、第１スイッチであるスイッチＳＷ１と、第１データ保持
部である記憶部ＳＭ１と、により構成されている。ＤＲＡＭセル２０２は、第２スイッチ
であるスイッチＳＷ２と、第２データ保持部である記憶部ＤＭ２と、により構成されてい
る。液晶表示素子ＬＣは、離間対向配置された光反射特性を有する画素電極である反射電
極ＰＥと、光透過性を有する共通電極ＣＥとの間の空間に、液晶ＬＣＭが充填封入された
公知の構造である。
備える。ＳＲＡＭセル２０１は、第１スイッチであるスイッチＳＷ１と、第１データ保持
部である記憶部ＳＭ１と、により構成されている。ＤＲＡＭセル２０２は、第２スイッチ
であるスイッチＳＷ２と、第２データ保持部である記憶部ＤＭ２と、により構成されてい
る。液晶表示素子ＬＣは、離間対向配置された光反射特性を有する画素電極である反射電
極ＰＥと、光透過性を有する共通電極ＣＥとの間の空間に、液晶ＬＣＭが充填封入された
公知の構造である。
【0040】
（ＳＲＡＭセル２０１の構成）
スイッチＳＷ１は、例えばＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジ
スタという）ＭＮ１により構成されている。スイッチＳＷ１を構成するＮＭＯＳトランジ
スタＭＮ１では、ソースが記憶部ＳＭ１の入力端子（ノードａ）に接続され、ドレインが
列データ線ｄに接続され、ゲートが行走査線ｇに接続されている。
スイッチＳＷ１は、例えばＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジ
スタという）ＭＮ１により構成されている。スイッチＳＷ１を構成するＮＭＯＳトランジ
スタＭＮ１では、ソースが記憶部ＳＭ１の入力端子（ノードａ）に接続され、ドレインが
列データ線ｄに接続され、ゲートが行走査線ｇに接続されている。
【0041】
記憶部ＳＭ１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮ
Ｖ１１，ＩＮＶ１２からなる自己保持型メモリである。より具体的には、インバータＩＮ
Ｖ１１の入力端子は、インバータＩＮＶ１２の出力端子及びスイッチＳＷ１を構成するＮ
ＭＯＳトランジスタＭＮ１のソースに接続されている。インバータＩＮＶ１２の入力端子
は、スイッチＳＷ２及びインバータＩＮＶ１１の出力端子に接続されている。
Ｖ１１，ＩＮＶ１２からなる自己保持型メモリである。より具体的には、インバータＩＮ
Ｖ１１の入力端子は、インバータＩＮＶ１２の出力端子及びスイッチＳＷ１を構成するＮ
ＭＯＳトランジスタＭＮ１のソースに接続されている。インバータＩＮＶ１２の入力端子
は、スイッチＳＷ２及びインバータＩＮＶ１１の出力端子に接続されている。
【0042】
図３は、インバータＩＮＶ１１の具体的構成を示す回路図である。
図３に示すように、インバータＩＮＶ１１は、直列接続されたＰチャネルＭＯＳ型トラ
ンジスタ（以下、ＰＭＯＳトランジスタという）ＭＰ１１及びＮＭＯＳトランジスタＭＮ
１１を有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから
出力する公知のＣＭＯＳインバータである。同じく、インバータＩＮＶ１２は、直列接続
されたＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２を有し、それぞ
れのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭ
ＯＳインバータである。
図３に示すように、インバータＩＮＶ１１は、直列接続されたＰチャネルＭＯＳ型トラ
ンジスタ（以下、ＰＭＯＳトランジスタという）ＭＰ１１及びＮＭＯＳトランジスタＭＮ
１１を有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから
出力する公知のＣＭＯＳインバータである。同じく、インバータＩＮＶ１２は、直列接続
されたＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２を有し、それぞ
れのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭ
ＯＳインバータである。
【0043】
ここで、インバータＩＮＶ１１，ＩＮＶ１２の駆動能力は異なる。具体的には、記憶部
ＳＭ１を構成するインバータＩＮＶ１１，ＩＮＶ１２のうち、スイッチＳＷ１から見て入
力側となるインバータＩＮＶ１１内のトランジスタＭＰ１１，ＭＮ１１の駆動能力は、ス
イッチＳＷ１から見て出力側となるインバータＩＮＶ１２内のトランジスタＭＰ１２，Ｍ
Ｎ１２の駆動能力よりも大きい。それにより、列データ線ｄからスイッチＳＷ１を介して
記憶部ＳＭ１にデータが伝搬しやすくなり、一方で、スイッチＳＷ２を介して記憶部ＤＭ
２から記憶部ＳＭ１にデータが伝搬しにくくなる。
ＳＭ１を構成するインバータＩＮＶ１１，ＩＮＶ１２のうち、スイッチＳＷ１から見て入
力側となるインバータＩＮＶ１１内のトランジスタＭＰ１１，ＭＮ１１の駆動能力は、ス
イッチＳＷ１から見て出力側となるインバータＩＮＶ１２内のトランジスタＭＰ１２，Ｍ
Ｎ１２の駆動能力よりも大きい。それにより、列データ線ｄからスイッチＳＷ１を介して
記憶部ＳＭ１にデータが伝搬しやすくなり、一方で、スイッチＳＷ２を介して記憶部ＤＭ
２から記憶部ＳＭ１にデータが伝搬しにくくなる。
【0044】
さらに、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の駆動能力は、インバ
ータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の駆動能力よりも大きい。それ
により、例えば、列データ線ｄ上でＨレベルを示すデータを記憶部ＳＭ１に記憶させる場
合、列データ線ｄからスイッチＳＷ１を介して記憶部ＳＭ１の入力端子（ノードａ）に流
れる電流が、記憶部ＳＭ１の入力端子からＮＭＯＳトランジスタＭＮ１２を介して接地電
圧端子ＧＮＤに流れる電流よりも大きくなるため、データを正確に記憶部ＳＭ１に記憶さ
せることができる。
ータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の駆動能力よりも大きい。それ
により、例えば、列データ線ｄ上でＨレベルを示すデータを記憶部ＳＭ１に記憶させる場
合、列データ線ｄからスイッチＳＷ１を介して記憶部ＳＭ１の入力端子（ノードａ）に流
れる電流が、記憶部ＳＭ１の入力端子からＮＭＯＳトランジスタＭＮ１２を介して接地電
圧端子ＧＮＤに流れる電流よりも大きくなるため、データを正確に記憶部ＳＭ１に記憶さ
せることができる。
【0045】
（ＤＲＡＭセル２０２の構成）
スイッチＳＷ２は、並列接続されたＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジ
スタＭＰ２からなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳ
トランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２では、それぞれのソースが記憶部Ｓ
Ｍ１の出力端子に共通接続され、それぞれのドレインが記憶部ＤＭ２の入力端子及び液晶
表示素子ＬＣの反射電極ＰＥに共通接続されている。そして、ＮＭＯＳトランジスタＭＮ
２のゲートは、正転トリガパルス用トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタ
ＭＰ２のゲートは、反転トリガパルス用トリガ線ｔｒｉｇｂに接続されている。
スイッチＳＷ２は、並列接続されたＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジ
スタＭＰ２からなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳ
トランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２では、それぞれのソースが記憶部Ｓ
Ｍ１の出力端子に共通接続され、それぞれのドレインが記憶部ＤＭ２の入力端子及び液晶
表示素子ＬＣの反射電極ＰＥに共通接続されている。そして、ＮＭＯＳトランジスタＭＮ
２のゲートは、正転トリガパルス用トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタ
ＭＰ２のゲートは、反転トリガパルス用トリガ線ｔｒｉｇｂに接続されている。
【0046】
例えば、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリガパルスが
Ｈレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＬレベル）の場合
にオン状態となり、記憶部ＳＭ１から読み出されたデータを記憶部ＤＭ２及び反射電極Ｐ
Ｅへ転送する。また、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリ
ガパルスがＬレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＨレベ
ル）の場合にオフ状態となり、記憶部ＳＭ１の記憶データの読み出しは行わない。
Ｈレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＬレベル）の場合
にオン状態となり、記憶部ＳＭ１から読み出されたデータを記憶部ＤＭ２及び反射電極Ｐ
Ｅへ転送する。また、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリ
ガパルスがＬレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＨレベ
ル）の場合にオフ状態となり、記憶部ＳＭ１の記憶データの読み出しは行わない。
【0047】
スイッチＳＷ２は、公知のトランスミッションゲートであるため、オン状態において接
地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。より具体
的には、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のソースに印加される電圧が接地
電圧ＧＮＤレベル（Ｌレベル）の場合、ＰＭＯＳトランジスタＭＰ２のソース・ドレイン
が導通しない代わりに、ＮＭＯＳトランジスタＭＮ２のソース・ドレインは低抵抗で導通
することができる。一方、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のソースに印加
される電圧が電源電圧ＶＤＤレベル（Ｈレベル）の場合、ＮＭＯＳトランジスタＭＮ２の
ソース・ドレインが導通しない代わりに、ＰＭＯＳトランジスタＭＰ２のソース・ドレイ
ンは低抵抗で導通することができる。このように、スイッチＳＷ２では、トランスミッシ
ョンゲートのソース・ドレインが低抵抗で導通することができるため、オン状態において
接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。
地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。より具体
的には、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のソースに印加される電圧が接地
電圧ＧＮＤレベル（Ｌレベル）の場合、ＰＭＯＳトランジスタＭＰ２のソース・ドレイン
が導通しない代わりに、ＮＭＯＳトランジスタＭＮ２のソース・ドレインは低抵抗で導通
することができる。一方、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のソースに印加
される電圧が電源電圧ＶＤＤレベル（Ｈレベル）の場合、ＮＭＯＳトランジスタＭＮ２の
ソース・ドレインが導通しない代わりに、ＰＭＯＳトランジスタＭＰ２のソース・ドレイ
ンは低抵抗で導通することができる。このように、スイッチＳＷ２では、トランスミッシ
ョンゲートのソース・ドレインが低抵抗で導通することができるため、オン状態において
接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。
【0048】
記憶部ＤＭ２は、容量Ｃ１により構成されている。容量Ｃ１には、例えば、配線間で容
量を形成するＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量、基板－ポリ
シリコン間で容量を形成するＤｉｆｆｕｓｉｏｎ容量、又は、２層ポリシリコン間で容量
を形成するＰＩＰ（Ｐｏｌｙ Ｉｎｓｕｌａｔｏｒ Ｐｏｌｙ）容量等を用いることがで
きる。
量を形成するＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量、基板－ポリ
シリコン間で容量を形成するＤｉｆｆｕｓｉｏｎ容量、又は、２層ポリシリコン間で容量
を形成するＰＩＰ（Ｐｏｌｙ Ｉｎｓｕｌａｔｏｒ Ｐｏｌｙ）容量等を用いることがで
きる。
【0049】
スイッチＳＷ２がオンすると、記憶部ＳＭ１に記憶されたデータが読み出され、スイッ
チＳＷ２を介して、記憶部ＤＭ２内の容量Ｃ１及び反射電極ＰＥへ転送される。それによ
り、記憶部ＤＭ２に記憶されたデータが書き換えられる。
チＳＷ２を介して、記憶部ＤＭ２内の容量Ｃ１及び反射電極ＰＥへ転送される。それによ
り、記憶部ＤＭ２に記憶されたデータが書き換えられる。
【0050】
ここで、スイッチＳＷ２がオンしている場合、容量Ｃ１に保持されたデータは記憶部Ｓ
Ｍ１を構成するインバータＩＮＶ１２の入力ゲートにも影響を与える。しかしながら、イ
ンバータＩＮＶ１１の駆動能力をインバータＩＮＶ１２の駆動能力より大きくしているた
め、インバータＩＮＶ１２が容量Ｃ１のデータの影響を受ける前に、インバータＩＮＶ１
１が容量Ｃ１のデータを書き換えてしまう。したがって、容量Ｃ１の保持データによって
記憶部ＳＭ１のデータが意図せず書き換えられてしまうことはない。
Ｍ１を構成するインバータＩＮＶ１２の入力ゲートにも影響を与える。しかしながら、イ
ンバータＩＮＶ１１の駆動能力をインバータＩＮＶ１２の駆動能力より大きくしているた
め、インバータＩＮＶ１２が容量Ｃ１のデータの影響を受ける前に、インバータＩＮＶ１
１が容量Ｃ１のデータを書き換えてしまう。したがって、容量Ｃ１の保持データによって
記憶部ＳＭ１のデータが意図せず書き換えられてしまうことはない。
【0051】
このように、本実施の形態に係る反射型液晶表示装置１０は、ＳＲＡＭセル及びＤＲＡ
Ｍセルを１つずつ備えた画素１２を用いることにより、ＳＲＡＭセルを２つ備えた画素を
用いる場合よりも、画素を構成するトランジスタの数を少なくして、画素の小型化を実現
している。
Ｍセルを１つずつ備えた画素１２を用いることにより、ＳＲＡＭセルを２つ備えた画素を
用いる場合よりも、画素を構成するトランジスタの数を少なくして、画素の小型化を実現
している。
【0052】
本実施の形態では、スイッチＳＷ２がＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトラン
ジスタＭＮ２により構成される場合について説明したが、これに限られない。スイッチＳ
Ｗ２は、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２の何れか一つが設
けられた構成に適宜変更可能である。その場合、トリガ線ｔｒｉｇ，ｔｒｉｇｂの一方の
みが設けられることとなる。
ジスタＭＮ２により構成される場合について説明したが、これに限られない。スイッチＳ
Ｗ２は、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２の何れか一つが設
けられた構成に適宜変更可能である。その場合、トリガ線ｔｒｉｇ，ｔｒｉｇｂの一方の
みが設けられることとなる。
【0053】
なお、反射型液晶表示装置１０は、画素を構成するトランジスタの数を少なくすること
で画素の小型化を実現できるだけでなく、以下に説明するように記憶部ＳＭ１，ＤＭ２及
び反射電極ＰＥを素子の高さ方向に有効に配置することによっても画素の小型化を実現す
ることができる。以下、図４を用いて、詳細に説明する。
で画素の小型化を実現できるだけでなく、以下に説明するように記憶部ＳＭ１，ＤＭ２及
び反射電極ＰＥを素子の高さ方向に有効に配置することによっても画素の小型化を実現す
ることができる。以下、図４を用いて、詳細に説明する。
【0054】
【0055】
図４に示すように、シリコン基板１００上にはＮウエル１０１及びＰウエル１０２が形
成されている。
成されている。
【0056】
Ｎウエル１０１上には、スイッチＳＷ２のＰＭＯＳトランジスタＭＰ２、及び、インバ
ータＩＮＶ１１のＰＭＯＳトランジスタＭＰ１１が形成されている。より具体的には、Ｎ
ウエル１０１上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのソースとなる
共通拡散層、及び、ドレインとなる２つの拡散層が形成され、共通拡散層と２つの拡散層
との間のチャネル領域上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのゲー
トとなるポリシリコンがゲート酸化膜を介して形成されている。
ータＩＮＶ１１のＰＭＯＳトランジスタＭＰ１１が形成されている。より具体的には、Ｎ
ウエル１０１上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのソースとなる
共通拡散層、及び、ドレインとなる２つの拡散層が形成され、共通拡散層と２つの拡散層
との間のチャネル領域上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのゲー
トとなるポリシリコンがゲート酸化膜を介して形成されている。
【0057】
Ｐウエル１０２上には、スイッチＳＷ２のＮＭＯＳトランジスタＭＮ２、及び、インバ
ータＩＮＶ１１のＮＭＯＳトランジスタＭＮ１１が形成されている。より具体的には、Ｐ
ウエル１０２上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのソースとなる
共通拡散層、及び、ドレインとなる２つの拡散層が形成され、共通拡散層と２つの拡散層
との間のチャネル領域上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのゲー
トとなるポリシリコンがゲート酸化膜を介して形成されている。
ータＩＮＶ１１のＮＭＯＳトランジスタＭＮ１１が形成されている。より具体的には、Ｐ
ウエル１０２上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのソースとなる
共通拡散層、及び、ドレインとなる２つの拡散層が形成され、共通拡散層と２つの拡散層
との間のチャネル領域上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのゲー
トとなるポリシリコンがゲート酸化膜を介して形成されている。
【0058】
なお、Ｎウエル上の活性領域（拡散層及びチャネル領域）と、Ｐウエル上の活性領域と
、の間には、素子分離酸化膜１０３が形成されている。
、の間には、素子分離酸化膜１０３が形成されている。
【0059】
トランジスタＭＰ２，ＭＰ１１，ＭＮ２，ＭＮ１１の上方には、層間絶縁膜１０５をメ
タル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、ＭＩＭ電
極１１２、第４メタル１１４、及び、第５メタル１１６が積層されている。
タル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、ＭＩＭ電
極１１２、第４メタル１１４、及び、第５メタル１１６が積層されている。
【0060】
第５メタル１１６は、画素毎に形成される反射電極ＰＥを構成している。
【0061】
トランジスタＭＮ２，ＭＰ２の各ドレインを構成する各拡散層は、コンタクト１１８、
第１メタル１０６、スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、
第３メタル１１０、スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１
９ｅを介して、第５メタル１１６に電気的に接続されている。さらに、トランジスタＭＮ
２，ＭＰ２の各ドレインを構成する各拡散層は、コンタクト１１８、第１メタル１０６、
スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、
スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１９ｄを介してＭＩＭ
電極１１２に電気的に接続されている。即ち、スイッチＳＷ２を構成するトランジスタＭ
Ｎ２，ＭＰ２の各ソースは、反射電極ＰＥ及びＭＩＭ電極１１２に電気的に接続されてい
る。
第１メタル１０６、スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、
第３メタル１１０、スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１
９ｅを介して、第５メタル１１６に電気的に接続されている。さらに、トランジスタＭＮ
２，ＭＰ２の各ドレインを構成する各拡散層は、コンタクト１１８、第１メタル１０６、
スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、
スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１９ｄを介してＭＩＭ
電極１１２に電気的に接続されている。即ち、スイッチＳＷ２を構成するトランジスタＭ
Ｎ２，ＭＰ２の各ソースは、反射電極ＰＥ及びＭＩＭ電極１１２に電気的に接続されてい
る。
【0062】
反射電極ＰＥ（第５メタル１１６）は、その上面に形成された保護膜であるパッシベー
ション膜（ＰＳＶ）１１７を介して、透明電極である共通電極ＣＥに離間対向配置されて
いる。反射電極ＰＥと共通電極ＣＥとの間には、液晶ＬＣＭが充填封止されている。反射
電極ＰＥ、共通電極ＣＥ、及び、それらの間の液晶ＬＣＭによって液晶表示素子ＬＣが構
成される。
ション膜（ＰＳＶ）１１７を介して、透明電極である共通電極ＣＥに離間対向配置されて
いる。反射電極ＰＥと共通電極ＣＥとの間には、液晶ＬＣＭが充填封止されている。反射
電極ＰＥ、共通電極ＣＥ、及び、それらの間の液晶ＬＣＭによって液晶表示素子ＬＣが構
成される。
【0063】
ここで、ＭＩＭ電極１１２は、第３メタル１１０上に層間絶縁膜１０５を介して形成さ
れている。このＭＩＭ電極１１２、第３メタル１１０、及び、それらの間の層間絶縁膜１
０５によって容量Ｃ１が構成される。そのため、スイッチＳＷ１，ＳＷ２及び記憶部ＳＭ
１が、第１，２層配線である第１メタル１０６及び第２メタル１０８と、トランジスタと
、を用いて形成されるのに対し、記憶部ＤＭ２は、それらの上層である第３メタル１１０
及びＭＩＭ電極１１２を用いて形成されることとなる。つまり、スイッチＳＷ１，ＳＷ２
及び記憶部ＳＭ１と、記憶部ＤＭ２とは、それぞれ異なる層にて形成されることとなる。
れている。このＭＩＭ電極１１２、第３メタル１１０、及び、それらの間の層間絶縁膜１
０５によって容量Ｃ１が構成される。そのため、スイッチＳＷ１，ＳＷ２及び記憶部ＳＭ
１が、第１，２層配線である第１メタル１０６及び第２メタル１０８と、トランジスタと
、を用いて形成されるのに対し、記憶部ＤＭ２は、それらの上層である第３メタル１１０
及びＭＩＭ電極１１２を用いて形成されることとなる。つまり、スイッチＳＷ１，ＳＷ２
及び記憶部ＳＭ１と、記憶部ＤＭ２とは、それぞれ異なる層にて形成されることとなる。
【0064】
図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して反射電極ＰＥ（第
５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出
射される。
５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出
射される。
【0065】
このように、反射型液晶表示装置１０は、第５層配線である第５メタル１１６を反射電
極ＰＥとして用い、第３層配線である第３メタル１１０を記憶部ＤＭ２の一部として用い
、第１，２層配線である第１メタル１０６及び第２メタル１０８とトランジスタとを記憶
部ＳＭ１等として用いることで、記憶部ＳＭ１、記憶部ＤＭ２及び反射電極ＰＥを高さ方
向に有効に配置することが可能になるため、画素をさらに小型化することができる。それ
により、例えば、３μｍ以下のピッチの画素を電源電圧３．３Ｖのトランジスタで構成で
きる。この３μｍ以下のピッチの画素を用いることで、対角の長さ０．５５インチの横方
向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。
極ＰＥとして用い、第３層配線である第３メタル１１０を記憶部ＤＭ２の一部として用い
、第１，２層配線である第１メタル１０６及び第２メタル１０８とトランジスタとを記憶
部ＳＭ１等として用いることで、記憶部ＳＭ１、記憶部ＤＭ２及び反射電極ＰＥを高さ方
向に有効に配置することが可能になるため、画素をさらに小型化することができる。それ
により、例えば、３μｍ以下のピッチの画素を電源電圧３．３Ｖのトランジスタで構成で
きる。この３μｍ以下のピッチの画素を用いることで、対角の長さ０．５５インチの横方
向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。
【0066】
【0067】
前述したように、反射型液晶表示装置１０では、垂直シフトレジスタ１４からの行走査
信号により、行走査線ｇ１～ｇｍが１本ずつ１Ｈ単位で順次選択されていくため、画像表
示部１１を構成する複数の画素１２には、選択された行走査線に共通に接続された１行の
ｎ個の画素単位でデータが書き込まれる。そして、画像表示部１１を構成する複数の画素
１２の全てにデータが書き込まれると、その後、トリガパルスＴＲＩ，ＴＲＩＢに基づき
、全ての画素１２のデータが一斉に読み出される（より具体的には、全ての画素１２内の
記憶部ＳＭ１のデータが一斉に記憶部ＤＭ２及び反射電極ＰＥに転送される）。
信号により、行走査線ｇ１～ｇｍが１本ずつ１Ｈ単位で順次選択されていくため、画像表
示部１１を構成する複数の画素１２には、選択された行走査線に共通に接続された１行の
ｎ個の画素単位でデータが書き込まれる。そして、画像表示部１１を構成する複数の画素
１２の全てにデータが書き込まれると、その後、トリガパルスＴＲＩ，ＴＲＩＢに基づき
、全ての画素１２のデータが一斉に読み出される（より具体的には、全ての画素１２内の
記憶部ＳＭ１のデータが一斉に記憶部ＤＭ２及び反射電極ＰＥに転送される）。
【0068】
図５の（Ａ）は、各画素１２に記憶されるサブフレームデータの変化を示している。な
お、縦軸が行番号を表し、横軸が時間を表している。図５の（Ａ）に示すように、サブフ
レームデータの境界線は右下がりとなっている。これは、行番号の大きな画素ほどサブフ
レームデータが遅れて書き込まれることを表している。この境界線の一端から他端までの
期間がサブフレームデータの書き込み期間に相当する。なお、Ｂ０ｂ，Ｂ１ｂ，Ｂ２ｂは
、それぞれビットＢ０，Ｂ１，Ｂ２のサブフレームデータの反転データを示している。
お、縦軸が行番号を表し、横軸が時間を表している。図５の（Ａ）に示すように、サブフ
レームデータの境界線は右下がりとなっている。これは、行番号の大きな画素ほどサブフ
レームデータが遅れて書き込まれることを表している。この境界線の一端から他端までの
期間がサブフレームデータの書き込み期間に相当する。なお、Ｂ０ｂ，Ｂ１ｂ，Ｂ２ｂは
、それぞれビットＢ０，Ｂ１，Ｂ２のサブフレームデータの反転データを示している。
【0069】
図５の（Ｂ）は、トリガパルスＴＲＩの出力タイミング（立ち上がりタイミング）を示
している。なお、トリガパルスＴＲＩＢは、常にトリガパルスＴＲＩを論理反転した値を
示すため、省略されている。図５の（Ｃ）は、反射電極ＰＥに印加されるサブフレームデ
ータのビットを模式的に示している。図５の（Ｄ）は、共通電極電圧Ｖｃｏｍの値の変化
を示している。図５の（Ｅ）は、液晶ＬＣＭに印加される電圧の変化を示している。
している。なお、トリガパルスＴＲＩＢは、常にトリガパルスＴＲＩを論理反転した値を
示すため、省略されている。図５の（Ｃ）は、反射電極ＰＥに印加されるサブフレームデ
ータのビットを模式的に示している。図５の（Ｄ）は、共通電極電圧Ｖｃｏｍの値の変化
を示している。図５の（Ｅ）は、液晶ＬＣＭに印加される電圧の変化を示している。
【0070】
まず、行走査信号により選択された画素１２では、スイッチＳＷ１がオンするため、水
平ドライバ１６から列データ線ｄに出力されたビットＢ０の正転サブフレームデータが、
スイッチＳＷ１によりサンプリングされて記憶部ＳＭ１に書き込まれる。同様にして、画
像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ０の正転サブフ
レームデータが書き込まれる。その後、画像表示部１１を構成する全ての画素１２に対し
てＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給
される（時刻Ｔ１）。
平ドライバ１６から列データ線ｄに出力されたビットＢ０の正転サブフレームデータが、
スイッチＳＷ１によりサンプリングされて記憶部ＳＭ１に書き込まれる。同様にして、画
像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ０の正転サブフ
レームデータが書き込まれる。その後、画像表示部１１を構成する全ての画素１２に対し
てＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給
される（時刻Ｔ１）。
【0071】
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶さ
れているビットＢ０の正転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に
一斉に転送されて保持されるとともに、ビットＢ０の正転サブフレームデータが反射電極
ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビ
ットＢ０の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の正転サブ
フレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ１
）、次に再びＨレベルとなるまで（時刻Ｔ２）の１サブフレーム期間である。
れているビットＢ０の正転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に
一斉に転送されて保持されるとともに、ビットＢ０の正転サブフレームデータが反射電極
ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビ
ットＢ０の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の正転サブ
フレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ１
）、次に再びＨレベルとなるまで（時刻Ｔ２）の１サブフレーム期間である。
【0072】
ここで、サブフレームデータのビット値が「１」、すなわちＨレベルのときには反射電
極ＰＥには電源電圧ＶＤＤ（ここでは３．３Ｖ）が印加され、ビット値が「０」、すなわ
ちＬレベルのときには反射電極ＰＥには接地電圧ＧＮＤ（０Ｖ）が印加される。一方、共
通電極ＣＥには、接地電圧ＧＮＤ及び電源電圧ＶＤＤに制限されることなく、自由な電圧
が共通電極電圧Ｖｃｏｍとして印加できるようになっており、Ｈレベルの正転トリガパル
スＴＲＩの入力に同期して共通電極電圧Ｖｃｏｍが所定電圧に切り替わるように制御され
る。本例では、共通電極電圧Ｖｃｏｍは、ビットＢ０の正転サブフレームデータが反射電
極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、０Ｖよりも液晶の閾
値電圧Ｖｔｔだけ低い電圧に設定される。
極ＰＥには電源電圧ＶＤＤ（ここでは３．３Ｖ）が印加され、ビット値が「０」、すなわ
ちＬレベルのときには反射電極ＰＥには接地電圧ＧＮＤ（０Ｖ）が印加される。一方、共
通電極ＣＥには、接地電圧ＧＮＤ及び電源電圧ＶＤＤに制限されることなく、自由な電圧
が共通電極電圧Ｖｃｏｍとして印加できるようになっており、Ｈレベルの正転トリガパル
スＴＲＩの入力に同期して共通電極電圧Ｖｃｏｍが所定電圧に切り替わるように制御され
る。本例では、共通電極電圧Ｖｃｏｍは、ビットＢ０の正転サブフレームデータが反射電
極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、０Ｖよりも液晶の閾
値電圧Ｖｔｔだけ低い電圧に設定される。
【0073】
液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電極電圧Ｖｃｏｍとの差電圧の絶
対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。したがって、ビットＢ０の正
転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ１～Ｔ２）
では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット
値が「１」のときは３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ－（－Ｖｔｔ））となり、サブフレー
ムデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ－（－Ｖｔｔ））となる。
対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。したがって、ビットＢ０の正
転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ１～Ｔ２）
では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット
値が「１」のときは３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ－（－Ｖｔｔ））となり、サブフレー
ムデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ－（－Ｖｔｔ））となる。
【0074】
図６は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。
図６を参照すると、グレースケール値曲線は、黒のグレースケール値が液晶の閾値電圧
ＶｔｔのＲＭＳ電圧に対応し、かつ、白のグレースケール値が液晶の飽和電圧Ｖｓａｔ（
＝３．３Ｖ＋Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を
液晶応答曲線の有効部分に一致させることが可能である。したがって、液晶表示素子ＬＣ
は上記のように液晶ＬＣＭの印加電圧が（３．３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖ
ｔｔのときは黒を表示する。
図６を参照すると、グレースケール値曲線は、黒のグレースケール値が液晶の閾値電圧
ＶｔｔのＲＭＳ電圧に対応し、かつ、白のグレースケール値が液晶の飽和電圧Ｖｓａｔ（
＝３．３Ｖ＋Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を
液晶応答曲線の有効部分に一致させることが可能である。したがって、液晶表示素子ＬＣ
は上記のように液晶ＬＣＭの印加電圧が（３．３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖ
ｔｔのときは黒を表示する。
【0075】
図５に戻り、液晶表示素子ＬＣがビットＢ０の正転サブフレームデータを表示している
サブフレーム期間（時刻Ｔ１～Ｔ２）において、画像表示部１１を構成する全ての画素１
２の記憶部ＳＭ１に対するビットＢ０の反転サブフレームデータの書き込みが順次開始さ
れる。そして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビット
Ｂ０の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全
ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲ
ＩＢ）が同時に供給される（時刻Ｔ２）。
サブフレーム期間（時刻Ｔ１～Ｔ２）において、画像表示部１１を構成する全ての画素１
２の記憶部ＳＭ１に対するビットＢ０の反転サブフレームデータの書き込みが順次開始さ
れる。そして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビット
Ｂ０の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全
ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲ
ＩＢ）が同時に供給される（時刻Ｔ２）。
【0076】
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶さ
れているビットＢ０の反転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に
一斉に転送されて保持されるとともに、ビットＢ０の反転サブフレームデータが反射電極
ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビ
ットＢ０の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の反転サブ
フレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ２
）、次に再びＨレベルとなるまで（時刻Ｔ３）の１サブフレーム期間である。ここで、ビ
ットＢ０の反転サブフレームデータはビットＢ０の正転サブフレームデータと常に逆論理
値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」、ビ
ットＢ０の正転サブフレームデータが「０」のときは「１」である。
れているビットＢ０の反転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に
一斉に転送されて保持されるとともに、ビットＢ０の反転サブフレームデータが反射電極
ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビ
ットＢ０の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の反転サブ
フレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ２
）、次に再びＨレベルとなるまで（時刻Ｔ３）の１サブフレーム期間である。ここで、ビ
ットＢ０の反転サブフレームデータはビットＢ０の正転サブフレームデータと常に逆論理
値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」、ビ
ットＢ０の正転サブフレームデータが「０」のときは「１」である。
【0077】
一方、共通電極電圧Ｖｃｏｍは、ビットＢ０の反転サブフレームデータが反射電極ＰＥ
に印加されるサブフレーム期間中、図５（Ｄ）に示すように、３．３Ｖよりも液晶の閾値
電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ０の反転サブフレームデー
タが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ２～Ｔ３）では、液晶ＬＣＭの
印加電圧は、サブフレームデータのビット値が「１」のときは－Ｖｔｔ（＝３．３Ｖ－（
３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは－３．３
Ｖ－Ｖｔｔ（＝０Ｖ－（３．３Ｖ＋Ｖｔｔ））となる。
に印加されるサブフレーム期間中、図５（Ｄ）に示すように、３．３Ｖよりも液晶の閾値
電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ０の反転サブフレームデー
タが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ２～Ｔ３）では、液晶ＬＣＭの
印加電圧は、サブフレームデータのビット値が「１」のときは－Ｖｔｔ（＝３．３Ｖ－（
３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは－３．３
Ｖ－Ｖｔｔ（＝０Ｖ－（３．３Ｖ＋Ｖｔｔ））となる。
【0078】
例えば、ビットＢ０の正転サブフレームデータのビット値が「１」であった場合には続
いて印加されるビットＢ０の反転サブフレームデータのビット値は「０」となる。このと
き、液晶ＬＣＭの印加電圧は、－（３．３Ｖ＋Ｖｔｔ）となり、ビットＢ０の正転サブフ
レームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる
。そのため、画素１２は、ビットＢ０の反転サブフレームデータが印加されたときも、ビ
ットＢ０の正転フレームデータが印加されたときと同様に、白を表示する。また、ビット
Ｂ０の正転サブフレームデータのビット値が「０」であった場合には続いて印加されるビ
ットＢ０の反転サブフレームデータのビット値は「１」となる。このとき、液晶ＬＣＭの
印加電圧は、－Ｖｔｔとなり、ビットＢ０の正転サブフレームデータが印加されたときと
比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２は、ビット
Ｂ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転フレームデータが
印加されたときと同様に、黒を表示する。
いて印加されるビットＢ０の反転サブフレームデータのビット値は「０」となる。このと
き、液晶ＬＣＭの印加電圧は、－（３．３Ｖ＋Ｖｔｔ）となり、ビットＢ０の正転サブフ
レームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる
。そのため、画素１２は、ビットＢ０の反転サブフレームデータが印加されたときも、ビ
ットＢ０の正転フレームデータが印加されたときと同様に、白を表示する。また、ビット
Ｂ０の正転サブフレームデータのビット値が「０」であった場合には続いて印加されるビ
ットＢ０の反転サブフレームデータのビット値は「１」となる。このとき、液晶ＬＣＭの
印加電圧は、－Ｖｔｔとなり、ビットＢ０の正転サブフレームデータが印加されたときと
比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２は、ビット
Ｂ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転フレームデータが
印加されたときと同様に、黒を表示する。
【0079】
したがって、画素１２は、図５の（Ｅ）に示すように、時刻Ｔ１～Ｔ３の２サブフレー
ム期間中、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示するとともに
、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの
焼き付きを防止することができる。
ム期間中、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示するとともに
、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの
焼き付きを防止することができる。
【0080】
続いて、液晶表示素子ＬＣがビットＢ０の反転サブフレームデータを表示しているサブ
フレーム期間（時刻Ｔ２～Ｔ３）において、全ての画素１２の記憶部ＳＭ１に対するビッ
トＢ１の正転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１
の全画素１２の記憶部ＳＭ１に対してビットＢ１の正転サブフレームデータが書き込まれ
ると、その後、画像表示部１１を構成するすべての画素１２に対してＨレベルのトリガパ
ルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ３）。
フレーム期間（時刻Ｔ２～Ｔ３）において、全ての画素１２の記憶部ＳＭ１に対するビッ
トＢ１の正転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１
の全画素１２の記憶部ＳＭ１に対してビットＢ１の正転サブフレームデータが書き込まれ
ると、その後、画像表示部１１を構成するすべての画素１２に対してＨレベルのトリガパ
ルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ３）。
【0081】
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶さ
れているビットＢ１の正転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に
一斉に転送されて保持されるととともに、ビットＢ１の正転サブフレームデータが反射電
極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２による
ビットＢ１の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の正転サ
ブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ
３）、次に再びＨレベルとなるまで（時刻Ｔ４）の１サブフレーム期間である。
れているビットＢ１の正転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に
一斉に転送されて保持されるととともに、ビットＢ１の正転サブフレームデータが反射電
極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２による
ビットＢ１の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の正転サ
ブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ
３）、次に再びＨレベルとなるまで（時刻Ｔ４）の１サブフレーム期間である。
【0082】
一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の正転サブフレームデータが反射電極ＰＥ
に印加されるサブフレーム期間は、図５（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧
Ｖｔｔだけ低い電圧に設定される。したがって、ビットＢ１の正転サブフレームデータが
反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ３～Ｔ４）では、液晶ＬＣＭの印加
電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３．
３Ｖ＋Ｖｔｔ（＝３．３Ｖ－（－Ｖｔｔ））となり、サブフレームデータのビット値が「
０」のときは＋Ｖｔｔ（＝０Ｖ－（－Ｖｔｔ））となる。
に印加されるサブフレーム期間は、図５（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧
Ｖｔｔだけ低い電圧に設定される。したがって、ビットＢ１の正転サブフレームデータが
反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ３～Ｔ４）では、液晶ＬＣＭの印加
電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３．
３Ｖ＋Ｖｔｔ（＝３．３Ｖ－（－Ｖｔｔ））となり、サブフレームデータのビット値が「
０」のときは＋Ｖｔｔ（＝０Ｖ－（－Ｖｔｔ））となる。
【0083】
続いて、液晶表示素子ＬＣがビットＢ１の正転サブフレームデータを表示しているサブ
フレーム期間（時刻Ｔ３～Ｔ４）において、画像表示部１１を構成する全ての画素１２の
記憶部ＳＭ１に対するビットＢ１の反転サブフレームデータの書き込みが順次開始される
。そして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ１
の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全ての
画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ
）が同時に供給される（時刻Ｔ４）。
フレーム期間（時刻Ｔ３～Ｔ４）において、画像表示部１１を構成する全ての画素１２の
記憶部ＳＭ１に対するビットＢ１の反転サブフレームデータの書き込みが順次開始される
。そして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ１
の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全ての
画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ
）が同時に供給される（時刻Ｔ４）。
【0084】
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶さ
れているビットＢ１の反転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に
一斉に転送されて保持されるとともに、ビットＢ１の反転サブフレームデータが反射電極
ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビ
ットＢ１の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の反転サブ
フレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ４
）、次に再びＨレベルとなるまで（時刻Ｔ５）の１サブフレーム期間である。ここで、ビ
ットＢ１の反転サブフレームデータはビットＢ１の正転サブフレームデータと常に逆論理
値の関係にある。
れているビットＢ１の反転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に
一斉に転送されて保持されるとともに、ビットＢ１の反転サブフレームデータが反射電極
ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビ
ットＢ１の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の反転サブ
フレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ４
）、次に再びＨレベルとなるまで（時刻Ｔ５）の１サブフレーム期間である。ここで、ビ
ットＢ１の反転サブフレームデータはビットＢ１の正転サブフレームデータと常に逆論理
値の関係にある。
【0085】
一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の反転サブフレームデータが反射電極ＰＥ
に印加されるサブフレーム期間中、図５（Ｄ）に示すように、３．３Ｖよりも液晶の閾値
電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ１の反転サブフレームデー
タが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ４～Ｔ５）では、液晶ＬＣＭの
印加電圧は、サブフレームデータのビット値が「１」のときは－Ｖｔｔ（＝３．３Ｖ－（
３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは－３．３
Ｖ－Ｖｔｔ（＝０Ｖ－（３．３Ｖ＋Ｖｔｔ））となる。
に印加されるサブフレーム期間中、図５（Ｄ）に示すように、３．３Ｖよりも液晶の閾値
電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ１の反転サブフレームデー
タが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ４～Ｔ５）では、液晶ＬＣＭの
印加電圧は、サブフレームデータのビット値が「１」のときは－Ｖｔｔ（＝３．３Ｖ－（
３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは－３．３
Ｖ－Ｖｔｔ（＝０Ｖ－（３．３Ｖ＋Ｖｔｔ））となる。
【0086】
これにより、画素１２は、図５の（Ｅ）に示すように、時刻Ｔ３～Ｔ５の２サブフレー
ム期間中、ビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示するとともに
、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの
焼き付きを防止することができる。ビットＢ２以降についても同様の動作が繰り返される
。
ム期間中、ビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示するとともに
、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの
焼き付きを防止することができる。ビットＢ２以降についても同様の動作が繰り返される
。
【0087】
このようにして、反射型液晶表示装置１０は、複数のサブフレームの組み合わせにて階
調表示を行っている。
調表示を行っている。
【0088】
なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であ
り、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間で
あるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない
。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定
されている。また、図５（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期
間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。
他のサブフレーム期間についても同様のことが言える。システムの仕様等に応じて、各サ
ブフレーム期間の長さ、及び、サブフレーム数を任意に設定することができる。
り、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間で
あるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない
。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定
されている。また、図５（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期
間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。
他のサブフレーム期間についても同様のことが言える。システムの仕様等に応じて、各サ
ブフレーム期間の長さ、及び、サブフレーム数を任意に設定することができる。
【0089】
（ダミー画素１２ｄ及びそれに設けられた温度センサＳ１の詳細な説明）
続いて、ダミー画素１２ｄ及びそれに設けられた温度センサＳ１の詳細について説明す
る。上記のように、ダミー画素１２ｄは、ダミー液晶表示素子及び回路部によって構成さ
れ、その回路部において、画素１２の温度を検出するための温度センサＳ１が形成されて
いる。
続いて、ダミー画素１２ｄ及びそれに設けられた温度センサＳ１の詳細について説明す
る。上記のように、ダミー画素１２ｄは、ダミー液晶表示素子及び回路部によって構成さ
れ、その回路部において、画素１２の温度を検出するための温度センサＳ１が形成されて
いる。
【0090】
ダミー画素１２ｄ（換言すると、温度センサＳ１）は、平面視して矩形状に設けられた
複数の画素配置領域のうちの一部の領域に、画素１２の代わりに配置（形成）されている
。図１の例では、ダミー画素１２ｄ（換言すると、温度センサＳ１）は、平面視して矩形
状に設けられた複数の画素配置領域のうち、角部に位置する一つの領域（紙面の左下の角
部の領域）に、画素１２の代わりに配置されている。
複数の画素配置領域のうちの一部の領域に、画素１２の代わりに配置（形成）されている
。図１の例では、ダミー画素１２ｄ（換言すると、温度センサＳ１）は、平面視して矩形
状に設けられた複数の画素配置領域のうち、角部に位置する一つの領域（紙面の左下の角
部の領域）に、画素１２の代わりに配置されている。
【0091】
図７は、温度センサＳ１の具体的構成を示す回路図である。
図７に示すように、温度センサＳ１は、例えば、ＰＮＰ型バイポーラトランジスタのベ
ース電極及びコレクタ電極間を短絡することによって構成されたＰＮ接合ダイオードであ
る。例えば、上位装置２０は、ＰＮ接合ダイオードのアノード及びカソード（ＰＮＰ型バ
イポーラトランジスタのエミッタ－コレクタ）間に定電流を流し、そのときの両電極間の
電位差を計測することにより、画素１２の温度を算出することができる。ここで、温度セ
ンサＳ１は、画素１２に隣接して設けられているため、画素１２の温度を精度良く、かつ
、リアルタイムに検出することができる。
図７に示すように、温度センサＳ１は、例えば、ＰＮＰ型バイポーラトランジスタのベ
ース電極及びコレクタ電極間を短絡することによって構成されたＰＮ接合ダイオードであ
る。例えば、上位装置２０は、ＰＮ接合ダイオードのアノード及びカソード（ＰＮＰ型バ
イポーラトランジスタのエミッタ－コレクタ）間に定電流を流し、そのときの両電極間の
電位差を計測することにより、画素１２の温度を算出することができる。ここで、温度セ
ンサＳ１は、画素１２に隣接して設けられているため、画素１２の温度を精度良く、かつ
、リアルタイムに検出することができる。
【0092】
（ダミー画素１２ｄの断面構造）
図８は、ダミー画素１２ｄの要部を示す概略断面図である。
図８に示すダミー画素１２ｄは、図４に示す画素１２と比較して、第１メタル１０６以
下の下層において異なる構造を有し、それ以外では、基本的には同一構造となっている。
図８は、ダミー画素１２ｄの要部を示す概略断面図である。
図８に示すダミー画素１２ｄは、図４に示す画素１２と比較して、第１メタル１０６以
下の下層において異なる構造を有し、それ以外では、基本的には同一構造となっている。
【0093】
温度センサＳ１は、第１メタル１０６以下の下層において形成されている。
まず、温度センサＳ１に用いられるＰＮＰ型バイポーラトランジスタは、Ｎウエル１０
１、Ｐウエル１０２、及び、拡散電極Ｐ１，Ｎ１，Ｐ２によって形成されている。具体的
には、Ｎウエル１０１上に形成されたＰ型拡散電極Ｐ１及びＮ型拡散電極Ｎ１は、それぞ
れエミッタ電極（Ｐ１）及びベース電極（Ｎ１）として用いられ、Ｐウエル１０２上に形
成されたＰ型拡散電極Ｐ２は、コレクタ電極（Ｐ２）として用いられる。ここで、エミッ
タ電極Ｐ１とベース電極Ｎ１とは、Ｎウエル１０１を介してＰＮ接合され、コレクタ電極
Ｐ２とベース電極Ｎ１とは、Ｐウエル１０２及びＮウエル１０１を介してＰＮ接合されて
いる。係る構成により、ＰＮＰ型バイポーラトランジスタが形成される。また、ベース電
極Ｎ１及びコレクタ電極Ｐ２間は、コンタクト１１８及び第１メタル１０６を介して短絡
される。係る構成により、ＰＮ接合ダイオード、即ち、温度センサＳ１が形成される。Ｐ
Ｎ接合ダイオードのアノード及びカソード（エミッタ電極Ｐ１及びコレクタ電極Ｐ２）は
、何れもコンタクト１１８、第１メタル１０１、ボンディングワイヤ（不図示）等を介し
て、外部の上位装置（不図示）２０に接続される。
まず、温度センサＳ１に用いられるＰＮＰ型バイポーラトランジスタは、Ｎウエル１０
１、Ｐウエル１０２、及び、拡散電極Ｐ１，Ｎ１，Ｐ２によって形成されている。具体的
には、Ｎウエル１０１上に形成されたＰ型拡散電極Ｐ１及びＮ型拡散電極Ｎ１は、それぞ
れエミッタ電極（Ｐ１）及びベース電極（Ｎ１）として用いられ、Ｐウエル１０２上に形
成されたＰ型拡散電極Ｐ２は、コレクタ電極（Ｐ２）として用いられる。ここで、エミッ
タ電極Ｐ１とベース電極Ｎ１とは、Ｎウエル１０１を介してＰＮ接合され、コレクタ電極
Ｐ２とベース電極Ｎ１とは、Ｐウエル１０２及びＮウエル１０１を介してＰＮ接合されて
いる。係る構成により、ＰＮＰ型バイポーラトランジスタが形成される。また、ベース電
極Ｎ１及びコレクタ電極Ｐ２間は、コンタクト１１８及び第１メタル１０６を介して短絡
される。係る構成により、ＰＮ接合ダイオード、即ち、温度センサＳ１が形成される。Ｐ
Ｎ接合ダイオードのアノード及びカソード（エミッタ電極Ｐ１及びコレクタ電極Ｐ２）は
、何れもコンタクト１１８、第１メタル１０１、ボンディングワイヤ（不図示）等を介し
て、外部の上位装置（不図示）２０に接続される。
【0094】
【0095】
図９に示すように、温度センサＳ１に用いられるＰＮＰ型バイポーラトランジスタの各
電極は、１つの画素配置領域内に形成されている。具体的には、エミッタ電極として用い
られるＰ型拡散電極Ｐ１と、ベース電極として用いられるＮ型拡散電極Ｎ１と、コレクタ
電極として用いられるＮ型拡散電極Ｐ２とが、１つの画素配置領域内に形成されている。
なお、このＰＮＰ型バイポーラトランジスタのベース電極Ｎ１及びコレクタ電極間を、第
１メタル１０６等を介して短絡することにより、ＰＮ接合ダイオードが構成される。ＰＮ
接合ダイオードのアノード及びカソード（エミッタ電極Ｐ１及びコレクタ電極Ｐ２）は、
何れもコンタクト１１８、第１メタル１０６、ボンディングワイヤ（不図示）等を介して
、上位装置（不図示）２０に接続されている。
電極は、１つの画素配置領域内に形成されている。具体的には、エミッタ電極として用い
られるＰ型拡散電極Ｐ１と、ベース電極として用いられるＮ型拡散電極Ｎ１と、コレクタ
電極として用いられるＮ型拡散電極Ｐ２とが、１つの画素配置領域内に形成されている。
なお、このＰＮＰ型バイポーラトランジスタのベース電極Ｎ１及びコレクタ電極間を、第
１メタル１０６等を介して短絡することにより、ＰＮ接合ダイオードが構成される。ＰＮ
接合ダイオードのアノード及びカソード（エミッタ電極Ｐ１及びコレクタ電極Ｐ２）は、
何れもコンタクト１１８、第１メタル１０６、ボンディングワイヤ（不図示）等を介して
、上位装置（不図示）２０に接続されている。
【0096】
なお、温度センサＳ１から上位装置２０に向けてチップのパッドまで延びる２本の配線
は、互いに隣接した状態で並行に配線されることが好ましい。それにより、ノイズが発生
した場合でも、２本の配線のそれぞれに同程度の大きさのノイズが発生するため、２本の
配線間の電位差の測定時にそれらのノイズはキャンセルされる。その結果、温度センサＳ
１を用いた本構成は、より精度良く画素１２の温度を計測することができる。
は、互いに隣接した状態で並行に配線されることが好ましい。それにより、ノイズが発生
した場合でも、２本の配線のそれぞれに同程度の大きさのノイズが発生するため、２本の
配線間の電位差の測定時にそれらのノイズはキャンセルされる。その結果、温度センサＳ
１を用いた本構成は、より精度良く画素１２の温度を計測することができる。
【0097】
図９の例では、温度センサＳ１がダイオード接続されたＰＮＰ型バイポーラトランジス
タである場合について説明したが、これに限られない。温度センサＳ１は、ダイオード接
続されたＮＰＮ型バイポーラトランジスタであってもよいし、一般的なダイオードであっ
てもよい。
タである場合について説明したが、これに限られない。温度センサＳ１は、ダイオード接
続されたＮＰＮ型バイポーラトランジスタであってもよいし、一般的なダイオードであっ
てもよい。
【0098】
ダミー画素１２ｄの第２メタル以上の上層のパターン形状は、基本的には画素１２のパ
ターン形状と同様である。そのため、基板上部から入射される光のうち、反射電極ＰＥ(
第５メタル１１６)の間隙から基板内に侵入する光の量は、画素１２と同程度となる。そ
れにより、ダミー画素１２ｄ内に設けられた温度センサＳ１は、画素内部に入射される光
の量も画素１２と同じ環境にして温度検出することができるため、画素１２の温度をより
正確に検出することが可能となる。つまり、本構成は、ヒートシンク上に貼り付けられた
温度センサを用いて温度計測した場合と比較して、より精度良く画素１２の温度を計測す
ることができる。
ターン形状と同様である。そのため、基板上部から入射される光のうち、反射電極ＰＥ(
第５メタル１１６)の間隙から基板内に侵入する光の量は、画素１２と同程度となる。そ
れにより、ダミー画素１２ｄ内に設けられた温度センサＳ１は、画素内部に入射される光
の量も画素１２と同じ環境にして温度検出することができるため、画素１２の温度をより
正確に検出することが可能となる。つまり、本構成は、ヒートシンク上に貼り付けられた
温度センサを用いて温度計測した場合と比較して、より精度良く画素１２の温度を計測す
ることができる。
【0099】
なお、絵柄の違いによって表示パターンが変化すると、図１に示すタイミングジェネレ
ータ１３、垂直シフトレジスタ１４、水平ドライバ１６等の各回路ブロックの動作内容が
表示パターンに応じて変化するため、各回路ブロックの消費電流も表示パターンに応じて
変化する。ここで、消費電流が増大した回路ブロックでは、ＩＲドロップが発生し、電源
電圧が降下したり、接地電圧が持ち上がったりする可能性がある。このＩＲドロップの発
生箇所は表示パターンに応じて変化するため、電源電圧及び接地電圧が変動する箇所も表
示パターンに応じて変化してしまう。したがって、複数の画素により構成されるパネルを
取り囲む領域の空きスペースに温度センサを取り付けた場合、そのＩＲドロップの影響を
受けてしまい、精度良くかつリアルタイムに画素１２の温度を計測することができない。
ータ１３、垂直シフトレジスタ１４、水平ドライバ１６等の各回路ブロックの動作内容が
表示パターンに応じて変化するため、各回路ブロックの消費電流も表示パターンに応じて
変化する。ここで、消費電流が増大した回路ブロックでは、ＩＲドロップが発生し、電源
電圧が降下したり、接地電圧が持ち上がったりする可能性がある。このＩＲドロップの発
生箇所は表示パターンに応じて変化するため、電源電圧及び接地電圧が変動する箇所も表
示パターンに応じて変化してしまう。したがって、複数の画素により構成されるパネルを
取り囲む領域の空きスペースに温度センサを取り付けた場合、そのＩＲドロップの影響を
受けてしまい、精度良くかつリアルタイムに画素１２の温度を計測することができない。
【0100】
それに対し、本実施の形態の反射型液晶表示装置は、画素配置領域内に温度センサＳ１
を配置することにより、画素１２を駆動するための周辺回路の影響を受けることなく、画
素１２と同じ環境で温度検出することができるため、精度良くかつリアルタイムに画素１
２の温度を計測することができる。
を配置することにより、画素１２を駆動するための周辺回路の影響を受けることなく、画
素１２と同じ環境で温度検出することができるため、精度良くかつリアルタイムに画素１
２の温度を計測することができる。
【0101】
（ダミー液晶表示素子ＬＣｄの断面構造）
図８に戻り、説明を続ける。ダミー画素１２ｄの回路部の上層には、画素１２の場合と
同様に、反射電極ＰＥ、ＰＳＶ１１７、液晶ＬＣＭ、及び、共通電極ＣＥが順に形成され
、それらにより、ダミー液晶表示素子ＬＣｄが構成されている。ここで、ダミー液晶表示
素子ＬＣｄの反射電極ＰＥは、ダミー画素１２ｄと隣接する画素１２に設けられた液晶表
示素子ＬＣの反射電極ＰＥに接続されている。以下、具体的に説明する。
図８に戻り、説明を続ける。ダミー画素１２ｄの回路部の上層には、画素１２の場合と
同様に、反射電極ＰＥ、ＰＳＶ１１７、液晶ＬＣＭ、及び、共通電極ＣＥが順に形成され
、それらにより、ダミー液晶表示素子ＬＣｄが構成されている。ここで、ダミー液晶表示
素子ＬＣｄの反射電極ＰＥは、ダミー画素１２ｄと隣接する画素１２に設けられた液晶表
示素子ＬＣの反射電極ＰＥに接続されている。以下、具体的に説明する。
【0102】
【0103】
図１０の例では、平面視して矩形状に設けられた複数の画素配置領域のうち、角部に位
置する領域に、ダミー画素１２ｄが配置され、それ以外の複数の領域に、複数の画素１２
が配置されている。また、複数の画素配置領域の周辺領域には額縁電極が配置されている
。なお、額縁電極には、複数の画素１２及びダミー画素１２ｄのそれぞれの共通電極ＣＥ
と共に、交流化信号ＦＲが共通電極電圧Ｖｃｏｍとして供給される。それにより、額縁電
極と共通電極ＣＥとの間の電位差が０Ｖとなるため、額縁電極には黒が表示される。
置する領域に、ダミー画素１２ｄが配置され、それ以外の複数の領域に、複数の画素１２
が配置されている。また、複数の画素配置領域の周辺領域には額縁電極が配置されている
。なお、額縁電極には、複数の画素１２及びダミー画素１２ｄのそれぞれの共通電極ＣＥ
と共に、交流化信号ＦＲが共通電極電圧Ｖｃｏｍとして供給される。それにより、額縁電
極と共通電極ＣＥとの間の電位差が０Ｖとなるため、額縁電極には黒が表示される。
【0104】
ここで、ダミー画素１２ｄに設けられたダミー液晶表示素子ＬＣｄの反射電極ＰＥは、
ダミー画素１２ｄと隣接する画素１２（紙面上、ダミー画素１２ｄの一つ上の画素１２）
に設けられた液晶表示素子ＬＣの反射電極ＰＥに接続されている。なお、ダミー画素１２
ｄの反射電極ＰＥと、それより下層の回路部との間は、コンタクトやスルーホールのパタ
ーンを調整することで電気的に分離されている。そのため、ダミー画素１２ｄの反射電極
ＰＥと、隣接する画素１２の反射電極ＰＥと、には、同電圧が印加されるようになってい
る。
ダミー画素１２ｄと隣接する画素１２（紙面上、ダミー画素１２ｄの一つ上の画素１２）
に設けられた液晶表示素子ＬＣの反射電極ＰＥに接続されている。なお、ダミー画素１２
ｄの反射電極ＰＥと、それより下層の回路部との間は、コンタクトやスルーホールのパタ
ーンを調整することで電気的に分離されている。そのため、ダミー画素１２ｄの反射電極
ＰＥと、隣接する画素１２の反射電極ＰＥと、には、同電圧が印加されるようになってい
る。
【0105】
それにより、ダミー画素１２ｄには、当該ダミー画素１２ｄに接続された隣接画素１２
の絵柄（画像）と同じ絵柄が表示されることになる。しかしながら、例えば４Ｋ×２Ｋ解
像度のパネルの場合、角部の一つのダミー画素１２ｄのみ隣接画素１２の絵柄と同じ絵柄
が表示されるにすぎないため、それによる画面全体の画像の乱れは無視できる程度に小さ
い。また、全画面黒表示、又は、全画面白表示を行ったとしても、１画素のみ光る輝点や
黒点になることもない。さらに、この場合、不良として認識されるのは１ラインおき横線
の場合であるが、ダミー画素１２ｄは、画面の角部の１画素のみであるため、ほとんど認
識されることはない。
の絵柄（画像）と同じ絵柄が表示されることになる。しかしながら、例えば４Ｋ×２Ｋ解
像度のパネルの場合、角部の一つのダミー画素１２ｄのみ隣接画素１２の絵柄と同じ絵柄
が表示されるにすぎないため、それによる画面全体の画像の乱れは無視できる程度に小さ
い。また、全画面黒表示、又は、全画面白表示を行ったとしても、１画素のみ光る輝点や
黒点になることもない。さらに、この場合、不良として認識されるのは１ラインおき横線
の場合であるが、ダミー画素１２ｄは、画面の角部の１画素のみであるため、ほとんど認
識されることはない。
【0106】
なお、ダミー画素１２ｄとそれに接続される隣接画素１２とは、反射電極間を直接ショ
ートさせる場合に限られず、下層のメタル、スルーホール、コンタクトなどを介してショ
ートさせてもよい。この場合、ダミー画素１２ｄの反射電極ＰＥの形状を、画素１２の反
射電極ＰＥの形状と同じにすることができるため、ダミー画素１２ｄと画素１２とで開口
率を同じにすることができる。
ートさせる場合に限られず、下層のメタル、スルーホール、コンタクトなどを介してショ
ートさせてもよい。この場合、ダミー画素１２ｄの反射電極ＰＥの形状を、画素１２の反
射電極ＰＥの形状と同じにすることができるため、ダミー画素１２ｄと画素１２とで開口
率を同じにすることができる。
【0107】
また、ダミー画素１２ｄが画面の角部に配置されているため、温度センサＳ１から上位
装置２０に向けてチップのパッドまで延びる２本の配線の引き回しが容易である。
装置２０に向けてチップのパッドまで延びる２本の配線の引き回しが容易である。
【0108】
本実施の形態では、平面視して矩形状に設けられた複数の画素配置領域のうち、角部に
位置する領域にダミー画素１２ｄが配置された場合を例に説明したが、これに限られない
。ダミー画素１２ｄは、平面視して矩形状に設けられた複数の画素配置領域のうち、外周
辺に沿って設けられた領域の何れかに配置されてもよい。この場合、温度センサＳ１から
上位装置２０に向けてチップのパッドまで延びる２本の配線の引き回しが容易である。あ
るいは、ダミー画素１２ｄは、温度センサＳ１による温度検出精度を向上させるため、平
面視して矩形状に設けられた複数の画素配置領域のうち、内部領域の何れかに配置されて
もよい。
位置する領域にダミー画素１２ｄが配置された場合を例に説明したが、これに限られない
。ダミー画素１２ｄは、平面視して矩形状に設けられた複数の画素配置領域のうち、外周
辺に沿って設けられた領域の何れかに配置されてもよい。この場合、温度センサＳ１から
上位装置２０に向けてチップのパッドまで延びる２本の配線の引き回しが容易である。あ
るいは、ダミー画素１２ｄは、温度センサＳ１による温度検出精度を向上させるため、平
面視して矩形状に設けられた複数の画素配置領域のうち、内部領域の何れかに配置されて
もよい。
【0109】
また、本実施の形態では、複数の画素配置領域のうちの一つの領域にダミー画素１２ｄ
が配置された場合を例に説明したが、これに限られない。ダミー画素１２ｄは、複数の画
素配置領域のうちの複数の領域に配置されてもよい。それにより、温度センサＳ１の面積
を大きくすることができるため、温度センサＳ１による温度検出精度を向上させることが
できる。以下、実施の形態２において詳細に説明する。
が配置された場合を例に説明したが、これに限られない。ダミー画素１２ｄは、複数の画
素配置領域のうちの複数の領域に配置されてもよい。それにより、温度センサＳ１の面積
を大きくすることができるため、温度センサＳ１による温度検出精度を向上させることが
できる。以下、実施の形態２において詳細に説明する。
【0110】
【0111】
図１１の例では、平面視して矩形状に設けられた複数の画素配置領域のうち、互いに隣
接する２×２（合計４個分）の画素配置領域のそれぞれに４個のダミー画素１２ｄが配置
され、それ以外の複数の領域に、複数の画素１２が配置されている。
接する２×２（合計４個分）の画素配置領域のそれぞれに４個のダミー画素１２ｄが配置
され、それ以外の複数の領域に、複数の画素１２が配置されている。
【0112】
なお、温度センサＳ１は、４個のダミー画素１２ｄのそれぞれに形成された４個のＰＮ
Ｐ型バイポーラトランジスタを並列接続することにより構成されてもよいし、４個のダミ
ー画素１２ｄの回路部に拡大形成された１個のＰＮＰ型バイポーラトランジスタにより構
成されてもよい。複数のダミー画素１２ｄが配置される場合、１つのダミー画素１２ｄが
配置される場合よりも高い自由度で温度センサＳ１用のＰＮ接合ダイオードを形成するこ
とが可能となる。複数のダミー画素１２ｄを配置して、複数の温度センサＳ１を並列接続
したり、１つの大きな温度センサＳ１を配置したりすることにより、測定温度の精度を向
上させることが可能となる。
Ｐ型バイポーラトランジスタを並列接続することにより構成されてもよいし、４個のダミ
ー画素１２ｄの回路部に拡大形成された１個のＰＮＰ型バイポーラトランジスタにより構
成されてもよい。複数のダミー画素１２ｄが配置される場合、１つのダミー画素１２ｄが
配置される場合よりも高い自由度で温度センサＳ１用のＰＮ接合ダイオードを形成するこ
とが可能となる。複数のダミー画素１２ｄを配置して、複数の温度センサＳ１を並列接続
したり、１つの大きな温度センサＳ１を配置したりすることにより、測定温度の精度を向
上させることが可能となる。
【0113】
また、複数の画素配置領域の周辺領域には額縁電極が配置されている。なお、額縁電極
には、複数の画素１２及び４個のダミー画素１２ｄのそれぞれの共通電極ＣＥと共に、交
流化信号ＦＲが共通電極電圧Ｖｃｏｍとして供給される。それにより、額縁電極と共通電
極ＣＥとの間の電位差が０Ｖとなるため、額縁電極には黒が表示される。
には、複数の画素１２及び４個のダミー画素１２ｄのそれぞれの共通電極ＣＥと共に、交
流化信号ＦＲが共通電極電圧Ｖｃｏｍとして供給される。それにより、額縁電極と共通電
極ＣＥとの間の電位差が０Ｖとなるため、額縁電極には黒が表示される。
【0114】
ここで、２×２の画素配置領域のそれぞれに配置された合計４個のダミー画素１２ｄの
反射電極ＰＥは、それぞれ、隣接する４個の画素１２の反射電極ＰＥに接続されている。
なお、ダミー画素１２ｄの反射電極ＰＥと、それより下層の回路部との間は、コンタクト
やスルーホールのパターンを調整することで電気的に分離されている。そのため、ダミー
画素１２ｄの反射電極ＰＥと、隣接する画素１２の反射電極ＰＥと、には、同電圧が印加
されるようになっている。
反射電極ＰＥは、それぞれ、隣接する４個の画素１２の反射電極ＰＥに接続されている。
なお、ダミー画素１２ｄの反射電極ＰＥと、それより下層の回路部との間は、コンタクト
やスルーホールのパターンを調整することで電気的に分離されている。そのため、ダミー
画素１２ｄの反射電極ＰＥと、隣接する画素１２の反射電極ＰＥと、には、同電圧が印加
されるようになっている。
【0115】
それにより、４個のダミー画素１２ｄには、それらに接続された４個の隣接画素１２の
絵柄と同じ絵柄（画像）が表示されることになる。しかしながら、例えば４Ｋ×２Ｋ解像
度のパネルの場合、４個のダミー画素１２ｄのみ隣接画素１２の絵柄と同じ絵柄が表示さ
れるにすぎないため、それによる画面全体の画像の乱れは無視できる程度に小さい。また
、全画面黒表示、又は、全画面白表示を行ったとしても、４画素のみ光る輝点や黒点にな
ることもない。
絵柄と同じ絵柄（画像）が表示されることになる。しかしながら、例えば４Ｋ×２Ｋ解像
度のパネルの場合、４個のダミー画素１２ｄのみ隣接画素１２の絵柄と同じ絵柄が表示さ
れるにすぎないため、それによる画面全体の画像の乱れは無視できる程度に小さい。また
、全画面黒表示、又は、全画面白表示を行ったとしても、４画素のみ光る輝点や黒点にな
ることもない。
【0116】
また、図１１の例では、４個のダミー画素１２ｄの反射電極ＰＥは、共通の隣接画素１
２の反射電極ＰＥに接続されるのではなく、それぞれ異なる隣接画素１２の反射電極ＰＥ
に接続されている。それにより、４個のダミー画素１２ｄには、それぞれ異なる隣接画素
１２の絵柄（画像）が表示されるため、画面全体の画像の乱れをより分かりにくくするこ
とができる。
２の反射電極ＰＥに接続されるのではなく、それぞれ異なる隣接画素１２の反射電極ＰＥ
に接続されている。それにより、４個のダミー画素１２ｄには、それぞれ異なる隣接画素
１２の絵柄（画像）が表示されるため、画面全体の画像の乱れをより分かりにくくするこ
とができる。
【0117】
なお、ダミー画素１２ｄとそれに接続される隣接画素１２とは、反射電極間を直接ショ
ートさせる場合に限られず、下層のメタル、スルーホール、コンタクトなどを介してショ
ートさせてもよい。この場合、ダミー画素１２ｄの反射電極ＰＥの形状を、画素１２の反
射電極ＰＥの形状と同じにすることができるため、ダミー画素１２ｄと画素１２とで開口
率を同じにすることができる。
ートさせる場合に限られず、下層のメタル、スルーホール、コンタクトなどを介してショ
ートさせてもよい。この場合、ダミー画素１２ｄの反射電極ＰＥの形状を、画素１２の反
射電極ＰＥの形状と同じにすることができるため、ダミー画素１２ｄと画素１２とで開口
率を同じにすることができる。
【0118】
本実施の形態では、互いに隣接する２×２の合計４個のダミー画素１２ｄが配置された
場合について説明したが、これに限られない。許容される範囲内で任意の数のダミー画素
１２ｄが配置されてよい。また、複数のダミー画素１２ｄは、互いに隣接している必要も
ない。
場合について説明したが、これに限られない。許容される範囲内で任意の数のダミー画素
１２ｄが配置されてよい。また、複数のダミー画素１２ｄは、互いに隣接している必要も
ない。
【0119】
【0120】
図１２の例では、平面視して矩形状に設けられた複数の画素配置領域のうち、外周辺の
一辺に沿って配置された複数の領域のそれぞれに複数のダミー画素１２ｄが配置され、そ
れ以外の複数の領域に、複数の画素１２が配置されている。
一辺に沿って配置された複数の領域のそれぞれに複数のダミー画素１２ｄが配置され、そ
れ以外の複数の領域に、複数の画素１２が配置されている。
【0121】
なお、温度センサＳ１は、複数のダミー画素１２ｄのそれぞれに形成された複数のＰＮ
Ｐ型バイポーラトランジスタを並列接続することにより構成されてもよいし、複数のダミ
ー画素１２ｄの回路部に拡大形成された１個のＰＮＰ型バイポーラトランジスタにより構
成されてもよい。複数のダミー画素１２ｄが配置される場合、１つのダミー画素１２ｄが
配置される場合よりも高い自由度で温度センサＳ１用のＰＮ接合ダイオードを形成するこ
とが可能となる。複数のダミー画素１２ｄを配置して、複数の温度センサＳ１を並列接続
したり、１つの大きな温度センサＳ１を配置したりすることにより、測定温度の精度を向
上させることが可能となる。
Ｐ型バイポーラトランジスタを並列接続することにより構成されてもよいし、複数のダミ
ー画素１２ｄの回路部に拡大形成された１個のＰＮＰ型バイポーラトランジスタにより構
成されてもよい。複数のダミー画素１２ｄが配置される場合、１つのダミー画素１２ｄが
配置される場合よりも高い自由度で温度センサＳ１用のＰＮ接合ダイオードを形成するこ
とが可能となる。複数のダミー画素１２ｄを配置して、複数の温度センサＳ１を並列接続
したり、１つの大きな温度センサＳ１を配置したりすることにより、測定温度の精度を向
上させることが可能となる。
【0122】
また、複数の画素配置領域の周辺領域には額縁電極が配置されている。なお、額縁電極
には、複数の画素１２及び複数のダミー画素１２ｄのそれぞれの共通電極ＣＥと共に、交
流化信号ＦＲが共通電極電圧Ｖｃｏｍとして供給される。それにより、額縁電極と共通電
極ＣＥとの間の電位差が０Ｖとなるため、額縁電極には黒が表示される。
には、複数の画素１２及び複数のダミー画素１２ｄのそれぞれの共通電極ＣＥと共に、交
流化信号ＦＲが共通電極電圧Ｖｃｏｍとして供給される。それにより、額縁電極と共通電
極ＣＥとの間の電位差が０Ｖとなるため、額縁電極には黒が表示される。
【0123】
ここで、全体画面の外周辺の一辺に沿って配置された複数のダミー画素１２ｄの反射電
極ＰＥは、何れも額縁電極に接続されている。なお、ダミー画素１２ｄの反射電極ＰＥと
、それより下層の回路部との間は、コンタクトやスルーホールのパターンを調整すること
で電気的に分離されている。そのため、ダミー画素１２ｄの反射電極ＰＥ及び額縁電極に
は、同電圧が印加されるようになっている。
極ＰＥは、何れも額縁電極に接続されている。なお、ダミー画素１２ｄの反射電極ＰＥと
、それより下層の回路部との間は、コンタクトやスルーホールのパターンを調整すること
で電気的に分離されている。そのため、ダミー画素１２ｄの反射電極ＰＥ及び額縁電極に
は、同電圧が印加されるようになっている。
【0124】
それにより、全体画面の外周辺の一辺に沿って配置された複数のダミー画素１２ｄには
、ダミーの絵柄（画像）が表示される代わりに、額縁電極と同じ黒が表示されることにな
る。しかしながら、これら複数のダミー画素１２ｄによって表示される黒は、額縁電極に
よって表示される黒と連続しているため、画面全体の画像のうち画素一列分の画像が表示
されなくなるにすぎず、同じ絵柄が表示される等の画像の乱れはない。
、ダミーの絵柄（画像）が表示される代わりに、額縁電極と同じ黒が表示されることにな
る。しかしながら、これら複数のダミー画素１２ｄによって表示される黒は、額縁電極に
よって表示される黒と連続しているため、画面全体の画像のうち画素一列分の画像が表示
されなくなるにすぎず、同じ絵柄が表示される等の画像の乱れはない。
【0125】
なお、ダミー画素１２ｄの反射電極ＰＥと、それに接続される額縁電極とは、直接ショ
ートさせる場合に限られず、下層のメタル、スルーホール、コンタクトなどを介してショ
ートさせてもよい。この場合、ダミー画素１２ｄの反射電極ＰＥの形状を、画素１２の反
射電極ＰＥの形状と同じにすることができるため、ダミー画素１２ｄと画素１２とで開口
率を同じにすることができる。
ートさせる場合に限られず、下層のメタル、スルーホール、コンタクトなどを介してショ
ートさせてもよい。この場合、ダミー画素１２ｄの反射電極ＰＥの形状を、画素１２の反
射電極ＰＥの形状と同じにすることができるため、ダミー画素１２ｄと画素１２とで開口
率を同じにすることができる。
【0126】
本実施の形態では、平面視して矩形状に設けられた複数の画素配置領域のうち、外周辺
の一辺に沿って一列分の複数のダミー画素１２ｄが配置された場合について説明したが、
これに限られない。許容される範囲内で任意の列分の複数のダミー画素１２ｄが配置され
てもよい。また、外周辺の一辺に限られず、２辺以上のそれぞれに沿って複数のダミー画
素１２ｄが配置されてもよい。
の一辺に沿って一列分の複数のダミー画素１２ｄが配置された場合について説明したが、
これに限られない。許容される範囲内で任意の列分の複数のダミー画素１２ｄが配置され
てもよい。また、外周辺の一辺に限られず、２辺以上のそれぞれに沿って複数のダミー画
素１２ｄが配置されてもよい。
【0127】
以上のように、上記実施の形態１～３にかかる反射型液晶表示装置は、複数の画素配置
領域のうちの一部に、温度センサＳ１を有するダミー画素１２ｄを配置することにより、
精度良くかつリアルタイムに画素１２の温度を計測することができる。また、上記実施の
形態１～３にかかる反射型液晶表示装置は、ダミー画素１２ｄの回路部を用いて温度セン
サを形成することができ、温度センサを個別に用意して設置する必要が無いため、温度セ
ンサの材料費や設置コストを削減することができる。
領域のうちの一部に、温度センサＳ１を有するダミー画素１２ｄを配置することにより、
精度良くかつリアルタイムに画素１２の温度を計測することができる。また、上記実施の
形態１～３にかかる反射型液晶表示装置は、ダミー画素１２ｄの回路部を用いて温度セン
サを形成することができ、温度センサを個別に用意して設置する必要が無いため、温度セ
ンサの材料費や設置コストを削減することができる。
【0128】
なお、ダミー画素１２ｄの反射電極ＰＥと、画素１２の反射電極ＰＥ又は額縁電極と、
の接続手段は、上記した内容に限られず、趣旨を逸脱しない範囲で任意の接続手段を用い
ることができる。
の接続手段は、上記した内容に限られず、趣旨を逸脱しない範囲で任意の接続手段を用い
ることができる。
【符号の説明】
【0129】
１０ 液晶表示装置
１１ 画像表示部
１２ 画素
１２ｄ ダミー画素
１３ タイミングジェネレータ
１４ 垂直シフトレジスタ
１５ データラッチ回路
１６ 水平ドライバ
２０ 上位装置
１００ シリコン基板
１０１ Ｎウエル
１０２ Ｐウエル
１０３ 素子分離酸化膜
１０５ 層間絶縁膜
１０６ 第１メタル
１０８ 第２メタル
１１０ 第３メタル
１１２ ＭＩＭ電極
１１４ 第４メタル
１１６ 第５メタル
１１７ パッシベーション膜（ＰＳＶ）
１１８ コンタクト
１１９ａ～１１９ｅ スルーホール
１６１ 水平シフトレジスタ
１６２ ラッチ部
１６３ レベルシフタ／画素ドライバ
１６４ ラッチ回路
１６４１～１６４３ ラッチ回路群
２０１ ＳＲＡＭセル
２０２ ＤＲＡＭセル
ｄ１～ｄｎ 列データ線
ｄＬ，ｄＭ，ｄＲ 列データ線群
ｇ１～ｇｍ 行走査線
ｔｒｉｇ，ｔｒｉｇｂ トリガ線
ＢＦ１ バッファ
Ｃ１ 容量
ＣＥ 共通電極
Ｄ１Ｌ，Ｄ１ｂＬ，Ｄ２Ｌ，Ｄ２ｂＬ 遅延バッファ
Ｄ１Ｒ，Ｄ１ｂＲ，Ｄ２Ｒ，Ｄ２ｂＲ 遅延バッファ
ＤＭ２ 記憶部
ＩＮＶ１１，ＩＮＶ１２ インバータ
ＩＶ１ インバータ
ＩＶ２１，ＩＶ２２ インバータ
ＬＣ 液晶表示素子
ＬＣｄ ダミー液晶表示素子
ＬＣＭ 液晶
ＭＮ１，ＭＮ２ ＮＭＯＳトランジスタ
ＭＮ１１，ＭＮ１２ ＮＭＯＳトランジスタ
ＭＮ２１，ＭＮ２２ ＮＭＯＳトランジスタ
ＭＰ２ ＰＭＯＳトランジスタ
ＭＰ１１，ＭＰ１２ ＰＭＯＳトランジスタ
ＭＰ２１，ＭＰ２２ ＰＭＯＳトランジスタ
ＰＥ 反射電極
Ｓ１ 温度センサ
ＳＭ１ 記憶部
ＳＷ１，ＳＷ２ スイッチ
ＳＷ２１，ＳＷ２２ スイッチ
１１ 画像表示部
１２ 画素
１２ｄ ダミー画素
１３ タイミングジェネレータ
１４ 垂直シフトレジスタ
１５ データラッチ回路
１６ 水平ドライバ
２０ 上位装置
１００ シリコン基板
１０１ Ｎウエル
１０２ Ｐウエル
１０３ 素子分離酸化膜
１０５ 層間絶縁膜
１０６ 第１メタル
１０８ 第２メタル
１１０ 第３メタル
１１２ ＭＩＭ電極
１１４ 第４メタル
１１６ 第５メタル
１１７ パッシベーション膜（ＰＳＶ）
１１８ コンタクト
１１９ａ～１１９ｅ スルーホール
１６１ 水平シフトレジスタ
１６２ ラッチ部
１６３ レベルシフタ／画素ドライバ
１６４ ラッチ回路
１６４１～１６４３ ラッチ回路群
２０１ ＳＲＡＭセル
２０２ ＤＲＡＭセル
ｄ１～ｄｎ 列データ線
ｄＬ，ｄＭ，ｄＲ 列データ線群
ｇ１～ｇｍ 行走査線
ｔｒｉｇ，ｔｒｉｇｂ トリガ線
ＢＦ１ バッファ
Ｃ１ 容量
ＣＥ 共通電極
Ｄ１Ｌ，Ｄ１ｂＬ，Ｄ２Ｌ，Ｄ２ｂＬ 遅延バッファ
Ｄ１Ｒ，Ｄ１ｂＲ，Ｄ２Ｒ，Ｄ２ｂＲ 遅延バッファ
ＤＭ２ 記憶部
ＩＮＶ１１，ＩＮＶ１２ インバータ
ＩＶ１ インバータ
ＩＶ２１，ＩＶ２２ インバータ
ＬＣ 液晶表示素子
ＬＣｄ ダミー液晶表示素子
ＬＣＭ 液晶
ＭＮ１，ＭＮ２ ＮＭＯＳトランジスタ
ＭＮ１１，ＭＮ１２ ＮＭＯＳトランジスタ
ＭＮ２１，ＭＮ２２ ＮＭＯＳトランジスタ
ＭＰ２ ＰＭＯＳトランジスタ
ＭＰ１１，ＭＰ１２ ＰＭＯＳトランジスタ
ＭＰ２１，ＭＰ２２ ＰＭＯＳトランジスタ
ＰＥ 反射電極
Ｓ１ 温度センサ
ＳＭ１ 記憶部
ＳＷ１，ＳＷ２ スイッチ
ＳＷ２１，ＳＷ２２ スイッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】