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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2023-07-31
(45)【発行日】2023-08-08
(54)【発明の名称】時分割伝送ユニット
(51)【国際特許分類】
H04L 5/16 20060101AFI20230801BHJP
H04J 3/00 20060101ALI20230801BHJP
H04L 25/02 20060101ALI20230801BHJP
【ＦＩ】
H04L5/16
H04J3/00 Q
H04L25/02 S
【請求項の数】
5
(21)【出願番号】P 2022082905
(22)【出願日】2022-05-20
【審査請求日】2022-05-20
(73)【特許権者】
【識別番号】522200720
【氏名又は名称】石川電気産業株式会社
(74)【代理人】
【識別番号】100145403
【弁理士】
【氏名又は名称】山尾 憲人
(74)【代理人】
【識別番号】100135703
【弁理士】
【氏名又は名称】岡部 英隆
(74)【代理人】
【識別番号】100189544
【弁理士】
【氏名又は名称】柏原 啓伸
(72)【発明者】
【氏名】石川 敏雄
【審査官】川口 貴裕
(56)【参考文献】
【文献】特開２００１－０３６５０７（ＪＰ，Ａ）
【文献】特開２０１７－０８５３９９（ＪＰ，Ａ）
【文献】特開２００４－３２６３０１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｌ ５／１６
Ｈ０４Ｊ ３／００
Ｈ０４Ｌ ２５／００ － ２５／６６
(57)【特許請求の範囲】
【請求項1】
入出力部と、ＣＰＵ部と、インターフェース部とを備え、ＣＰＵ部には、インターフェース部との間で信号を遣り取りするための第１の信号端子が一つ設けられており、
インターフェース部には、外部との間で信号を遣り取りするための第２の信号端子が一つ設けられており、
インターフェース部は、
ベースクリッパ用ツェナーダイオードと、第１のトランジスタ素子と、第１のフォトカプラ素子と、第２のフォトカプラ素子とを備え、
更に、インターフェース部は、
第２の信号端子と、第１のフォトカプラ素子を構成するフォトトランジスタのコレクタ側とを繋ぐ、第１のダイオード素子と、
第２のフォトカプラ素子を構成する発光素子のアノード側と、第１のフォトカプラ素子を構成するフォトトランジスタのコレクタ側とを繋ぐ、第２のダイオード素子とを備え、
ＣＰＵ部は、第１の信号端子が、受信時にはローレベル入力でアクティブ信号を受け付け、送信時にはハイレベル出力でアクティブ信号を出力するように、構成されており、
送信モードでは、
ＣＰＵ部の第１の信号端子から出力されるハイレベル信号のうち、ベースクリッパ用ツェナーダイオードによりクリップされた電圧分によって、第１のトランジスタ素子がオンとなり、
第１のトランジスタ素子がオンとなることにより、第１のフォトカプラ素子がオンとなり、更に第１のフォトカプラ素子を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなり、
第１のフォトカプラ素子を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなることにより、第１のダイオード素子を介して、第２の信号端子にローレベル出力が出力され、同時に、第２のダイオード素子のアノード側がローレベルとなり、第２のフォトカプラ素子がオフを維持することで、第２の信号端子から入力遮断されるものであり、
受信モードでは、
第２の信号端子からのローレベル入力を受け付けるものである、
伝送ユニット。
【請求項2】
前記入出力部は、入力部と出力部とを含み、前記入力部及び前記出力部は、いずれもドライバアレイ素子により構成されており、
前記入力部のドライバアレイ素子においては、形式を変えることで入力Ｈｉアクティブと入力Ｌｏアクティブとの切り替えを行い、
前記出力部では、ＩＣであるドライバアレイ素子の差込ソケットがピン型にされて２列に配列されており、前記出力部のドライバアレイ素子においては、形式を変え、且つ、差込位置を移動することにより、前記出力部からの出力をソースドライバ若しくはシンクドライバとして切り替える、
請求項１に記載の伝送ユニット。
【請求項3】
請求項１に記載の伝送ユニットを２局含む伝送システムであって、（工程１）一方の伝送ユニットと他方の伝送ユニットとが同期信号を交換し、
（工程２）一方の伝送ユニットが、データ送信を行い、他方の伝送ユニットが当該データ送信により送信されたデータを受信するデータ受信を行い、
（工程３）他方の伝送ユニットが、データ送信を行い、一方の伝送ユニットが当該データ送信により送信されたデータを受信するデータ受信を行い、
（工程４）前記（工程１）から前記（工程３）を繰り返すことで、２局の前記伝送ユニットの間にて、半二重伝送を行う、
伝送システム。
【請求項4】
請求項１に記載の伝送ユニットを２局含む伝送システムであって、（工程１）一方の伝送ユニットと他方の伝送ユニットとが同期信号を交換し、
（工程２）一方の伝送ユニットが、データ送信を行い、他方の伝送ユニットが当該データ送信により送信されたデータを受信するデータ受信を行い、
（工程３）前記（工程１）から前記（工程２）を繰り返すことで、２局の前記伝送ユニットの間にて、単方向伝送を行う、
伝送システム。
【請求項5】
入出力部と、ＣＰＵ部と、インターフェース部とを備え、ＣＰＵ部には、インターフェース部との間で信号を遣り取りするための第１の信号端子が一つ設けられており、
インターフェース部には、外部との間で信号を遣り取りするための第２の信号端子が一つ設けられており、
インターフェース部は、
ベースクリッパ用ツェナーダイオードと、第１のトランジスタ素子と、第１のフォトカプラ素子と、第２のフォトカプラ素子とを備え、
更に、インターフェース部は、
第２の信号端子と、第１のフォトカプラ素子を構成するフォトトランジスタのコレクタ側とを繋ぐ、第１のダイオード素子と、
第２のフォトカプラ素子を構成する発光素子のアノード側と、第１のフォトカプラ素子を構成するフォトトランジスタのコレクタ側とを繋ぐ、第２のダイオード素子とを備え、
ＣＰＵ部は、第１の信号端子が、受信時にはローレベル入力でアクティブ信号を受け付け、送信時にはハイレベル出力でアクティブ信号を出力するように、構成されている、
伝送ユニットを、
用いて行う、一つの信号端子のみを介してデータの送信と受信を行う方法であって、
送信モードでは、
ＣＰＵ部の第１の信号端子から出力されるハイレベル信号のうち、ベースクリッパ用ツェナーダイオードによりクリップされた電圧分によって、第１のトランジスタ素子をオンとし、
第１のトランジスタ素子がオンとされることにより、第１のフォトカプラ素子をオンとし、更に第１のフォトカプラ素子を構成するフォトトランジスタのエミッタ・コレクタ間をローレベルとし、
第１のフォトカプラ素子を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとされることにより、第１のダイオード素子を介して、第２の信号端子にローレベル出力を出力し、同時に、第２のダイオード素子のアノード側がローレベルとなり、第２のフォトカプラ素子がオフを維持することで、第２の信号端子からの入力遮断をするものであり、
受信モードでは、
第２の信号端子からのローレベル入力を受け付けるものである、
伝送ユニットにおいて一つの信号端子のみを介してデータの送信と受信を行う方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、主として２局間を通信により接続する時分割の伝送ユニットに関する。
【背景技術】
【0002】
２点（２局）間にて情報を送受するには、通常、図３に示すように、多芯ケーブルを用いて通信が行われる。
【0003】
図３にて、一方の局であるＡ局１０４と、他方の局であるＢ局１０４との間は、多芯（線）ケーブル８が設けられており、両局の通信は当該多芯（線）ケーブルを用いて行われる。この状況にて、送受信される情報が増加した場合、同様の多芯ケーブルを更に増加すること、若しくは、ケーブルの芯線数を増加することが必要である。図４は、既設の多芯ケーブルに対して新たに多芯ケーブルを増設させた様子を示す図である。そもそも、２局間にて時分割伝送を実現するには特殊な通信線が必要であり、それに対応する特殊な施工技術も要求される。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２００５－５１７２４号公報
【文献】特表２００１―５０５０２６号公報
【文献】特開２０１３－１０２６５０号公報
【文献】特開２０１２―１６１３９号公報
【文献】特開２０１３－１０２６５０号公報
【文献】特開２００９―１６３５２２号公報
【文献】特開平０８－６１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
２局間の時分割の通信において、使用する電線に特殊な性能を必要とせず、更に、通信する情報が増加しても特殊な増設工事等を必要としない、多重伝送ユニットが要求されている。
【課題を解決するための手段】
【0006】
本開示の伝送ユニットは、入出力部と、ＣＰＵ部と、インターフェース部とを備える。
ＣＰＵ部には、インターフェース部との間で信号を遣り取りするための第１の信号端子が一つ設けられており、
インターフェース部には、外部との間で信号を遣り取りするための第２の信号端子が一つ設けられている。
インターフェース部は、
ベースクリッパ用ツェナーダイオードと、第１のトランジスタ素子と、第１のフォトカプラ素子と、第２のフォトカプラ素子とを備える。
更に、インターフェース部は、
第２の信号端子と、第１のフォトカプラ素子を構成するフォトトランジスタのコレクタ側とを繋ぐ、第１のダイオード素子と、
第２のフォトカプラ素子を構成する発光素子のアノード側と、第１のフォトカプラ素子を構成するフォトトランジスタのコレクタ側とを繋ぐ、第２のダイオード素子とを備える。
ＣＰＵ部は、第１の信号端子が、受信時にはローレベル入力でアクティブ信号を受け付け、送信時にはハイレベル出力でアクティブ信号を出力するように、構成されている。
送信モードでは、
ＣＰＵ部の第１の信号端子から出力されるハイレベル信号のうち、ベースクリッパ用ツェナーダイオードによりクリップされた電圧分によって、第１のトランジスタ素子がオンとなり、
第１のトランジスタ素子がオンとなることにより、第１のフォトカプラ素子がオンとなり、更に第１のフォトカプラ素子を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなり、
第１のフォトカプラ素子を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなることにより、第１のダイオード素子を介して、第２の信号端子にローレベル出力が出力され、同時に、第２のダイオード素子のアノード側がローレベルとなり、第２のフォトカプラ素子がオフを維持することで、第２の信号端子から入力遮断されるものであり、
受信モードでは、
第２の信号端子からのローレベル入力を受け付けるものである。
ＣＰＵ部には、インターフェース部との間で信号を遣り取りするための第１の信号端子が一つ設けられており、
インターフェース部には、外部との間で信号を遣り取りするための第２の信号端子が一つ設けられている。
インターフェース部は、
ベースクリッパ用ツェナーダイオードと、第１のトランジスタ素子と、第１のフォトカプラ素子と、第２のフォトカプラ素子とを備える。
更に、インターフェース部は、
第２の信号端子と、第１のフォトカプラ素子を構成するフォトトランジスタのコレクタ側とを繋ぐ、第１のダイオード素子と、
第２のフォトカプラ素子を構成する発光素子のアノード側と、第１のフォトカプラ素子を構成するフォトトランジスタのコレクタ側とを繋ぐ、第２のダイオード素子とを備える。
ＣＰＵ部は、第１の信号端子が、受信時にはローレベル入力でアクティブ信号を受け付け、送信時にはハイレベル出力でアクティブ信号を出力するように、構成されている。
送信モードでは、
ＣＰＵ部の第１の信号端子から出力されるハイレベル信号のうち、ベースクリッパ用ツェナーダイオードによりクリップされた電圧分によって、第１のトランジスタ素子がオンとなり、
第１のトランジスタ素子がオンとなることにより、第１のフォトカプラ素子がオンとなり、更に第１のフォトカプラ素子を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなり、
第１のフォトカプラ素子を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなることにより、第１のダイオード素子を介して、第２の信号端子にローレベル出力が出力され、同時に、第２のダイオード素子のアノード側がローレベルとなり、第２のフォトカプラ素子がオフを維持することで、第２の信号端子から入力遮断されるものであり、
受信モードでは、
第２の信号端子からのローレベル入力を受け付けるものである。
【発明の効果】
【0007】
本発明に係る伝送ユニットを用いることにより、通信のための工事にて特別な材料（通信線）は不要となり、調節作業にて特殊技能が必要とされない。更に、初期条件の設定や調整も不要とされ得る。また、伝送ユニットに関する装置の構成は簡素であり、特に増設時には付帯工事を必要としない。
【0008】
２局間の通信に使用する電線は特別な性能を必要としない。２局間の通信に使用する電線は、既設の多芯ケーブルの一部、若しくは予備線、又は、例えば、一般的に使用される３芯若しくは４芯のキャブタイヤケーブル、若しくはＶＣＴケーブルでよい。そのため、設置の材料及び工事に係る費用が節約できる。
【図面の簡単な説明】
【0009】
【図1】実施の形態に係る多重伝送ユニット（時分割伝送ユニット）による信号の送受の様子を示す模式図である。
【図2】実施の形態に係る多重伝送ユニット（時分割伝送ユニット）による信号の送受の様子を示す模式図であり、例えば、３芯ケーブルを用いるもの（上部）、及び、４芯ケーブルを用いるもの（下部）である。
【図3】従来の多重伝送ユニットによる信号の送受の様子を示す模式図であり、多芯線ケーブルを用いるものである。
【図4】従来の多重伝送ユニットによる信号の送受の様子を示す模式図であり、増設の多芯ケーブルを用いるものである。
【図5】実施の形態に係る時分割伝送ユニットの、２局間での通信を示すブロック図である。
【図6】実施の形態に係る、各局における時分割伝送ユニットのブロック図である。
【図7】実施の形態に係る時分割伝送ユニットにおける入出力部（ドライバアレイ素子）の構成を示す図である。
【図8】実施の形態に係る時分割伝送ユニットにおける、ＣＰＵ部及びインターフェース部の構成を示す図である。
【図9A】実施の形態に係る時分割伝送ユニットの、（１－１）（１－２）２局間での同期信号の送受信に関するフローチャートである。
【図9B】実施の形態に係る時分割伝送ユニットの、（２－１）（２－２）データ信号の順次読み取りと受信関係のフローチャートである。
【図10A】実施の形態に係る時分割伝送ユニットを２局用いる、半二重伝送の形態における、時分割伝送信号とＲＥ２ピンモードを示す図である。
【図10B】実施の形態に係る時分割伝送ユニットを２局用いる、半二重伝送の形態における、Ａ局及びＢ局での時分割伝送ユニットの概略のブロック図である。
【図11A】実施の形態に係る時分割伝送ユニットを２局用いる、半二重伝送の形態における、Ａ局での１６１６信号フレームを示す図である。
【図11B】実施の形態に係る時分割伝送ユニットを２局用いる、半二重伝送の形態における、Ｂ局での１６１６信号フレームを示す図である。
【図12】実施の形態に係る時分割伝送ユニットを２局用いる、半二重伝送の形態における、１６１６メインルーチンを示す図である。
【図13A】実施の形態に係る時分割伝送ユニットを２局用いる、単方向伝送の形態における、時分割伝送信号とＲＥ２ピンモードを示す図である。
【図13B】実施の形態に係る時分割伝送ユニットを２局用いる、単方向伝送の形態における、Ａ局及びＢ局での伝送ユニットの概略のブロック図である。
【図14A】実施の形態に係る時分割伝送ユニットを２局用いる、単方向伝送の形態における、Ａ局での３２００信号フレームを示す図である。
【図14B】実施の形態に係る時分割伝送ユニットを２局用いる、単方向伝送の形態における、Ｂ局での３２００信号フレームを示す図である。
【図15】実施の形態に係る時分割伝送ユニットを２局用いる、単方向伝送の形態における、３２００メインルーチンを示す図である。
【発明を実施するための形態】
【0010】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【0011】
なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。
【0012】
１．［本開示に至る経緯］
伝送ユニットにより２局間にて情報を送受するに当たっては、従来、多芯ケーブルを用いて通信が行われていた。図３は、従来の多重伝送ユニット１０４による信号の送受の様子を示す模式図である。ここでは、多芯ケーブル８が用いられている。更に、伝送ユニットにより２局間にて送受信される情報が増加する場合には、多芯ケーブル８が増設されていた。図４も、従来の多重伝送ユニット１０４による信号の送受の様子を示す模式図であるが、既設の多芯ケーブル８に加えて、増設の多芯ケーブル８が用いられている。
伝送ユニットにより２局間にて情報を送受するに当たっては、従来、多芯ケーブルを用いて通信が行われていた。図３は、従来の多重伝送ユニット１０４による信号の送受の様子を示す模式図である。ここでは、多芯ケーブル８が用いられている。更に、伝送ユニットにより２局間にて送受信される情報が増加する場合には、多芯ケーブル８が増設されていた。図４も、従来の多重伝送ユニット１０４による信号の送受の様子を示す模式図であるが、既設の多芯ケーブル８に加えて、増設の多芯ケーブル８が用いられている。
【0013】
伝送ユニットにより２局間にて時分割伝送を実現するには、従来、特殊な通信線が必要であった。然も相応の施工技術も必要であった。つまり、時分割伝送を実現する工事では、特別な材料が必要とされ、調節作業に特殊技能が必要とされた。そのために、多芯ケーブルを増設することにも、特殊な増設工事、及びそれに伴う特別な材料が要求された。
【0014】
伝送ユニットによる２局間の通信に使用する電線には特別な性能を要しないことが望まれている。更に、伝送ユニットによる２局間の時分割伝送を実現するために、装置の構成が、可能な限り簡素であることが求められている。特に、装置の構成を通信量増加に対応させるに当たっても、可能な限り簡素な調整にて装置の構成変更を実現することが求められている。本開示は、このような問題意識の下でなされたものである。
【0015】
２．［実施の形態］
以下、添付の図面を参照して、本開示の好ましい実施の形態を説明する。
以下、添付の図面を参照して、本開示の好ましい実施の形態を説明する。
【0016】
２．１．［構成］
２．１．１．［全体構成］
図１は、実施の形態に係る時分割伝送ユニット（多重伝送ユニット）４による信号の送受の様子を示す模式図である。図１では、２局における伝送ユニット４は、２線又は３線を利用することを示しているが、本実施の形態では、信号そのものは１線のみで送受信が可能である。
２．１．１．［全体構成］
図１は、実施の形態に係る時分割伝送ユニット（多重伝送ユニット）４による信号の送受の様子を示す模式図である。図１では、２局における伝送ユニット４は、２線又は３線を利用することを示しているが、本実施の形態では、信号そのものは１線のみで送受信が可能である。
【0017】
図２も、実施の形態に係る時分割伝送ユニット（多重伝送ユニット）４による信号の送受の様子を示す模式図である。図２の上段では、既設の多芯ケーブル８のうち、１線を用いることで、一対の２局の時分割伝送ユニット４が設けられ得ることを示している。図２の中段では、３芯ケーブル６ｂを用いることで、一対の２局の時分割伝送ユニット４が設けられ得ることを示している。
【0018】
図２の下段では、４芯ケーブル６ｃを用いることで、二対の２局の時分割伝送ユニット４が設けられ得ることを示している。時分割伝送ユニットの対の夫々は、１線を用いて信号を送受信することが示されている。なお、４芯ケーブル６ｃにおける２線は、電源に用いられている。
【0019】
２．１．２．［時分割伝送ユニットの構成］
図５は、実施の形態に係る時分割伝送ユニット４の、２局間での通信を示すブロック図である。時分割伝送ユニット４は、１線を利用して２局間(図５では、Ａ局―Ｂ局間)での信号の伝送を行う装置である。図５に示すように、時分割伝送ユニット４は、（上段の）半二重伝送と（下段の）単方向伝送とを行うことができる。
図５は、実施の形態に係る時分割伝送ユニット４の、２局間での通信を示すブロック図である。時分割伝送ユニット４は、１線を利用して２局間(図５では、Ａ局―Ｂ局間)での信号の伝送を行う装置である。図５に示すように、時分割伝送ユニット４は、（上段の）半二重伝送と（下段の）単方向伝送とを行うことができる。
【0020】
図６は、実施の形態に係る、各局（例えば、Ａ局、若しくはＢ局）における時分割伝送ユニット４のブロック図である。図６に示すように、時分割伝送ユニット４は、入出力部１０と、ＣＰＵ部１２と、インターフェース部１４と、電源部１６とを含む。
【0021】
まず、入出力部１０は、外部入出力端子とＣＰＵ部１２との間で信号を送受するためのドライブ回路であり、ドライバアレイ素子（トランジスタアレイ）によって構成される。
【0022】
外部の入出力機器には、通常、ＰＮＰ対応のものとＮＰＮ対応のものとがある。従来の伝送ユニットは、入出力に適合して装置全体を変更する必要があった。しかしながら、本実施の形態に係る時分割伝送ユニットにおける入出力部１０では、ドライバアレイ素子の種類を選別すること、及び、差込位置を替えることにより、外部の入出力機器の極性変更に容易に対応できる。つまり、入力側では（Ｌｏアクティブ／Ｈｉアクティブ）の変更切り替えが、出力側では（シンク出力／ソース出力）の変更切り替えが、容易に可能となる。入出力部１０の極性の切り替えについては、後でも説明する。
【0023】
次に、ＣＰＵ部１２は、例えば、８ビットマイコンで構成される。ＣＰＵ部１２は、同期信号及びデータ信号のシリアル信号への変換を行い、及びその逆変換を行い、それらの制御を行う回路である。２局（Ａ局及びＢ局）の時分割伝送ユニット４におけるＣＰＵ部１２は、夫々、例えば、（後で説明する）図９Ａ及び図９Ｂに示すフローチャートに係るデータ処理を実現するプログラムによって動作する。ＣＰＵ部１２で稼働するプログラムが処理する信号は、例えば、（後で説明する）図１１Ａ及び図１１Ｂ、並びに、図１４Ａ及び図１４Ｂに示す、所定の時間の間隔にて制御される時分割波である。
【0024】
２局（Ａ局、及び、Ｂ局）の時分割伝送ユニット４では、ＣＰＵ部１２の動作において、同期の整合によって入出力の送受信が開始する。２局の時分割伝送ユニット４は、送受信時期のずれ発生を防止するために、常に同期の整合の動作を繰り返す。Ａ局、若しくは、Ｂ局における入力の状態が変化した場合にも、夫々の出力は、同期の整合の動作により１サイクル毎に変化に追従する。同期の整合の動作については、図９Ａに示す、２局間での同期信号の送受信に関するフローチャートに拠って（後で）説明する。
【0025】
従来、伝送ユニットは、相手の伝送ユニットと通信するための送信専用端子と受信専用端子とを設けた上で、２局（例えば、Ａ局とＢ局）間の通信をそれら送信専用端子及び受信専用端子を介して行っていた。本開示及び本実施の形態では、時分割伝送ユニット４は、同一の（単一の）端子（ピン）により、相手の時分割伝送ユニット４と、信号を送信及び受信するように構成されている。
【0026】
このように、同一ピンにより信号の送受信を行う、という構成を採用することにより、２局間の時分割の通信において、使用する電線に特殊な性能を必要とせず、更に、通信する情報が増加しても特殊な増設工事等を必要としない、という顕著な作用効果が実現される。従って、ＣＰＵ部１２には、インターフェース部１４との信号の遣り取りのために、単一の、第１の信号端子が設けられる。図８に示す、本実施の形態に係る時分割伝送ユニット４における、ＣＰＵ部１２及びインターフェース部１４の構成図では、この、単一の、第１の信号端子は、「ＲＥ２」（２０）として示されている。なお、同じ理由に拠り、インターフェース部１４には、外部との間で信号を遣り取りするために、単一の、第２の信号端子２１が設けられている（図８参照）。
【0027】
ＲＥ２（２０）のピンの機能は、ＣＰＵ部１２及び時分割伝送ユニット４の、信号送信時には出力モードとなり、信号受信時には入力モードとなることである。これにより、時分割伝送ユニット４は、１回路（即ち、１線）のみで信号を送受信でき、外部の回路を非常に簡略化することができる（図８参照）。
【0028】
図８に示すように、ＣＰＵ部１２は、外部入力信号（イ）をその内部に１ビット毎に順次読込み、同時に、第１の信号端子２０であるＲＥ２ピンから出力信号（ロ）を発信する。相手方であるＢ局から送信される信号（ヌ）は、１ビット毎にＣＰＵ部１２内のレジスタに記憶され、同時に出力信号（ヌ）として外部出力される。
【0029】
次に、インターフェース部１４は、ＣＰＵ部１２と外部と間にてシリアル信号を正確に交信させるための回路である。インターフェース部１４とＣＰＵ部１２は、同一端子（ＲＥ２（２０））を介して信号を遣り取りするので、発信時と受信時の信号がぶつからない（即ち、混信しない）ように、インターフェース部１４の回路が構成されている（本明細書では、この回路をハイブリッド回路と称している）。即ち、インターフェース部１４は、信号出力時には入力遮断を行うように構成されている。
【0030】
また、インターフェース部１４は、送信時には“Ｌ”レベルで出力し、受信時にも“Ｌ”レベルで入力するように構成されている。これにより、外部からのノイズの影響の低減が図られる。インターフェース部１４については、図８を用いて後でも説明する。
【0031】
次に、電源部１６は、入出力部１０、ＣＰＵ部１２、及び、インターフェース部１４の電源を供給する。ＣＰＵ部１２及びインターフェース部１４は、例えば、ＤＣ５Ｖを使用する。２局（Ａ局、Ｂ局）における各時分割伝送ユニット４は、別々の電源を用いてもよい。入出力部１０は、例えば、ＤＣ１２Ｖ-２４Ｖを使用することが可能である。
【0032】
２．１．３．［入出力部の構成］
外部の入出力機器には、ＰＮＰ仕様とＮＰＮ仕様とがある。一般に伝送ユニットは、その都度、入出力部分における極性を対応させる必要性がある。本実施の形態に係る時分割伝送ユニット４における入出力部１０では、容易に対応するために、ドライバアレイ素子が交換される。
外部の入出力機器には、ＰＮＰ仕様とＮＰＮ仕様とがある。一般に伝送ユニットは、その都度、入出力部分における極性を対応させる必要性がある。本実施の形態に係る時分割伝送ユニット４における入出力部１０では、容易に対応するために、ドライバアレイ素子が交換される。
【0033】
図７は、実施の形態に係る時分割伝送ユニット４における入出力部（ドライバアレイ素子）１０の構成を示す図である。図７（１）及び（２）の左部に示すように、入力部のドライバアレイ素子においては、形式を変えることで、入力Ｈｉアクティブと入力Ｌｏアクティブとの変更（切替）ができる。Ｈｉアクティブ型のドライバアレイ素子とＬｏアクティブ型のドライバアレイ素子とは、ピン配置、及び、ピン数は同じであるので、そのままの状態で入れ替えにより変換が可能である。尚、図７にて、
は９番ピンを、
は１０番ピンを示す。
【数1】
【数2】
【0034】
出力部については、図７（１）及び（２）の右部に示すように、ＩＣの差込ソケットをピン型にして２列に配列することで、ドライバアレイ素子の形式を変え、且つ、差込位置を移動させることにより、出力を、ソースドライバ、シンクドライバとして、切り替えができる。つまり、外形寸法、ソケットのピン数は同じであるが、９番ピンと１０番ピンの極性(＋、－)が異なるので、差込位置の移動で選別ができる。
【0035】
このように、入出力部１０の入力部及び出力部は、ドライバアレイ素子の（形式の）交換、及び、差込位置の変更を行うように構成されている。なお、入力用ＩＣでは、９番ピンを（－）、１０番ピンを（＋）とすることは一定である。出力用ＩＣでは、ソース・ドライブタイプとシンク・ドライブタイプによって、９番ピンと１０番ピンの極性は異なる。
【0036】
図７（２）の左部は、ドライバアレイ素子であるＩＣの形式を交換することで入力Ｈｉアクティブと入力Ｌｏアクティブとの切り替えができることを、示している。図７（２）の右部は、ドライバアレイ素子の形式がソースドライバ型である場合、（図における）右寄りに挿入すれば、ＩＣの９番ピンに（＋）が、１０番ピンに（－）が供給され、ドライバアレイ素子の形式がシンクドライバ型である場合、（図における）左寄りに挿入すれば、ＩＣの９番ピンに（－）が、１０番ピンに（＋）が供給されることを示している。
【0037】
２．１．４．［インターフェース部の構成］
図８は、実施の形態に係る時分割伝送ユニット４における、ＣＰＵ部１２及びインターフェース部１４の構成を示す図である。図８の左部にＡ局における時分割伝送ユニット４のＣＰＵ部１２及びインターフェース部１４を示し、図８の右部にＢ局における時分割伝送ユニット４のＣＰＵ部１２及びインターフェース部１４を示している。なお、インターフェース部１４の図において、「Ｒ１」～「Ｒ７」は抵抗であり、右隣の各数値はその抵抗値である。
図８は、実施の形態に係る時分割伝送ユニット４における、ＣＰＵ部１２及びインターフェース部１４の構成を示す図である。図８の左部にＡ局における時分割伝送ユニット４のＣＰＵ部１２及びインターフェース部１４を示し、図８の右部にＢ局における時分割伝送ユニット４のＣＰＵ部１２及びインターフェース部１４を示している。なお、インターフェース部１４の図において、「Ｒ１」～「Ｒ７」は抵抗であり、右隣の各数値はその抵抗値である。
【0038】
前述のように、ＲＥ２ピン（即ち、第１の信号端子）（２０）は、送信と受信とに拠って機能を変える。なお、ＣＰＵ部１２の端子であるＲＥ２ピン（２０）は、受信時には“Ｌ”レベル入力で受け付け、送信時には“Ｈ”レベルで出力するように、ＣＰＵ部１２にロードされるソフトウェアプログラムによって、その都度、機能切り替えを行っている。
【0039】
［送信モード時］
Ａ局の送信モード時には、以下のように信号が送信される。
・Ａ局のＣＰＵ部１２の入力端子ＩＮ１～ＩＮｎｘの信号は“Ｌ”レベルでＯＮとなり（イ）―＞
・ＲＥ２ピン（２０）で出力する時は“Ｈ”レベル信号となり（ロ）―＞
・トランジスタ素子Ｔｒ１、フォトカプラ素子ＨＰ１がＯＮとなり（ハ）―＞
・Ｂ局のインターフェース部１４のフォトカプラ素子ＨＰ２がＯＮとなり（二）―＞
・“Ｌ”レベル信号がＢ局のＣＰＵ部１２に入力され、ＣＰＵ部１２の出力端子ＯＵＴ１～ＯＵＴｎｘ（ホ）から“Ｈ”レベル信号が取り出される。
Ａ局の送信モード時には、以下のように信号が送信される。
・Ａ局のＣＰＵ部１２の入力端子ＩＮ１～ＩＮｎｘの信号は“Ｌ”レベルでＯＮとなり（イ）―＞
・ＲＥ２ピン（２０）で出力する時は“Ｈ”レベル信号となり（ロ）―＞
・トランジスタ素子Ｔｒ１、フォトカプラ素子ＨＰ１がＯＮとなり（ハ）―＞
・Ｂ局のインターフェース部１４のフォトカプラ素子ＨＰ２がＯＮとなり（二）―＞
・“Ｌ”レベル信号がＢ局のＣＰＵ部１２に入力され、ＣＰＵ部１２の出力端子ＯＵＴ１～ＯＵＴｎｘ（ホ）から“Ｈ”レベル信号が取り出される。
【0040】
［受信モード時］
Ａ局の送信モード時には、以下のように信号が受信される。
・Ｂ局のＣＰＵ部１２の入力端子ＩＮ１～ＩＮｎｘの信号は“Ｌ”レベルで入力され（ヘ）―＞
・ＲＥ２ピン（２０）で出力する時は“Ｈ”レベル信号となり（ト）―＞
・トランジスタ素子Ｔｒ１、フォトカプラ素子ＨＰ１がＯＮとなり（チ）―＞
・Ａ局のインターフェース部１４のフォトカプラ素子ＨＰ２がＯＮとなり（リ）―＞
・“Ｌ”レベル信号がＡ局のＣＰＵ部１２に入力され、ＣＰＵ部１２の出力端子ＯＵＴ１～ＯＵＴｎｘ（ヌ）から“Ｈ”レベル信号が取り出される。
Ａ局の送信モード時には、以下のように信号が受信される。
・Ｂ局のＣＰＵ部１２の入力端子ＩＮ１～ＩＮｎｘの信号は“Ｌ”レベルで入力され（ヘ）―＞
・ＲＥ２ピン（２０）で出力する時は“Ｈ”レベル信号となり（ト）―＞
・トランジスタ素子Ｔｒ１、フォトカプラ素子ＨＰ１がＯＮとなり（チ）―＞
・Ａ局のインターフェース部１４のフォトカプラ素子ＨＰ２がＯＮとなり（リ）―＞
・“Ｌ”レベル信号がＡ局のＣＰＵ部１２に入力され、ＣＰＵ部１２の出力端子ＯＵＴ１～ＯＵＴｎｘ（ヌ）から“Ｈ”レベル信号が取り出される。
【0041】
本実施の形態に係るインターフェース部１４は、送信と受信との混信を防止するため、送信時には、以下のように入力遮断を行う。
ＲＥ２ピン（２０）には（例えば）５Ｖのパルス波が出力され、ツェナーダイオードＺＤ１によりベースクリップされた電圧分により電流「ｉｂ」が流れ、この電流「ｉｂ」によりトランジスタ素子Ｔｒ１がＯＮとなり、更にフォトカプラ素子ＨＰ１がＯＮとなり、フォトカプラ素子ＨＰ１を構成するフォトトランジスタのエミッタ・コレクタ（Ｅ－Ｃ）間がローレベル（“Ｌ”）となる。
同時にダイオード素子Ｄ２のアノード側（例えば、Ｆ点）がローレベル（“Ｌ”）となり、フォトカプラＨＰ２がＯＦＦを維持することで、インターフェース部１４と外部との間の信号端子（第２の信号端子）２１からの入力遮断が為される。このようにすることで、Ｂ局側のダイオード素子Ｄ１を流れる電流による、Ａ局のＣＰＵ部１２のＲＥ２ピン（２０）への誤入力が防止される。
ＲＥ２ピン（２０）には（例えば）５Ｖのパルス波が出力され、ツェナーダイオードＺＤ１によりベースクリップされた電圧分により電流「ｉｂ」が流れ、この電流「ｉｂ」によりトランジスタ素子Ｔｒ１がＯＮとなり、更にフォトカプラ素子ＨＰ１がＯＮとなり、フォトカプラ素子ＨＰ１を構成するフォトトランジスタのエミッタ・コレクタ（Ｅ－Ｃ）間がローレベル（“Ｌ”）となる。
同時にダイオード素子Ｄ２のアノード側（例えば、Ｆ点）がローレベル（“Ｌ”）となり、フォトカプラＨＰ２がＯＦＦを維持することで、インターフェース部１４と外部との間の信号端子（第２の信号端子）２１からの入力遮断が為される。このようにすることで、Ｂ局側のダイオード素子Ｄ１を流れる電流による、Ａ局のＣＰＵ部１２のＲＥ２ピン（２０）への誤入力が防止される。
【0042】
図８に示すように、ベースクリッパ用ツェナーダイオードＺＤ１により（例えば）３Ｖを超えた電圧でトランジスタ素子Ｔｒ１が動作される。更に、図８に示すように、Ａ局の出力（送信）時はフォトカプラ素子ＨＰ１のエミッタ・コレクタ間は“Ｌ”レベルとなる（ａ）。このとき、フォトカプラ素子ＨＰ１がＯＮとなることで、フォトカプラ素子ＨＰ２を構成する発光素子のアノード側と、フォトカプラ素子ＨＰ１を構成するフォトトランジスタのコレクタ側とを繋ぐ、ダイオード素子Ｄ２のアノード側であるＦ点が“Ｌ”となり、フォトカプラ素子ＨＰ２がＯＮ動作しないように、入力遮断される。
【0043】
このように、インターフェース部１４は、信号端子（第２の信号端子）２１と、フォトカプラ素子ＨＰ１を構成するフォトトランジスタのコレクタ側とを繋ぐ、ダイオード素子Ｄ１と、フォトカプラ素子ＨＰ２を構成する発光素子のアノード側と、フォトカプラ素子ＨＰ１を構成するフォトトランジスタのコレクタ側とを繋ぐ、ダイオード素子Ｄ２とを備える。
送信モードでは、ＣＰＵ部１２のＲＥ２ピン（２０）から出力されるハイレベル信号のうち、ベースクリッパ用ツェナーダイオードＺＤ１によりクリップされた電圧分によって、トランジスタ素子Ｔｒ１がオンとなる。このトランジスタ素子Ｔｒ１がオンとなることにより、フォトカプラ素子ＨＰ１がオンとなり、更にフォトカプラ素子ＨＰ１を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなる。フォトカプラＨＰ１を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなることにより、ダイオード素子Ｄ１を介して、信号端子２１にローレベル出力が出力される。同時に、ダイオード素子Ｄ２のアノード側がローレベルとなり、フォトカプラ素子ＨＰ２がオフを維持することで、信号端子２１から入力遮断される。
受信モードでは、信号端子２１からのローレベル入力を受け付ける。
送信モードでは、ＣＰＵ部１２のＲＥ２ピン（２０）から出力されるハイレベル信号のうち、ベースクリッパ用ツェナーダイオードＺＤ１によりクリップされた電圧分によって、トランジスタ素子Ｔｒ１がオンとなる。このトランジスタ素子Ｔｒ１がオンとなることにより、フォトカプラ素子ＨＰ１がオンとなり、更にフォトカプラ素子ＨＰ１を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなる。フォトカプラＨＰ１を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなることにより、ダイオード素子Ｄ１を介して、信号端子２１にローレベル出力が出力される。同時に、ダイオード素子Ｄ２のアノード側がローレベルとなり、フォトカプラ素子ＨＰ２がオフを維持することで、信号端子２１から入力遮断される。
受信モードでは、信号端子２１からのローレベル入力を受け付ける。
【0044】
２．２．［動作］
２．２．１．［同期信号の送受信の動作］
図９Ａ（１－１）及び（１－２）は、実施の形態に係る時分割伝送ユニット４の、２局（例えば、Ａ局、Ｂ局）間での同期信号の送受信に関するフローチャートである。
２．２．１．［同期信号の送受信の動作］
図９Ａ（１－１）及び（１－２）は、実施の形態に係る時分割伝送ユニット４の、２局（例えば、Ａ局、Ｂ局）間での同期信号の送受信に関するフローチャートである。
【0045】
状況として、Ａ局側の電源のみが投入されてＣＰＵ部１２が動作を開始し、Ｂ局側からの信号待ちで待機しているものとする。この状況にて、Ａ局側のＣＰＵ部１２の動作が停止状態でＢ局側の電源が投入された場合、Ｂ局側は要求信号を間欠的に出し続ける。ここで、Ａ局、Ｂ局の双方のＣＰＵ部１２が動作状態になれば、Ａ局はＢ局側より規定の要求信号を受信し、Ａ局はＢ局に正常ＯＫ信号を返す。Ｂ局が受信ＯＫであれば、Ａ局、Ｂ局共にデータの送受信が開始される。データの送受信を一順すると再度同期より始められ、Ａ局とＢ局との信号がずれないように、両局は交信を行なうことができる。
【0046】
図９Ａ（１－１）及び（１－２）のフローチャートは、上述の状況の推移を示すものである。Ｂ局は出力モード（Ｓ２２）にて、受信ＯＫ信号をＡ局に発信する（Ｓ２４）。入力待ち状態で待機するＡ局は、Ｂ局から入力を受ける（Ｓ０４、Ｓ０６）。Ａ局は出力モードとなり（Ｓ０８）、正常ＯＫ信号をＢ局に返す（Ｓ１０）。正常信号ＯＫを待つＢ局は、Ａ局からの正常ＯＫ信号を受ける（Ｓ２８）。Ａ局はデータ信号を発信し（Ｓ１２）、Ｂ局はデータ信号を受信する（Ｓ３０）。Ｂ局はデータ信号を発信し（Ｓ３２）、Ａ局はデータ信号を受信する（Ｓ１４）。これらＳ０２～Ｓ１４、及び、Ｓ２２～Ｓ３２の処理は、同期を採られつつ繰り返される。
【0047】
２．２．２．［データ信号の順次読み取りと受信関係の動作］
図９Ｂ（２－１）は、各局たる時分割伝送ユニット４における、データ信号の順次読み取りのフローチャートである。
Ｔ１～Ｔｎ：１番目～ｎ番目の入力状態が順番に確認される。
入力があれば、ＲＥ２ピン（２０）にてμＳパルスを発生させる。所定のタイムラグの後、次の入力状態の確認に移行する。
入力がなければ、ＲＥ２ピン（２０）にてクリアとする。所定のタイムラグの後、次の入力状態の確認に移行する。
図９Ｂ（２－１）は、各局たる時分割伝送ユニット４における、データ信号の順次読み取りのフローチャートである。
Ｔ１～Ｔｎ：１番目～ｎ番目の入力状態が順番に確認される。
入力があれば、ＲＥ２ピン（２０）にてμＳパルスを発生させる。所定のタイムラグの後、次の入力状態の確認に移行する。
入力がなければ、ＲＥ２ピン（２０）にてクリアとする。所定のタイムラグの後、次の入力状態の確認に移行する。
【0048】
更に、図９Ｂ（２－２）は、各局たる時分割伝送ユニット４における、データ信号の受信関係のフローチャートである。
Ｒ１～Ｒｎ：１番目～ｎ番目のシリアル信号が順番に確認される。
入力があれば、指定のレジスタに記憶し、同時に指定端子に出力する。所定のタイムラグの後、次のシリアル信号の確認に移行する。
入力がなければ、指定のレジスタはクリアされ、指定端子もクリアとされる所定のタイムラグの後、次のシリアル信号の確認に移行する。
Ｒ１～Ｒｎ：１番目～ｎ番目のシリアル信号が順番に確認される。
入力があれば、指定のレジスタに記憶し、同時に指定端子に出力する。所定のタイムラグの後、次のシリアル信号の確認に移行する。
入力がなければ、指定のレジスタはクリアされ、指定端子もクリアとされる所定のタイムラグの後、次のシリアル信号の確認に移行する。
【0049】
２．２．３．［半二重伝送の形態の動作］
本実施の形態に係る時分割伝送ユニット４を２局利用する伝送システムにより、半二重伝送の形態と単方向伝送の形態とを実現することができる。
本実施の形態に係る時分割伝送ユニット４を２局利用する伝送システムにより、半二重伝送の形態と単方向伝送の形態とを実現することができる。
【0050】
まず、図１０Ａは、本実施の形態に係る時分割伝送ユニット４を２局用いる伝送システムの、半二重伝送の形態における、時分割伝送信号とＲＥ２ピン（２０）モードを示す図である。図１０Ｂは、同じく半二重伝送の形態における、Ａ局及びＢ局での時分割伝送ユニット４の概略のブロック図である。Ａ局側伝送ユニット（１６点人力／１６点出力）とＢ局側伝送ユニット（１６点人力／１６点出力）間でデータ信号の交信を行なう。Ａ局側伝送ユニット、Ｂ局側伝送ユニットは、夫々のＣＰＵ部１２にて所定のフローチャート（例えば、図１２参照）に基づくソフトウェアプログラムがロードされている。
【0051】
Ａ局側伝送ユニットとＢ局側伝送ユニットとの間の通信の開始時期は、同期信号によって一致させられる。次に、データ信号の発信と受信とを行う。
つまり、［同期信号―＞開始時期の一致―＞データ信号発信及び受信―＞データ信号受信及び発信］を１サイクルの動作とし、これを繰り返すことで、Ａ局側伝送ユニットとＢ局側伝送ユニットとは、送受信の時期がずれることが無く、安定した信号の交信を行うことができる。
つまり、［同期信号―＞開始時期の一致―＞データ信号発信及び受信―＞データ信号受信及び発信］を１サイクルの動作とし、これを繰り返すことで、Ａ局側伝送ユニットとＢ局側伝送ユニットとは、送受信の時期がずれることが無く、安定した信号の交信を行うことができる。
【0052】
Ａ局側では、１６点（ＩＮ１～ＩＮ１６）の入力ＯＮ－ＯＦＦ状態を１ビットずつ順次読み取り、時分割信号としてＢ局側に送信する（ＴＤ）。
送信後、Ａ局は受信モードに切り替リ、Ｂ局側からのシリアル信号はＣＰＵ部１２で記憶処理され、所定の出力端子に１ビットごとに（ＯＵＴ１～ＯＵＴ１６）を出力分配する（ＲＤ）。
送信後、Ａ局は受信モードに切り替リ、Ｂ局側からのシリアル信号はＣＰＵ部１２で記憶処理され、所定の出力端子に１ビットごとに（ＯＵＴ１～ＯＵＴ１６）を出力分配する（ＲＤ）。
【0053】
Ｂ局側では、受信したシリアル信号をＣＰＵ部１２で記憶処理させ、１ビットごとに出力（ＯＵＴ１～ＯＵＴ１６）として分配する（ＲＤ）。その後、１６点（ＩＮ１～ＩＮ１６）の入力ＯＮ－ＯＦＦ状態を１ビットずつ順次読み取り、時分割信号としてＡ局側に送信する（ＴＤ）。
【0054】
特に、図１０Ｂ（、及び、図８）に示すように、Ａ局、Ｂ局共に、時分割信号による交信は、ＣＰＵ部１２とインターフェース部１４との間の同一ピン、即ち、ＲＥ２ピン（２０）を介してして行なう。つまり、ＲＥ２ピン（２０）の機能が送信時には出カモードとなり、受信時には入カモードとなるように、各ＣＰＵ部１２にソフトウェアプログラムの設定がされている。
【0055】
また、図１０Ｂに示すように、Ａ局及びＢ局におけるインターフェース部１４の、ＲＥ２ピン（２０）と送信出力回路との間には、主に図８を示して説明したベースクリッパ用ツェナーダイオードＺＤ１が設けられている。同インターフェース部１４の、送信出力回路と受信入力回路との間には、送信モード時の入力遮断のためのダイオード素子Ｄ２が設けられている。
【0056】
更に、図１０Ｂに示すように、入出力部１０の入力部（入力回路）は、ドライバアレイ素子を取り替えることで［入力Ｈｉアクティブ、入力Ｌｏアクティブ］の変更ができるものである。入出力部１０の出力部（出力回路）は、ドライバアレイ素子を取り替えることで［ソースドライバ、シンクドライバ］の変更ができるものである（但し、出力部については、図７に示すように、ドライバアレイ素子の差込位置の移動が必要である）。
【0057】
次に、図１１Ａは、本実施の形態に係る時分割伝送ユニット４を２局用いる伝送システムの、半二重伝送の形態における、Ａ局での１６１６信号フレームを示す図であり、図１１Ｂは、同じ半二重伝送の形態における、Ｂ局での１６１６信号フレームを示す図である。図１１Ａと図１１Ｂとの１６１６信号フレームは、時系列上、両図における（Ｐ）、（Ｑ）、（Ｒ）を介して、対応するものである。
【0058】
次に、図１２は、本実施の形態に係る時分割伝送ユニット４を２局用いる伝送システムの、半二重伝送の形態における、１６１６メインルーチンを示す図である。左部がＡ局のＣＰＵ部１２で動作するメインルーチンのフローを示し、右部がＢ局のＣＰＵ部１２で動作するメインルーチンのフローを示す。メインルーチンは、例えば、ＰＩＣアセンブリで記述される。
【0059】
図１２に示すように、Ａ局のメインルーチンは、「初期設定関係」部分、「同期関係」部分、「データ送信」部分、及び「データ受信」部分にて、構成される。「初期設定関係」部分、「同期関係」部分、「データ送信」部分、及び「データ受信」部分は、夫々、Ｂ局のメインルーチンにおける、「初期設定関係」部分、「同期関係」部分、「データ受信」部分、及び「データ送信」部分に、対応する。Ａ局のメインルーチンの「同期関係」部分、「データ送信」部分、及び「データ受信」部分は、送受信すべきデータ量に応じて繰り返される。
【0060】
更に、図１２に示すように、Ｂ局のメインルーチンは、「初期設定関係」部分、「同期関係」部分、「データ受信」部分、及び「データ送信」部分にて、構成される。「初期設定関係」部分、「同期関係」部分、「データ受信」部分、及び「データ送信」部分は、夫々、Ａ局のメインルーチンにおける、「初期設定関係」部分、「同期関係」部分、「データ送信」部分、及び「データ受信」部分に、対応する。Ｂ局のメインルーチンの「同期関係」部分、「データ受信」部分、及び「データ送信」部分は、Ａ局と同様に、送受信すべきデータ量に応じて繰り返される。
【0061】
２．２．４．［単方向伝送の形態の動作］
【0062】
続いて、図１３Ａは、本実施の形態に係る時分割伝送ユニット４を２局用いる伝送システムの、単方向伝送の形態における、時分割伝送信号とＲＥ２ピン（２０）モードを示す図である。図１３Ｂは、同じく単方向伝送の形態における、Ａ局及びＢ局での時分割伝送ユニット４の概略のブロック図である。Ａ局側伝送ユニット（３２点人力）とＢ局側伝送ユニット（３２点出力）間でデータ信号の交信を行なう。従って、Ａ局側伝送ユニットは入力専用、Ｂ局側伝送ユニットは出力専用となる。Ａ局側伝送ユニット、Ｂ局側伝送ユニットは、夫々のＣＰＵ部１２にて所定のフローチャート（例えば、図１５参照）に基づくソフトウェアプログラムがロードされている。
【0063】
Ａ局側伝送ユニットとＢ局側伝送ユニットとの間の通信の開始時期は、同期信号によって一致させられる。Ａ局側伝送ユニットはデータ信号の発信を行い、Ｂ局側伝送ユニットはデータ受信を行う。
つまり、［同期信号―＞開始時期の一致―＞Ａ局のデータ信号発信・Ｂ局のデータ信号受信］を１サイクルの動作とし、これを繰り返すことで、Ａ局側伝送ユニットとＢ局側伝送ユニットとは、送受信の時期がずれることが無く、安定した信号の交信を行うことができる。
つまり、［同期信号―＞開始時期の一致―＞Ａ局のデータ信号発信・Ｂ局のデータ信号受信］を１サイクルの動作とし、これを繰り返すことで、Ａ局側伝送ユニットとＢ局側伝送ユニットとは、送受信の時期がずれることが無く、安定した信号の交信を行うことができる。
【0064】
Ａ局側では、３２点（ＩＮ１～ＩＮ３２）の入力ＯＮ－ＯＦＦ状態を１ビットずつ順次読み取り、時分割信号としてＢ局側に送信する（ＴＤ）。
Ｂ局側では、受信したシリアル信号をＣＰＵ部１２で記憶処理させ、１ビットごとに出力（ＯＵＴ１～ＯＵＴ３２）として分配する（ＲＤ）。
Ｂ局側では、受信したシリアル信号をＣＰＵ部１２で記憶処理させ、１ビットごとに出力（ＯＵＴ１～ＯＵＴ３２）として分配する（ＲＤ）。
【0065】
特に、図１３Ｂ（、及び、図８）に示すように、Ａ局、Ｂ局共に、時分割信号による交信は、ＣＰＵ部１２とインターフェース部１４との間の同一ピン、即ち、ＲＥ２ピン（２０）を介してして行なう。つまり、ＲＥ２ピン（２０）の機能が送信時には出カモードとなり、受信時には入カモードとなるように、各ＣＰＵ部１２にソフトウェアプログラムの設定がされている。
【0066】
また、図１３Ｂに示すように、Ａ局及びＢ局におけるインターフェース部１４の、ＲＥ２ピン（２０）と送信出力回路との間には、主に図８を示して説明したベースクリッパ用ツェナーダイオードＺＤ１が設けられている。同インターフェース部１４の、送信出力回路と受信入力回路との間には、送信モード時の入力遮断のためのダイオード素子Ｄ２が設けられている。
【0067】
更に、図１３Ｂに示すように、入出力部１０の入力部（入力回路）は、ドライバアレイ素子を取り替えることで［入力Ｈｉアクティブ、入力Ｌｏアクティブ］の変更ができるものである。入出力部１０の出力部（出力回路）は、ドライバアレイ素子を取り替えることで［ソースドライバ、シンクドライバ］の変更ができるものである（但し、出力部については、図７に示すように、ドライバアレイ素子の差込位置の移動が必要である）。
【0068】
次に、図１４Ａは、本実施の形態に係る時分割伝送ユニット４を２局用いる伝送システムの、単方向伝送の形態における、Ａ局での３２００信号フレームを示す図であり、図１４Ｂは、同じ単方向伝送の形態における、Ｂ局での３２００信号フレームを示す図である。図１４Ａと図１４Ｂとの３２００信号フレームは、時系列上、両図における（Ｐ）、（Ｑ）、（Ｒ）を介して、対応するものである。
【0069】
次に、図１５は、本実施の形態に係る時分割伝送ユニット４を２局用いる伝送システムの、単方向伝送の形態における、３２００メインルーチンを示す図である。左部がＡ局のＣＰＵ部１２で動作するメインルーチンのフローを示し、右部がＢ局のＣＰＵ部１２で動作するメインルーチンのフローを示す。メインルーチンは、例えば、ＰＩＣアセンブリで記述される。
【0070】
図１５に示すように、Ａ局のメインルーチンは、「初期設定関係」部分、「同期関係」部分、及び「データ送信」部分にて、構成される。「初期設定関係」部分、「同期関係」部分、及び「データ送信」部分は、夫々、Ｂ局のメインルーチンにおける、「初期設定関係」部分、「同期関係」部分、及び「データ受信」部分に、対応する。Ａ局のメインルーチンの「同期関係」部分、及び「データ送信」部分は、送信すべきデータ量に応じて繰り返される。
【0071】
更に、図１５に示すように、Ｂ局のメインルーチンは、「初期設定関係」部分、「同期関係」部分、及び「データ受信」部分にて、構成される。「初期設定関係」部分、「同期関係」部分、及び「データ受信」部分は、夫々、Ａ局のメインルーチンにおける、「初期設定関係」部分、「同期関係」部分、及び「データ送信」部分に、対応する。Ｂ局のメインルーチンの「同期関係」部分、及び「データ受信」部分は、受信すべきデータ量に応じて繰り返される。
【0072】
２．３．［実施の形態のまとめ］
本実施の形態に係る時分割伝送ユニット４は、入出力部１０と、ＣＰＵ部１２と、インターフェース部１４とを備える。ＣＰＵ部１２には、インターフェース部１４との間で信号を遣り取りするための第１の信号端子２０が一つ設けられている。インターフェース部１４には、外部との間で信号を遣り取りするための第２の信号端子２１が一つ設けられている。インターフェース部１４は、ベースクリッパ用ツェナーダイオードＺＤ１と、第１のトランジスタ素子Ｔｒ１と、第１のフォトカプラ素子ＨＰ１と、第２のフォトカプラ素子ＨＰ２とを備える。更に、インターフェース部１４は、第２の信号端子２１と、第１のフォトカプラ素子ＨＰ１を構成するフォトトランジスタのコレクタ側とを繋ぐ、第１のダイオード素子Ｄ１と、第２のフォトカプラ素子ＨＰ２を構成する発光素子のアノード側と、第１のフォトカプラ素子ＨＰ１を構成するフォトトランジスタのコレクタ側とを繋ぐ、第２のダイオード素子Ｄ２とを備える。ＣＰＵ部１２は、第１の信号端子２０が、受信時にはローレベル入力でアクティブ信号を受け付け、送信時にはハイレベル出力でアクティブ信号を出力するように、構成されている。送信モードでは、ＣＰＵ部１２の第１の信号端子２０から出力されるハイレベル信号のうち、ベースクリッパ用ツェナーダイオードＺＤ１によりクリップされた電圧分によって、第１のトランジスタ素子Ｔｒ１がオンとなる。第１のトランジスタ素子Ｔｒ１がオンとなることにより、第１のフォトカプラ素子ＨＰ１がオンとなり、更に第１のフォトカプラ素子ＨＰ１を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなる。第１のフォトカプラ素子ＨＰ１を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなることにより、第１のダイオード素子Ｄ１を介して、第２の信号端子２１にローレベル出力が出力される。同時に、第２のダイオード素子Ｄ２のアノード側がローレベルとなり、第２のフォトカプラ素子ＨＰ２がオフを維持することで、第２の信号端子２１から入力遮断される。受信モードでは、第２の信号端子２１からのローレベル入力を受け付ける。
本実施の形態に係る時分割伝送ユニット４は、入出力部１０と、ＣＰＵ部１２と、インターフェース部１４とを備える。ＣＰＵ部１２には、インターフェース部１４との間で信号を遣り取りするための第１の信号端子２０が一つ設けられている。インターフェース部１４には、外部との間で信号を遣り取りするための第２の信号端子２１が一つ設けられている。インターフェース部１４は、ベースクリッパ用ツェナーダイオードＺＤ１と、第１のトランジスタ素子Ｔｒ１と、第１のフォトカプラ素子ＨＰ１と、第２のフォトカプラ素子ＨＰ２とを備える。更に、インターフェース部１４は、第２の信号端子２１と、第１のフォトカプラ素子ＨＰ１を構成するフォトトランジスタのコレクタ側とを繋ぐ、第１のダイオード素子Ｄ１と、第２のフォトカプラ素子ＨＰ２を構成する発光素子のアノード側と、第１のフォトカプラ素子ＨＰ１を構成するフォトトランジスタのコレクタ側とを繋ぐ、第２のダイオード素子Ｄ２とを備える。ＣＰＵ部１２は、第１の信号端子２０が、受信時にはローレベル入力でアクティブ信号を受け付け、送信時にはハイレベル出力でアクティブ信号を出力するように、構成されている。送信モードでは、ＣＰＵ部１２の第１の信号端子２０から出力されるハイレベル信号のうち、ベースクリッパ用ツェナーダイオードＺＤ１によりクリップされた電圧分によって、第１のトランジスタ素子Ｔｒ１がオンとなる。第１のトランジスタ素子Ｔｒ１がオンとなることにより、第１のフォトカプラ素子ＨＰ１がオンとなり、更に第１のフォトカプラ素子ＨＰ１を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなる。第１のフォトカプラ素子ＨＰ１を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなることにより、第１のダイオード素子Ｄ１を介して、第２の信号端子２１にローレベル出力が出力される。同時に、第２のダイオード素子Ｄ２のアノード側がローレベルとなり、第２のフォトカプラ素子ＨＰ２がオフを維持することで、第２の信号端子２１から入力遮断される。受信モードでは、第２の信号端子２１からのローレベル入力を受け付ける。
【0073】
本実施の形態に係る伝送ユニットは、同一ピンのみを用いて信号の送受信を行うことができる。特に、本実施の形態に係る伝送ユニットは、同一ピンのみを用いて信号の送受信を行う、という構成を採用することにより、２局間の時分割の通信において、使用する電線に特殊な性能を必要とせず、更に、通信する情報が増加しても特殊な増設工事等を必要としない、伝送システム、及び伝送ネットワークを構築することができる。
【0074】
３．［他の実施の形態］
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
【0075】
また、実施の形態を説明するために、添付図面および詳細な説明を提供した。したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【0076】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【符号の説明】
【0077】
４・・・時分割伝送ユニット、６ｂ・・・３芯ケーブル、６ｃ・・・４芯ケーブル、８・・・多芯ケーブル、１０・・・入出力部、１２・・・ＣＰＵ部、１４・・・インターフェース部、１６・・・電源部、２０・・・ＲＥ２ピン（第１の信号端子）、２１・・・第２の信号端子、Ｄ１・・・ダイオード素子、Ｄ２・・・ダイオード素子、ＨＰ１・・・フォトカプラ素子、ＨＰ２・・・フォトカプラ素子、ＺＤ１・・・ベースクリッパ用ツェナーダイオード。
【要約】
【課題】伝送ユニットにおいて一つの信号端子のみを介してデータの送信と受信を行う。
【解決手段】伝送ユニットにおいて、送信モードでは、ＣＰＵ部の第１の信号端子から出力されるハイレベル信号のうち、ベースクリッパ用ツェナーダイオードによりクリップされた電圧分により、第１のトランジスタ素子がオンとなり、これにより、第１のフォトカプラ素子がオンとなり、更に第１のフォトカプラ素子を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなり、これにより、第１のダイオード素子を介して、第２の信号端子にローレベル出力が出力され、同時に、第２のダイオード素子のアノード側がローレベルとなり、第２のフォトカプラ素子がオフを維持することで、第２の信号端子から入力遮断される。受信モードでは、第２の信号端子からのローレベル入力を受け付ける。
【選択図】図８
【解決手段】伝送ユニットにおいて、送信モードでは、ＣＰＵ部の第１の信号端子から出力されるハイレベル信号のうち、ベースクリッパ用ツェナーダイオードによりクリップされた電圧分により、第１のトランジスタ素子がオンとなり、これにより、第１のフォトカプラ素子がオンとなり、更に第１のフォトカプラ素子を構成するフォトトランジスタのエミッタ・コレクタ間がローレベルとなり、これにより、第１のダイオード素子を介して、第２の信号端子にローレベル出力が出力され、同時に、第２のダイオード素子のアノード側がローレベルとなり、第２のフォトカプラ素子がオフを維持することで、第２の信号端子から入力遮断される。受信モードでは、第２の信号端子からのローレベル入力を受け付ける。
【選択図】図８
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12】
【図13A】
【図13B】
【図14A】
【図14B】
【図15】