特許 7323735 製造方法および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2023-07-31

(45)【発行日】2023-08-08

(54)【発明の名称】製造方法および半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230801BHJP

   H01L 21/336 20060101ALI20230801BHJP

   H01L 21/329 20060101ALI20230801BHJP

   H01L 29/866 20060101ALI20230801BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 653C

H01L29/78 657A

H01L29/78 652Q

H01L29/78 658F

H01L29/78 658G

H01L29/78 658Z

H01L29/90 D

【請求項の数】 13

(21)【出願番号】P 2023519342

(86)(22)【出願日】2022-09-27

(86)【国際出願番号】 JP2022035855

【審査請求日】2023-03-27

(31)【優先権主張番号】63/322,437

(32)【優先日】2022-03-22

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】520133916

【氏名又は名称】ヌヴォトンテクノロジージャパン株式会社

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】堤田 和三

(72)【発明者】

【氏名】上久 勝義

(72)【発明者】

【氏名】村山 啓一

【審査官】恩田 和彦

(56)【参考文献】

【文献】国際公開第２０１８／１２３７９９（ＷＯ，Ａ１）

【文献】特開２０１８－０９８４７６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０１３５７１３（ＵＳ，Ａ１）

【文献】特開２０１６－１７８１９７（ＪＰ，Ａ）

【文献】中国特許出願公開第１０８３８９８５８（ＣＮ，Ａ）

【文献】米国特許出願公開第２０１３／００７５８１０（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／３２９

(57)【特許請求の範囲】

【請求項1】

第１導電型の半導体層と、少なくとも一部が前記半導体層の内部に形成された縦型ＭＯＳトランジスタであって、チャネルが形成される活性領域を含む中央領域に、前記半導体層の平面視において第１の方向に延伸する複数のゲートトレンチが形成された前記縦型ＭＯＳトランジスタと、前記半導体層の内部に形成された、ポリシリコンからなる周辺素子であって、少なくとも一部が、前記半導体層の平面視において、前記中央領域に隣接し前記中央領域を取り囲む周辺領域に形成された前記周辺素子と、を備えるフェイスダウン実装が可能なチップサイズパッケージ型の半導体装置を製造する製造方法であって、
前記半導体層の平面視において少なくとも一部が前記周辺領域を含む第１の範囲の前記半導体層に対して、前記半導体層の上面から深さＨの第１の溝を形成する第１の工程と、
前記第１の溝が埋まるように、少なくとも前記半導体層の上面まで第１の酸化膜を堆積し、さらに、前記第１の酸化膜の上面に形成される第３の酸化膜の最上面と、前記半導体層の上面に形成される第２の酸化膜の最上面との高さが一致するように、前記第１の酸化膜の上面に前記第３の酸化膜と、前記半導体層の上面に厚さａの前記第２の酸化膜とを並行して形成する第２の工程と、
前記半導体層の平面視において前記第１の範囲に含まれる第２の範囲であって、少なくとも一部が前記周辺領域を含む前記第２の範囲の前記第３の酸化膜と前記第１の酸化膜とに対して、前記第３の酸化膜の最上面から、前記厚さａよりも深い深さｈの第２の溝を形成する第３の工程と、
前記中央領域の前記半導体層に対して、前記第２の酸化膜の最上面から、前記深さＨよりも深い深さの前記複数のゲートトレンチを形成する第４の工程と、
少なくとも、前記複数のゲートトレンチおよび前記第２の溝がポリシリコンで充填されるまで、前記半導体層の上面側にポリシリコンを堆積する第５の工程と、
前記第２の溝に堆積されたポリシリコンに不純物を注入して前記周辺素子を形成する第６の工程と、
前記第２の酸化膜の最上面と、前記複数のゲートトレンチに堆積されたポリシリコンの上面と、前記第２の溝に堆積されたポリシリコンの上面との高さが一致するように、前記複数のゲートトレンチに堆積されたポリシリコンと、前記第２の溝に堆積されたポリシリコンとを化学的機械研磨で並行して除去して、前記周辺素子の厚さを前記深さｈと一致させる第７の工程と、を順に含む
製造方法。

【請求項2】

さらに、
前記第４の工程が開始されるまでに、前記半導体層の上面側に前記第１導電型と異なる第２導電型の不純物を注入して、前記縦型ＭＯＳトランジスタのボディ領域を形成する第８の工程と、
前記第７の工程が終了した後に、前記半導体層の上面側に、前記半導体層の平面視において前記第１の方向に沿って周期的に形成された複数の第１の開口部を有するレジストを形成し、前記半導体層の平面視において前記複数の第１の開口部に位置する前記半導体層の部分のそれぞれに、前記第１導電型の不純物を注入して、前記縦型ＭＯＳトランジスタの複数のソース領域を形成する第９の工程と、を含む
請求項１に記載の製造方法。

【請求項3】

前記第９の工程では、前記周期的に形成された複数の第１の開口部間の距離が０．３０μｍ以下となるように前記レジストを形成し、さらに、前記レジストの厚さを９００ｎｍ以下に調整する
請求項２に記載の製造方法。

【請求項4】

前記第４の工程では、前記半導体層の平面視において、前記複数のゲートトレンチのうちの、前記周辺素子と最も近接するゲートトレンチと前記周辺素子との最近接距離を３μｍ未満となるように、前記複数のゲートトレンチを形成する
請求項３に記載の製造方法。

【請求項5】

さらに、前記第２の工程が終了した後から前記第４の工程が開始されるまでの期間に、前記第２の酸化膜に対して、前記半導体層の平面視において前記第１の方向に直交する第２の方向に沿って周期的に形成された複数の第２の開口部であって、前記第２の方向における非開口部分の幅が開口部分の幅の半分以下となる前記周期的に形成された複数の第２の開口部を形成する第１０の工程を含み、
前記第４の工程では、前記周期的に形成された複数の第２の開口部を有する前記第２の酸化膜をマスクパターンとして、前記複数のゲートトレンチを形成し、
前記第９の工程では、前記周期的に形成された複数の第１の開口部における、前記第１の方向の開口部分の幅が０．３５μｍ以下になるように、前記レジストを形成する
請求項３に記載の製造方法。

【請求項6】

さらに、前記第９の工程が終了した後に、前記複数のゲートトレンチに堆積されたポリシリコンのそれぞれに対してエッチングを行って、前記複数のゲートトレンチのそれぞれにおいて当該ゲートトレンチの内部の側壁が露出するように、前記複数のゲートトレンチのそれぞれに１対１で対応する複数のリセスを形成する第１１の工程を含む
請求項５に記載の製造方法。

【請求項7】

フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
第１導電型の半導体層と、
少なくとも一部が前記半導体層の内部に形成された縦型ＭＯＳトランジスタであって、チャネルが形成される活性領域を含む中央領域に、前記半導体層の平面視において第１の方向に延伸する複数のゲートトレンチが形成された前記縦型ＭＯＳトランジスタと、
前記半導体層の内部に形成された、ポリシリコンからなる周辺素子であって、少なくとも一部が、前記半導体層の平面視において、前記中央領域に隣接し前記中央領域を取り囲む周辺領域に形成された前記周辺素子と、を備え、
前記周辺素子は、前記半導体層の平面視において少なくとも一部が前記周辺領域を含む第１の範囲の前記半導体層に形成された第１の溝であって、前記複数のゲートトレンチの深さよりも浅い前記第１の溝の内部に形成され、
前記周辺素子の上面と、前記半導体層の上面に接触されて形成された表面酸化膜の最上面との高さが一致する
半導体装置。

【請求項8】

前記縦型ＭＯＳトランジスタは、さらに、
前記半導体層の上面側に形成された、前記第１導電型と異なる第２導電型のボディ領域と、
前記ボディ領域に、前記半導体層の平面視において前記第１の方向に沿って周期的に形成された複数のソース領域と、を備え、
前記周期的に形成された複数のソース領域間の距離は０．３０μｍ以下である
請求項７に記載の半導体装置。

【請求項9】

前記半導体層の平面視において、前記複数のゲートトレンチのうちの、前記周辺素子に最も近接するゲートトレンチと前記周辺素子との最近接距離は、３μｍ未満である
請求項８に記載の半導体装置。

【請求項10】

前記複数のゲートトレンチは、前記半導体層の平面視において前記第１の方向に直交する第２の方向に沿ってストライプ状に並んで周期的に形成され、前記第２の方向おける、前記複数のゲートトレンチ間の距離は、前記第２の方向における、前記複数のゲートトレンチの幅の半分以下であり、
前記第１の方向における、前記周期的に形成された複数のソース領域の幅は、０．３５μｍ以下である
請求項９に記載の半導体装置。

【請求項11】

前記半導体層の平面視において、前記複数のゲートトレンチのうちの、前記周辺素子に最も近接するゲートトレンチと前記周辺素子との距離が最短となる方向を第３の方向とし、
前記第３の方向における前記第１の溝の幅をＬとし、
前記周辺素子の最も低い位置から前記第１の溝の底面までの距離をｂとし、
前記第３の方向における前記周辺素子の幅をｌとする場合に、
Ｌとｂとｌとは、ｌ≦Ｌ－２ｂとなる関係を満たし、
前記第１の溝の側壁と前記周辺素子との距離は、ｂ以上である
請求項７に記載の半導体装置。

【請求項12】

前記縦型ＭＯＳトランジスタは、
さらに、前記複数のゲートトレンチのそれぞれにおいて、当該ゲートトレンチの内部に、前記第１の方向に、当該ゲートトレンチの一方の端から他方の端まで延伸するポリシリコンを備え、
さらに、前記複数のゲートトレンチのうち、少なくとも互いに隣接する２つのゲートトレンチの内部のそれぞれに備わる少なくとも２つのポリシリコンのそれぞれを接続するポリシリコンを内部に備えるトレンチからなる第１の接続領域と第２の接続領域とであって、前記少なくとも互いに隣接する２つのゲートトレンチの、前記第１の方向における一方の端部に跨って形成された前記第１の接続領域と、他方の端部に跨って形成された前記第２の接続領域とを、それぞれ複数備え、
さらに、前記複数のゲートトレンチのそれぞれの内部に備わるポリシリコンのそれぞれに電圧を印加するための、金属からなるゲート電極と、当該ゲート電極に電気的に接続されたゲート配線であって、複数の前記第１の接続領域のそれぞれに備わるポリシリコンのそれぞれに複数の第１の接触面のそれぞれで接触し、複数の前記第２の接続領域のそれぞれに備わるポリシリコンのそれぞれに複数の第２の接触面のそれぞれで接続する前記ゲート配線とを備え、
前記複数の第１の接触面のそれぞれと前記複数の第２の接触面のそれぞれとは、前記表面酸化膜の最上面の高さと一致する
請求項７に記載の半導体装置。

【請求項13】

前記半導体層の平面視における複数の前記第１の接続領域それぞれの形状は、当該第１の接続領域の内部に存在する最短の線分の長さが、当該第１の接続領域の、前記表面酸化膜の最上面からの深さの２倍未満となる形状であり、
前記半導体層の平面視における複数の前記第２の接続領域それぞれの形状は、当該第２の接続領域の内部に存在する最短の線分の長さが、当該第２の接続領域の深さの２倍未満となる形状である
請求項１２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

半導体装置を製造する方法および半導体装置に関する。

【背景技術】

【0002】

従来、縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと周辺素子とを備える半導体装置、および、その製造方法が知られている。

【0003】

ここで、周辺素子とは、例えば、半導体装置をサージ電流から保護するために形成された抵抗素子、ツェナーダイオード等である。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００８－８５２７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

縦型ＭＯＳトランジスタと周辺素子とを備える半導体装置において、その縦型ＭＯＳトランジスタの、導通状態の際に流れる主電流の電流経路における抵抗（以下、「オン抵抗」とも称する）の低減が望まれる。

【0006】

そこで、本開示は、オン抵抗が低減された縦型ＭＯＳトランジスタと周辺素子とを備える半導体装置を製造することができる製造方法、および、オン抵抗が低減された縦型ＭＯＳトランジスタと周辺素子とを備えるのに適した構造を有する半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本開示の一態様に係る製造方法は、第１導電型の半導体層と、少なくとも一部が前記半導体層の内部に形成された縦型ＭＯＳトランジスタであって、チャネルが形成される活性領域を含む中央領域に、前記半導体層の平面視において第１の方向に延伸する複数のゲートトレンチが形成された前記縦型ＭＯＳトランジスタと、前記半導体層の内部に形成された、ポリシリコンからなる周辺素子であって、少なくとも一部が、前記半導体層の平面視において、前記中央領域に隣接し前記中央領域を取り囲む周辺領域に形成された前記周辺素子と、を備えるフェイスダウン実装が可能なチップサイズパッケージ型の半導体装置を製造する製造方法であって、前記半導体層の平面視において少なくとも一部が前記周辺領域を含む第１の範囲の前記半導体層に対して、前記半導体層の上面から深さＨの第１の溝を形成する第１の工程と、前記第１の溝が埋まるように、少なくとも前記半導体層の上面まで第１の酸化膜を堆積し、さらに、前記第１の酸化膜の上面に形成される第３の酸化膜の最上面と、前記半導体層の上面に形成される第２の酸化膜の最上面との高さが一致するように、前記第１の酸化膜の上面に前記第３の酸化膜と、前記半導体層の上面に厚さａの前記第２の酸化膜とを並行して形成する第２の工程と、前記半導体層の平面視において前記第１の範囲に含まれる第２の範囲であって、少なくとも一部が前記周辺領域を含む前記第２の範囲の前記第３の酸化膜と前記第１の酸化膜とに対して、前記第３の酸化膜の最上面から、前記厚さａよりも深い深さｈの第２の溝を形成する第３の工程と、前記中央領域の前記半導体層に対して、前記第２の酸化膜の最上面から、前記深さＨよりも深い深さの前記複数のゲートトレンチを形成する第４の工程と、少なくとも、前記複数のゲートトレンチおよび前記第２の溝がポリシリコンで充填されるまで、前記半導体層の上面側にポリシリコンを堆積する第５の工程と、前記第２の溝に堆積されたポリシリコンに不純物を注入して前記周辺素子を形成する第６の工程と、前記第２の酸化膜の最上面と、前記複数のゲートトレンチに堆積されたポリシリコンの上面と、前記第２の溝に堆積されたポリシリコンの上面との高さが一致するように、前記複数のゲートトレンチに堆積されたポリシリコンと、前記第２の溝に堆積されたポリシリコンとを化学的機械研磨で並行して除去して、前記周辺素子の厚さを前記深さｈと一致させる第７の工程と、を順に含む。

【0008】

本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、第１導電型の半導体層と、少なくとも一部が前記半導体層の内部に形成された縦型ＭＯＳトランジスタであって、チャネルが形成される活性領域を含む中央領域に、前記半導体層の平面視において第１の方向に延伸する複数のゲートトレンチが形成された前記縦型ＭＯＳトランジスタと、前記半導体層の内部に形成された、ポリシリコンからなる周辺素子であって、少なくとも一部が、前記半導体層の平面視において、前記中央領域に隣接し前記中央領域を取り囲む周辺領域に形成された前記周辺素子と、を備え、前記周辺素子は、前記半導体層の平面視において少なくとも一部が前記周辺領域を含む第１の範囲の前記半導体層に形成された第１の溝であって、前記複数のゲートトレンチの深さよりも浅い前記第１の溝の内部に形成され、前記周辺素子の上面と、前記半導体層の上面に接触されて形成された表面酸化膜の最上面との高さが一致する。

【発明の効果】

【0009】

本開示の一態様に係る製造方法によれば、オン抵抗が低減された縦型ＭＯＳトランジスタと周辺素子とを備える半導体装置を製造することができる製造方法が提供される。また、本開示の一態様に係る半導体装置によれば、オン抵抗が低減された縦型ＭＯＳトランジスタと周辺素子とを備えるのに適した構造を有する半導体装置が提供される。

【図面の簡単な説明】

【0010】

【図1】図１は、実施の形態に係る半導体装置の回路構成の一例を示す回路図である。

【図2】図２は、実施の形態に係る半導体装置の構造の一例を示す断面図である。

【図3】図３は、実施の形態に係る半導体装置の構成の一例を示す平面図である。

【図4】図４は、実施の形態に係る第１のボディ領域と第２のボディ領域との形状の一例を示す平面図である。

【図5】図５は、実施の形態に係る第１のソース電極と第１のゲート電極と第２のソース電極と第２のゲート電極との形状の一例を示す平面図である。

【図6】図６は、実施の形態に係る第１の中央領域と第２の中央領域と周辺領域と第１の活性領域と第２の活性領域との形状の一例を示す平面図である。

【図7】図７は、実施の形態に係る第１のゲート電極周辺における実施の形態に係る半導体装置の構造の一例を示す拡大平面図である。

【図8】図８は、実施の形態に係る第１のゲート電極周辺における実施の形態に係る半導体装置の構造の一例を示す拡大断面図である。

【図9】図９は、実施の形態に係る第１のゲート電極周辺における実施の形態に係る半導体装置の構造の一例を示す拡大断面図である。

【図10】図１０は、実施の形態に係る第１のゲートトレンチの周辺における実施の形態に係る半導体装置の構造の一例を示す拡大断面斜視図である。

【図11】図１１は、実施の形態に係る第１のゲートトレンチの一方の端部周辺における実施の形態に係る半導体装置の構造の一例を示す拡大平面図である。

【図12】図１２は、実施の形態に係る第１のゲートトレンチの一方の端部周辺における実施の形態に係る半導体装置の構造の一例を示す拡大断面図である。

【図13】図１３は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図14】図１４は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図15】図１５は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図16】図１６は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図17】図１７は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図18】図１８は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図19】図１９は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図20】図２０は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図21】図２１は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図22】図２２は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図23】図２３は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図24】図２４は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図25】図２５は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図26】図２６は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図27】図２７は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図28】図２８は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図29】図２９は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図30】図３０は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図31】図３１は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図32】図３２は、製造途上における実施の形態に係る半導体装置の構造を示す模式図である。

【図33】図３３は、縦型ＭＯＳトランジスタのゲートトレンチの周辺の構造を示す拡大断面斜視図である。

【図34】図３４は、縦型ＭＯＳトランジスタが破壊される現象のメカニズムを説明するための模式図である。

【発明を実施するための形態】

【0011】

（本開示の一態様を得るに至った経緯）
上述したように、縦型ＭＯＳトランジスタと周辺素子とを備える半導体装置において、オン抵抗の低減が望まれる。

【0012】

このため、発明者らは、オン抵抗が低減された縦型ＭＯＳトランジスタと周辺素子とを備える半導体装置を製造することができる製造方法について、鋭意、検討、実験を重ねた。

【0013】

図３３は、複数のゲートトレンチ５０１を備える縦型ＭＯＳトランジスタ５００の、ゲートトレンチ５０１の周辺の構造を示す拡大断面斜視図である。

【0014】

図３３において、Ｙ軸方向は、ゲートトレンチ５０１の延伸方向であり、Ｚ軸方向は、ゲートトレンチ５０１の深さ方向の反対方向であり、Ｘ軸方向は、Ｙ軸方向およびＺ軸方向に直交する方向であって、複数のゲートトレンチ５０１がストライプ状に周期的に並ぶ方向である。

【0015】

図３３に示すように、縦型ＭＯＳトランジスタ５００には、ゲートトレンチ５０１の内部に、ゲートトレンチ５０１の延伸方向に延伸するポリシリコン５０２が形成され、ボディ領域５０３のＺ軸方向上方側に、複数のソース領域５０４であって、ゲートトレンチ５０１の延伸方向に沿って周期的に形成された複数のソース領域５０４が形成されている。このゲートトレンチ５０１内部のポリシリコン５０２は、ゲート導体として機能する。

【0016】

発明者らは、縦型ＭＯＳトランジスタ５００のオン抵抗を低減するには、ストライプ状に並ぶゲートトレンチ５０１間の幅であるメサ幅Ｌｘｍを狭くして、ゲートトレンチ５０１の密度を高めることが有効であると考えた。

【0017】

しかしながら、発明者らは、メサ幅Ｌｘｍを狭くすると、縦型ＭＯＳトランジスタ５００のターンオフ時耐圧が低下してしまうという現象に気が付いた。そして、発明者らは、検討、実験を通じて、この縦型ＭＯＳトランジスタ５００のターンオフ時耐圧が低下する現象のメカニズムを解明した。

【0018】

ところで、縦型ＭＯＳトランジスタ５００には、構造上、寄生バイポーラトランジスタが備わっている。寄生バイポーラトランジスタは、駆動している半導体装置であって、縦型ＭＯＳトランジスタ５００を含む半導体装置をオフしたとき（導通状態（以下、「ＯＮ状態」とも称する）から非導通状態（以下「ＯＦＦ状態」とも称する）に遷移させたとき）、オンしやすく（ＯＮ状態になりやすく）、オフする（ＯＦＦ状態にする）直前までの駆動電圧が大きい程オンしやすい。

【0019】

縦型ＭＯＳトランジスタ５００を含む半導体装置をオフしたとき、寄生バイポーラトランジスタがオンしない駆動電圧のうちの最大のものを、本開示ではターンオフ時耐圧とよぶ。

【0020】

例えば、半導体装置の１０Ｖ駆動時からのオフでは寄生バイポーラトランジスタがオンしない一方で、半導体装置の１１Ｖ駆動時からのオフでは寄生バイポーラトランジスタがオンする場合、その半導体装置のターンオフ時耐圧は１０Ｖ以上１１Ｖ未満である。

【0021】

なお、半導体装置がデュアル構成のＮ導電型の縦型ＭＯＳトランジスタからなる場合、駆動電圧とはソース－ソース間電圧（ＶＳＳ）であり、半導体装置がシングル構成の縦型ＭＯＳトランジスタからなる場合、駆動電圧とは、ドレイン－ソース間電圧（ＶＤＳ）のことである。

【0022】

ここで、駆動とは、ゲート導体に電圧を印加してソース－ソース間（もしくはドレイン－ソース間）に電流を導通している状態のことをいい、特にことわらない限り、線形領域の条件で導通させることをいう。

【0023】

発明者らは、メサ幅Ｌｘｍを狭くすると、寄生バイポーラトランジスタがＯＮ状態となる条件が緩和されることとなるため、縦型ＭＯＳトランジスタ５００をＯＮ状態からＯＦＦ状態へと切り替えるタイミングで、この寄生バイポーラトランジスタがＯＮ状態となってしまい、その結果、ＯＮ状態の寄生バイポーラトランジスタに大電流が流れてしまうことで、縦型ＭＯＳトランジスタ５００が破壊されてしまうという知見を得た。

【0024】

図３４は、縦型ＭＯＳトランジスタ５００が破壊される現象のメカニズムを説明するための模式図である。

【0025】

メサ幅Ｌｘｍを狭くすることでボディ領域５０３の内部抵抗Ｒｂが大きくなると、図３４に示すように、縦型ＭＯＳトランジスタ５００がＯＮ状態からＯＦＦ状態へと切り替えられた直後における、寄生バイポーラトランジスタのベースとエミッタとの間の電圧ＶＢＥが大きくなってしまうことで、すなわち、縦型ＭＯＳトランジスタ５００がＯＮ状態からＯＦＦ状態へと切り替えられた直後に縦型ＭＯＳトランジスタ５００の、ドレイン－ソース間の寄生容量に起因して蓄積されたキャリアがソース領域５０４の直下を経由してボディ領域５０３からソース電極へ抜ける際に流れる電流Ｉｏｆｆと、ボディ領域５０３の内部抵抗Ｒｂとの積Ｉｏｆｆ×Ｒｂが、ＰＮ接合の順方向の障壁０．６－０．７Ｖを超えてしまうことで、寄生バイポーラトランジスタが導通して大電流が流れてしまい、縦型ＭＯＳトランジスタ５００が破壊される。

【0026】

発明者らは、この知見を基に、さらに、検討、実験を重ねて、ボディ領域５０３の内部抵抗Ｒｂを小さくするためには、ゲートトレンチ５０１の延伸方向におけるソース領域５０４の幅ＬＳ（図３３参照）を狭くすることが有効であることを見出した。

【0027】

そして、発明者らは、ターンオフ時耐圧がドレイン－ソース間仕様最大電圧２２Ｖとなる縦型ＭＯＳトランジスタ５００を実現するためには、メサ幅Ｌｘｍが０．１０［μｍ］のときには、幅ＬＳを０．３５［μｍ］以下とすることが望ましいとの知見を得た。

【0028】

ゲートトレンチ５０１の延伸方向におけるソース領域５０４間の距離、すなわち、ゲートトレンチ５０１の延伸方向におけるボディ領域５０３の幅を幅ＬＢ（図３３参照）とする場合、一般に、幅ＬＳのソース領域５０４と幅ＬＢのボディ領域５０３とは、以下の手順で形成する。

【0029】

まず（１）半導体層に特定の導電型（例えばｐ型）のドーパントを注入してボディ領域５０３を形成し、次に、（２）ボディ領域５０３の幅ＬＢの部分だけを被覆するように、半導体層の上面にパターニングされたレジストを形成し、その次に、（３）パターニングされたレジストの開口部分に、上記特定の導電型と異なる導電型（例えばｎ型）のドーパントを注入してソース領域５０４を形成することで、幅ＬＳのソース領域５０４と幅ＬＢのボディ領域５０３とを形成する。

【0030】

一方で、一般に、パターニングされたレジストの、厚さに対する残し幅のアスペクト比は、３．０程度の上限がある。さらに、一般に、レジストを塗布するレジスト塗布領域内に段差がある場合、そのレジストにはその段差以上のレジスト厚が必要となる。

【0031】

これに対して、従来の、縦型ＭＯＳトランジスタと周辺素子とを備える半導体装置を製造する製造方法においては、上記レジスト塗布領域における、縦型ＭＯＳトランジスタを形成する領域と周辺素子を形成する領域との間に段差が生じてしまうため、一定以上の厚さのレジストを塗布する必要がある。すると、アスペクト比３．０を維持して残し幅を微細にするには限界がある。

【0032】

これらのことから、発明者らは、上記レジスト塗布領域における上記段差が生じない、縦型ＭＯＳトランジスタと周辺素子とを備える半導体装置を製造する製造方法を実現することができれば、オン抵抗が低減された縦型ＭＯＳトランジスタと周辺素子とを備える半導体装置を実現することができると考えた。

【0033】

そして、発明者らは、この考えに基づいて、さらに、検討、実験を重ねて、下記本開示の一態様に係る製造方法、および、下記本開示の一態様に係る半導体装置に想到した。

【0034】

本開示の一態様に係る製造方法は、第１導電型の半導体層と、少なくとも一部が前記半導体層の内部に形成された縦型ＭＯＳトランジスタであって、チャネルが形成される活性領域を含む中央領域に、前記半導体層の平面視において第１の方向に延伸する複数のゲートトレンチが形成された前記縦型ＭＯＳトランジスタと、前記半導体層の内部に形成された、ポリシリコンからなる周辺素子であって、少なくとも一部が、前記半導体層の平面視において、前記中央領域に隣接し前記中央領域を取り囲む周辺領域に形成された前記周辺素子と、を備えるフェイスダウン実装が可能なチップサイズパッケージ型の半導体装置を製造する製造方法であって、前記半導体層の平面視において少なくとも一部が前記周辺領域を含む第１の範囲の前記半導体層に対して、前記半導体層の上面から深さＨの第１の溝を形成する第１の工程と、前記第１の溝が埋まるように、少なくとも前記半導体層の上面まで第１の酸化膜を堆積し、さらに、前記第１の酸化膜の上面に形成される第３の酸化膜の最上面と、前記半導体層の上面に形成される第２の酸化膜の最上面との高さが一致するように、前記第１の酸化膜の上面に前記第３の酸化膜と、前記半導体層の上面に厚さａの前記第２の酸化膜とを並行して形成する第２の工程と、前記半導体層の平面視において前記第１の範囲に含まれる第２の範囲であって、少なくとも一部が前記周辺領域を含む前記第２の範囲の前記第３の酸化膜と前記第１の酸化膜とに対して、前記第３の酸化膜の最上面から、前記厚さａよりも深い深さｈの第２の溝を形成する第３の工程と、前記中央領域の前記半導体層に対して、前記第２の酸化膜の最上面から、前記深さＨよりも深い深さの前記複数のゲートトレンチを形成する第４の工程と、少なくとも、前記複数のゲートトレンチおよび前記第２の溝がポリシリコンで充填されるまで、前記半導体層の上面側にポリシリコンを堆積する第５の工程と、前記第２の溝に堆積されたポリシリコンに不純物を注入して前記周辺素子を形成する第６の工程と、前記第２の酸化膜の最上面と、前記複数のゲートトレンチに堆積されたポリシリコンの上面と、前記第２の溝に堆積されたポリシリコンの上面との高さが一致するように、前記複数のゲートトレンチに堆積されたポリシリコンと、前記第２の溝に堆積されたポリシリコンとを化学的機械研磨で並行して除去して、前記周辺素子の厚さを前記深さｈと一致させる第７の工程と、を順に含む。

【0035】

上記製造方法によると、第７の工程が終了した時点で、第２の酸化膜の最上面と、第３の酸化膜の最上面と、複数のゲートトレンチに充填されたポリシリコンの上面と、第２の溝に充填されたポリシリコンの上面との高さが一致する。すなわち、第７の工程の後において、幅ＬＳのソース領域を形成するためのレジストを塗布する領域に段差が存在しない。

【0036】

このため、上記レジストの、段差の存在を加味したレジスト厚の増加を抑制することができる。これにより、上記レジストを使用して形成されるソース領域の幅ＬＳを、従来よりも狭くすることが可能となる。

【0037】

したがって、上記製造方法によると、オン抵抗が低減された縦型ＭＯＳトランジスタと周辺素子とを備える半導体装置を製造することができる。

【0038】

また、さらに、前記第４の工程が開始されるまでに、前記半導体層の上面側に前記第１導電型と異なる第２導電型の不純物を注入して、前記縦型ＭＯＳトランジスタのボディ領域を形成する第８の工程と、前記第７の工程が終了した後に、前記半導体層の上面側に、前記半導体層の平面視において前記第１の方向に沿って周期的に形成された複数の第１の開口部を有するレジストを形成し、前記半導体層の平面視において前記複数の第１の開口部に位置する前記半導体層の部分のそれぞれに、前記第１導電型の不純物を注入して、前記縦型ＭＯＳトランジスタの複数のソース領域を形成する第９の工程と、を含むとしてもよい。

【0039】

これにより、第８の工程によりボディ領域を形成し、第９の工程によりソース領域を形成することができる。

【0040】

また、前記第９の工程では、前記周期的に形成された複数の第１の開口部間の距離が０．３０μｍ以下となるように前記レジストを形成し、さらに、前記レジストの厚さを９００ｎｍ以下に調整するとしてもよい。

【0041】

これにより、ボディ領域の幅ＬＢを０．３０μｍ以下とすることができるため、ソース領域の幅ＬＳの微細化に伴うオン抵抗の増大を抑制することができる。

【0042】

また、前記第４の工程では、前記半導体層の平面視において、前記複数のゲートトレンチのうちの、前記周辺素子と最も近接するゲートトレンチと前記周辺素子との最近接距離を３μｍ未満となるように、前記複数のゲートトレンチを形成するとしてもよい。

【0043】

上記製造方法によると、縦型ＭＯＳトランジスタの活性領域の大きさを制限する要因が低減される。これにより、縦型ＭＯＳトランジスタのオン抵抗を、さらに低減することができる。

【0044】

また、さらに、前記第２の工程が終了した後から前記第４の工程が開始されるまでの期間に、前記第２の酸化膜に対して、前記半導体層の平面視において前記第１の方向に直交する第２の方向に沿って周期的に形成された複数の第２の開口部であって、前記第２の方向における非開口部分の幅が開口部分の幅の半分以下となる前記周期的に形成された複数の第２の開口部を形成する第１０の工程を含み、前記第４の工程では、前記周期的に形成された複数の第２の開口部を有する前記第２の酸化膜をマスクパターンとして、前記複数のゲートトレンチを形成し、前記第９の工程では、前記周期的に形成された複数の第１の開口部における、前記第１の方向の開口部分の幅が０．３５μｍ以下になるように、前記レジストを形成するとしてもよい。

【0045】

これにより、メサ幅Ｌｘｍをゲートトレンチの幅の半分以下とし、かつ、ソース領域の幅ＬＳを０．３５μｍ以下とすることができる。

【0046】

また、さらに、前記第９の工程が終了した後に、前記複数のゲートトレンチに堆積されたポリシリコンのそれぞれに対してエッチングを行って、前記複数のゲートトレンチのそれぞれにおいて当該ゲートトレンチの内部の側壁が露出するように、前記複数のゲートトレンチのそれぞれに１対１で対応する複数のリセスを形成する第１１の工程を含むとしてもよい。

【0047】

上記製造方法によると、ソース領域に電気的に接続する、金属からなるソース電極を、ゲートトレンチの内部の側壁が露出する部分にまで形成することが可能となる。これにより、ソース領域とソース電極、および、ボディ領域とソース電極とのコンタクト抵抗を低減することができる。

【0048】

本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、第１導電型の半導体層と、少なくとも一部が前記半導体層の内部に形成された縦型ＭＯＳトランジスタであって、チャネルが形成される活性領域を含む中央領域に、前記半導体層の平面視において第１の方向に延伸する複数のゲートトレンチが形成された前記縦型ＭＯＳトランジスタと、前記半導体層の内部に形成された、ポリシリコンからなる周辺素子であって、少なくとも一部が、前記半導体層の平面視において、前記中央領域に隣接し前記中央領域を取り囲む周辺領域に形成された前記周辺素子と、を備え、前記周辺素子は、前記半導体層の平面視において少なくとも一部が前記周辺領域を含む第１の範囲の前記半導体層に形成された第１の溝であって、前記複数のゲートトレンチの深さよりも浅い前記第１の溝の内部に形成され、前記周辺素子の上面と、前記半導体層の上面に接触されて形成された表面酸化膜の最上面との高さが一致する。

【0049】

上記構成の半導体装置によると、周辺素子の上面と、第２の酸化膜の最上面との高さが一致する。すなわち、幅ＬＳのソース領域を形成するためのレジストを塗布する領域に段差が存在しない。

【0050】

このため、上記レジストの、段差を加味したレジスト厚の増加を抑制することができる。これにより、上記レジストを使用して形成されるソース領域の幅ＬＳを、従来よりも狭くすることが可能となる。

【0051】

したがって、上記半導体装置によると、オン抵抗が低減された縦型ＭＯＳトランジスタと周辺素子とを備えるのに適した構造を有する半導体装置が提供される。

【0052】

また、前記縦型ＭＯＳトランジスタは、さらに、前記半導体層の上面側に形成された、前記第１導電型と異なる第２導電型のボディ領域と、前記ボディ領域に、前記半導体層の平面視において前記第１の方向に沿って周期的に形成された複数のソース領域と、を備え、前記周期的に形成された複数のソース領域間の距離は０．３０μｍ以下であるとしてもよい。

【0053】

これにより、ボディ領域の幅ＬＢを０．３０μｍ以下とすることができる。

【0054】

また、前記半導体層の平面視において、前記複数のゲートトレンチのうちの、前記周辺素子に最も近接するゲートトレンチと前記周辺素子との最近接距離は、３μｍ未満であるとしてもよい。

【0055】

上記構成の半導体装置によると、縦型ＭＯＳトランジスタの活性領域の大きさを制限する要因が低減される。これにより、縦型ＭＯＳトランジスタのオン抵抗を、さらに低減することができる。

【0056】

また、前記複数のゲートトレンチは、前記半導体層の平面視において前記第１の方向に直交する第２の方向に沿ってストライプ状に並んで周期的に形成され、前記第２の方向おける、前記複数のゲートトレンチ間の距離は、前記第２の方向における、前記複数のゲートトレンチの幅の半分以下であり、前記第１の方向における、前記周期的に形成された複数のソース領域の幅は、０．３５μｍ以下であるとしてもよい。

【0057】

これにより、メサ幅Ｌｘｍをゲートトレンチの幅の半分以下とし、かつ、ソース領域の幅ＬＳを０．３５μｍ以下とすることができる。

【0058】

また、前記半導体層の平面視において、前記複数のゲートトレンチのうちの、前記周辺素子に最も近接するゲートトレンチと前記周辺素子との距離が最短となる方向を第３の方向とし、前記第３の方向における前記第１の溝の幅をＬとし、前記周辺素子の最も低い位置から前記第１の溝の底面までの距離をｂとし、前記第３の方向における前記周辺素子の幅をｌとする場合に、Ｌとｂとｌとは、ｌ≦Ｌ－２ｂとなる関係を満たし、前記第１の溝の側壁と前記周辺素子との距離は、ｂ以上であるとしてもよい。

【0059】

上記構成の半導体装置によると、周辺素子と半導体層との距離は、全方位的にｂ以上となる。このため、ｂにより定まる、周辺素子と半導体層との間の所定の絶縁性が確保される。

【0060】

また、前記縦型ＭＯＳトランジスタは、さらに、前記複数のゲートトレンチのそれぞれにおいて、当該ゲートトレンチの内部に、前記第１の方向に、当該ゲートトレンチの一方の端から他方の端まで延伸するポリシリコンを備え、さらに、前記複数のゲートトレンチのうち、少なくとも互いに隣接する２つのゲートトレンチの内部のそれぞれに備わる少なくとも２つのポリシリコンのそれぞれを接続するポリシリコンを内部に備えるトレンチからなる第１の接続領域と第２の接続領域とであって、前記少なくとも互いに隣接する２つのゲートトレンチの、前記第１の方向における一方の端部に跨って形成された前記第１の接続領域と、他方の端部に跨って形成された前記第２の接続領域とを、それぞれ複数備え、さらに、前記複数のゲートトレンチのそれぞれの内部に備わるポリシリコンのそれぞれに電圧を印加するための、金属からなるゲート電極と、当該ゲート電極に電気的に接続されたゲート配線であって、複数の前記第１の接続領域のそれぞれに備わるポリシリコンのそれぞれに複数の第１の接触面のそれぞれで接触し、複数の前記第２の接続領域のそれぞれに備わるポリシリコンのそれぞれに複数の第２の接触面のそれぞれで接続する前記ゲート配線とを備え、前記複数の第１の接触面のそれぞれと前記複数の第２の接触面のそれぞれとは、前記表面酸化膜の最上面の高さと一致するとしてもよい。

【0061】

これにより、前記複数のゲートトレンチのそれぞれの内部に備わるポリシリコンのそれぞれとゲート電極とのコンタクト抵抗を低減することができる。

【0062】

また、前記半導体層の平面視における複数の前記第１の接続領域それぞれの形状は、当該第１の接続領域の内部に存在する最短の線分の長さが、当該第１の接続領域の、前記表面酸化膜の最上面からの深さの２倍未満となる形状であり、前記半導体層の平面視における複数の前記第２の接続領域それぞれの形状は、当該第２の接続領域の内部に存在する最短の線分の長さが、当該第２の接続領域の深さの２倍未満となる形状であるとしてもよい。

【0063】

一般に、ポリシリコンの堆積過程において、ポリシリコンは等方的に成長する。このため、溝の内部にポリシリコンを充填する場合には、溝の底面からのポリシリコンの成長と、溝の側面からのポリシリコンの成長とが同時進行で行われる。このため、一般に、比較的溝の深さが深く、平面視における溝の面積が比較的大きな形状の溝の部分は、ポリシリコンを充填することが難しい。上記構成の半導体装置において、第１の接続領域および第２の接続領域がこれに該当する可能性がある。

【0064】

一方で、一般に、平面視における溝の形状に関わらず、平面視における溝の内部に存在する最短の線分の長さが溝の深さの２倍未満であるという条件を満たしていれば、比較的容易に、溝の内部にポリシリコンを充填することができることが知られている。

【0065】

上記構成の半導体装置において、第１の接続領域および第２の接続領域は、上記条件が満たされている。

【0066】

したがって、上記構成の半導体装置によると、第１の接続領域および第２の接続領域を、第１の接続領域および第２の接続領域の内部にポリシリコンを比較的容易に充填させるのに適した構造とすることができる。

【0067】

以下、本開示の一態様に係る製造方法および半導体装置の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態、ならびに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。

【0068】

（実施の形態）
以下、実施の形態に係る半導体装置について説明する。この半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ：ＣＳＰ）型の半導体装置であって、少なくとも一部が半導体層の内部に形成された縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、半導体層の内部に形成された、ポリシリコンからなる周辺素子とを備える。

【0069】

［１．半導体装置の構造］
図１は、実施の形態に係る半導体装置１の構成の一例を示す回路図である。図１に示すように、半導体装置１は、第１の縦型ＭＯＳトランジスタ１０と、第１の抵抗素子５１と、第１のツェナーダイオード５２と、第２の縦型ＭＯＳトランジスタ２０と、第２の抵抗素子６１と、第２のツェナーダイオード６２と、第１のソースパッド１１１と、第１のゲートパッド１１９と、第２のソースパッド１２１と、第２のゲートパッド１２９とを備える。

【0070】

ここで、第１の縦型ＭＯＳトランジスタ１０と、第２の縦型ＭＯＳトランジスタ２０とは、少なくとも一部が後述する半導体層４０（後述の図２等参照）の内部に形成された縦型ＭＯＳトランジスタである。

【0071】

また、第１の抵抗素子５１と、第１のツェナーダイオード５２と、第２の抵抗素子６１と、第２のツェナーダイオード６２とは、半導体装置１をサージ電流から保護するために形成された保護素子であって、半導体層４０の内部に形成された、ポリシリコンからなる周辺素子である。

【0072】

以下では、半導体装置１は、第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０との２つの、少なくとも一部が半導体層４０の内部に形成された縦型ＭＯＳトランジスタ、および、第１の抵抗素子５１と、第１のツェナーダイオード５２と、第２の抵抗素子６１と、第２のツェナーダイオード６２との４つの、半導体層４０の内部に形成された、ポリシリコンからなる周辺素子を備えるとして説明する。しかしながら、半導体装置１は、１つ以上の、少なくとも一部が半導体層４０の内部に形成された縦型ＭＯＳトランジスタ、および、１つ以上の、半導体層４０の内部に形成された、ポリシリコンからなる周辺素子を備える構成であれば、必ずしも、図１に例示される構成に限定される必要はない。

【0073】

図２は、半導体装置１の構造の一例を示す断面図である。図３は、半導体装置１の構造の一例を示す平面図である。図２は、図３のＩ－Ｉにおける切断面を示す。

【0074】

図２および図３に示すように、半導体装置１は、半導体層４０と、表面酸化膜３４と、パッシベーション層３５と、少なくとも一部が半導体層４０内の第１の半導体層内領域Ａ１に形成された第１の縦型ＭＯＳトランジスタ１０と、少なくとも一部が半導体層４０内の第２の半導体層内領域Ａ２に形成された第２の縦型ＭＯＳトランジスタ２０と、を備える。

【0075】

なお、半導体層４０の平面視で、第１の半導体層内領域Ａ１と第２の半導体層内領域Ａ２とは互いに隣接しており、半導体層４０を面積で２等分している。

【0076】

半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層されて構成される。

【0077】

半導体基板３２は、半導体層４０の下面側に配置され、第１導電型（例えばＮ型）の不純物を含むシリコンからなる。

【0078】

低濃度不純物層３３は、半導体層４０の上面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。

【0079】

表面酸化膜３４は、半導体層４０の上面に接触されて形成される。

【0080】

パッシベーション層３５は、表面酸化膜３４の最上面の少なくとも一部を被覆する。

【0081】

図２および図３に示すように、第１の縦型ＭＯＳトランジスタ１０は、半導体層４０の上面に、フェイスダウン実装時に実装基板に接合材を介して接合される、１以上（ここでは５つ）の第１のソースパッド１１１（ここでは、第１のソースパッド１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、および、１１１ｅ）、および、１以上（ここでは１つ）の第１のゲートパッド１１９を有する。また、第２の縦型ＭＯＳトランジスタ２０は、半導体層４０の上面に、フェイスダウン実装時に実装基板に接合材を介して接合される、１以上（ここでは５つ）の第２のソースパッド１２１（ここでは、第２のソースパッド１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、および、１２１ｅ）、および、１以上（ここでは１つ）の第２のゲートパッド１２９を有する。

【0082】

なお、１以上の第１のソースパッド１１１の数、および、１以上の第２のソースパッド１２１の数は、それぞれ、必ずしも図３に例示された５つに限定される必要はなく、５つ以外の１以上の数であっても構わない。

【0083】

また、１以上の第１のゲートパッド１１９の数、および、１以上の第２のゲートパッド１２９の数は、それぞれ、必ずしも図３に例示された１つに限定される必要はなく、１つ以外の１以上の数であっても構わない。

【0084】

図２および図３に示すように、低濃度不純物層３３の第１の半導体層内領域Ａ１には、第１導電型と異なる第２導電型（例えばＰ型）の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む複数の第１のソース領域１４と、第１の方向（ここでは、Ｙ軸方向）に延伸する複数の第１のゲートトレンチ１７とが形成されている。そして、各第１のゲートトレンチ１７の内部には、第１のゲートトレンチ１７の延伸方向、すなわち、第１の方向に延伸する第１のゲート導体１５と、第１のゲート導体１５の側面と底面とを覆う第１のゲート酸化膜１６とが形成されている。

【0085】

ここで、第１のゲート導体１５は、ポリシリコンである。このため、以下では、第１のゲート導体１５のことを、ポリシリコン１５と称することもある。

【0086】

また低濃度不純物層３３の第２の半導体層内領域Ａ２には、第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む複数の第２のソース領域２４と、第１の方向に延伸する複数の第２のゲートトレンチ２７とが形成されている。そして、各第２のゲートトレンチ２７の内部には、第２のゲートトレンチ２７の延伸方向、すなわち、第１の方向に延伸する第２のゲート導体２５と、第２のゲート導体２５の側面と底面とを覆う第２のゲート酸化膜２６とが形成されている。

【0087】

ここで、第２のゲート導体２５は、第１のゲート導体１５と同様に、ポリシリコンである。

【0088】

図４は、半導体装置１の構成要素のうち、第１のボディ領域１８と第２のボディ領域２８との、半導体層４０の平面視における形状の一例を示す平面図である。

【0089】

図４において、第１の活性領域１２は、第１のボディ領域１８のうち、第１の方向に延伸する複数の第１のゲートトレンチ１７が形成されている領域であり、第２の活性領域２２は、第２のボディ領域２８のうち、第１の方向に延伸する複数の第２のゲートトレンチ２７が形成されている領域である。

【0090】

図４において、第１のボディ領域１８と、第２のボディ領域２８と、第１の活性領域１２と、第２の活性領域２２とは、実際には半導体装置１の外部からは視認することができないが、第１のボディ領域１８と、第２のボディ領域２８と、第１の活性領域１２と、第２の活性領域２２とを、あたかも視認することができるかのように図示している。

【0091】

また、図４において、半導体装置１が備える、第１のボディ領域１８と、第２のボディ領域２８と、第１の活性領域１２と、第２の活性領域２２と以外の構成要素については、図示が省略されている。

【0092】

図４に示すように、半導体層４０の平面視において、第１の活性領域１２は、第１のボディ領域１８に含まれ、第２の活性領域２２は、第２のボディ領域２８に含まれる。

【0093】

半導体層４０の平面視における第１の活性領域１２の面積が大きい程、第１の縦型ＭＯＳトランジスタ１０のオン抵抗がより低減され、半導体層４０の平面視における第２の活性領域２２の面積が大きい程、第２の縦型ＭＯＳトランジスタ２０のオン抵抗がより低減される。

【0094】

再び図２、図３に戻って、半導体装置１の構成についての説明を続ける。

【0095】

第１のソース電極１１は、下面が、複数の第１のソース領域１４および第１のボディ領域１８に接続される。第１のソース電極１１の上面には、部分的に外部に露出した部分が存在する。１以上の第１のソースパッド１１１のそれぞれは、この、第１のソース電極１１の上面に存在する、部分的に外部に露出した部分のそれぞれである。

【0096】

第１のソース電極１１のそれぞれは、限定されない一例として、ニッケル、チタン、タングステン、パラジウム、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成される。第１のソース電極１１の上面には、金などのめっきが施されてもよい。

【0097】

第１のゲート電極１９（図２、図３には図示されず、後述の図５等参照）は、複数の第１のゲート導体１５のそれぞれに電圧を印加するための金属であって、第１の抵抗素子５１と後述の第１のゲート配線５３（図２、図３には、図示されず、後述の図７等参照）とを介して、複数の第１のゲート導体１５のそれぞれと接続される。第１のゲートパッド１１９は、この、第１のゲート電極１９の上面に存在する、部分的に外部に露出した部分である。

【0098】

第１のゲート電極１９は、限定されない一例として、ニッケル、チタン、タングステン、パラジウム、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成される。第１のゲート電極１９の上面には、金などのめっきが施されてもよい。

【0099】

第２のソース電極２１は、下面が、複数の第２のソース領域２４および第２のボディ領域２８に接続される。第２のソース電極２１の上面には、部分的に外部に露出した部分が存在する。１以上の第２のソースパッド１２１のそれぞれは、この、第２のソース電極２１の上面に存在する、部分的に外部に露出した部分のそれぞれである。

【0100】

第２のソース電極２１のそれぞれは、限定されない一例として、ニッケル、チタン、タングステン、パラジウム、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成される。第２のソース電極２１の上面には、金などのめっきが施されてもよい。

【0101】

第２のゲート電極２９（図２、図３には図示されず、後述の図５等参照）は、複数の第２のゲート導体２５のそれぞれに電圧を印加するための金属であって、第２の抵抗素子６１と第２のゲート配線（図示されず）とを介して、複数の第２のゲート導体２５のそれぞれと接続される。第２のゲートパッド１２９は、この、第２のゲート電極２９の上面に存在する、部分的に外部に露出した部分である。

【0102】

第２のゲート電極２９は、限定されない一例として、ニッケル、チタン、タングステン、パラジウム、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成される。第２のゲート電極２９の上面には、金などのめっきが施されてもよい。

【0103】

図５は、半導体装置１の構成要素のうち、第１のソース電極１１と、第１のゲート電極１９と、第２のソース電極２１と、第２のゲート電極２９との、半導体層４０の平面視における形状の一例を示す平面図である。

【0104】

図５において、第１のソース電極１１と、第１のゲート電極１９と、第２のソース電極２１と、第２のゲート電極２９とは、それぞれ、第１のソースパッド１１１と、第１のゲートパッド１１９と、第２のソースパッド１２１と、第２のゲートパッド１２９との部分を除いて、実際には半導体装置１の外部からは視認することができないが、第１のソース電極１１と、第１のゲート電極１９と、第２のソース電極２１と、第２のゲート電極２９とを、それらの全体が、あたかも視認することができるかのように図示している。

【0105】

また、図５において、半導体装置１が備える、第１のソース電極１１と、第１のゲート電極１９と、第２のソース電極２１と、第２のゲート電極２９と以外の構成要素については、図示が省略されている。

【0106】

再び図２、図３に戻って、半導体装置１の構成についての説明を続ける。

【0107】

第１の縦型ＭＯＳトランジスタ１０および第２の縦型ＭＯＳトランジスタ２０の上記構成により、低濃度不純物層３３と半導体基板３２とは、第１の縦型ＭＯＳトランジスタ１０のドレイン領域および第２の縦型ＭＯＳトランジスタ２０のドレイン領域が共通化された、共通ドレイン領域として機能する。

【0108】

また、第１の縦型ＭＯＳトランジスタ１０において、第１のボディ領域１８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能する。

【0109】

同様に、第２の縦型ＭＯＳトランジスタ２０において、第２のボディ領域２８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能する。

【0110】

本明細書において、半導体層４０のうち、半導体層４０の平面視においてソース電極と重なる領域を中央領域と定義し、半導体層４０のうち、半導体層４０の平面視において中央領域を取り囲む領域を周辺領域と定義する。

【0111】

これら定義に則って、以下、半導体層４０のうち、半導体層４０の平面視において第１のソース電極１１と重なる領域を第１の中央領域４１と称し、半導体層４０のうち、半導体層４０の平面視において第２のソース電極２１と重なる領域を第２の中央領域４２と称し、半導体層４０のうち、半導体層４０の平面視において第１の中央領域４１および第２の中央領域４２を取り囲む領域を周辺領域４３と称する。

【0112】

図６は、半導体装置１の構成要素のうち、第１の中央領域４１と、第２の中央領域４２と、周辺領域４３と、第１の活性領域１２と、第２の活性領域２２との、半導体層４０の平面視における形状の一例を示す平面図である。

【0113】

図６において、第１の中央領域４１と、第２の中央領域４２と、周辺領域４３と、第１の活性領域１２と、第２の活性領域２２とは、実際には半導体装置１の外部からは視認することができないが、第１の中央領域４１と、第２の中央領域４２と、周辺領域４３と、第１の活性領域１２と、第２の活性領域２２とを、あたかも視認することができるかのように図示している。

【0114】

また、図６において、半導体装置１が備える、第１の中央領域４１と、第２の中央領域４２と、周辺領域４３と、第１の活性領域１２と、第２の活性領域２２と以外の構成要素については、図示が省略されている。

【0115】

図６に示すように、半導体層４０の平面視において、第１の活性領域１２は、第１の中央領域４１に含まれ、第２の活性領域２２は、第２の中央領域４２に含まれる。

【0116】

以下、半導体層４０の平面視における、第１のゲート電極１９の周辺における半導体装置１の構造について、図面を参照しながら説明する。なお、半導体層４０の平面視における、第２のゲート電極２９の周辺における半導体装置１の構造も、半導体層４０の平面視における、第１のゲート電極１９の周辺における半導体装置１の構造と同様である。このため、ここでは、これらの代表として、半導体層４０の平面視における、第１のゲート電極１９の周辺における半導体装置１の構造についてのみ説明する。

【0117】

図７は、半導体層４０の平面視における、第１のゲート電極１９の周辺における半導体装置１の構造の一例を示す拡大平面図である。図８および図９は、半導体層４０の平面視における、第１のゲート電極１９の周辺における半導体装置１の構造の一例を示す拡大断面図である。図８は、図７のＩＩ－ＩＩにおける切断面を示し、図９は、図７のＩＩＩ－ＩＩＩにおける切断面を示す。

【0118】

図７において、第１のソース電極１１と、第１のゲート電極１９のうちの第１のゲートパッド１１９を除く部分と、第１のゲート配線５３と、第１の抵抗素子５１と、周辺領域４３とは、実際には半導体装置１の外部からは視認することができないが、第１のソース電極１１と、第１のゲート電極１９のうちの第１のゲートパッド１１９を除く部分と、第１のゲート配線５３と、第１の抵抗素子５１と、周辺領域４３とを、あたかも視認することができるかのように図示している。

【0119】

また、図７において、半導体装置１が備える、第１のソース電極１１と、第１のゲート電極１９と、第１のゲート配線５３と、第１の抵抗素子５１と、周辺領域４３と以外の構成要素については、図示が省略されている。

【0120】

図７および図８に示すように、第１の抵抗素子５１は、第１のゲート電極１９と第１のゲート配線５３とに接続され、全体が周辺領域４３に形成されたポリシリコンからなる。

【0121】

また、図８に示すように、第１の抵抗素子５１の上面と、表面酸化膜３４の最上面との高さが一致する。

【0122】

また、図８に示すように、第１の抵抗素子５１は、半導体層４０の平面視において少なくとも一部が周辺領域４３を含む第１の範囲Ｂ１の半導体層４０（低濃度不純物層３３）の内部に形成された第１の溝７１の内部に形成される。

【0123】

図７および図９に示すように、第１のツェナーダイオード５２は、第１のゲート電極１９と第１のソース電極１１とに接続され、少なくとも一部が周辺領域４３に形成されたポリシリコンからなる。第１のツェナーダイオード５２は、図９に示すように、ポリシリコンに対して、第１導電型の不純物（図９中のＮ）と、第２導電型の不純物（図９中のＰ）とを、互いに異なる領域に連続して注入することで実現される。

【0124】

また、図７に示すように、第１のツェナーダイオード５２は、半導体層４０の平面視において、第１のゲート電極１９と第１のソース電極１１とが対向する第１の電極対向領域４５であって、第１のゲート電極１９を、一部を除いて取り囲む第１の電極対向領域４５に形成される。

【0125】

また、図９に示すように、第１のツェナーダイオード５２の上面と、表面酸化膜３４の最上面との高さが一致する。

【0126】

また、図９に示すように、第１のツェナーダイオード５２は、第１の溝７１の内部に形成される。

【0127】

なお、第１の抵抗素子５１と第１のツェナーダイオード５２との周辺素子と、周辺素子に最も近接する第１のゲートトレンチ１７との距離は、３μｍ未満となっている。これにより、第１の活性領域１２の大きさを制限する要因が低減される。このため、第１の縦型ＭＯＳトランジスタ１０のオン抵抗を、さらに低減することができる。

【0128】

なお、従来、周辺素子を半導体層４０の上面に積層して形成するため、第１のゲートトレンチ１７と周辺素子との間に段差が発生し、この段差を挟んでレジストの厚さが変動する範囲が必然的に生じる。レジストの厚さが変動する範囲では、フォトリソグラフィーの加工精度が得られない。このため、構造物の形成は、この範囲を避けねばならず、結果的に第１のゲートトレンチ１７と周辺素子との間には、３μｍ以上の距離を確保する必要があった。

【0129】

また、第１の抵抗素子５１と第１のツェナーダイオード５２との周辺素子と、周辺素子に最も近接する第１のゲートトレンチ１７との距離が最短となる方向を第３の方向とし、第３の方向における第１の溝７１の幅をＬとし、周辺素子の最も低い位置から第１の溝７１の底面までの距離をｂとし、第３の方向における周辺素子の幅をｌとする場合に、Ｌとｂとｌとは、ｌ≦Ｌ－２ｂとなる関係を満たす。また、第１の溝７１の側壁と周辺素子との距離は、いずれもｂ以上となる。これにより、周辺素子と半導体層４０（低濃度不純物層３３）との距離は、全方位的にｂ以上となる。このため、ｂにより定まる、周辺素子と半導体層４０との間の所定の絶縁性が確保される。

【0130】

また、前述した通り、第１の抵抗素子５１と第１のツェナーダイオード５２との周辺素子の上面と、表面酸化膜３４の最上面との高さが一致する。すなわち、幅ＬＳの第１のソース領域１４と幅ＬＢの第１のボディ領域１８とを形成するためのレジストを塗布する領域に段差が存在しない。

【0131】

このため、上記レジストの、段差を加味したレジスト厚の増加を抑制することができる。これにより、上記レジストを使用して形成される第１のソース領域１４の幅ＬＳと第１のボディ領域１８の幅ＬＢとを、従来よりも狭くする、すなわち、第１のソース領域１４の幅ＬＳを０．３５μｍ以下とし、第１のボディ領域１８の幅ＬＢを０．３０μｍ以下とすることが可能となっている。

【0132】

以下、第１のゲートトレンチ１７の周辺における半導体装置１の構造について、図面を参照しながら説明する。なお、第２のゲートトレンチ２７の周辺における半導体装置１の構造も、第１のゲートトレンチ１７の周辺における半導体装置１の構造と同様である。このため、ここでは、これらの代表として、第１のゲートトレンチ１７の周辺における半導体装置１の構造についてのみ説明する。

【0133】

図１０は、第１のゲートトレンチ１７の周辺における半導体装置１の構造の一例を示す拡大断面斜視図である。

【0134】

図１０において、Ｙ軸方向は、第１のゲートトレンチ１７の延伸方向であり、Ｚ軸方向は、第１のゲートトレンチ１７の深さ方向の反対方向であり、Ｘ軸方向は、Ｙ軸方向およびＺ軸方向に直交する方向であって、複数の第１のゲートトレンチ１７がストライプ状に周期的に並ぶ方向である。

【0135】

図１０に示すように、半導体装置１には、複数の第１のゲートトレンチ１７のそれぞれの内部に、第１のゲートトレンチ１７の延伸方向である第１の方向（Ｙ軸方向）に延伸する第１のゲート導体１５が形成され、第１のボディ領域１８のＺ軸方向上方側に、複数の第１のソース領域１４であって、第１の方向に沿って周期的に形成された複数の第１のソース領域１４が形成されている。また、複数の第１のゲートトレンチ１７は、半導体層４０の平面視において、第１の方向に直交する第２の方向にストライプ状に並んで周期的に形成されている。

【0136】

また、図１０に示すように、第１のゲートトレンチ１７間の幅であるメサ幅Ｌｘｍは、０．１０μｍであり、第１の方向に沿って周期的に形成された複数の第１のソース領域１４の幅ＬＳは０．３５μｍ以下であり、第１の方向に沿って周期的に形成された複数の第１のソース領域１４間の距離、すなわち、第１の方向における第１のボディ領域１８の幅ＬＢは０．３０μｍ以下である。ここで、メサ幅Ｌｘｍは、第１のゲートトレンチ１７の幅の半分以下となっている。

【0137】

以下、第１のゲートトレンチ１７の一方の端部の周辺における半導体装置１の構造について、図面を参照しながら説明する。なお、第１のゲートトレンチ１７の他方の端部の周辺における第１の半導体装置１の構造、第２のゲートトレンチ２７の一方の端部の周辺における半導体装置１の構造、および、第２のゲートトレンチ２７の他方の端部の周辺における半導体装置１の構造も、第１のゲートトレンチ１７の一方の端部の周辺における半導体装置１の構造と同様である。このため、ここでは、これらの代表として、第１のゲートトレンチ１７の一方の端部の周辺における半導体装置１の構造についてのみ説明する。

【0138】

図１１は、半導体層４０の平面視における、第１のゲートトレンチ１７の一方の端部の周辺における半導体装置１の構造の一例を示す拡大平面図である。図１２は、半導体層４０の平面視における、第１のゲートトレンチ１７の一方の端部の周辺における半導体装置１の構造の一例を示す拡大断面図である。図１２は、図１１のＩＩＩＩ－ＩＩＩＩにおける切断面を示す。

【0139】

図１１において、複数の第１のゲートトレンチ１７と、複数の接続領域８１とは、実際には半導体装置１の外部からは視認することができないが、複数の第１のゲートトレンチ１７と、複数の接続領域８１とを、あたかも視認することができるかのように図示している。

【0140】

また、図１１において、半導体装置１が備える、複数の第１のゲートトレンチ１７と、複数の接続領域８１と以外の構成要素については、図示が省略されている。

【0141】

図１１および図１２に示すように、第１の縦型ＭＯＳトランジスタ１０は、少なくとも互いに隣接する２つの（ここでは互いに隣接する２つの）第１のゲートトレンチ１７の内部のそれぞれに備わる少なくとも２つの（ここでは２つの）ポリシリコン１５（第１のゲート導体１５）のそれぞれを接続するポリシリコンを内部に備えるトレンチからなる接続領域８１であって、上記少なくとも互いに隣接する少なくとも２つの（ここでは互いに隣接する２つの）第１のゲートトレンチ１７の一方の端部に跨って形成された接続領域８１を複数備える。

【0142】

図１２に示すように、第１のゲート配線５３は、複数の接続領域８１に備わるポリシリコンのそれぞれに、複数の接触面３７のそれぞれで接続する。

【0143】

これにより、複数の第１のゲートトレンチ１７のそれぞれの内部に備わるポリシリコン１５のそれぞれと第１のゲート電極１９とのコンタクト抵抗を低減することができる。

【0144】

また、図１２に示すように、複数の接続面のそれぞれは、表面酸化膜３４の最上面の高さと一致する。

【0145】

ここで、半導体層４０の平面視における複数の接続領域８１それぞれの形状は、その接続領域８１の内部に存在する最短の線分の長さが、その接続領域８１の、表面酸化膜３４の上面からの深さの２倍未満となる形状である。

【0146】

一般に、ポリシリコンの堆積過程において、ポリシリコンは等方的に成長する。このため、溝の内部にポリシリコンを充填する場合には、溝の底部からのポリシリコンの成長と、溝の側面からのポリシリコンの成長とが同時進行で行われる。このため、一般に、比較的溝の深さが深く、平面視における溝の面積が比較的大きな形状の溝の部分は、ポリシリコンを充填することが難しい。半導体装置１において、接続領域８１がこれに該当する可能性がある。

【0147】

一方で、一般に、平面視における溝の形状に関わらず、平面視における溝の内部に存在する最短の線分の長さが溝の深さの２倍未満であるという条件を満たしていれば、比較的容易に、溝の内部にポリシリコンを充填することができることが知られている。

【0148】

接続領域８１は、上記条件が満たされている。

【0149】

したがって、半導体装置１は、接続領域８１の形状が、接続領域８１の内部にポリシリコンを比較的容易に充填させるのに適した構造となっていることがわかる。

【0150】

［２．半導体装置の製造方法］
以下、上記構成の半導体装置１を製造する製造方法について説明する。

【0151】

以降の半導体装置１を製造する製造方法の説明において、第１の縦型ＭＯＳトランジスタ１０の構成要素の製造方法と、第２の縦型ＭＯＳトランジスタ２０の構成要素の製造方法とは同様である。このため、ここでは、これらの代表として、第１の縦型ＭＯＳトランジスタ１０の構成要素の製造方法についてのみ説明する。

【0152】

また、第１のツェナーダイオード５２の製造方法と、第２のツェナーダイオード６２の製造方法と、は同様である。このため、ここでは、これらの代表として、第１のツェナーダイオード５２の製造方法についてのみ説明する。

【0153】

また、第１のツェナーダイオード５２および第２のツェナーダイオード６２の製造方法と、第１の抵抗素子５１および第２の抵抗素子６１の製造方法とは、概ね、第１導電型の不純物と第２導電型の不純物とを注入するか否か（ツェナーダイオードはこれらを注入するのに対して、抵抗素子はこれらを注入しない）を除いて同様である。このため、ここでは、これらの代表として、第１のツェナーダイオード５２の製造方法についてのみ説明する。

【0154】

最初に、製造の準備段階として、第１導電型の半導体基板３２の上面側に、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む低濃度不純物層３３を形成する。低濃度不純物層３３は、例えば、エピタキシャル成長により形成される。

【0155】

以降の半導体装置１を製造する製造方法の説明において、単に半導体層４０と称する場合、この半導体層４０は、特別な断りが無い限り、半導体層４０のうちの低濃度不純物層３３のことを指す。

【0156】

図１３～図３２は、それぞれ、製造途上における半導体装置１の構造を示す模式図である。図１３～図３２において、各図形は、左端の図形から順に、それぞれ、半導体装置１の拡大平面模式図、左端の図形におけるＸ方向における切断面を示す、半導体装置１の拡大断面模式図、左端の図形におけるＹ１方向における切断面を示す、半導体装置１の拡大断面模式図、左端の図形におけるＹ２方向における切断面を示す、半導体装置１の拡大断面模式図、および、左端の図形におけるＹ３方向における切断面を示す、半導体装置１の拡大断面模式図である。

【0157】

まず、図１３に示すように、半導体層４０の平面視において少なくとも一部が周辺領域を含む第１の範囲Ｂ１の半導体層４０に対して、半導体層４０の上面から深さＨの第１の溝７１を形成する。第１の溝７１は、例えば、エッチングにより形成される。

【0158】

この第１の溝７１の内部には、後の工程において周辺素子が形成される。すなわち、この第１の溝７１は、後の工程において周辺素子を構成するための溝である。

【0159】

従来の製造方法では、第１のゲートトレンチ１７と、周辺素子形成用の溝とを同時に形成する。このため、周辺素子となるポリシリコンの厚さが、第１のゲートトレンチ１７に形成するポリシリコン１５の厚さに合わせて過度に厚くなってしまうことがある。これに対して、本開示に係る製造方法によると、ポリシリコンからなる周辺素子を形成するための第１の溝７１および後述の第２の溝７２を、第１のゲートトレンチ１７を形成する工程とは異なる工程により形成する。このため、第１のゲートトレンチ１７に形成するポリシリコン１５の厚さによらず、適切な厚さのポリシリコンからなる周辺素子を形成することができる。

【0160】

また、ポリシリコンからなる周辺素子を、溝に埋め込まずに半導体層４０の上面側にポリシリコンを堆積させることで形成する場合には、半導体層４０の平面視における、第１のゲートトレンチ１７と周辺素子との間の領域において、表面酸化膜３４の上面に段差が生じてしまう。このため、この領域において、第１のゲートトレンチ１７に係る構造物を形成するためのレジスト、および／または、周辺素子に係る構造物を形成するためのレジストに段差が生じてしまう。そして、この段差により、レジストの厚さが変動する範囲でフォトリソグラフィーの加工精度が低下してしまう。このため、周辺素子と、周辺素子に最も近接する第１のゲートトレンチ１７との距離を３μｍ未満にすることが困難であった。これに対して、本開示に係る製造方法によると、上記段差が生じない。これにより、本開示に係る製造方法によると、周辺素子と、周辺素子に最も近接する第１のゲートトレンチ１７との距離を３μｍ未満にすることが可能となる。

【0161】

次に、図１４に示すように、第１の溝７１が埋まるように、少なくとも半導体層４０の上面まで酸化膜９１を堆積する。この際、酸化膜９１の上面が半導体層４０の上面からａだけ突き出るように、第１の溝７１を酸化膜９１で充填する。さらに、図１５に示すように、酸化膜９１の上面と、表面酸化膜３４の上面とが一致するように、半導体層４０の上面に厚さａの表面酸化膜３４を形成する。

【0162】

従来の製造方法では、第１のゲートトレンチ１７と、周辺素子形成用の溝とを同時に形成し、さらに、酸化膜も同時に形成する。このため、酸化膜の厚さを第１のゲートトレンチ１７における第１のゲート酸化膜１６の厚さに揃えると、周辺素子の絶縁性を確保するには不十分であり、逆に周辺素子の絶縁性を確保する厚さに揃えると、第１のゲートトレンチ１７における第１のゲート酸化膜１６の厚さは過剰になる。

【0163】

これに対して、本開示によると、第１のゲートトレンチ１７における第１のゲート酸化膜１６の形成と、周辺素子の絶縁性を確保するための酸化膜の形成とを個別に行い、それぞれに適切な厚さを設定することができる。

【0164】

なお、厳密にいえば、図１５に示す表面酸化膜３４の形成においては、酸化膜９１の上面にはわずかであるが酸化膜の追加形成がある。図１５に示す工程では、第１の溝７１の領域でのみ生じる追加形成を加味して、半導体層４０の上面に表面酸化膜３４を形成することが望ましい。

【0165】

酸化膜９１は、第１の溝７１が埋まるように堆積されるが、酸化膜９１のうち、第１の溝７１を埋めて半導体層４０の上面まで堆積される部分を第１の酸化膜５とする。

【0166】

酸化膜９１のうち半導体層４０の上面から突き出る部分と、これに図１５に示す工程で追加形成される表面酸化膜３４とを合せて第３の酸化膜７とする。

【0167】

また、半導体層４０の上面に形成される表面酸化膜３４を第２の酸化膜６とする。

【0168】

ここでは、第２の酸化膜６の最上面と第３の酸化膜７の最上面との高さが一致するように、図１５に示す工程を実施することが望ましい。

【0169】

次に、図１６に示すように、第２の酸化膜６の最上面に、第２の方向（Ｘ方向）に沿って周期的に形成された複数の開口部１３１であって、第２の方向における非開口部分の幅が開口部分の幅の半分以下となる複数の開口部１３１を有するレジスト１５１を形成する。

【0170】

これら複数の開口部１３１は、後の工程において複数の第１のゲートトレンチ１７を形成するための開口部である。

【0171】

前述の通り、第２の酸化膜６の最上面と第３の酸化膜７の最上面とは平坦であって、段差が存在しない。このため、段差の存在を加味したレジスト１５１のレジスト厚の増加を抑制することができる。したがって、レジスト１５１のアスペクト比３．０以下を維持したまま、第２の方向における非開口部の幅および開口部の幅の狭小化が可能となる。すなわち、メサ幅Ｌｘｍの狭小化および第１のゲートトレンチ１７の狭小化が可能となる。

【0172】

この際、図１６の左端の図形に示すように、レジスト１５１は、少なくとも互いに隣接する２つの（ここでは互いに隣接する２つの）開口部１３１の、第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）の端部に跨って形成された接続領域開口部１３２を複数有する。

【0173】

これら複数の接続領域開口部１３２は、後の工程において、複数の接続領域８１を形成するための開口部である。

【0174】

ここで、半導体層４０の平面視におけるこれら複数の接続領域開口部１３２の形状は、当該接続領域開口部１３２を利用して形成される接続領域８１の内部に存在する最短の線分の長さが、その接続領域８１の深さの２倍未満となる条件を満たす形状である。

【0175】

前述したように、一般に、溝の形状が上記条件を満たす形状であれば、比較的容易に、その溝の内部にポリシリコンを充填することができることが知られている。接続領域８１の形状は、上記条件を満たす形状である。したがって、後の工程において、接続領域８１の内部にポリシリコンを比較的容易に充填させることが可能となる。

【0176】

次に、図１７に示すように、レジスト１５１を用いて、表面酸化膜３４に、第２の方向（Ｘ方向）に沿って周期的に形成された複数の開口部１３３であって、第２の方向における非開口部分の幅が開口部分の幅の半分以下となる複数の開口部１３３を形成する。

【0177】

この際、図１７の左端の図形に示すように、レジスト１５１を用いて、少なくとも互いに隣接する２つの（ここでは互いに隣接する２つの）開口部１３３の、第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）の端部に跨る複数の接続領域開口部１３４を形成する。

【0178】

次に、図１８に示すように、半導体層４０の上面側に、第２導電型の不純物を注入して、第１のボディ領域１８を形成する。

【0179】

次に図１９に示すように、半導体層４０の平面視において第１の範囲Ｂ１に含まれる第２の範囲Ｂ２であって、少なくとも一部が周辺領域を含む第２の範囲Ｂ２の第３の酸化膜７に対して、第３の酸化膜７の最上面から、厚さａよりも深い深さｈの第２の溝７２を形成する。この第２の溝７２は、後の工程において周辺素子を構成するための溝である。

【0180】

この際、Ｘ方向における第１の溝７１の幅をＬとし、第２の溝７２の底面から第１の溝７１の底面までの距離をｂとし、Ｘ方向における第２の溝７２の幅をｌとする場合に、Ｌとｂとｌとは、ｌ≦Ｌ－２ｂとなる関係を満たすように、また、第１の溝７１の側壁と第２の溝７２の側壁との距離がｂ以上となるように、第２の溝７２を形成する。

【0181】

これにより、周辺素子と半導体層４０（低濃度不純物層３３）との距離は、全方位的にｂ以上となる。このため、ｂにより定まる、周辺素子と半導体層４０との間の所定の絶縁性が確保される。

【0182】

次に、図２０に示すように、第１の中央領域４１の半導体層４０に対して、第２の酸化膜６の最上面から、深さＨよりも深い深さの複数の第１のゲートトレンチ１７を形成する。この際、周期的に形成された複数の開口部１３３を有する第２の酸化膜６をマスクパターンとして、複数の第１のゲートトレンチ１７を形成する。複数の第１のゲートトレンチ１７は、例えば、エッチングにより形成される。

【0183】

この際、図２０の左端の図形に示すように、中央領域の半導体層４０に対して、第１のゲートトレンチ１７の深さと同じ深さの、少なくとも互いに隣接する２つの（ここでは互いに隣接する２つの）第１のゲートトレンチ１７の、第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）の端部に跨る複数の接続領域８１を形成する。この際、複数の接続領域開口部１３４が形成された第２の酸化膜６をマスクパターンとして、複数の接続領域８１を形成する。複数の接続領域８１は、例えば、エッチングにより形成される。

【0184】

次に、図２１に示すように、複数の第１のゲートトレンチ１７の内面全面、および、複数の接続領域８１の内面全面に、第１のゲート酸化膜１６を形成する。ここで、ゲート酸化膜を形成する工程では、既に形成されている酸化膜上には新た酸化膜は追加形成されにくいという性質があるため、第２の酸化膜６の厚さａ、および、第２の溝７２の深さｈの整合性に深刻な影響は生じない。

【0185】

次に、図２２に示すように、少なくとも、複数の第１のゲートトレンチ１７、第２の溝７２、および、複数の接続領域８１がポリシリコンで充填されるまで、半導体層４０の上面と第２の酸化膜６の最上面と第３の酸化膜７の最上面とにポリシリコン１４１を堆積する。

【0186】

次に、図２３に示すように、第２の溝７２に充填されたポリシリコンに不純物を注入して第１のツェナーダイオード５２を形成する。ここで、第２の溝７２のＸ方向の両端では、ポリシリコンの厚さが局所的に大きくなる部分が生じるため、第１のツェナーダイオード５２を形成するのに必要な不純物の注入の制御性が低まる。このため、第２の溝７２は、Ｘ方向の両端部分を除いた中央部分だけで第１のツェナーダイオード５２が素子として機能できるように、第２の溝７２の寸法を予め定めておく必要がある。

【0187】

次に、図２４に示すように、第２の酸化膜６の最上面と、第３の酸化膜７の最上面と、複数の第１のゲートトレンチ１７に充填されたポリシリコンの上面と、第２の溝７２に充填されたポリシリコンの上面と、複数の接続領域８１に充填されたポリシリコンの上面との高さが一致するように、複数の第１のゲートトレンチ１７に充填されたポリシリコンと、第２の溝７２に充填されたポリシリコンと、複数の接続領域８１に充填されたポリシリコンとを並行して除去して、第１のツェナーダイオード５２の厚さをｈと一致させる。

【0188】

なお、本開示において、第２の酸化膜６の最上面と第３の酸化膜７の最上面とポリシリコンの上面とを一致させる、または、第２の酸化膜６の最上面と第３の酸化膜７の最上面とポリシリコンの上面とが一致する、といった表現を用いる場合、一致とは、高さが厳密に揃うことのみを指すものではない。本開示では、図２４の工程において、第２の酸化膜６の最上面と第３の酸化膜７の最上面とポリシリコンの上面とを一致させるが、このとき、ポリシリコンのみが過度に除去されて、第２の酸化膜６の最上面と第３の酸化膜７の最上面とより、ポリシリコンの上面がわずかに下がる場合があってもよい。

【0189】

本開示の効果は、レジスト厚が変動する領域を設けずに済む程度の段差であれば得られるため、例えば、０．２μｍまでを目安として、第２の酸化膜６の最上面と第３の酸化膜７の最上面とポリシリコンの上面とに段差があっても問題なく、一致するという表現にはこの範囲が含まれるものとする。

【0190】

複数の第１のゲートトレンチ１７に充填されたポリシリコンと、第２の溝７２に充填されたポリシリコンと、複数の接続領域８１に充填されたポリシリコンとを並行して除去する工程では、化学的機械研磨により、複数の第１のゲートトレンチ１７に充填されたポリシリコンと、第２の溝７２に充填されたポリシリコンと、複数の接続領域８１に充填されたポリシリコンとを並行して除去してもよい。これにより、比較的容易にかつ安定して、第２の酸化膜６の最上面と、第３の酸化膜７の最上面と、複数の第１のゲートトレンチ１７に充填されたポリシリコンの上面と、第２の溝７２に充填されたポリシリコンの上面と、複数の接続領域８１に充填されたポリシリコンの上面との高さを一致させることができる。

【0191】

ポリシリコンの除去を化学的機械研磨で行う際には、第２の酸化膜６の最上面もしくは第３の酸化膜７の最上面が露出する様子を何らかの方法で監視し、実際に、第２の酸化膜６の最上面もしくは第３の酸化膜７の最上面が露出したところで研磨を止めるように制御することができる。

【0192】

また、一般に、ポリシリコンよりも酸化膜の方が研磨されにくいため、第２の酸化膜６の最上面もしくは第３の酸化膜７の最上面が露出すると、研磨の速度が大幅に低下する。したがって、研磨速度を監視しておき、研磨速度が著しく低下したところで研磨を止めるように制御することも有効である。

【0193】

あるいは、一定のマージンを設定した上でやや過剰な程度に研磨が進行する時間を設定して自動で研磨が止まるように制御することもできる。

【0194】

ドライエッチングにより、複数の第１のゲートトレンチ１７に充填されたポリシリコンと、第２の溝７２に充填されたポリシリコンと、複数の接続領域８１に充填されたポリシリコンとを並行して除去することも可能である。しかしながら、この場合、第１のツェナーダイオード５２の形成部分までエッチングされないように特別な措置を施す必要があるため工程がより煩雑になる。

【0195】

次に、図２５に示すように、半導体層４０および表面酸化膜３４の上面に、半導体層４０の平面視において第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）に沿って周期的に形成された複数の第１の開口部１３５を有するレジスト１５２を形成する。

【0196】

この際、レジスト１５２の厚さを、例えば９００ｎｍ未満に調整する。

【0197】

前述の通り、第２の酸化膜６の最上面と、第３の酸化膜７の最上面と、複数の第１のゲートトレンチ１７に充填されたポリシリコンの上面と、第２の溝７２に充填されたポリシリコンの上面と、複数の接続領域８１に充填されたポリシリコンの上面との高さは等しい、すなわち、複数の第１のゲートトレンチ１７に充填されたポリシリコンの上面と、第２の溝７２に充填されたポリシリコンの上面と、複数の接続領域８１に充填されたポリシリコンの上面とは平坦であって、段差が存在しない。このため、段差の存在を加味したレジスト１５２のレジスト厚の増加を抑制することができる。したがって、レジスト１５２の厚さを、例えば９００ｎｍ未満に調整することが可能となる。

【0198】

また、この際、第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）に沿って周期的に形成された複数の第１の開口部１３５間の距離が０．３０μｍ以下となり、複数の第１の開口部１３５の幅が０．３５μｍ以下となるように、レジスト１５２を形成する。これら複数の第１の開口部１３５は、後の工程において、第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）に沿って周期的に形成された複数の第１のソース領域１４を形成するための開口部である。また、第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）における複数の第１の開口部１３５間の距離により、第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）における複数の第１のソース領域１４間の距離、すなわち、第１の方向における第１のボディ領域１８の幅ＬＢが画定され、第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）における複数の第１の開口部１３５の幅により、第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）における複数の第１のソース領域１４の幅ＬＳが画定される。

【0199】

すなわち、第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）における複数の第１の開口部１３５間の距離を０．３０μｍ以下とすることで、幅ＬＢを０．３０μｍ以下とし、第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）における複数の第１の開口部１３５の幅を０．３５μｍ以下とすることで、幅ＬＳを０．３５μｍ以下とすることができる。

【0200】

前述の通り、第２の酸化膜６の最上面と、第３の酸化膜７の最上面と、複数の第１のゲートトレンチ１７に充填されたポリシリコンの上面と、第２の溝７２に充填されたポリシリコンの上面と、複数の接続領域８１に充填されたポリシリコンの上面との高さは等しいため、レジスト１５２の厚さを、９００ｎｍ未満に調整することが可能となる。そして、レジスト１５２の厚さを、９００ｎｍ未満に調整することが可能となるため、アスペクト比３．０以下を維持した上で、第１の方向（Ｙ１方向、Ｙ２方向、Ｙ３方向）における複数の第１の開口部１３５間の距離を０．３０μｍ以下とし、複数の第１の開口部１３５の幅が０．３５μｍ以下とすることが可能となる。すなわち、幅ＬＢを０．３０μｍ以下とし、幅ＬＳを０．３５μｍ以下とすることが可能となる。

【0201】

なお、幅ＬＳは、平面視における第１のソース領域１４の、第１の方向に沿った長さであるが、図１０に示すように、第１のソース領域１４は、第３の方向（Ｚ方向）において有限の深さを有するため、第３の方向において幅ＬＳが変化する場合がある。幅ＬＳが第３の方向において変化すれば、必然的に幅ＬＢも変化することとなる。本開示では、幅ＬＳ、幅ＬＢというとき、第３の方向における任意の位置の幅ＬＳ、幅ＬＢを指すものであり、必ずしも、半導体層４０の表面における幅ＬＳ、幅ＬＢに限定するものではない。

【0202】

次に、図２６に示すように、半導体層４０の平面視において複数の第１の開口部１３５に位置する半導体層４０の部分のそれぞれに、第１導電型の不純物を注入して、複数の第１のソース領域１４を形成する。

【0203】

次に、図２７に示すように、半導体層４０の平面視において、複数の第１のゲートトレンチ１７が形成される領域のうちの、接続領域８１が形成される領域を除く領域に開口を有するレジスト１５３を形成し、レジスト１５３を利用して、図２８に示すように、複数の第１のゲートトレンチ１７に充填されたポリシリコン１５のそれぞれに対してエッチングを行って、複数の第１のゲートトレンチ１７のそれぞれにおいて当該第１のゲートトレンチ１７の内部の側壁が露出するように、複数の第１のゲートトレンチ１７のそれぞれに１対１で対応する複数のリセス１３６を形成する。

【0204】

これら複数のリセス１３６の内部には、後の工程において、第１のソース電極１１を構成する金属が形成される。このように、複数のリセス１３６の内部に、第１のソース電極１１を構成する金属を形成することで、複数のリセス１３６が形成されない場合に比べて、第１のソース電極１１と、第１のソース領域１４および第１のボディ領域１８との接触面積を増加させることができる、すなわち、第１のソース電極１１と、第１のソース領域１４および第１のボディ領域１８とのコンタクト抵抗を低減することができる。

【0205】

また、上述した通り、レジスト１５３には、複数の第１のゲートトレンチ１７が形成される領域のうちの、接続領域８１が形成される領域に開口を有さない。これにより、複数の接続領域８１の内部に備わるポリシリコンの上面のそれぞれは、第２の酸化膜６の最上面と高さが一致する。

【0206】

次に、図２９に示すように、半導体層４０の平面視における全面に、酸化膜からなる層間絶縁膜３６を形成する。そして、図３０に示すように、層間絶縁膜３６に開口部を形成するための開口部を有するレジスト１５４を形成する。そして、レジスト１５４を利用して、図３１に示すように、層間絶縁膜３６を除去する。そして、図３２に示すように、複数の第１のソース領域１４および第１のボディ領域１８と、第１のツェナーダイオード５２の一方の端子とに接続する第１のソース電極１１と、複数の接続領域８１に備わるポリシリコンに接続する、すなわち、複数の第１のゲート導体１５に接続する第１のゲート配線５３と、第１のツェナーダイオード５２の他方の端子に接続する第１のゲート電極１９とを形成する。

【0207】

上述した通り、複数の接続領域８１の内部に備わるポリシリコンの上面のそれぞれは、第２の酸化膜６の最上面と高さが一致する。したがって、第１のゲート配線５３と複数の接続領域８１に備わるポリシリコンとの接触面３７のそれぞれは、第２の酸化膜６の最上面と高さが一致する。

【0208】

なお、化学的機械研磨により、複数の第１のゲートトレンチ１７に充填されたポリシリコンと、第２の溝７２に充填されたポリシリコンと、複数の接続領域８１に充填されたポリシリコンとを並行して除去する工程において、酸化膜とポリシリコンとの研磨率の違いで、出来栄えにおいて、ポリシリコン上面の方が第２の酸化膜６の最上面よりも低くなる可能性がある。このため、第１のゲート配線５３と複数の接続領域８１に備わるポリシリコンとの接触面のそれぞれは、上記工程における出来栄えの範囲内において、表面酸化膜３４の上面の高さよりも低くなる可能性がある。
（補足）
以上、本開示の一態様に係る製造方法および半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形をこの実施の形態に施したものや、異なる変形例における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。

【産業上の利用可能性】

【0209】

本開示は、半導体装置を製造する方法および半導体装置に等に広く利用可能である。

【符号の説明】

【0210】

１ 半導体装置
５ 第１の酸化膜
６ 第２の酸化膜
７ 第３の酸化膜
１０ 第１の縦型ＭＯＳトランジスタ
１１ 第１のソース電極
１２ 第１の活性領域
１４ 第１のソース領域
１５ 第１のゲート導体（ポリシリコン）
１６ 第１のゲート酸化膜
１７ 第１のゲートトレンチ
１８ 第１のボディ領域
１９ 第１のゲート電極
２０ 第２の縦型ＭＯＳトランジスタ
２１ 第２のソース電極
２２ 第２の活性領域
２４ 第２のソース領域
２５ 第２のゲート導体（ポリシリコン）
２６ 第２のゲート酸化膜
２７ 第２のゲートトレンチ
２８ 第２のボディ領域
２９ 第２のゲート電極
３２ 半導体基板
３３ 低濃度不純物層
３４ 表面酸化膜
３５ パッシベーション層
３６ 層間絶縁膜
３７ 接触面
４０ 半導体層
４１ 第１の中央領域
４２ 第２の中央領域
４３ 周辺領域
４５ 第１の電極対向領域
５１ 第１の抵抗素子
５２ 第１のツェナーダイオード
５３ 第１のゲート配線
６１ 第２の抵抗素子
６２ 第２のツェナーダイオード
７１ 第１の溝
７２ 第２の溝
８１ 接続領域
９１ 酸化膜
１１１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ 第１のソースパッド
１１９ 第１のゲートパッド
１２１、１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ 第２のソースパッド
１２９ 第２のゲートパッド
１３１、１３３、１３５ 開口部
１３２、１３４ 接続領域開口部
１３６ リセス
１４１、５０２ ポリシリコン
１５１、１５２、１５３、１５４ レジスト
５００ 縦型ＭＯＳトランジスタ
５０１ ゲートトレンチ
５０３ ボディ領域
５０４ ソース領域
Ａ１ 第１の半導体層内領域
Ａ２ 第２の半導体層内領域
Ｂ１ 第１の範囲
Ｂ２ 第２の範囲

【要約】

半導体装置（１）の製造方法であって、半導体層（４０）に対して深さＨの第１の溝（７１）を形成する工程と、第１の溝（７１）を酸化膜で充填し、酸化膜と高さが一致するように、半導体層（４０）の上面に厚さａの表面酸化膜（３４）を形成する工程と、第３の酸化膜（７）の最上面からａより深い深さｈの第２の溝（７２）を形成する工程と、半導体層（４０）に対して深さＨより深いゲートトレンチ（１７）を形成する工程と、少なくともゲートトレンチ（１７）および第２の溝（７２）にポリシリコンが充填されるまでポリシリコンを堆積する工程と、第２の溝（７２）に堆積されたポリシリコンに不純物を注入して周辺素子（５１）を形成する工程と、ゲートトレンチ（１７）に堆積されたポリシリコンと第２の溝（７２）に堆積されたポリシリコンとを、高さが一致するように並行に除去して周辺素子（５１）の厚さを深さｈと一致させる工程とを含む。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】