特許 7323968出願番号特願 2023-74432
相互接続制御回路

出願人メイビスデザイン株式会社（識別番号 514149141）

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公報発行日　2023年8月9

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技術分野

パラメータをメモリに格納してニューラルネットワークを構築する相互接続制御回路

要約特許出願時に添付された[要約書]

【課題】小規模かつ汎用性のある装置構成であって処理の高速化を可能にする。
【解決手段】後段層のニューロンから前段層のニューロンへ誤差情報を転送する相互接続制御回路１であって、前段層のニューロン数分のメモリを有し、後段層のニューロンから入力される誤差情報を前段層のニューロン数分のメモリの読み込みアドレスを示す第１アドレスに対応させて記憶する第１保持回路５１と、後段層のニューロン数分のメモリを有し、前段層のニューロンへ出力する誤差情報を後段層のニューロン数分のメモリの書き込みアドレスを示す第２アドレスに対応させて記憶する第２保持回路５４と、所定の制御周期ごとに、第１アドレスをシフトすることにより第１保持回路のメモリそれぞれから誤差情報を読み込むと共に、第２アドレスをシフトすることにより、読み込んだ誤差情報を配置転換して第２保持回路のメモリそれぞれへ書き込む転送回路５０とを有する。
【選択図】図１

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、特許文献１に記載の技術では、例えば、特許文献１のＦｉｇ１０Ｃに示されているように、置換回路１００１は、レジスタ１００２、１００４、１００６及び１００８を備えており、レジスタ１００２は、キャッシュラインのバイトｂ０、ｂ４、ｂ８及びｂ１２を受信するように連結された入力線を備え、レジスタ１００４は、キャッシュラインのバイトｂ１、ｂ５、ｂ９及びｂ１３を受信するように連結された入力線を備え、レジスタ１００６は、キャッシュラインのバイトｂ２、ｂ６、ｂ１０及びｂ１４を受信するように連結された入力線を備え、レジスタ１００８は、キャッシュラインのバイトｂ３、ｂ７、ｂ１１及びｂ１５を受信するように連結された入力線を備える。

課題を解決するための手段[発明の詳細な説明]から抜粋

目的を解決するため、本発明に係る相互接続制御回路の第１の特徴は、後段層のニューロンから前段層のニューロンへ誤差情報を転送する相互接続制御回路であって、前記前段層のニューロン数分のメモリを有し、前記後段層のニューロンから入力される誤差情報を前記前段層のニューロン数分のメモリの読み込みアドレスを示す第１アドレスに対応させて記憶する第１保持回路と、前記後段層のニューロン数分の・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明に係る相互接続制御回路によれば、小規模かつ汎用性のある装置構成であって処理の高速化を実現することができる。

この特許の権利範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】本発明の実施例１に係る相互接続制御回路の構成図である。

【図2】本発明の実施例１に係る相互接続制御回路における誤差情報の配置転換を模式的に説明した説明図である。

【図3】本発明の実施例１に係る相互接続制御回路の誤差情報の配置転換におけるデータの流れを模式的に説明した説明図である。

【図4】本発明の実施例１に係る相互接続制御回路の第１保持回路の動作を示したタイミングチャートである。

【図5】本発明の実施例１に係る相互接続制御回路の第２保持回路の動作を示したタイミングチャートである。

【図6】本発明の実施例１に係る相互接続制御回路の構成図である。

【図7】（ａ）は、比較のため、図５と同様の本発明の実施例１に係る相互接続制御回路の第２保持回路の動作を示したタイミングチャートであり、（ｂ）は、本発明の実施例２に係る相互接続制御回路の第２保持回路の動作を示したタイミングチャートである。

【図8】本発明の実施例３に係る相互接続制御回路の構成図である。

【図9】（ａ）は、本発明の実施例１に係る相互接続制御回路の誤差情報の配置転換におけるデータの流れを模式的に説明した説明図であり、（ｂ）は、本発明の実施例３に係る相互接続制御回路の誤差情報の配置転換におけるデータの流れを模式的に説明した説明図である。

代表図図1本件の代表的な図

１相互接続制御回路２バスインターフェイス３制御部４出力層５，５Ａ，５ＢＳＷＡＰ回路６中間層７入力層５０，５０Ａ，５０Ｂ転送回路５１第１保持回路５２第１シフトレジスタ５３第１カウンタ５４第２保持回路５５第２シフトレジスタ５６第２カウンタ５７閾値記憶部５８ａ，５８ｂ接続情報記憶部

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特許7323968IP Force 特許公報全文掲載

特許 7323968出願番号 特願 2023-74432相互接続制御回路

出願人 メイビスデザイン株式会社（識別番号 514149141）