特許 7324529 ヒステリシス比較器、及び通信回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-08-02

(45)【発行日】2023-08-10

(54)【発明の名称】ヒステリシス比較器、及び通信回路

(51)【国際特許分類】

   H04B 5/02 20060101AFI20230803BHJP

   H04B 1/16 20060101ALI20230803BHJP

   H04L 25/02 20060101ALI20230803BHJP

   H03K 5/08 20060101ALI20230803BHJP

【ＦＩ】

H04B5/02

H04B1/16 Z

H04L25/02 V

H04L25/02 R

H03K5/08 J

【請求項の数】 8

(21)【出願番号】P 2021516235

(86)(22)【出願日】2020-04-24

(86)【国際出願番号】 JP2020017609

(87)【国際公開番号】W WO2020218472

(87)【国際公開日】2020-10-29

【審査請求日】2022-04-11

(31)【優先権主張番号】P 2019082616

(32)【優先日】2019-04-24

(33)【優先権主張国・地域又は機関】JP

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２７年度、国立研究開発法人科学技術振興機構、戦略的創造研究推進事業（ＡＣＣＥＬ）「近接場結合集積技術による革新的情報処理システムの実現と応用展開」における研究題目 「近接場結合集積技術ならびに高効率情報処理システムの研究開発」委託事業、産業技術力強化法第１７条の適用を受ける特許出願

(73)【特許権者】

【識別番号】598121341

【氏名又は名称】慶應義塾

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】黒田 忠広

【審査官】前田 典之

(56)【参考文献】

【文献】特開２００４－２７４３６０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０３０９０９９（ＵＳ，Ａ１）

【文献】米国特許第１０１７１１０１（ＵＳ，Ｂ１）

【文献】KAWAI, Shunsuke et al.，A wireless real-time on-chip bus trace system，2009 Asia and South Pacific Design Automation Conference，米国，IEEE，2009年02月27日，pp.91-92

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｂ ５／０２

Ｈ０４Ｂ １／１６

Ｈ０４Ｌ ２５／０２

Ｈ０３Ｋ ５／０８

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板に設けられた電磁界結合器と、
前記電磁界結合器で受信された受信信号のレベルを比較する第１の比較器を有し、前記基板に実装された第１のＩＣチップと、
前記受信信号のレベルを比較する第２の比較器を有し、前記基板に実装された第２のＩＣチップと、
前記第２のＩＣチップの出力を入力に正帰還する帰還ループと、を備えた通信回路。

【請求項2】

前記第１のＩＣチップが、前記第１の比較器の後段に配置されたシリアルパラレル変換器を有している請求項１に記載の通信回路。

【請求項3】

前記帰還ループにキャパシタが設けられている請求項１、又は２に記載の通信回路。

【請求項4】

前記帰還ループに抵抗が設けられている請求項１、又は２に記載の通信回路。

【請求項5】

基板と、
２つの入力信号のレベルを比較する第１の比較器を有し、前記基板に実装された第１のＩＣチップと、
前記２つの入力信号のレベルを比較する第２の比較器を有し、前記基板に実装された第２のＩＣチップと、
前記第２のＩＣチップの出力を入力に正帰還する帰還ループと、を備えたヒステリシス比較器。

【請求項6】

前記第１のＩＣチップが、前記第１の比較器の後段に配置されたシリアルパラレル変換器を有している請求項５に記載のヒステリシス比較器。

【請求項7】

前記帰還ループにキャパシタが設けられている請求項５、又は６に記載のヒステリシス比較器。

【請求項8】

前記帰還ループに抵抗が設けられている請求項５、又は６に記載のヒステリシス比較器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はヒステリシス比較器、及び通信回路に関する。

【背景技術】

【0002】

本件出願の発明者は、容量結合及び誘導結合（合わせて電磁界結合と称する）を用いて、基板間でデータ通信を行なう電子回路を提案している（例えば、特許文献１、２参照）。このような電子回路では、フレキシブルプリント回路基板（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ；ＦＰＣ）、プリント回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＰＣＢ）、モジュール、及び端末（以下、総称して基板と略称する）に、結合器が形成されている。

【0003】

特許文献１では、信号線路が結合器として用いられている。それぞれの基板には、平行に配置された２本の信号線路（信号線路と帰還信号線路）が形成されている（図３３）。信号線路と帰還信号線路とは、抵抗を用いて終端整合されている。一方の基板の信号線路、帰還信号線路が、他方の基板の信号線路、帰還信号線路と平行かつ同一方向になるように配置される。基板を積層することで、信号線路が近接配置される。信号線路同士が重複し、帰還信号線路同士が重複するため，電磁界結合により無線通信を行なうことができる。

【0004】

特許文献２には、信号線路を結合器として用いた通信装置が開示されている。特許文献２では、差動信号を用いるため、一本の信号線路の両端に引出伝送線路が接続されている。一方の引出伝送線路から正極性の信号が伝送線路に入力され、他方の引出し伝送線路から負極性の信号が伝送線路に入力される。

【先行技術文献】

【特許文献】

【0005】

【文献】特許第５２１３０８７号公報

【文献】特開２０１４－０３３４３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

デジタル信号はNon Return to Zero信号（NRZ信号）であり、これが電磁界結合器などの交流結合器を通過すると、直流成分が失われて小振幅のパルス信号になる。受信器は、この小振幅パルス信号を、ヒステリシス比較器を用いてデジタル信号に復元する（特許文献１の段落０１９１および図３０）。ヒステリシス比較器は入力しきい値を変化させることができ、信号の変化がない場合（つまり同じデジタルデータが連続した場合）のノイズ耐性を高めることができる。５０ｍＶ以上かつ信号振幅の１／３以下のヒステリシスが求められることが多い。

【0007】

市販のヒステリシス比較器ＩＣ（Integrated Circuit）チップを用いた場合、データ通信の高速化が困難である。一方でヒステリシスを持たない比較器は、汎用性が高いので、高速なＩＣチップが市販されている。また、市販のヒステリシス比較器ＩＣチップにおいて、ヒステリシス幅が不足する場合がある。

【0008】

また、比較器ＩＣチップを車載に応用する場合は、部品が車載認定を受けたものでなければならない、しかしながら、ヒステリシス比較器ＩＣチップで車載認定を受けたものは比較的少ない。一方、ヒステリシスを持たない比較器は、汎用性が高いので、車載認定を受けたものがより多く市販されている。よって、ヒステリシスを持たない比較器やヒステリシス幅が小さい比較器は入手が容易で有り、安価な構成とすることができる。

【0009】

本実施形態は、上記の課題に鑑みたものであり、ヒステリシスを持たない比較器やヒステリシス幅が小さいヒステリシス比較器を有するＩＣチップを用いた場合でも、所望の特性を有するヒステリシス比較器、及び通信回路を提供することを目的とする。

【課題を解決するための手段】

【0010】

本実施の形態に係る通信回路は、基板と、前記基板に設けられた電磁界結合器と、前記電磁界結合器で受信された受信信号のレベルを比較する第１の比較器を有し、前記基板に実装された第１のＩＣチップと、前記受信信号のレベルを比較する第２の比較器を有し、前記基板に実装された第２のＩＣチップと、前記第２のＩＣチップの出力を入力に正帰還する帰還ループと、を備えている。

【0011】

上記の通信回路において、前記第１のＩＣチップが、前記第１の比較器の後段に配置されたシリアルパラレル変換器を有していてもよい。

【0012】

上記の通信回路において、前記帰還ループにキャパシタが設けられていてもよい。

【0013】

上記の通信回路において、前記帰還ループに抵抗が設けられていてもよい。

【0014】

本実施の形態に係る通信回路は、基板と、前記基板に設けられた電磁界結合器と、前記電磁界結合器で受信された受信信号のレベルを比較する比較器を有し、前記基板に実装されたＩＣチップと、前記基板に設けられた第１キャパシタを有し、前記ＩＣチップの出力を入力に正帰還する帰還ループと、前記電磁界結合器と前記ＩＣチップとの間に配置された第２のキャパシタと、を備えている。

【0015】

本実施の形態に係る通信回路は、基板と、前記基板に設けられた電磁界結合器と、前記電磁界結合器で受信された受信信号のレベルを比較する比較器を有し、前記基板に実装されたＩＣチップと、前記基板に設けられた抵抗を有し、前記ＩＣチップの出力を入力に正帰還する帰還ループと、を備えている

【0016】

本実施の形態に係るヒステリシス比較器は、基板と、２つの入力信号のレベルを比較する第１の比較器を有し、前記基板に実装された第１のＩＣチップと、前記２つの入力信号のレベルを比較する第２の比較器を有し、前記基板に実装された第２のＩＣチップと、前記第２のＩＣチップの出力を入力に正帰還する帰還ループと、を備えている。

【0017】

上記のヒステリシス比較器において、前記第１のＩＣチップが、前記第１の比較器の後段に配置されたシリアルパラレル変換器を有していてもよい。

【0018】

上記のヒステリシス比較器において、前記帰還ループにキャパシタが設けられていてもよい。

【0019】

上記のヒステリシス比較器において、前記帰還ループに抵抗が設けられていてもよい。

【発明の効果】

【0020】

本実施の形態によれば、ヒステリシスのない比較器又はヒステリシス幅の小さい比較器を有するＩＣチップを用いた場合でも、所望の特性を得ることができるヒステリシス比較器、及び通信回路を提供することができる。

【図面の簡単な説明】

【0021】

【図1】実施の形態１にかかる通信回路の構成を示すブロック図である。

【図2】実施の形態１でのＩＣチップの構成例を示すブロック図である。

【図3】シミュレーションで算出されたヒステリシス幅ＨＹＳを示す図である。

【図4】シミュレーションで算出されたヒステリシス幅ＨＹＳを示す図である。

【図5】シミュレーションに用いた回路構成を示す図である。

【図6】実施の形態１でのシミュレーション結果を示す波形図である。

【図7】ＩＣチップの構成例を示すブロック図である。

【図8】実施の形態２にかかる通信回路の構成を示すブロック図である。

【図9】実施の形態２でのシミュレーション結果を示す波形図である。

【図10】実施の形態３にかかる通信回路の構成を示すブロック図である。

【図11】実施の形態３でのＩＣチップの構成例を示すブロック図である。

【発明を実施するための形態】

【0022】

実施の形態１．
以下、図面を参照して本実施の形態について説明する。図１は、本実施の形態１にかかるヒステリシス比較器の構成を示すブロック図である。図１に示すように、通信回路１は、基板２と、ＩＣチップ１３と、バッファ１４と、帰還ループ２０ｐ、２０ｎと、抵抗２１ｐ、２１ｎと、結合器３１ｐ、３１ｎと、出力端子４１ｐ、４１ｎと、抵抗５１～５４とを有している。基板２上には、結合器３１ｐ、３１ｎ、抵抗５１～５４、ＩＣチップ１３、バッファ１４，及び抵抗２１ｐ、２１ｎが設けられている。基板２は、各構成を接続するための配線が形成された配線基板である。

【0023】

なお、本実施の形態では、通信回路１が受信する信号が差動信号であるとして説明するが、通信回路１の一部又は全部がシングルエンド（片差動）信号を伝送するシングルエンド構成となっていてもよい。以下の説明において、差動信号を伝送する２つの構成要素（差動対）を識別する場合、ｐ、又はｎの添え字を付して説明する。差動信号を伝送する２つの構成要素を特に区別しない場合は、ｐ、及びｎを添え字を付さずに説明する。例えば２つの結合器３１ｐ、３１ｎを識別しない場合、結合器３１とする。また、抵抗２１ｐ、２１ｎ、及び出力端子４１ｐ、４１ｎについても、差動対を識別しない場合、抵抗２１、及び出力端子４１と簡略化して記載する。

【0024】

結合器３１は、例えば、特許文献１、２に示した電磁界結合器である。結合器３１は、特許文献１の図３３，又は特許文献２の図２等に示すように、基板２上の伝送線路で構成された伝送線路結合器である。結合器３１は、通信相手となる通信回路（不図示）にも結合器３１と同様の結合器が設けられている。結合器３１は、例えば、電界および磁界で分布定数系として結合するように互い平行に配置された伝送線路とすることができる。あるいは、結合器３１は、集中定数系として磁界結合（誘導結合）するように、重複配置されたコイル（誘導結合器）とすることができる。あるいは、結合器３１は、集中定数系として電界結合（容量結合）するように、互い平行に配置された電極とすることができる。電磁界結合とは、電界及び磁界の少なくとも一方を用いた結合であればよい。

【0025】

通信回路１は、通信相手となる通信回路（不図示）との間で、例えば、半二重通信を行なう。通信回路１は、無線通信によりデータを送受信する通信装置となる。具体的には、通信回路１の結合器３１は、通信相手となる通信回路の結合器と非接触で結合している。デジタル信号はNon Return to Zero信号（NRZ信号）であり、結合器３１を通過すると、直流成分が失われて小振幅のパルス信号になる。よって、結合器３１ｐ、３１ｎが受信した受信信号は、小振幅パルス信号となっている。本実施の形態にかかる通信回路１は、受信器の構成を技術的特徴の一つとしているため、受信側の構成についてのみ説明を行い、送信側の構成については省略する。また、通信回路１は、送信機能のない受信装置であってもよい。

【0026】

結合器３１ｐの一端は、抵抗５１と接続され、他端はＩＣチップ１３の非反転入力端子に接続される。結合器３１ｎの一端は、抵抗５２と接続され、他端はＩＣチップ１３の反転入力端子に接続される。結合器３１ｐと結合器３１ｎとの間には、抵抗５１，５２が接続されている。抵抗５１，５２は、結合器３１ｐと結合器３１ｎとを終端する終端抵抗である。

【0027】

ＩＣチップ１３は、基板２に実装された半導体チップである。ＩＣチップ１３は、受信器として機能する受信器チップである。具体的には、ＩＣチップ１３は、デジタル信号を復元するための半導体回路を有している。ＩＣチップ１３の構成に付いては、後述する。

【0028】

ＩＣチップ１３には、結合器３１ｐ、３１ｎが受信した受信信号が入力される。ＩＣチップ１３は、受信したデータを復元する比較器を有している。つまり、比較器が２つの受信信号のレベルを比較することで、デジタル信号を復元する。結合器３１ｐからの受信信号のレベルが結合器３１ｎからの受信信号のレベルよりも高い場合、デジタル信号が１となり、低い場合０となる。ＩＣチップ１３に設けられた比較器はヒステリシス特性を備えていない比較器である。あるいは、ＩＣチップ１３に設けられた比較器は、ヒステリシス幅の小さい比較器であってもよい。

【0029】

ＩＣチップ１３の２つの入力端子の間には抵抗５３、５４が接続されている。抵抗５３と抵抗５４の間のノードは、終端電位Ｖｂでバイアスされている。電源電圧をＶＤＤとすると、例えば、Ｖｂ＝ＶＤＤ／２となっている。抵抗５１～５４の抵抗値は、結合器３１又は伝送線路の特性インピーダンスＺ０に対応し、典型的にはＺ０＝５０Ωとなっている。

【0030】

ＩＣチップ１３の出力は、バッファ１４に接続されている。よって、ＩＣチップ１３が復元したデジタル信号は、バッファ１４に入力される。なお、バッファ１４は、ＩＣチップ１３の出力振幅を電源電圧に増幅する。バッファ１４は、受信信号を出力端子ＯＵＴＰ、ＯＵＴＮに出力する。バッファ１４の出力が受信データとして用いられる。ＩＣチップ１３とバッファ１４は、それぞれ汎用の半導体チップを想定している。つまり、ＩＣチップ１３、及びバッファ１４は、それぞれ市販チップであってもよい。なお、バッファ１４は省略することも可能である。

【0031】

ＩＣチップ１３の入力と出力との間には帰還ループ２０ｐ、２０ｎが設けられている。帰還ループ２０ｐ、２０ｎは、ＩＣチップ１３の出力を入力に接続する。この接続は、デジタル信号の成分である波長に比べて十分に短い距離の範囲内で接続することが望ましい。

【0032】

帰還ループ２０ｐ、２０ｎには、抵抗２１ｐ、２１ｎがそれぞれ設けられている。帰還ループ２０ｐ、２０ｎは基板２の配線と抵抗２１とを有している。抵抗２１ｐ、２１ｎは帰還抵抗である。つまり、ＩＣチップ１３の入力と出力とが抵抗２１を介して接続されている。抵抗２１ｐと抵抗２１ｎの抵抗値は、同じ値であり、例えば、３００Ωから３ｋΩである。ＩＣチップ１３からの出力は、抵抗２１を介して、ＩＣチップ１３の入力に帰還する。帰還ループ２０ｐ、２０ｎは、ＩＣチップ１３の出力を入力に正帰還する。なお、ＩＣチップ１３の入力電位をＶＩＰ、ＶＩＮとし、出力電位をＶＯＰ、ＶＯＮとする。

【0033】

ＩＣチップ１３、及びバッファ１４の回路構成を図２に示す。ＩＣチップ１３は比較器ＣＯＭと、インバータＩＮＶを備えている。比較器ＣＯＭは、ＩＣチップ１３の差動の入力端子ＩＮＰ、ＩＮＮの入力電位ＶＩＰ、ＶＩＮのレベルを比較する。比較器ＣＯＭの出力段には２段のインバータＩＮＶが設けられている。インバータＩＮＶの後段には抵抗５６が設けられている。インバータＩＮＶはＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）インバータである。また、バッファ１４は２段のＣＭＯＳインバータを有している。

【0034】

ＩＣチップ１３の比較器ＣＯＭに正極の差動信号が入力されると、比較器ＣＯＭはＶＤＤに近い振幅の正極の信号を出力する。この信号は、抵抗２１を介して入力電位に正帰還を加える。たとえば、電圧ＶｂがＶＤＤ／２のとき、比較器ＣＯＭから出力された電流は、出力インピーダンスＺ０（図２の出力段のインバータＩＮＶと抵抗５６のインピーダンスの合計）と、抵抗２１の抵抗値Ｒと、２つの並列接続された終端抵抗Ｚ０（等価抵抗値はＺ０／２）と、を介して、終端電位Ｖｂ（つまりＶＤＤ／２）に流れる。従って、比較器ＣＯＭの入力端子には、以下の式（１）で示される差動電圧ｖ＿ｈｙｓが正帰還で追加される。

【0035】

ｖ＿ｈｙｓ＝（ＶＤＤ／２）＊｛（Ｚ０／２）／（（Ｚ０／２）＋Ｒ＋Ｚ０）｝
＝ＶＤＤ＊｛１／（６＋（４Ｒ／Ｚ０））｝ ・・・（１）

【0036】

例えば、ＶＤＤ＝１．８Ｖとすると、Ｒ＝１ｋΩでｖ＿ｈｙｓ＝２１ｍＶとなり、Ｒ＝０．５ｋΩでＶ＿ｈｙｓ＝３９ｍＶとなる。ＶＤＤ＝±５ＶでＶｂ＝０Ｖの場合、７０ｍＶのヒステリシス幅を得るには、Ｒは約１．７ｋΩとなる。

【0037】

その結果、入力端子ＩＮＰ、ＩＮＮにそれ以上の振幅の負極の差動信号が入力しない限り、比較器ＣＯＭの出力は反転しない。つまり、比較器ＣＯＭの入力しきい値がヒステリシスを備えたことになる。Ｒの値を変えることで、入力しきい値のヒステリシス幅を調整できる。

【0038】

ＶＤＤ＝１．８Ｖ，Ｖｂ＝０．９Ｖとして、抵抗２１ｐ、２１ｎの抵抗値Ｒを変えたときのシミュレーション結果を図３、図４に示す。図３、図４は、図５に示す回路構成でシミュレーション結果を行ったときのヒステリシス幅ＨＹＳを示している。図３，図４に示すように、抵抗２１ｐ、２１ｎの抵抗値Ｒに応じたヒステリシス幅ＨＹＳを得ることができる。

【0039】

図６はＲ＝０．５ｋΩとしたときの過渡応答を示すシミュレーション結果である。ここでは、結合器３１を用いて受信した受信信号を比較器に入力したときの入力電位と出力電位を示している。ＶＩは入力電位ＶＩＰ、ＶＩＮの波形を示し、ＶＯは出力電位ＶＯＰ、ＶＯＮの波形を示している。本実施の形態の構成によれば、比較器ＣＯＭの入力信号に正帰還された信号成分が加わることになる。よって、適切に、比較器ＣＯＭが受信信号のレベルを比較することができる。

【0040】

一般的なヒステリシス比較器では入力しきい値が入力信号の反対極性に変化するのに対して、本実施形態では、上記のように、入力信号の信号成分が入力信号と同一極性に追加される。この結果、ＩＣチップ１３は、ヒステリシス比較器と同等の効果（ノイズ耐性）を得ることができる。受信器となるＩＣチップ１３が、結合器３１からの受信信号を比較することで、適切にデータを復元することができる。ＩＣチップ１３は、小振幅パルス信号から適切にデータを復元することができる。よって、ノイズ耐性が高く、高速なデータ通信が可能となる。

【0041】

本実施の形態の構成によれば、ヒステリシスのない比較器ＣＯＭを有するＩＣチップ１３を用いた場合でも、適切なヒステリシス幅を設けることが可能となる。換言すると、必要とされるヒステリシス幅に応じた抵抗値を有する抵抗２１ｐ、２１ｎを帰還ループ２０ｐ、２０ｎに配置すればよい。例えば、基板２上に実装する抵抗素子（チップ抵抗やリード抵抗等）の抵抗値Ｒを変えることで、所望のヒステリシス幅を有するヒステリシス比較器を実現することができる。また、比較器ＣＯＭはヒステリシスのない比較器に限らず、ヒステリシス幅が小さいヒステリシス比較器であってもよい。このような場合でも、帰還ループ２０に抵抗２１を設けることで、ヒステリシス幅を広くすることができる。よって、所望のヒステリシス特性を得ることができる。

【0042】

ＩＣチップ１３としては、汎用チップを用いることができる。ヒステリシスのない比較器を受信回路として用いたＩＣチップは、種々のものが市販されている。さらに、このようなＩＣチップは、車載認定を受けたチップとしても市販されており、入手が容易である。したがって、入手が容易なＩＣチップ１３を受信器として用いた場合であっても、デジタル信号を適切に復元することができる。よって、安価な市販部品でヒステリシス比較器、及び受信回路を製造することができる。専用のＩＣチップの開発、製造が不要となり、低コストなヒステリシス比較器、及び通信回路を実現できる。また、車載用通信回路を安価に製造することができる。ヒステリシスのない比較器又はヒステリシス幅の小さい比較器を有するＩＣチップ１３を用いた場合でも、所望の特性を得ることができるヒステリシス比較器、及び通信回路１を実現することができる。

【0043】

なお、シングルエンド構成の場合、結合器３１が一つとなる。比較器は、結合器３１からの入力信号を、基準電圧と比較する。つまり、ＩＣチップ１３への２つの入力信号の一方が結合器３１からの受信信号となり、他方が基準電圧となる。ＩＣチップ１３は、入力信号のレベルを基準電圧と比較して、デジタル信号を復元する。

【0044】

図７は、受信チップとしてのＩＣチップ１３の構成例を示すブロック図である。ＩＣチップ１３は、等価器１３１、受信回路１３２、ＣＤＲ（クロックデータリカバリ）回路、及び出力回路１３４を備えている。

【0045】

等価器１３１は、受信信号の周波数特性を調整する回路である。例えば、等価器１３１は、高周波成分を増幅する周波数フィルタなどを有している。受信回路１３２は、例えば図２に示したヒステリシスのない比較器ＣＯＭを有している。また、受信回路１３２は、出力段のインバータＩＮＶを有していてもよい。受信回路１３２は、２つの受信信号のレベルを比較することで、データを復元する。ＣＤＲ（クロックデータリカバリ）回路は、データにクロックが重畳されている受信信号のクロックとデータを分離する回路である。出力回路１３４は、例えば、図２に示した２段のインバータＩＮＶを有している。

【0046】

このようなＩＣチップ１３を受信チップとして用いた場合であっても、受信回路１３２が小振幅パルス信号から適切にデータを復元することができる。よって、所望のヒステリシス特性を有するヒステリシス比較器を用いてデータを復元することができため、高速なデータ通信が可能となる。

【0047】

実施の形態２．
本実施の形態について、図８を用いて説明する。図８は、通信回路１の構成を示すブロック図である。本実地の形態では、帰還ループ２０ｐ、２０ｎにキャパシタ２２ｐ、２２ｎが設けられている。つまり、図２の抵抗２１ｐ、２１ｎがそれぞれキャパシタ２２ｐ、２２ｎに置き換わっている。さらに、結合器３１とＩＣチップ１３との間の伝送線路に、キャパシタ６３ｐ、６３ｎが設けられている。なお、キャパシタ２２ｐ、２２ｎ、及びキャパシタ６３ｐ、６３ｎ以外の基本的な構成については、実施の形態１と同様であるため説明を省略する。

【0048】

キャパシタ２２ｐ、２２ｎはそれぞれ帰還ループ２０ｐ、２０ｎに配置されている。つまり、ＩＣチップ１３の入力と出力とがキャパシタ２２を介して接続されている。

【0049】

キャパシタ６３ｐ、６３ｎは、ＩＣチップ１３の入力側に配置されている。つまり、キャパシタ６３ｐは、結合器３１ｐとＩＣチップ１３の非反転入力端子との間に配置されている。キャパシタ６３ｎは、結合器３１ｎとＩＣチップ１３の反転入力端子との間に配置されている。キャパシタ６３ｐ、６３ｎは帰還ループ２０ｐ、２０ｎの外側に設けられている。キャパシタ６３ｐ、６３ｎは、結合器３１ｐ、３１ｎが受信した受信信号は、ＩＣチップ１３に伝送する。つまり、結合器３１ｐが受信した受信信号が、キャパシタ６３ｐを介して、ＩＣチップ１３の非反転入力端子に入力される。結合器３１ｎが受信した受信信号が、キャパシタ６３ｎを介して、ＩＣチップ１３の反転入力端子に入力される。

【0050】

本実施形態ではキャパシタ２２ｐ、２２ｎによる正帰還を用いている。つまり、帰還ループ２０ｐ、２０ｎは、実施の形態１と同様にＩＣチップ１３の入力を出力に正帰還する。よって、通信回路１は、実施形態１と同様に動作をするため、同様の効果を得ることができる。

【0051】

キャパシタ２２ｐ、２２ｎの容量値をＣとし、キャパシタ６３ｐ、６３ｎの容量値をＣ１とする。結合器３１の出力パルス信号の振幅をＶｃ、ＩＣチップ１３の出力からキャパシタ２２ｐ、２２ｎで正帰還される信号の振幅をＶｆｂとする。ＩＣチップ１３の入力のノードで電荷が保存されるため、ＩＣチップ１３の入力電位ＶｉｎをＶｃ、Ｖｆｂで表すと、以下の式（２）となる。
Ｃ１（Ｖｉｎ－Ｖｃ）＋Ｃ（Ｖｉｎ－Ｖｆｂ）＝０ ・・・（２）

【0052】

式（２）をＶｉｎで解くと、式（３）のようになる。
Ｖｉｎ＝Ｖｃ／｛（１＋（Ｃ／Ｃ１））＋Ｖｆｂ／｛（１＋（Ｃ１／Ｃ）） ・・・（３）

【0053】

従って、比較器の入力しきい値のヒステリシス幅をＣ１／Ｃで調整することができる。例えば、ＶＤＤ－＝１．８Ｖのとき、Ｃ１＝１ｎＦ、Ｃ＝２３ｐＦとすると、ｖ＿ｈｙｓ＝４０ｍＶとなる。ＶＤＤが±５Ｖで、Ｖｂ＝０Ｖの場合に、７０ｍＶのヒステリシス幅を得るためには、Ｃ１＝１ｎＦ、Ｃ＝７ｐＦとなる。ここでは、容量値Ｃ１を容量値Ｃよりも大きくしている。

【0054】

キャパシタ２２ｐとキャパシタ２２ｎは同じ容量値Ｃを有している。キャパシタ６３ｐとキャパシタ６３ｎは同じ容量値Ｃ１を有している。容量値Ｃ１は容量値Ｃよりも大きくなっていることが好ましい。容量値Ｃ１と容量値Ｃの比（Ｃ１／Ｃ）は、１０～１０００とすることが好ましい。つまり、容量値Ｃ１は容量値Ｃの１０倍から１０００倍程度とすることが好ましい

【0055】

なお、比較器の入力同相電位を定めるために、ＩＣチップ１３の入力に抵抗５３，５４でＶｂにバイアスしている。抵抗５３、５４の抵抗値ｒは、上記電荷の保存の時定数で決めることができる。例えば、時定数を１μｓｅｃにしたければ、Ｃ１＝１ｎＦのとき、rは約１ｋΩとなる

【0056】

図９は、Ｃ１＝４００ｐＦ、Ｃ＝１２ｐＦ、ｒ＝２ｋΩとしたときの過渡応答を示すシミュレーション結果である。図９は、５Ｇｐｓで信号を伝送したときの波形図を示している。ここでは、結合器３１を用いて受信した受信信号を比較器に入力したときの、入力電位ＶＩＰ、ＶＯＮと出力電位ＶＯＰ、ＶＯＮの波形を示している。本実施の形態の構成によれば、比較器ＣＯＭの入力信号に正帰還された信号成分が加わることになる。よって、実施の形態１と同様の効果を得ることができる。

【0057】

実施の形態３．
実施の形態３について、図１０を用いて説明する。図１０は、実施の形態３にかかる通信回路１の構成を示すブロック図である。なお、実施の形態３では、実施の形態１の構成にＩＣチップ７０が追加されている。つまり、基板２には、２つのＩＣチップ１３，及びＩＣチップ７０が実装されている。さらに、実施の形態３では、帰還ループ２０ｐ、２０ｎがＩＣチップ１３ではなく、ＩＣチップ７０に設けられている。本実施の形態では、ＩＣチップ７０を用いることでＩＣチップ１３の比較器ＣＯＭにヒステリシスを持たせている。

【0058】

実施の形態１と同様の構成については適宜説明を省略する。例えば、結合器３１は実施の形態１と同様である。また、抵抗５７は、抵抗５１，５２に対応し、抵抗５８は抵抗５３，５４に対応する。よって、これらの構成については、説明を省略する。

【0059】

結合器３１ｐ、３１ｎはＩＣチップ１３に接続されている。結合器３１ｐはＩＣチップ１３の非反転入力端子と接続され、結合器３１ｎはＩＣチップ１３の反転入力端子と接続されている。ＩＣチップ１３は、実施の形態１と同様に、ヒステリシスのない比較器ＣＯＭを有している。よって、ＩＣチップ１３の結合器３１ｐ、３１ｎからの差動の受信信号の電圧レベルを比較する。

【0060】

結合器３１ｐとＩＣチップ１３の非反転入力端子との間には、分岐ノードＢＰが設けられている。分岐ノードＢＰは、ＩＣチップ７０の非反転入力端子に接続されている。結合器３１ｎとＩＣチップ１３の反転入力端子との間には、分岐ノードＢＮが設けられている。分岐ノードＢＮは、ＩＣチップ７０の反転入力端子に接続されている。よって、ＩＣチップ７０には、結合器３１ｐ、３１ｎからの受信信号が入力される。つまり、結合器３１ｐからの受信信号は分岐ノードＢＰを介して、ＩＣチップ７０に入力される。結合器３１ｎからの受信信号は分岐ノードＢＮを介して、ＩＣチップ７０に入力される。

【0061】

ＩＣチップ７０は図２のＩＣチップ１３と同様の構成を有している。ＩＣチップ７０は、ヒステリシスのない比較器ＣＯＭを有している。ＩＣチップ７０の比較器ＣＯＭは、結合器３１からの２つの受信信号のレベルを比較する。帰還ループ２０ｐ、２０ｎは、ＩＣチップ７０の出力を入力に帰還している。帰還ループ２０ｐには、抵抗２１ｐが設けられ、帰還ループ２０ｎには抵抗２１ｎが設けられている。したがって、帰還ループ２０ｐ、２０ｎは、ＩＣチップ７０の出力と入力とに抵抗２１ｐ、２１ｎで正帰還を与えている。

【0062】

さらに、ＩＣチップ７０の出力は、帰還ループ２０ｐ、２０ｎ、及び分岐ノードＢＰ、ＢＮを介して、ＩＣチップ１３の入力に接続される。したがって、ＩＣチップ１３の入力信号に正帰還された信号成分が加わることになる。本実施の形態では、ＩＣチップ７０を用いて、ＩＣチップ１３の比較器にヒステリシス幅を持たせることができる。これにより、実施の形態１、２と同様に、ＩＣチップ１３が適切にデジタル信号を復元することができる。

【0063】

例えば、ＩＣチップ１３がシリアルパラレル変換器（以下、Ｓ／Ｐ変換器とする）を備える場合、比較器ＣＯＭの出力がシリアルパラレル変換された後に、ＩＣチップ１３から出力される。この場合、ＩＣチップ１３の出力から入力に抵抗２１ｐ、２１ｎで正帰還を与えることができなくなる。これに対して、本実施の形態では、ＩＣチップ１３として、Ｓ／Ｐ変換器を有する受信器チップを用いることができる。ＩＣチップ１３がシリアルパラレル変換器を有する場合であっても、ＩＣチップ１３の比較器にヒステリシスを持たせることができる。

【0064】

あるいは、ＩＣチップ７０の比較器ＣＯＭは、ＩＣチップ１３の比較器よりもデータの転送速度が遅くなっていてもよい。このような場合であっても、ＩＣチップ１３の比較器にヒステリシスを与えることができる。あるいは、ＩＣチップ１３の信号伝搬遅延ｔｐｄが結合器３１のデータ転送のサイクル時間に比べて遅い場合に、信号伝搬遅延ｔｐｄの速いＩＣチップ７０を用いることで、ヒステリシスを適切に与えることができる。

【0065】

なお、図１０では、抵抗２１を用いて帰還ループ２０を構成したが、実施の形態２にように容量を用いて帰還ループを構成してもよい。この場合、図８に示すようなキャパシタ２２、及びキャパシタ６３をＩＣチップ７０に設ければよい。

【0066】

図１１は、ＩＣチップ１３とＩＣチップ７０の構成を示すブロック図である。ＩＣチップ７０は、図２のＩＣチップ１３と同様の構成を有している。すなわち、ＩＣチップ７０の等価器１７１、受信回路１７２、ＣＤＲ回路１７３、出力回路１７４は図２の等価器１３１、受信回路１３２、ＣＤＲ回路１３３、及び出力回路１３４と同様である。このため、ため説明を省略する。受信回路１７２は図２のようにヒステリシスのない比較器である。ＩＣチップ７０はＳ／Ｐ変換器を有していない受信チップである。

【0067】

ＩＣチップ１３は、図２のＩＣチップ１３に対して、Ｓ／Ｐ変換器１３５が追加されている。受信回路１３２は図２のようにヒステリシスのない比較器ＣＯＭである。Ｓ／Ｐ変換器１３５は、受信回路１３２の後段に配置されており、受信回路１３２で復元されたデータをシリアルパラレル変換する。

【0068】

例えば、Ｓ／Ｐ変換器１３５は、シフトレジスタなどを備えている。Ｓ／Ｐ変換器１３５は、ＣＤＲ回路１３３で分離されたクロック信号に応じて、データを順次保持していき、パラレルデータに変換する。Ｓ／Ｐ変換器１３５で変換されたパラレルデータがＩＣチップ１３から出力される。なお、図１１では、説明の簡略化のため、パラレルデータを２ビットとしているため、４つの出力端子ＯＵＴ１Ｐ、ＯＵＴ１Ｎ、ＯＵＴ２Ｐ、ＯＵＴ２Ｎのみが示されているが、パラレルデータのビット長は３ビット以上であってもよい。

【0069】

本実施の形態では、ＩＣチップ１３，及びＩＣチップ７０が汎用の半導体チップとすることができる。つまり、ヒステリシスを有していない比較器を有するＩＣチップを２つ用意して、基板２上に実装する。ＩＣチップ１３，及びＩＣチップ７０として、入手が容易な市販の受信チップを用いることができるため、ヒステリシス比較器、及び通信回路を安価に実現することができる。ＩＣチップ１３，及びＩＣチップ７０の比較器は、ヒステリシスを有していない比較器に限らず、ヒステリシス幅の小さい比較器であってもよい。

【0070】

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

【0071】

この出願は、２０１９年４月２４日に出願された日本出願特願２０１９－８２６１６を基礎とする優先権を主張し、その開示の全てをここに取り込む。

【符号の説明】

【0072】

１ 通信回路
２ 基板
１３ ＩＣチップ
１４ バッファ
２０ｐ 帰還ループ
２０ｎ 帰還ループ
２１ｐ 抵抗
２１ｎ 抵抗
３１ｐ 結合器
３１ｎ 結合器
４１ｐ 出力端子
４１ｎ 出力端子
５１ 抵抗
５２ 抵抗
５３ 抵抗
５４ 抵抗
７０ ＩＣチップ
１３１ 等価器
１３２ 受信回路
１３３ ＣＤＲ回路
１３４ 出力回路
１３５ Ｓ／Ｐ変換器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】