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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-08-02
(45)【発行日】2023-08-10
(54)【発明の名称】受信装置及びデータ受信方法
(51)【国際特許分類】
H04L 25/02 20060101AFI20230803BHJP
H04L 7/02 20060101ALI20230803BHJP
【ＦＩ】
H04L25/02 V
H04L7/02
【請求項の数】
9
(21)【出願番号】P 2022065206
(22)【出願日】2022-04-11
(62)【分割の表示】P 2018037738の分割
【原出願日】2018-03-02
(65)【公開番号】P2022092012
(43)【公開日】2022-06-21
【審査請求日】2022-04-11
(73)【特許権者】
【識別番号】502161508
【氏名又は名称】シナプティクス インコーポレイテッド
(74)【代理人】
【識別番号】100205350
【弁理士】
【氏名又は名称】狩野 芳正
(74)【代理人】
【識別番号】100117617
【弁理士】
【氏名又は名称】中尾 圭策
(72)【発明者】
【氏名】瀬納 剛史
【審査官】阿部 弘
(56)【参考文献】
【文献】米国特許出願公開第２００５／０１６３２０７（ＵＳ，Ａ１）
【文献】特表２００７－５１４３８８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／０２８０８９６（ＵＳ，Ａ１）
【文献】特表２０１６－５４１１３９（ＪＰ，Ａ）
【文献】特表２０１７－５２７１６２（ＪＰ，Ａ）
【文献】特開２０１７－１１２４２７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／００１９８６３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００３／０１６５２０８（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｌ ２５／０２
Ｈ０４Ｌ ７／０２
(57)【特許請求の範囲】
【請求項1】
第１ワイヤと第２ワイヤの間の電位差に基づいて第１シングルエンド信号を出力するように構成された第１差動レシーバと、前記第２ワイヤと第３ワイヤとに接続され、第２シングルエンド信号を出力するように構成された第２差動レシーバと、
前記第３ワイヤと前記第１ワイヤとに接続され、第３シングルエンド信号を出力するように構成された第３差動レシーバと、
前記第１シングルエンド信号を遅延することによって第１補償後シングルエンド信号を生成するように構成された第１遅延補償回路と、
前記第１補償後シングルエンド信号に少なくとも部分的に基づいて再生クロック信号を生成するように構成されたクロックリカバリ回路と、
前記再生クロック信号に同期して前記第１補償後シングルエンド信号をラッチするように構成された第１ラッチ回路と、
を備え、
第１シンボルの受信に用いられる前記第１遅延補償回路の遅延時間が、前記第２シングルエンド信号と、前記第３シングルエンド信号と、前記第１シンボルの前に伝送される第２シンボルの受信における前記第１ワイヤと前記第２ワイヤとの電位差とに少なくとも部分的に基づいている
受信装置。
【請求項2】
前記第１シンボルの受信に用いられる前記第１遅延補償回路の遅延時間が、前記第２シンボルの受信における前記第１ワイヤ及び前記第２ワイヤの電位差が、第１状態と第２状態のいずれにあるかに少なくとも部分的に基づいており、前記第２状態における前記第１ワイヤと前記第２ワイヤの電位差の絶対値が、前記第１状態における前記第１ワイヤと前記第２ワイヤの電位差の絶対値より小さい
請求項１に記載の受信装置。
【請求項3】
３本以上のワイヤのうちの第１ワイヤと第２ワイヤの間の電位差に基づいて第１シングルエンド信号を出力するように構成された第１差動レシーバと、
前記第１シングルエンド信号を遅延することによって第１補償後シングルエンド信号を生成するように構成された第１遅延補償回路と、
前記第１補償後シングルエンド信号に少なくとも部分的に基づいて再生クロック信号を生成するように構成されたクロックリカバリ回路と、
前記再生クロック信号に同期して前記第１補償後シングルエンド信号をラッチするように構成された第１ラッチ回路と、
を備え、
第１シンボルの受信に用いられる前記第１遅延補償回路の遅延時間が、前記第１シンボルの前に伝送される第２シンボルの受信における前記第１ワイヤと前記第２ワイヤとの電位差に少なくとも部分的に基づいており、
ＭＩＰＩ Ｃ－ＰＨＹ規格に準拠して生成された信号が前記第１ワイヤ及び前記第２ワイヤに供給される
受信装置。
【請求項4】
第１ワイヤと第２ワイヤの間の電位差に基づいて第１シングルエンド信号を出力するように構成された第１差動レシーバと、
前記第２ワイヤと第３ワイヤとの電位差に基づいて第２シングルエンド信号を出力するように構成された第２差動レシーバと、
前記第３ワイヤと前記第１ワイヤとの電位差に基づいて第３シングルエンド信号を出力するように構成された第３差動レシーバと、
前記第１シングルエンド信号を遅延することによって第１補償後シングルエンド信号を生成するように構成された第１遅延補償回路と、
前記第２シングルエンド信号を遅延することによって第２補償後シングルエンド信号を生成するように構成された第２遅延補償回路と、
前記第３シングルエンド信号を遅延することによって第３補償後シングルエンド信号を生成するように構成された第３遅延補償回路と、
を備え、
第１シンボルの受信に用いられる前記第１遅延補償回路の遅延時間が、前記第１シンボルの前に伝送される第２シンボルの受信における前記第１ワイヤと前記第２ワイヤとの電位差に少なくとも部分的に基づいており、
前記第１シンボルの受信に用いられる前記第２遅延補償回路の遅延時間が、前記第２シンボルの受信における前記第２ワイヤと前記第３ワイヤとの電位差に少なくとも部分的に基づいており、
前記第１シンボルの受信に用いられる前記第３遅延補償回路の遅延時間が、前記第２シンボルの受信における前記第３ワイヤと前記第１ワイヤとの電位差に少なくとも部分的に基づいている、
受信装置。
【請求項5】
前記第１補償後シングルエンド信号を遅延することによって第１前シンボルシングルエンド信号を生成するように構成された第１ホールド遅延回路と、前記第２補償後シングルエンド信号を遅延することによって第２前シンボルシングルエンド信号を生成するように構成された第２ホールド遅延回路と、
前記第３補償後シングルエンド信号を遅延することによって第３前シンボルシングルエンド信号を生成するように構成された第３ホールド遅延回路と、
を備え、
前記第１遅延補償回路の遅延時間が、前記第２前シンボルシングルエンド信号と前記第３前シンボルシングルエンド信号とに少なくとも部分的に基づいている
請求項４に記載の受信装置。
【請求項6】
前記第２遅延補償回路の遅延時間が、前記第１シンボルの受信における前記第２ワイヤと前記第３ワイヤとの電位差に少なくとも部分的に基づいており、前記第３遅延補償回路の遅延時間が、前記第３ワイヤと前記第１ワイヤとの電位差に少なくとも部分的に基づいている
請求項４に記載の受信装置。
【請求項7】
前記第１シンボルの受信に用いられる前記第１遅延補償回路の遅延時間が、前記第１シンボルの受信における前記第１ワイヤと前記第２ワイヤとの電位差に更に基づいている請求項１、３、４のいずれか１項に記載の受信装置。
【請求項8】
前記第１シンボルの受信に用いられる前記第１遅延補償回路の遅延時間が、前記第１シンボルの受信における前記第１ワイヤ及び前記第２ワイヤの電位差と前記第２シンボルの受信における前記第１ワイヤ及び前記第２ワイヤの電位差とが第１状態と第２状態のいずれにあるかに少なくとも部分的に基づいており、前記第２状態における前記第１ワイヤと前記第２ワイヤの電位差の絶対値が、前記第１状態における前記第１ワイヤと前記第２ワイヤの電位差の絶対値より小さい
請求項７に記載の受信装置。
【請求項9】
第１ワイヤと第２ワイヤの電位差に基づいて第１シングルエンド信号を出力することと、前記第２ワイヤと第３ワイヤの電位差に基づいて第２シングルエンド信号を出力することと、
前記第３ワイヤと前記第１ワイヤの電位差に基づいて第３シングルエンド信号を出力することと、
前記第１シングルエンド信号を遅延することによって第１補償後シングルエンド信号を生成することと、
前記第１補償後シングルエンド信号に基づいて再生クロック信号を生成することと、
前記再生クロック信号に同期して前記第１補償後シングルエンド信号をラッチすることと、
を含み、
前記第１補償後シングルエンド信号を生成することが、第１シンボルの受信において前記第１補償後シングルエンド信号を生成する際に前記第１シングルエンド信号に適用される遅延時間を、前記第２シングルエンド信号と、前記第３シングルエンド信号と、前記第１シンボルの前に伝送される第２シンボルの受信における前記第１ワイヤと前記第２ワイヤとの電位差とに基づいて制御することを含む
データ受信方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、受信装置及びデータ受信方法に関する。
【背景技術】
【0002】
高速データ通信を実現するために、３本以上のワイヤで１つのレーンを構成するデータ通信システムが検討されている。このような技術の一例としては、ＭＩＰＩ Ｃ－ＰＨＹ（Mobile Industry Processor Interface C-PHY）が挙げられる。
【0003】
データ通信の信頼性を向上するためには、データ有効ウインドウ（data valid window）が大きいことが望ましく、データ通信システムは、データ有効ウインドウを拡大するように設計される。
【発明の概要】
【0004】
一実施形態では、受信装置が、３本以上のワイヤのうちの異なる２本のワイヤの電位差に応じたシングルエンド信号をそれぞれ出力する複数の差動レシーバと、複数の差動レシーバのそれぞれから出力されるシングルエンド信号を遅延するように構成された複数の遅延補償回路と、複数の遅延補償回路がそれぞれに出力する複数の補償後シングルエンド信号に応じて再生クロック信号を生成するクロックリカバリ回路と、再生クロック信号に同期して複数の補償後シングルエンド信号をそれぞれにラッチするように構成された複数のラッチ回路とを備えている。複数の差動レシーバは、３本以上のワイヤのうちの第１ワイヤ及び第２ワイヤの電位差に応じた第１シングルエンド信号を出力する第１差動レシーバを備えている。複数の遅延補償回路は、第１シングルエンド信号を遅延することによって複数の補償後シングルエンド信号のうちの第１補償後シングルエンド信号を生成する第１遅延補償回路を備えている。第１シンボルの受信に用いられる第１遅延補償回路の遅延時間が、第１シンボルの前に伝送される第２シンボルの受信における第１ワイヤと第２ワイヤとの電位差に応じて制御される。
【0005】
他の実施形態では、受信装置が、第１ワイヤと第２ワイヤの電位差に応じた第１シングルエンド信号を出力する第１差動レシーバと、第２ワイヤと第３ワイヤの電位差に応じた第２シングルエンド信号を出力する第２差動レシーバと、第３ワイヤと第１ワイヤの電位差に応じた第３シングルエンド信号を出力する第３差動レシーバと、第２シングルエンド信号と第３シングルエンド信号とに応じて第１ワイヤと第２ワイヤの電位差の状態を示す第１状態信号を生成する第１状態判別回路とを備えている。
【0006】
更に他の実施形態では、受信方法が、第１ワイヤと第２ワイヤの電位差に応じて第１シングルエンド信号を出力することと、第２ワイヤと第３ワイヤの電位差に応じて第２シングルエンド信号を出力することと、第２ワイヤと第３ワイヤの電位差に応じて第３シングルエンド信号を出力することと、第１シングルエンド信号、第２シングルエンド信号及び第３シングルエンド信号を遅延して、それぞれ第１補償後シングルエンド信号、第２補償後シングルエンド信号、第３補償後シングルエンド信号を生成することと、第１補償後シングルエンド信号、第２補償後シングルエンド信号及び第３補償後シングルエンド信号に応じて再生クロック信号を生成することと、再生クロック信号に同期して、第１補償後シングルエンド信号、第２補償後シングルエンド信号及び第３補償後シングルエンド信号をそれぞれにラッチすることとを含む。第１シンボルの受信における第１補償後シングルエンド信号の生成において第１シングルエンド信号に与えられる遅延時間が、第１シンボルの前に伝送される第２シンボルの受信における第１ワイヤと第２ワイヤとの電位差に応じて制御される。
【図面の簡単な説明】
【0007】
【図1】一実施形態におけるデータ通信システムの構成を示すブロック図である。
【図2】ワイヤＡ、Ｂ、Ｃの電位ＶＡ、ＶＢ、ＶＣに起こり得る遷移を示すタイミングチャートである。
【図3】ワイヤＡ、Ｂ、Ｃの電位ＶＡ、ＶＢ、ＶＣに起こり得る遷移を重ねて示すタイミングチャートである。
【図4】電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡに起こり得る遷移を示すタイミングチャートである。
【図5】一実施形態における受信装置の構成を示す回路図である。
【図6】前シンボル及び現シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡの状態と、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡのゼロクロスタイミングとの関係を示す表である。
【図8】各ワイヤの状態と、差動レシーバが出力するシングルエンド信号の論理値と、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡの状態との関係を示す表である。
【図9】他の実施形態における受信装置の構成を示す回路図である。
【図11】更に他の実施形態における受信装置の構成を示す回路図である。
【図12】前シンボル及び現シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡの状態と、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡのゼロクロスタイミングと、差動レシーバの遅延との関係を示す表である。
【発明を実施するための形態】
【0008】
一実施形態では、図１に示すように、データ通信システムが、送信装置１と受信装置２とを備えている。本実施形態では、データ通信システムが、ＭＩＰＩ Ｃ－ＰＨＹ規格に準拠して動作するが、これに限定されない。送信装置１は、レーン３を介して受信装置２に接続されている。一実施形態では、送信装置１と受信装置２とが別々の半導体チップに集積化されてもよい。
【0009】
このデータ通信システムでは、レーン３が、３本のワイヤＡ、Ｂ、Ｃを含んでいる。ワイヤＡ、Ｂ、Ｃのそれぞれは、３つの電位を取ることが許容されている。以下では、これらの３つの電位を、それぞれ、“Ｈ”、“Ｍ”、“Ｌ”と記載する。データ伝送が行われる場合、各ＵＩ（unit interval）において、ワイヤＡ、Ｂ、Ｃのうちの１つが“Ｈ”レベルに設定され、他の１つが“Ｍ”レベルに設定され、残りの１つが“Ｌ”レベルに設定される。したがって、ワイヤＡ、Ｂ、Ｃの電位の組み合わせの総数は６である。各ＵＩに伝送されるシンボルは、ワイヤＡ、Ｂ、Ｃの電位の組み合わせで表現される。以下において、ワイヤＡ、Ｂ、Ｃの電位を、それぞれ、ＶＡ、ＶＢ、ＶＣと記載することがある。
【0010】
図２に示すように、或るシンボルを送信した後に次のシンボルを送信する場合、ワイヤＡ、Ｂ、Ｃの電位ＶＡ、ＶＢ、ＶＣは、該或るシンボルの送信時における電位ＶＡ、ＶＢ、ＶＣとの組み合わせとは異なる組み合わせに遷移する。図３には、或るシンボルの送信時にワイヤＡ、Ｂ、Ｃの電位ＶＡ、ＶＢ、ＶＣがそれぞれ“Ｈ”、“Ｍ”、“Ｌ”レベルであった場合に、次のシンボルの送信時におけるワイヤＡ、Ｂ、Ｃの電位ＶＡ、ＶＢ、ＶＣに起こり得る遷移の全ての組み合わせが重ねて図示されている。
【0011】
ＭＩＰＩ Ｃ－ＰＨＹ規格に準拠したデータ通信では、ワイヤＡ、Ｂの電位差ＶＡ－ＶＢ、ワイヤＢ、Ｃの電位差ＶＢ－ＶＣ及びワイヤＣ、Ａの電位差ＶＣ－ＶＡに基づいて生成された３つのシングルエンド信号が３つの差動レシーバにより生成され、該３つのシングルエンド信号をラッチすることでデータが受信される。該３つのシングルエンド信号のラッチは、３つのシングルエンド信号から再生された再生クロック信号に同期して行われる。
【0012】
電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡの可能な遷移を示す図４を参照して、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡのそれぞれは、"strong 1"、"weak 1"、"weak 0"、"strong 0"の４つの状態を取り得る。これら４つの状態のうち、"strong 1"、"weak 1"が論理値“１”に対応しており、"weak 0"、"strong 0"が論理値“０”に対応している。
【0013】
"strong 1"は、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが、絶対値が相対的に大きい正電圧になる状態である。例えば、電位ＶＡが“Ｈ”レベルであり、電位ＶＢが“Ｌ”レベルである場合、電位差ＶＡ－ＶＢは、"strong 1"状態になる。
【0014】
"weak 1"は、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが、絶対値が相対的に小さな正電圧になる状態である。例えば、電位ＶＡ、ＶＢがそれぞれ“Ｈ”レベル、“Ｍ”レベルである場合、及び、電位ＶＡ、ＶＢがそれぞれ“Ｍ”レベル、“Ｌ”レベルである場合、電位差ＶＡ－ＶＢは、"weak 1"状態になる。
【0015】
"weak 0"は、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが、絶対値が相対的に小さい負電圧になる状態である。例えば、電位ＶＡ、ＶＢがそれぞれ“Ｍ”レベル、“Ｈ”レベルである場合、及び、電位ＶＡ、ＶＢがそれぞれ“Ｌ”レベル、“Ｍ”レベルである場合、電位差ＶＡ－ＶＢは、"weak 0"状態になる。
【0016】
最後に、"strong 0"は、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが、絶対値が相対的に大きい負電圧になる状態である。例えば、電位ＶＡ、ＶＢがそれぞれ“Ｌ”レベル、“Ｈ”レベルである場合、電位差ＶＡ－ＶＢは、"strong 0"状態になる。
【0017】
以下において、電位差の絶対値が相対的に小さい２つの状態”weak 0”及び”weak 1”を総称して状態”weak”と呼び、電圧の絶対値が相対的に大きい２つの状態”strong0”及び”strong 1”を総称して状態”strong”と呼ぶことがある。
【0018】
シンボルの送信毎に、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡは、"strong 1"、"weak 1"、"weak 0"、"strong 0"の間で遷移する。論理値が“１”と“０”の間で遷移する場合、差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡにゼロクロスが発生する。ゼロクロスが発生するタイミングは、ゼロクロスタイミングと呼ばれる。上述の再生クロック信号は、差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡのゼロクロスタイミングに同期して生成される。
【0019】
ＭＩＰＩ Ｃ－ＰＨＹ規格による通信では、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡのゼロクロスタイミングが、原理的に、３種類に分散する。ゼロクロスタイミングは、"weak 1"から"strong 0"への遷移、及び、"weak 0"から"strong 1"への遷移において最も早い。このゼロクロスタイミングを、以下では、"Fast"と記載する。"strong 1"から"weak 0"への遷移、及び、"weak 1"から"strong 0"への遷移では、ゼロクロスタイミングが最も遅い。このゼロクロスタイミングを、以下では、"Slow"と記載する。"weak 0"と"weak 1"の間の遷移、及び、"strong 0"と"strong 1"との間の遷移では、ゼロクロスタイミングは中間的である。このゼロクロスタイミングを、以下では、"Mid"と記載する。
【0020】
電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡに対応する３つのシングルエンド信号から再生クロック信号を再生する構成では、ゼロクロスタイミングが分散すると、再生クロック信号のクロックパルスの生成タイミングも分散する。これは、データ有効ウインドウを減少させ得る。以下に詳細に述べられるように、本実施形態の受信装置２は、ゼロクロスタイミングの分散によるデータ有効ウインドウの減少を抑制するように構成される。
【0021】
図５に示す一実施形態では、受信装置２が、入力端子１１１～１１３と、差動レシーバ１２１～１２３と、遅延補償回路１３１～１３３と、ホールド遅延回路１４１～１４３と、ラッチ１５１～１５３と、クロック再生回路１６とを備えている。
【0022】
入力端子１１１～１１３は、それぞれワイヤＡ、Ｂ、Ｃに接続されており、ワイヤＡ、Ｂ、Ｃ上を伝送される信号を送信装置１から受け取る。
【0023】
差動レシーバ１２１～１２３は、それぞれ、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡに対応するシングルエンド信号ＳＡ－Ｂ、ＳＢ－Ｃ、ＳＢ－Ｃを生成する。詳細には、差動レシーバ１２１は、ワイヤＡが接続される第１入力とワイヤＢが接続される第２入力とを有しており、電位差ＶＡ－ＶＢに対応する論理値を有するシングルエンド信号ＳＡ－Ｂを出力する。同様に、差動レシーバ１２２は、ワイヤＢが接続される第１入力とワイヤＣが接続される第２入力とを有しており、電位差ＶＢ－ＶＣに対応する論理値を有するシングルエンド信号ＳＢ－Ｃを出力する。差動レシーバ１２３は、ワイヤＣが接続される第１入力とワイヤＡが接続される第２入力とを有しており、電位差ＶＣ－ＶＡに対応する論理値を有するシングルエンド信号ＳＣ－Ａを出力する。シングルエンド信号ＳＡ－Ｂは、ワイヤＡ、Ｂの電位差ＶＡ－ＶＢが"strong 1"又は"weak 1"である場合に論理値“１”を取り、"strong 0"又は"weak 0"である場合に論理値“０”を取る。シングルエンド信号ＳＢ－Ｃ、ＳＣ－Ａについても同様である。
【0024】
遅延補償回路１３１～１３３は、上述されたゼロクロスタイミングの分散を補償するような遅延をシングルエンド信号ＳＡ－Ｂ、ＳＢ－Ｃ、ＳＢ－Ｃに与えるように構成されている。本実施形態では、遅延補償回路１３１が、遅延回路２１１と、セレクタ２４１と、ＸＯＲ回路２５１とを備えている。遅延回路２１１は、シングルエンド信号ＳＡ－Ｂを遅延時間ＤＡだけ遅延するように構成されている。セレクタ２４１は、差動レシーバ１２１の出力に接続された入力Ｄ０と、遅延回路２１１の出力に接続された入力Ｄ１を有している。セレクタ２４１は、差動レシーバ１２１から受け取ったシングルエンド信号ＳＡ－Ｂと遅延回路２１１の出力信号とのいずれかを、ＸＯＲ回路２５１の出力信号に応じて選択し、選択した信号を出力する。
【0025】
遅延補償回路１３２、１３３も同様に構成されている。遅延補償回路１３２は、遅延回路２１２と、セレクタ２４２と、ＸＯＲ回路２５２とを備えており、遅延補償回路１３３は、遅延回路２１３と、セレクタ２４３と、ＸＯＲ回路２５３とを備えている。遅延回路２１２、２１３の遅延時間は、ＤＡである。遅延補償回路１３１～１３３の動作の詳細については、後に説明する。遅延補償回路１３１～１３３から出力されるシングルエンド信号を、以下では、それぞれ、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）と記載する。
【0026】
ホールド遅延回路１４１～１４３は、それぞれ、ラッチ１５１～１５３のホールド時間を確保できるような遅延を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）に与えるように構成されている。ホールド遅延回路１４１～１４３から出力されるシングルエンド信号は、ワイヤＡ、Ｂ、Ｃから差動レシーバ１２１～１２３に現に入力されている信号により伝送されるシンボルの前のシンボルの論理値を表しており、それぞれ、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）と記載する。
【0027】
ラッチ１５１～１５３は、それぞれ、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）をクロック再生回路１６から供給される再生クロック信号ＲＣＬＫに同期してラッチし、ラッチした論理値を有するラッチデータ信号Ｄａｔａ（Ａ－Ｂ）、Ｄａｔａ（Ｂ－Ｃ）、Ｄａｔａ（Ｃ－Ａ）を出力する。
【0028】
クロック再生回路１６は、遅延補償回路１３１～１３３から出力される補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）を受け取ってクロック再生を行い、再生クロック信号ＲＣＬＫを生成する。生成された再生クロック信号ＲＣＬＫは、ラッチ１５１～１５３に供給される。一実施形態では、クロック再生回路１６は、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）が反転したタイミングのうち最先のタイミングに同期して再生クロック信号ＲＣＬＫのクロックパルスを出力するように構成されてもよい。
【0029】
ゼロクロスタイミングの分散を補償するために、本実施形態では、各シンボルの受信において用いられる遅延補償回路１３１～１３３の遅延時間が、それぞれ、各シンボルの直前に伝送されるシンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡに応じて制御される。より具体的には、あるシンボルの受信において用いられる遅延補償回路１３１の遅延時間は、その前に伝送されるシンボルの受信における電位差ＶＡ－ＶＢが、”weak”、”strong”のいずれであるかに応じて制御される。同様に、あるシンボルの受信において用いられる遅延補償回路１３２の遅延時間は、その前に伝送されるシンボルの受信における電位差ＶＢ－ＶＣが、”weak”、”strong”のいずれであるかに応じて制御され、あるシンボルの受信において用いられる遅延補償回路１３３の遅延時間は、その前に伝送されるシンボルの受信における電位差ＶＣ－ＶＡが、”weak”、”strong”のいずれであるかに応じて制御される。このような制御は、以下に述べられるような考察に基づくものである。
【0030】
図６に示す表から理解されるように、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡのゼロクロスタイミングは、前シンボル及び現シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡのそれぞれが、”weak”及び”strong”のいずれであるかに依存している。電位差ＶＡ－ＶＢについて説明すると、前シンボル及び現シンボルの受信における電位差ＶＡ－ＶＢがいずれも”weak”である場合、及び、いずれも”strong”である場合、電位差ＶＡ－ＶＢのゼロクロスタイミングは”Mid”である。前シンボルの受信における電位差ＶＡ－ＶＢが”strong”であり、現シンボルの受信における電位差ＶＡ－ＶＢが”weak”である場合、電位差ＶＡ－ＶＢのゼロクロスタイミングは”Slow”である。また、前シンボルの受信における電位差ＶＡ－ＶＢが”weak”であり、現シンボルの受信における電位差ＶＡ－ＶＢが”strong”である場合、電位差ＶＡ－ＶＢのゼロクロスタイミングは”Fast”である。電位差ＶＢ－ＶＣ、ＶＣ－ＶＡについても同様である。
【0031】
本実施形態では、前シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”weak”及び”strong”のいずれであるかに依存して遅延補償回路１３１～１３３の遅延時間が制御される。
【0032】
詳細には、図７に示すように、前シンボルの受信における電位差ＶＡ－ＶＢが”weak”である場合、遅延補償回路１３１はシングルエンド信号ＳＡ－Ｂを遅延時間ＤＡだけ遅延して得られる信号を補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。このような動作は、遅延補償回路１３１のセレクタ２４１が遅延回路２１１の出力信号を選択することで実現される。一方、前シンボルの受信における電位差ＶＡ－ＶＢが”strong”である場合、遅延補償回路１３１は差動レシーバ１２１から受け取ったシングルエンド信号ＳＡ－Ｂをそのまま補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。
【0033】
このような動作によれば、電位差ＶＡ－ＶＢのゼロクロスタイミングの分散を補償しながら補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）を生成することができる。例えば、タイミング"Fast"とタイミング"Mid"との間の時間差とタイミング"Mid"とタイミング"Slow"との間の時間差が同一である場合、遅延回路２１１の遅延時間ＤＡを、該時間差に一致させることで、電位差ＶＡ－ＶＢの実効的なゼロクロスタイミングが"Mid"と"Slow"の２種類であるような補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）を生成することができる。タイミング"Fast"とタイミング"Mid"との間の時間差とタイミング"Mid"とタイミング"Slow"との間の時間差が同一でない場合でも、遅延時間ＤＡを適正に設定することで、例えば、タイミング"Fast"とタイミング"Mid"との間の時間差とタイミング"Mid"とタイミング"Slow"との間の時間差の平均に設定することで電位差ＶＡ－ＶＢのゼロクロスタイミングの分散を補償することができる。
【0034】
遅延補償回路１３２、１３３の遅延時間も同様にして制御される。前シンボルの受信における電位差ＶＢ－ＶＣが”weak”である場合、遅延補償回路１３２はシングルエンド信号ＳＢ－Ｃを遅延時間ＤＡだけ遅延して得られる信号を補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。一方、前シンボルの受信における電位差ＶＢ－ＶＣが”strong”である場合、遅延補償回路１３２は差動レシーバ１２２から受け取ったシングルエンド信号ＳＢ－Ｃをそのまま補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。また、前シンボルの受信における電位差ＶＣ－ＶＡが”weak”である場合、遅延補償回路１３３はシングルエンド信号ＳＣ－Ａを遅延時間ＤＡだけ遅延して得られる信号を補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。一方、前シンボルの受信における電位差ＶＣ－ＶＡが”strong”である場合、遅延補償回路１３３は差動レシーバ１２３から受け取ったシングルエンド信号ＳＣ－Ａをそのまま補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。このような動作によれば、ゼロクロスタイミングの分散を補償しながら補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）を生成することができる。
【0035】
本実施形態では、前シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”weak”、”strong”のいずれであるかが、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡを直接検出するのではなく、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）の論理演算によって算出される。以下では、論理演算による電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡの状態の判別について記述する。
【0036】
図８を参照して、ワイヤＡ、Ｂ、Ｃが、“Ｈ”、“Ｍ”、“Ｌ”から選択された互いに異なる電位を取ることから、ワイヤＡ、Ｂ、Ｃの可能な状態は、６つある。これらの状態を、それぞれ、状態＃１～＃６と記載する。例えば、状態＃１は、ワイヤＡ、Ｂ、Ｃが、それぞれ、電位“Ｈ”、“Ｍ”、“Ｌ”である状態を意味している。
【0037】
あるシンボルの受信において電位差ＶＡ－ＶＢが”weak”、”strong”のいずれであるかは、該シンボルの受信において差動レシーバ１２２、１２３から出力されるシングルエンド信号ＳＢ－Ｃ、ＳＣ－Ａの論理値から判別可能である。電位差ＶＡ－ＶＢが”weak”である場合、ワイヤＡ、Ｂのいずれか一方が、電位“Ｍ”を取る。これは、ワイヤＢ、Ｃの電位差ＶＢ－ＶＣに対応するシングルエンド信号ＳＢ－Ｃの論理値と、ワイヤＣ、Ａの電位差ＶＣ－ＶＡに対応するシングルエンド信号ＳＣ－Ａの論理値のうちの一方が“１”であり、他方が“０”であることを意味している。例えば、ワイヤＡが電位“Ｍ”を取る場合、ワイヤＡ、Ｂ、Ｃは、状態＃３、＃４のいずれかである。状態＃３では、シングルエンド信号ＳＢ－Ｃ、ＳＣ－Ａが、それぞれ、“１”、“０”であり、状態＃４では、シングルエンド信号ＳＢ－Ｃ、ＳＣ－Ａが、それぞれ、“０”、“１”である。よって、シングルエンド信号ＳＢ－Ｃ、ＳＣ－Ａの論理値の排他的論理和が“１”であれば、電位差ＶＡ－ＶＢが”weak”であると判断できる。
【0038】
同様に、電位差ＶＢ－ＶＣが”weak”、”strong”のいずれであるかは、該シンボルの受信において差動レシーバ１２３、１２１から出力されるシングルエンド信号ＳＣ－Ａ、ＳＡ－Ｂの論理値から判別可能である。シングルエンド信号ＳＣ－Ａ、ＳＡ－Ｂの論理値の排他的論理和が“１”であれば、電位差ＶＢ－ＶＣが”weak”であると判断できる。
【0039】
更に、電位差ＶＣ－ＶＡが”weak”、”strong”のいずれであるかは、該シンボルの受信において差動レシーバ１２１、１２２から出力されるシングルエンド信号ＳＡ－Ｂ、ＳＢ－Ｃの論理値から判別可能である。シングルエンド信号ＳＡ－Ｂ、ＳＢ－Ｃの論理値の排他的論理和が“１”であれば、電位差ＶＣ－ＶＡが”weak”であると判断できる。
【0040】
以上の議論から理解されるように、前シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”weak”、”strong”のいずれであるかは、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）の論理演算によって判別可能である。図５に示す遅延補償回路１３１、１３２、１３３は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）から前シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”weak”及び”strong”のいずれであるかを判別し、それぞれの遅延時間を制御するように構成されている。
【0041】
詳細には、遅延補償回路１３１の遅延時間は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）に応じて制御される。遅延補償回路１３１のＸＯＲ回路２５１は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）に基づいて前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）を生成する状態判別回路として動作する。前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）は、電位差ＶＡ－ＶＢの状態、具体的には、電位差ＶＡ－ＶＢが”weak”、”strong”のいずれであるかを示している。前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）の排他的論理和の論理値を有しており、前シンボルの受信における電位差ＶＡ－ＶＢが”weak”である場合、論理値“１”を取る。
【0042】
前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）が“１”である場合、セレクタ２４１は、入力Ｄ１を選択して遅延回路２１１の出力信号を補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。一方、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）が“０”である場合、セレクタ２４１は、入力Ｄ１を選択して差動レシーバ１２１から受け取ったシングルエンド信号ＳＡ－Ｂを補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。これにより、図７に示すような、前シンボルの電位差ＶＡ－ＶＢが”weak”である場合にシングルエンド信号ＳＡ－Ｂに遅延時間ＤＡの遅延を挿入する動作が実現される。
【0043】
同様に、遅延補償回路１３２の遅延時間は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｃ－Ａ）、Ｐｒｅｖ（Ａ－Ｂ）に応じて制御される。遅延補償回路１３２のＸＯＲ回路２５２は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｃ－Ａ）、Ｐｒｅｖ（Ａ－Ｂ）に基づいて前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｂ－Ｃ）を生成する状態判別回路として動作する。前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｂ－Ｃ）は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｃ－Ａ）、Ｐｒｅｖ（Ａ－Ｂ）の排他的論理和の論理値を有しており、前シンボルの受信における電位差ＶＢ－ＶＣが”weak”である場合、論理値“１”を取る。セレクタ２４２は、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｂ－Ｃ）が“１”である場合に遅延回路２１２の出力信号を補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力し、“０”である場合に差動レシーバ１２２から受け取ったシングルエンド信号ＳＢ－Ｃを補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。これにより、前シンボルの電位差ＶＢ－ＶＣが”weak”である場合にシングルエンド信号ＳＢ－Ｃに遅延時間ＤＡの遅延を挿入する動作が実現される。
【0044】
更に、遅延補償回路１３３の遅延時間は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）に応じて制御される。遅延補償回路１３３のＸＯＲ回路２５３は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）に基づいて前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｃ－Ａ）を生成する状態判別回路として動作する。前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｃ－Ａ）は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）の排他的論理和の論理値を有しており、前シンボルの受信における電位差ＶＣ－ＶＡが”weak”である場合、論理値“１”を取る。セレクタ２４３は、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｃ－Ａ）が“１”である場合に遅延回路２１３の出力信号を補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力し、“０”である場合に差動レシーバ１２３から受け取ったシングルエンド信号ＳＣ－Ａを補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。これにより、前シンボルの電位差ＶＣ－ＶＡが”weak”である場合にシングルエンド信号ＳＣ－Ａに遅延時間ＤＡの遅延を挿入する動作が実現される。
【0045】
このように動作する遅延補償回路１３１、１３２、１３３から出力される補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）がクロック再生回路１６に供給され、再生クロック信号ＲＣＬＫの生成に用いられる。各シンボルの受信において再生クロック信号ＲＣＬＫのクロックパルスが出力されるタイミングは、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）が反転するタイミングのうち最先のタイミングに同期している。このような動作により、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡのゼロクロスタイミングの分散が補償された再生クロック信号ＲＣＬＫが生成され、ラッチ１５１～１５３に供給される。
【0046】
以上に説明されているように、本実施形態では、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”weak”及び”strong”のいずれであるかを検出し、検出結果に応じて遅延補償回路１３１、１３２、１３３の遅延時間が制御される。これにより、ゼロクロスタイミングの分散が補償された補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）が生成される。このようにして生成された補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）から再生クロック信号ＲＣＬＫを生成することにより、本実施形態の受信装置２は、データ有効ウインドウを有効に拡大することができる。
【0047】
図９に示す一実施形態では、受信装置２が、前シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡの状態に加え、現シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡの状態に応じて遅延補償回路１３１、１３２、１３３の遅延時間を制御するように構成される。具体的には、本実施形態では、受信装置２が、遅延回路１７１、１７２、１７３を追加的に備えると共に、遅延補償回路１３１、１３２、１３３の構成が変更される。他の構成は、図５に示す受信装置２と同様である。
【0048】
遅延回路１７１、１７２、１７３は、それぞれ、差動レシーバ１２１、１２２、１２３から出力されるシングルエンド信号ＳＡ－Ｂ、ＳＢ－Ｃ、ＳＣ－Ａを遅延して遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）、Ｄｌｙ（Ｂ－Ｃ）、Ｄｌｙ（Ｃ－Ａ）を生成し、遅延補償回路１３１、１３２、１３３に供給する。遅延回路１７１、１７２、１７３は、現シンボルの電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡに応じて遅延補償回路１３１、１３２、１３３の遅延時間を制御するための時間を確保するために設けられている。以下では、差動レシーバ１２１、１２２、１２３から出力されるシングルエンド信号ＳＡ－Ｂ、ＳＢ－Ｃ、ＳＣ－Ａが、それぞれ、現シンボルの電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡの論理値を有することを明確にするために、差動レシーバ１２１、１２２、１２３から出力されるシングルエンド信号ＳＡ－Ｂ、ＳＢ－Ｃ、ＳＣ－Ａを、それぞれ、現シンボルシングルエンド信号Ｃｒｔ（Ａ－Ｂ）、Ｃｒｔ（Ｂ－Ｃ）、Ｃｒｔ（Ｃ－Ａ）と記載することがある。
【0049】
本実施形態では、遅延補償回路１３１、１３２、１３３が、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）に加え、現シンボルシングルエンド信号Ｃｒｔ（Ａ－Ｂ）、Ｃｒｔ（Ｂ－Ｃ）、Ｃｒｔ（Ｃ－Ａ）に応じてそれぞれの遅延時間を制御するように構成されている。
【0050】
詳細には、本実施形態では、遅延補償回路１３１が、遅延回路２１１、２２１と、セレクタ２４１と、ＸＯＲ回路２５１、２６１とを備えている。遅延回路２１１、２２１は、それぞれ、遅延時間ＤＡ、ＤＢを有している。遅延回路２１１は、遅延回路１７１の出力に接続されており、遅延回路２２１は、遅延回路２１１の出力に接続されている。セレクタ２４１は、３つの入力Ｄ０、Ｄ１、Ｄ２を有している。セレクタ２４１の入力Ｄ０は、遅延回路１７１の出力に接続され、入力Ｄ１は遅延回路２１１の出力に接続され、入力Ｄ２は遅延回路２２１の出力に接続されている。このように構成された遅延補償回路１３１は、遅延回路１７１から出力される遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に、０、ＤＡ、ＤＡ＋ＤＢのいずれかの遅延時間を与えることができる。
【0051】
ＸＯＲ回路２５１は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）に基づいて前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）を生成する状態判別回路として動作し、ＸＯＲ回路２６１は、現シンボルシングルエンド信号Ｃｒｔ（Ｂ－Ｃ）、Ｃｒｔ（Ｃ－Ａ）に基づいて現シンボル状態信号Ｗｅａｋ＿Ａ（Ａ－Ｂ）を生成する状態判別回路として動作する。前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｂ－Ｃ）、Ｐｒｅｖ（Ｃ－Ａ）の排他的論理和の論理値を有するように生成される。上述された議論から理解されるように、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）は、前シンボルの受信において電位差Ａ－Ｂが"weak"であるときに“１”に設定されることになる。同様に、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）は、現シンボルシングルエンド信号Ｃｒｔ（Ｂ－Ｃ）、Ｃｒｔ（Ｃ－Ａ）の排他的論理和の論理値を有するように生成される。現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）は、現シンボルの受信において電位差Ａ－Ｂが"weak"であるときに“１”に設定されることになる。
【0052】
セレクタ２４１は、ＸＯＲ回路２５１、２６１からそれぞれ出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）に応じて、入力Ｄ０、Ｄ１、Ｄ２のいずれかを選択し、選択した入力に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。
【0053】
遅延補償回路１３２も同様に構成され、同様に動作する。遅延補償回路１３２は、遅延回路２１２、２２２と、セレクタ２４２と、ＸＯＲ回路２５２、２６２とを備えている。遅延回路２１２、２２２は、それぞれ、遅延時間ＤＡ、ＤＢを有している。ＸＯＲ回路２５２は、前シンボルシングルエンド信号Ｐｒｅｖ（Ｃ－Ａ）、Ｐｒｅｖ（Ａ－Ｂ）の排他的論理和の論理値を有する前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｂ－Ｃ）を生成する。ＸＯＲ回路２６２は、現シンボルシングルエンド信号Ｃｒｔ（Ｃ－Ａ）、Ｃｒｔ（Ａ－Ｂ）の排他的論理和の論理値を有する現シンボル状態信号Ｗｅａｋ＿Ａ（Ｂ－Ｃ）を生成する。セレクタ２４２は、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｂ－Ｃ）及び現シンボル状態信号Ｗｅａｋ＿Ａ（Ｂ－Ｃ）に応じて入力Ｄ０、Ｄ１、Ｄ２のいずれかを選択し、選択した入力に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。
【0054】
更に、遅延補償回路１３２も同様に構成され、同様に動作する。遅延補償回路１３３は、遅延回路２１３、２２３と、セレクタ２４３と、ＸＯＲ回路２５３、２６３とを備えている。遅延回路２１３、２２３は、それぞれ、遅延時間ＤＡ、ＤＢを有している。ＸＯＲ回路２５３は、前シンボルシングルエンド信号Ｐｒｅｖ（Ａ－Ｂ）、Ｐｒｅｖ（Ｂ－Ｃ）の排他的論理和の論理値を有する前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｃ－Ａ）を生成する。ＸＯＲ回路２６３は、現シンボルシングルエンド信号Ｃｒｔ（Ａ－Ｂ）、Ｃｒｔ（Ｂ－Ｃ）の排他的論理和の論理値を有する現シンボル状態信号Ｗｅａｋ＿Ａ（Ｃ－Ａ）を生成する。セレクタ２４３は、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ｃ－Ａ）及び現シンボル状態信号Ｗｅａｋ＿Ａ（Ｃ－Ａ）に応じて入力Ｄ０、Ｄ１、Ｄ２のいずれかを選択し、選択した入力に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。
【0055】
図１０に示すように、本実施形態では、遅延補償回路１３１、１３２、１３３の遅延時間が、前シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡに加え、現シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡに応じて制御される。以下では、まず、遅延補償回路１３１の遅延時間の制御について説明する。
【0056】
遅延補償回路１３１の遅延時間は、前シンボルの受信における電位差ＶＡ－ＶＢと現シンボルの受信における電位差ＶＡ－ＶＢとが、それぞれ、”weak”と”strong”のいずれであるかに応じて制御される。前シンボルの受信における電位差ＶＡ－ＶＢと現シンボルの受信における電位差ＶＡ－ＶＢがいずれも”weak”である場合、遅延補償回路１３１の遅延時間がＤＡに設定される。詳細には、ＸＯＲ回路２５１、２６１からそれぞれ出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が、いずれも“１”に設定される。この場合、セレクタ２４１は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、ＤＡに制御される。
【0057】
前シンボルの受信における電位差ＶＡ－ＶＢと現シンボルの受信における電位差ＶＡ－ＶＢがいずれも”strong”である場合も、遅延補償回路１３１の遅延時間がＤＡに設定される。詳細には、ＸＯＲ回路２５１、２６１からそれぞれ出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が、いずれも“０”に設定される。この場合、セレクタ２４１は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、ＤＡに制御される。
【0058】
前シンボルの受信における電位差ＶＡ－ＶＢが”strong"であり、現シンボルの受信における電位差ＶＡ－ＶＢが”weak”である場合、遅延補償回路１３１の遅延時間が０に設定される。詳細には、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が、それぞれ、“０”、“１”に設定される。この場合、セレクタ２４１は、入力Ｄ０を選択し、入力Ｄ０に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、０に制御される。
【0059】
また、前シンボルの受信における電位差ＶＡ－ＶＢが”weak"であり、現シンボルの受信における電位差ＶＡ－ＶＢが”strong”である場合、遅延補償回路１３１の遅延時間がＤＡ＋ＤＢに設定される。詳細には、前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が、それぞれ、“１”、“０”に設定される。この場合、セレクタ２４１は、入力Ｄ２を選択し、入力Ｄ２に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、ＤＡ＋ＤＢに制御される。
【0060】
このような動作によれば、電位差ＶＡ－ＶＢのゼロクロスタイミングの分散を一層に補償しながら補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）を生成することができる。例えば、タイミング"Fast"とタイミング"Mid"との間の時間差とタイミング"Mid"とタイミング"Slow"との間の時間差が同一である場合、遅延回路２１１、２２１の遅延時間ＤＡ、ＤＢを、当該時間差に一致させることで、電位差ＶＡ－ＶＢの実効的なゼロクロスタイミングが"Slow"の１種類であるような補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）を生成することができる。タイミング"Fast"とタイミング"Mid"との間の時間差とタイミング"Mid"とタイミング"Slow"との間の時間差が同一でない場合でも、遅延時間ＤＡ、ＤＢを適正に設定することで、例えば、タイミング"Fast"とタイミング"Mid"との間の時間差とタイミング"Mid"とタイミング"Slow"との間の時間差の平均に設定することで電位差ＶＡ－ＶＢのゼロクロスタイミングの分散を補償することができる。
【0061】
遅延補償回路１３２の遅延時間も、同様にして制御される。遅延補償回路１３２は、前シンボルの受信における電位差ＶＢ－ＶＣと現シンボルの受信における電位差ＶＢ－ＶＣが、それぞれ、”weak”と”strong”のいずれであるかに応じて制御される。
【0062】
詳細には、前シンボルの受信における電位差ＶＢ－ＶＣと現シンボルの受信における電位差ＶＢ－ＶＣがいずれも”weak”である場合、又は、いずれも”strong”である場合、セレクタ２４２は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。この結果、遅延補償回路１３２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、遅延時間ＤＡに制御される。
【0063】
前シンボルの受信における電位差ＶＢ－ＶＣが”strong"であり、現シンボルの受信における電位差ＶＢ－ＶＣが”weak”である場合、セレクタ２４２は、入力Ｄ０を選択し、入力Ｄ０に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。この結果、遅延補償回路１３２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、０に制御される。
【0064】
また、前シンボルの受信における電位差ＶＢ－ＶＣが”weak"であり、現シンボルの受信における電位差ＶＢ－ＶＣが”strong”である場合、セレクタ２４２は、入力Ｄ２を選択し、入力Ｄ２に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、ＤＡ＋ＤＢに制御される。
【0065】
更に、遅延補償回路１３３の遅延時間も、同様にして制御される。遅延補償回路１３３は、前シンボルの受信における電位差ＶＣ－ＶＡと現シンボルの受信における電位差ＶＣ－ＶＡが、それぞれ、”weak”と”strong”のいずれであるかに応じて制御される。
【0066】
前シンボルの受信における電位差ＶＣ－ＶＡと現シンボルの受信における電位差ＶＣ－ＶＡがいずれも”weak”である場合、又は、いずれも”strong”である場合、セレクタ２４３は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、ＤＡに制御される。
【0067】
前シンボルの受信における電位差ＶＣ－ＶＡが”strong"であり、現シンボルの受信における電位差ＶＣ－ＶＡが”weak”である場合、セレクタ２４３は、入力Ｄ０を選択し、入力Ｄ０に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、０に制御される。
【0068】
また、前シンボルの受信における電位差ＶＣ－ＶＡが”weak"であり、現シンボルの受信における電位差ＶＣ－ＶＡが”strong”である場合、セレクタ２４３は、入力Ｄ２を選択し、入力Ｄ２に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、ＤＡ＋ＤＢに制御される。
【0069】
このように動作する遅延補償回路１３１、１３２、１３３から出力される補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）がクロック再生回路１６に供給される。クロック再生回路１６は、遅延補償回路１３１～１３３から出力される補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）から再生クロック信号ＲＣＬＫを生成する。このような動作により、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡのゼロクロスタイミングの分散が補償された再生クロック信号ＲＣＬＫが生成され、ラッチ１５１～１５３に供給される。
【0070】
以上に説明されているように、本実施形態では、前シンボルに加え、現シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”weak”及び”strong”のいずれであるかを検出し、検出結果に応じて遅延補償回路１３１、１３２、１３３の遅延時間が制御される。これにより、ゼロクロスタイミングの分散が一層に補償された補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）が生成される。このようにして生成された補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）から再生クロック信号ＲＣＬＫを生成することにより、本実施形態の受信装置２は、データ有効ウインドウを有効に拡大することができる。
【0071】
【0072】
詳細には、遅延補償回路１３１は、遅延回路２２１の出力に接続され、遅延時間ＤＣを有する遅延回路２３１を追加的に備えている。セレクタ２４１は、４つの入力Ｄ０～Ｄ３を有している。セレクタ２４１の入力Ｄ０は遅延回路１７１の出力に接続され、入力Ｄ１は遅延回路２１１の出力に接続され、入力Ｄ２は遅延回路２２１の出力に接続され、入力Ｄ３は遅延回路２３１の出力に接続されている。このように構成された遅延補償回路１３１は、遅延回路１７１から出力される遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に、０、ＤＡ、ＤＡ＋ＤＢ、ＤＡ＋ＤＢ＋ＤＣのいずれかの遅延時間を与えることができる。
【0073】
遅延補償回路１３２、１３３も同様に構成されている。遅延補償回路１３２は、遅延時間ＤＣを有する遅延回路２３２を追加的に備えており、遅延補償回路１３３は、遅延時間ＤＣを有する遅延回路２３３を追加的に備えている。セレクタ２４２、２４３は、いずれも、４つの入力Ｄ０～Ｄ３を有している。セレクタ２４２の入力Ｄ０は遅延回路１７２の出力に接続され、入力Ｄ１は遅延回路２１２の出力に接続され、入力Ｄ２は遅延回路２２２の出力に接続され、入力Ｄ３は遅延回路２３２の出力に接続されている。セレクタ２４３の入力Ｄ０は遅延回路１７３の出力に接続され、入力Ｄ１は遅延回路２１３の出力に接続され、入力Ｄ２は遅延回路２２３の出力に接続され、入力Ｄ３は遅延回路２３３の出力に接続されている。このように構成された遅延補償回路１３２、１３３は、遅延回路１７２、１７３から出力される遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）、Ｄｌｙ（Ｃ－Ａ）に、０、ＤＡ、ＤＡ＋ＤＢ、ＤＡ＋ＤＢ＋ＤＣのいずれかの遅延時間を与えることができる。
【0074】
このような遅延補償回路１３１、１３２、１３３の構成は、ゼロクロスタイミングの分散を補償すると共に、差動レシーバ１２１～１２３それぞれの入力信号の電位差に依存する差動レシーバ１２１～１２３の遅延の変動を補償可能にするためのものである。図１２に示すように、差動レシーバ１２１～１２３の遅延は、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”weak”、”strong”のいずれであるかに応じて変動する。差動レシーバ１２１～１２３の遅延の変動を補償することで、データ有効ウインドウを一層に拡大することができる。
【0075】
一実施形態では、現シンボルの受信における差動レシーバ１２１～１２３の遅延は、現シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”weak”である場合に大きくなり、”strong”である場合に小さくなる。加えて、差動レシーバ１２１～１２３の遅延は、現シンボルの影響より小さいものの、前シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡにも影響され得る。本実施形態では、差動レシーバ１２１～１２３の遅延は、前シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”weak”である場合に大きくなり、”strong”である場合に小さくなる。
【0076】
総合すると、本実施形態では、差動レシーバ１２１～１２３の遅延は、現シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”weak”である場合に最も大きい。この時の遅延を"Large"と記載する。また、現シンボル、前シンボルの両方の受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”strong”である場合に最も小さい。この時の遅延を"Small"と記載する。また、現シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”strong”であり、前シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”weak”である場合、差動レシーバ１２１～１２３の遅延は、中間的である。この時の遅延を"Mid"と記載する。以下に述べられる本実施形態の受信装置２の動作によれば、このような差動レシーバ１２１～１２３の遅延の変動を補償することができる。
【0077】
図１３に示すように、本実施形態においても図１０に示す動作と同様に、遅延補償回路１３１、１３２、１３３の遅延時間が、前シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡと、現シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡとに応じて制御される。ただし、本実施形態における遅延補償回路１３１、１３２、１３３の遅延時間の制御は、図１０に示す動作とは異なっている。本実施形態では、遅延補償回路１３１、１３２、１３３の遅延時間が、０、ＤＡ、ＤＡ＋ＤＢ、ＤＡ＋ＤＢ＋ＤＣのいずれかから選択される。以下では、まず、遅延補償回路１３１の遅延時間の制御について説明する。
【0078】
前シンボルの受信における電位差ＶＡ－ＶＢが”strong”であり、現シンボルの受信における電位差ＶＡ－ＶＢが”weak”である場合、電位差ＶＡ－ＶＢのゼロクロスタイミングが最も遅い”Slow”になり、且つ、差動レシーバ１２１の遅延が最も長い”Large”になる。このため、遅延補償回路１３１の遅延時間は最も小さい０に設定される。詳細には、ＸＯＲ回路２５１から出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）が“０”に設定され、ＸＯＲ回路２６１から出力される現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が“１”に設定される。セレクタ２４１は、入力Ｄ０を選択し、入力Ｄ０に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、０に制御される。
【0079】
前シンボル及び現シンボルの受信における電位差ＶＡ－ＶＢがいずれも”weak”である場合、電位差ＶＡ－ＶＢのゼロクロスタイミングが”Mid”になり、且つ、差動レシーバ１２１の遅延が”Large”になる。このため、遅延補償回路１３１の遅延時間は２番目に小さいＤＡに設定される。詳細には、ＸＯＲ回路２５１、２６１から出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が、いずれも“１”に設定される。セレクタ２４１は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、ＤＡに制御される。
【0080】
前シンボル及び現シンボルの受信における電位差ＶＡ－ＶＢがいずれも”strong”である場合、電位差ＶＡ－ＶＢのゼロクロスタイミングが”Mid”になり、且つ、差動レシーバ１２１の遅延が最も小さい”Small”になる。このため、遅延補償回路１３１の遅延時間は２番目に大きいＤＡ＋ＤＢに設定される。詳細には、ＸＯＲ回路２５１、２６１から出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）、現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が、いずれも“０”に設定される。セレクタ２４１は、入力Ｄ２を選択し、入力Ｄ２に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、ＤＡ＋ＤＢに制御される。
【0081】
前シンボルの受信における電位差ＶＡ－ＶＢが”weak”であり、現シンボルの受信における電位差ＶＡ－ＶＢが”strong”である場合、電位差ＶＡ－ＶＢのゼロクロスタイミングが最も早い”Fast”になり、且つ、差動レシーバ１２１の遅延が”Mid”になる。この場合、本実施形態では、遅延補償回路１３１の遅延時間が最も大きいＤＡ＋ＤＢ＋ＤＣに設定される。詳細には、ＸＯＲ回路２５１から出力される前シンボル状態信号Ｗｅａｋ＿Ｐ（Ａ－Ｂ）が“１”に設定され、ＸＯＲ回路２６１から出力される現シンボル状態信号Ｗｅａｋ＿Ｃ（Ａ－Ｂ）が“０”に設定される、セレクタ２４１は、入力Ｄ３を選択し、入力Ｄ３に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３１によって遅延シングルエンド信号Ｄｌｙ（Ａ－Ｂ）に与えられる遅延時間が、ＤＡ＋ＤＢ＋ＤＣに制御される。
【0082】
このような動作によれば、遅延回路２１１、２２１、２３１の遅延時間ＤＡ、ＤＢ、ＤＣを適切に設定することにより、電位差ＶＡ－ＶＢのゼロクロスタイミングの分散を補償し、更に、差動レシーバ１２１の遅延時間の分散を補償しながら補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）を生成することができる。
【0083】
遅延補償回路１３２の遅延時間も、同様にして制御される。前シンボルの受信における電位差ＶＢ－ＶＣが”strong”であり、現シンボルの受信における電位差ＶＢ－ＶＣが”weak”である場合、遅延補償回路１３２のセレクタ２４２は、入力Ｄ０を選択し、入力Ｄ０に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。この結果、遅延補償回路１３２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、０に制御される。
【0084】
前シンボル及び現シンボルの受信における電位差ＶＢ－ＶＣがいずれも”weak”である場合、セレクタ２４２は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）として出力する。この結果、遅延補償回路１３２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、ＤＡに制御される。
【0085】
前シンボル及び現シンボルの受信における電位差ＶＢ－ＶＣがいずれも”strong”である場合、セレクタ２４２は、入力Ｄ２を選択し、入力Ｄ２に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。この結果、遅延補償回路１３２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、ＤＡ＋ＤＢに制御される。
【0086】
前シンボルの受信における電位差ＶＢ－ＶＣが”weak”であり、現シンボルの受信における電位差ＶＢ－ＶＣが”strong”である場合、セレクタ２４２は、入力Ｄ３を選択し、入力Ｄ３に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｂ－Ｃ）として出力する。この結果、遅延補償回路１３２によって遅延シングルエンド信号Ｄｌｙ（Ｂ－Ｃ）に与えられる遅延時間が、ＤＡ＋ＤＢ＋ＤＣに制御される。
【0087】
更に、遅延補償回路１３３の遅延時間も、同様にして制御される。前シンボルの受信における電位差ＶＣ－ＶＡが”strong”であり、現シンボルの受信における電位差ＶＣ－ＶＡが”weak”である場合、遅延補償回路１３３のセレクタ２４３は、入力Ｄ０を選択し、入力Ｄ０に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、０に制御される。
【0088】
前シンボル及び現シンボルの受信における電位差ＶＣ－ＶＡがいずれも”weak”である場合、セレクタ２４３は、入力Ｄ１を選択し、入力Ｄ１に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、ＤＡに制御される。
【0089】
前シンボル及び現シンボルの受信における電位差ＶＣ－ＶＡがいずれも”strong”である場合、セレクタ２４３は、入力Ｄ２を選択し、入力Ｄ２に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、ＤＡ＋ＤＢに制御される。
【0090】
前シンボルの受信における電位差ＶＣ－ＶＡが”weak”であり、現シンボルの受信における電位差ＶＣ－ＶＡが”strong”である場合、セレクタ２４３は、入力Ｄ３を選択し、入力Ｄ３に入力されるシングルエンド信号を、補償後シングルエンド信号Ｃｏｍｐ（Ｃ－Ａ）として出力する。この結果、遅延補償回路１３３によって遅延シングルエンド信号Ｄｌｙ（Ｃ－Ａ）に与えられる遅延時間が、ＤＡ＋ＤＢ＋ＤＣに制御される。
【0091】
このように動作する遅延補償回路１３１、１３２、１３３から出力される補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）がクロック再生回路１６に供給される。クロック再生回路１６は、遅延補償回路１３１～１３３から出力される補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）から再生クロック信号ＲＣＬＫを生成する。
【0092】
以上に説明されているように、本実施形態では、前シンボルに加え、現シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡが”weak”及び”strong”のいずれであるかを検出し、検出結果に応じて遅延補償回路１３１、１３２、１３３の遅延時間が、０、ＤＡ、ＤＡ＋ＤＢ、ＤＡ＋ＤＢ＋ＤＣのいずれかから選択される。このような動作により、ゼロクロスタイミングの分散を補償すると共に、差動レシーバ１２１、１２２、１２３の遅延の変動を補償した補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）が生成される。このようにして生成された補償後シングルエンド信号Ｃｏｍｐ（Ａ－Ｂ）、Ｃｏｍｐ（Ｂ－Ｃ）、Ｃｏｍｐ（Ｃ－Ａ）から再生クロック信号ＲＣＬＫを生成することにより、本実施形態の受信装置２は、データ有効ウインドウを有効に拡大することができる。
【0093】
なお、本実施形態において、遅延補償回路１３１、１３２、１３３により与えられる遅延時間は、差動レシーバ１２１～１２３の特性に応じて変更され得る。例えば、差動レシーバ１２１～１２３が、電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡの絶対値が小さいほど遅延が小さいように構成されている場合には、前シンボル及び現シンボルの受信における電位差ＶＡ－ＶＢ、ＶＢ－ＶＣ、ＶＣ－ＶＡと、遅延補償回路１３１、１３２、１３３により与えられる遅延時間との対応関係が、図１３に示すものから変更され得る。遅延補償回路１３１、１３２、１３３により与えられる遅延時間の変更は、セレクタ２４１～２４３の動作を規定する真理値表を変更することにより変更可能である。
【0094】
以上には、本開示の様々な実施形態が具体的に記載されているが、本開示に記載された技術は、様々な変更と共に実施され得る。例えば、上記には、ＭＩＰＩ Ｃ－ＰＨＹ規格に準拠し、それぞれが３つの電位を取り得る３本のワイヤＡ、Ｂ、Ｃを介してデータ通信が行われるデータ通信システムが記述されているが、上記の実施形態に開示されている技術は、４本又はそれ以上の本数のワイヤを介してデータ通信が行われるデータ通信システム及び各ワイヤが４以上の電圧レベルを取り得るデータ通信システムにおいても使用され得る。
【符号の説明】
【0095】
１ ：送信装置
２ ：受信装置
３ ：レーン
Ａ、Ｂ、Ｃ：ワイヤ
１１１～１１３：入力端子
１２１～１２３：差動レシーバ
１３１～１３３：遅延補償回路
１４１～１４３：ホールド遅延回路
１５１～１５３：ラッチ
１６ ：クロック再生回路
１７１～１７３：遅延回路
２１１～２１３：遅延回路
２２１～２２３：遅延回路
２３１～２３３：遅延回路
２４１～２４３：セレクタ
２５１～２５３：ＸＯＲ回路
２６１～２６３：ＸＯＲ回路
２ ：受信装置
３ ：レーン
Ａ、Ｂ、Ｃ：ワイヤ
１１１～１１３：入力端子
１２１～１２３：差動レシーバ
１３１～１３３：遅延補償回路
１４１～１４３：ホールド遅延回路
１５１～１５３：ラッチ
１６ ：クロック再生回路
１７１～１７３：遅延回路
２１１～２１３：遅延回路
２２１～２２３：遅延回路
２３１～２３３：遅延回路
２４１～２４３：セレクタ
２５１～２５３：ＸＯＲ回路
２６１～２６３：ＸＯＲ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】