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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-08-03
(45)【発行日】2023-08-14
(54)【発明の名称】容量素子、及び容量素子の製造方法
(51)【国際特許分類】
H01L 21/822 20060101AFI20230804BHJP
H01L 27/04 20060101ALI20230804BHJP
H01L 21/8234 20060101ALI20230804BHJP
H01L 27/06 20060101ALI20230804BHJP
H01L 21/316 20060101ALI20230804BHJP
H10B 12/00 20230101ALI20230804BHJP
H01L 27/146 20060101ALI20230804BHJP
【ＦＩ】
H01L27/04 C
H01L27/06 102A
H01L21/316 X
H10B12/00 621C
H01L27/146 E
【請求項の数】
9
(21)【出願番号】P 2019017901
(22)【出願日】2019-02-04
(65)【公開番号】P2019145790
(43)【公開日】2019-08-29
【審査請求日】2021-12-27
(31)【優先権主張番号】P 2018025144
(32)【優先日】2018-02-15
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】314012076
【氏名又は名称】パナソニックＩＰマネジメント株式会社
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(74)【代理人】
【識別番号】100137235
【弁理士】
【氏名又は名称】寺谷 英作
(74)【代理人】
【識別番号】100131417
【弁理士】
【氏名又は名称】道坂 伸一
(72)【発明者】
【氏名】小柳 貴裕
(72)【発明者】
【氏名】留河 優子
(72)【発明者】
【氏名】原田 剛史
(72)【発明者】
【氏名】川島 良男
【審査官】石塚 健太郎
(56)【参考文献】
【文献】特開平０７－１６１９３４（ＪＰ，Ａ）
【文献】特開平１０－３４１０１０（ＪＰ，Ａ）
【文献】特開２００７－０８１２６５（ＪＰ，Ａ）
【文献】特開２０１２－００９８２３（ＪＰ，Ａ）
【文献】特開平０７－０９４６７８（ＪＰ，Ａ）
【文献】特開２０１６－１９７６１７（ＪＰ，Ａ）
【文献】特開平０９－０９２７９８（ＪＰ，Ａ）
【文献】特開平０２－１４８７６０（ＪＰ，Ａ）
【文献】特開平０４－３２８８６２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／０４
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２１／３１６
Ｈ１０Ｂ １２／００
Ｈ０１Ｌ ２７／１４６
(57)【特許請求の範囲】
【請求項1】
第１電極と、前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に位置し、かつ前記第１電極に接する誘電体層と、を備え、
前記第１電極のうち、前記第１電極と前記誘電体層との界面と接する第１部分、及び前記誘電体層のうち、前記界面と接する第２部分に珪素が含有され、
前記第１部分及び前記第２部分の厚み方向に沿った、前記珪素の濃度分布は、前記界面を横切る凸部を含み、
前記第１電極は、チタン、アルミニウム、金、プラチナ、窒化チタン、窒化タンタル、窒化ハフニウム、酸化インジウムスズ、及び酸化亜鉛からなる群から選択される少なくとも１つにより構成される、
容量素子。
【請求項2】
前記誘電体層は、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つにより構成される、請求項１に記載の容量素子。
【請求項3】
前記凸部において前記珪素の濃度が最大となる位置は、前記第１部分内に位置する、請求項１または２に記載の容量素子。
【請求項4】
前記凸部において前記珪素の濃度が最大となる位置における前記珪素の含有率は、１ａｔ％以上２５ａｔ％以下である、請求項１から３のいずれかに記載の容量素子。
【請求項5】
前記第１電極は、窒化チタン、窒化タンタル、窒化ハフニウム、酸化インジウムスズ、及び酸化亜鉛からなる群から選択される少なくとも１つにより構成される、
請求項１から４のいずれかに記載の容量素子。
【請求項6】
前記第１電極は、窒化チタン及び窒化タンタルからなる群から選択される少なくとも１つにより構成される、請求項１から５のいずれかに記載の容量素子。
【請求項7】
前記凸部において前記珪素の濃度が最大となる位置は、前記厚み方向において前記界面から±１０ｎｍの範囲内に位置する、請求項１から６のいずれかに記載の容量素子。
【請求項8】
第１電極を形成する工程と、前記第１電極を、シリコン化合物を含むガスに暴露することで、前記第１電極に珪素を含有させる工程と、
前記第１電極上に誘電体層を形成する工程と、を含み、
前記珪素を含有させる工程は、前記誘電体層を形成する工程の前に行われる、
容量素子の製造方法。
【請求項9】
前記シリコン化合物は、シラン、ジシラン、ジクロロシラン、三塩化シラン、四塩化珪素、及び四フッ化珪素のいずれかである、請求項８に記載の容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、容量素子、及び容量素子の製造方法に関する。
【背景技術】
【0002】
従来、半導体集積回路の集積度を向上させるため、半導体集積回路が備える容量素子の単位面積あたりの容量密度を高める検討がなされている。容量密度を高める方策の１つとして、誘電率の高い材料を用いて容量素子の絶縁膜を形成することが検討されている。例えば、非特許文献１及び２などには、従来よく用いられていた酸化シリコン（ＳｉＯ２）よりも誘電率の高い酸化ハフニウム（ＨｆＯ２）を用いて形成された絶縁膜を備える容量素子が開示されている。
【先行技術文献】
【非特許文献】
【0003】
【文献】Soon-Wook Kim, “Effects of electrical stress on the leakagecurrent characteristics of multilayer capacitor structures”, Appl. Phys. Lett.96, 262904, 2010
【文献】T. S. Boscke, “Ferroelectricity in Hafnium Oxide: CMOS compatible Ferroelectric Field Effect Transistors” IEEE, IEDM, 11, 547-550, 2011
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上記従来の容量素子では、耐圧が不十分であるという問題がある。
【0005】
そこで、本開示は、耐圧特性に優れた容量素子及びその製造方法を提供する。
【課題を解決するための手段】
【0006】
本開示の限定的ではない例示的な一態様に係る容量素子は、第１電極と、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置し、かつ前記第１電極に接する誘電体層と、を備える。前記第１電極のうち、前記第１電極と前記誘電体層との界面と接する第１部分、及び前記誘電体層のうち、前記界面と接する第２部分に珪素が含有される。前記第１部分及び前記第２部分の厚み方向に沿った、前記珪素の濃度分布は、前記界面を横切る凸部を含む。
【0007】
また、本開示の限定的でない例示的な一態様に係る容量素子の製造方法は、第１電極を形成する工程と、前記第１電極を、シリコン化合物を含むガスに暴露することで、前記第１電極に珪素を含有させる工程と、前記第１電極上に誘電体層を形成する工程と、を含む。前記珪素を含有させる工程は、前記誘電体層を形成する工程の前に行われる。
【発明の効果】
【0008】
本開示の一態様によれば、耐圧特性に優れた容量素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
（本開示の基礎となった知見）
容量素子の静電容量Ｃは、電極間に挟まれた誘電体層の誘電率をε、真空の誘電率をε０、誘電体層の膜厚をｔ、電極の面積をＳとした場合、Ｃ＝ε×ε０×Ｓ／ｔで表される。このため、容量密度を高める方策には、誘電体層の誘電率εを高めることだけでなく、誘電体層の膜厚ｔを薄くすることなどがある。
容量素子の静電容量Ｃは、電極間に挟まれた誘電体層の誘電率をε、真空の誘電率をε０、誘電体層の膜厚をｔ、電極の面積をＳとした場合、Ｃ＝ε×ε０×Ｓ／ｔで表される。このため、容量密度を高める方策には、誘電体層の誘電率εを高めることだけでなく、誘電体層の膜厚ｔを薄くすることなどがある。
【0011】
また、通常、容量素子の耐圧を高めるためには、誘電体層の膜厚を厚くすること、又は、バンドギャップが広い低誘電率の材料を用いることが行われる。なお、耐圧とは、電極間に流れるリーク電流が著しく増大する電圧である。
【0012】
しかしながら、非特許文献１に示されているように、酸化ハフニウム（ＨｆＯ２）は、膜厚が増加するのに伴って、耐電界強度が低下する。なお、耐電界強度とは、リーク電流が著しく増大する電界強度であり、耐圧と同様の意義で用いられる。このため、酸化ハフニウムを用いて誘電体層を形成した場合、誘電体層の膜厚を増やしたとしても耐圧が低下するという問題がある。
【0013】
本開示の一態様の概要は、以下の通りである。
【0014】
本開示の一態様に係る容量素子は、第１電極と、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置し、かつ前記第１電極に接する誘電体層と、を備える。前記第１電極のうち、前記第１電極と前記誘電体層との界面と接する第１部分、及び前記誘電体層のうち、前記界面と接する第２部分に珪素が含有される。前記第１部分及び前記第２部分の厚み方向に沿った、前記珪素の濃度分布は、前記界面を横切る凸部を含む。
【0015】
これにより、誘電体層に含まれる珪素が誘電体層内の欠陥を補間するので、電流パスが形成されるのを抑制することができる。したがって、容量素子の耐圧を高めることができる。このように、本態様によれば、耐圧特性に優れた容量素子を実現することができる。
【0016】
また、本開示の一態様に係る容量素子において、例えば、前記誘電体層は、ハフニウムの酸化物及びジルコニウムの酸化物からなる群から選択される少なくとも１つにより構成されていてもよい。
【0017】
これにより、ハフニウムの酸化物及びジルコニウムの酸化物は、誘電率が高い材料であるので、容量素子の高容量化を実現することができる。したがって、本態様によれば、容量素子の高容量化と高耐圧化とを両立させることができる。
【0018】
また、本開示の一態様に係る容量素子において、例えば、前記凸部において前記珪素の濃度が最大となる位置は、前記第１部分内に位置してもよい。
【0019】
これにより、凸部において前記珪素の濃度が最大となる位置の両側に広がるように珪素が分布しているので、頂点が第１電極内に位置していることで、誘電体層内の第１電極との界面近傍には多くの珪素が含有されている。このため、誘電体層内の界面近傍における欠陥が効果的に補間されるので、容量素子の耐圧を高めることができる。
【0020】
また、本開示の一態様に係る容量素子において、例えば、前記凸部において前記珪素の濃度が最大となる位置における前記珪素の含有率は、１ａｔ％以上２５ａｔ％以下であってもよい。
【0021】
これにより、前記凸部において前記珪素の濃度が最大となる位置における前記珪素の含有率が１ａｔ％以上であることで、誘電体層内にも欠陥が十分に補間できるだけの十分な量の珪素が含有される。したがって、誘電体層内の欠陥が補間されるので、容量素子の耐圧を高めることができる。また、前記凸部において前記珪素の濃度が最大となる位置における前記珪素の含有率が２５ａｔ％以下であることで、ハフニウムの酸化物又はジルコニウムの酸化物は高い誘電率を有する。したがって、容量素子の容量を高めることができる。このように、本態様によれば、容量素子の高容量化と高耐圧化とを両立させることができる。
【0022】
また、本開示の一態様に係る容量素子において、例えば、前記第１電極は、窒化チタン及び窒化タンタルからなる群から選択される少なくとも１つにより構成されていてもよい。
【0023】
これにより、窒化チタン又は窒化タンタルなどの窒化金属膜は、誘電体層を用いた半導体プロセスとの親和性が高いので、耐圧特性に優れた容量素子を容易に実現することができる。
【0024】
また、本開示の一態様に係る容量素子において、例えば、前記凸部において前記珪素の濃度が最大となる位置は、前記厚み方向において前記界面から±１０ｎｍの範囲内に位置してもよい。
【0025】
これにより、界面を基準に少なくとも±１０ｎｍの範囲には多くの珪素が分布しているので、誘電体層内にも欠陥が補間できるだけの充分な量の珪素が含有される。したがって、誘電体層内の欠陥が補間されるので、容量素子の耐圧を高めることができる。
【0026】
また、例えば、本開示の一態様に係るイメージセンサは、上記容量素子を備える。
【0027】
これにより、イメージセンサは、耐圧特性に優れた容量素子を備えるので、イメージセンサの耐圧特性も高めることができる。
【0028】
また、例えば、本開示の一態様に係るメモリデバイスは、上記容量素子を備える。
【0029】
これにより、メモリデバイスは、耐圧特性に優れた容量素子を備えるので、メモリデバイスの耐圧特性も高めることができる。
【0030】
また、例えば、本開示の一態様に係る容量素子の製造方法は、第１電極を形成する工程と、前記第１電極を、シリコン化合物を含むガスに暴露することで、前記第１電極に珪素を含有させる工程と、前記第１電極上に誘電体層を形成する工程と、を含む。前記珪素を含有させる工程は、前記誘電体層を形成する工程の前に行われる。
【0031】
これにより、第１電極に珪素が含有されるので、第１電極上に誘電体層を積層することで、積層された誘電体層内に珪素を効率良く含有させることができる。したがって、誘電体層内の欠陥が珪素によって補間されるので、電流パスが形成されるのを抑制することができる。
【0032】
また、第１電極をシリコン化合物に暴露させることで、第１電極に珪素を添加するので、第１電極に添加される珪素の量を面内で均一にすることができる。特に、トレンチ構造を有する容量素子などの平行平板型ではない容量素子のように、第１電極が立体的な構造を有する場合であっても、シリコン化合物に暴露した表面から均一に珪素を添加することができる。したがって、珪素の偏りを低減し、誘電体層内の欠陥を面内で均一に補間することができ、電流パスが形成されるのを抑制することができる。
【0033】
このように、本態様によれば、耐圧特性に優れた容量素子を製造することができる。
【0034】
また、例えば、前記シリコン化合物は、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、三塩化シラン（ＳｉＨＣｌ３）、四塩化珪素（ＳｉＣｌ４）、及び四フッ化珪素（ＳｉＦ４）のいずれかである。
【0035】
これにより、シリコン化合物に含まれる珪素を均一に第１電極内に添加することができる。
【0036】
以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、製造工程、製造工程の順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【0037】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略又は簡略化することがある。
【0038】
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【0039】
【0040】
図１に示すように、容量素子１０は、下部電極１１と、誘電体層１２と、上部電極１３とを有する。容量素子１０は、基板（図示せず）の上方に、下部電極１１、誘電体層１２及び上部電極１３をこの順で積層することで形成される。
【0041】
下部電極１１及び上部電極１３は、互いに対向して配置された第１電極及び第２電極の一例である。誘電体層１２は、下部電極１１と上部電極１３との間に位置し、下部電極１１及び上部電極１３の各々に接している。
【0042】
図１に示すように、容量素子１０は、平行平板型の容量素子である。具体的には、下部電極１１、誘電体層１２及び上部電極１３はそれぞれ、略均一な膜厚を有する平板状に構成されている。下部電極１１と上部電極１３とは、誘電体層１２を挟んで互いに平行に配置されている。下部電極１１の上面は、誘電体層１２の下面と接触している。上部電極１３の下面は、誘電体層１２の上面に接触している。
【0043】
なお、容量素子１０の電極面積は、上部電極１３と下部電極１１とが平面視において重なる面積に相当する。平面視とは、容量素子１０を積層方向から見ることである。積層方向は、図１に示す深さ方向の反対、すなわち、下から上へ向かう方向である。
【0044】
下部電極１１は、容量素子１０が備える第１電極の一例である。下部電極１１は、導電性の材料を用いて形成されている。導電性の材料としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）、金（Ａｕ）又はプラチナ（Ｐｔ）などの金属単体が用いられる。あるいは、導電性の材料としては、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は窒化ハフニウム（ＨｆＮ）などの導電性の窒化金属膜が用いられてもよい。また、導電性の材料としては、酸化インジウムスズ（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）又は酸化亜鉛（ＺｎＯ）などの導電性の酸化物が用いられてもよい。
【0045】
下部電極１１は、例えば、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）又はスパッタリング法などを用いて形成される。下部電極１１は、例えば基板の上方に、導電性の材料を薄膜状に成膜することで形成される。下部電極１１の膜厚は、例えば１５ｎｍであるが、これに限らない。
【0046】
上部電極１３は、容量素子１０が備える第２電極の一例である。上部電極１３は、下部電極１１と同じ材料を用いて形成されてもよく、異なる材料を用いて形成されてもよい。上部電極１３は、下部電極１１と同様に、ＭＯＣＶＤ法、ＡＬＤ法又はスパッタリング法などを用いて形成される。上部電極１３は、例えば誘電体層１２上の領域であって、下部電極１１と平面視において重複する領域に、導電性の材料を薄膜状に成膜することで形成される。上部電極１３の膜厚は、例えば２００ｎｍであるが、これに限らない。
【0047】
誘電体層１２は、酸化シリコン（ＳｉＯ２）よりも誘電率が高いｈｉｇｈ－ｋ材料を用いて形成されている。具体的には、誘電体層１２は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の酸化物を主成分として含有している。誘電体層１２は、ハフニウム又はジルコニウムの酸化物を５０モル％以上含有している。誘電体層１２は、ＡＬＤ法、ＭＯＣＶＤ法又はＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着法などを用いて形成される。誘電体層１２は、例えば下部電極１１上に、ハフニウム又はジルコニウムの酸化物により構成される誘電体膜を薄膜状に成膜することで形成される。
【0048】
誘電体層１２は、単斜晶（Ｍｏｎｏｃｌｉｎｉｃ）系の結晶構造を有する。誘電体層１２は、常誘電体である。
【0049】
誘電体層１２の膜厚は、例えば、透過型電子顕微鏡を用いて撮影された写真から物理膜厚を測定することが可能である。あるいは、容量素子１０の面積（Ｓ）と、誘電体層１２の誘電率（ε）とが既知である場合、容量素子１０の容量値（Ｃ）から、式：ｔ＝ε×Ｓ／Ｃに基づいて平均膜厚（ｔ）を算出することも可能である。
【0050】
誘電体層１２の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）法を用いた分析を行うことで知ることが可能である。また、結晶構造は、断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で知ることも可能である。
【0051】
下部電極１１及び誘電体層１２の各々には、珪素（Ｓｉ）が含有されている。下部電極１１及び誘電体層１２の厚み方向に沿った、珪素の濃度分布は、下部電極１１と誘電体層１２との界面を横切る凸部を含む。詳細については、実施例を挙げて後で説明する。
【0052】
下部電極１１及び誘電体層１２に含まれる珪素の濃度は、例えば、飛行時間型二次イオン質量分析法（ＴｏＦ－ＳＩＭＳ：Ｔｉｍｅ－ｏｆ－Ｆｌｉｇｈｔ Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定することが可能である。なお、各層の膜厚、結晶構造、及び、珪素の濃度の測定方法は、これらに限らない。
【0053】
なお、容量素子１０の断面構造は、図１に示した例に限らない。つまり、容量素子１０は、平行平板型の容量素子でなくてもよい。
【0054】
図２は、本実施の形態の別の一例に係る容量素子２０の断面構造を示す断面図である。図２に示される容量素子２０は、平行平板型の容量素子ではなく、三次元構造型の容量素子である。具体的には、容量素子２０は、下部電極２１と、誘電体層２２と、上部電極２３とを備える。なお、容量素子２０は、図１に示される容量素子１０と比較して、その断面構造が相違する点を除いて、各層を構成する材料及び製造方法などは、容量素子１０と同様である。
【0055】
図２に示されるように、下部電極２１と誘電体層２２との界面は、上部電極２３から下部電極２１に向かう方向、すなわち、深さ方向に凹んだトレンチ形状を有する。誘電体層２２は、トレンチ形状に沿って略均一な膜厚で設けられている。図２に示される例では、下部電極２１も、トレンチ形状に沿って略均一な膜厚で設けられている。上部電極２３は、上面が略平坦で、かつ、下面がトレンチ形状に沿って設けられている。
【0056】
これにより、トレンチ形状における溝の側面部において、上部電極２３と下部電極２１とが互いに対向する領域が増える。このため、平面視において、図１に示す容量素子１０と同じ大きさであっても、容量素子２０の表面積が大きくなり、容量が大きくなる。
【0057】
なお、図２では、２つの溝を有するトレンチ形状を一例に示したが、溝の個数は１つでもよく、３つ以上でもよい。また、溝の個数を多くする、又は、溝を深くすることで、容量素子２０の容量を大きくすることができる。
【0058】
［容量素子の製造方法］
続いて、本実施の形態に係る容量素子１０の製造方法について、図３Ａから図３Ｄを用いて説明する。図３Ａから図３Ｄは、本実施の形態に係る容量素子１０の製造方法の各工程を示す断面図である。
続いて、本実施の形態に係る容量素子１０の製造方法について、図３Ａから図３Ｄを用いて説明する。図３Ａから図３Ｄは、本実施の形態に係る容量素子１０の製造方法の各工程を示す断面図である。
【0059】
容量素子１０の製造方法は、下部電極１１を形成する工程と、下部電極１１に珪素を含有させる工程と、下部電極１１上に誘電体層１２を積層する工程とを含んでいる。下部電極１１に珪素を含有させる工程は、誘電体層１２を積層する工程の前に行われる。
【0060】
具体的には、まず、図３Ａに示されるように、基板（図示せず）の上方に、下部電極１１を形成する。例えば、ＭＯＣＶＤ法を用いてＴｉＮ膜を成膜することで、下部電極１１を形成する。ＴｉＮ膜の膜厚は、例えば１５ｎｍであるが、これに限らない。ＭＯＣＶＤ法に使用した原料は、例えば、ＴＤＭＡＴ（Ｔｉ［Ｎ（ＣＨ３）２］４、テトラキス（ジメチルアミド）チタニウム）などである。
【0061】
次に、図３Ｂに示されるように、下部電極１１を、シリコン化合物を含むガスに暴露することで、下部電極１１に珪素を含有させる。具体的には、下部電極１１が配置されたチャンバー内にシリコン化合物を含むガスを供給することで、下部電極１１の表面をシリコン化合物に暴露する。シリコン化合物を含むガスは、例えばシラン（ＳｉＨ４）ガスであるが、これに限らない。例えば、シリコン化合物は、ジシラン（Ｓｉ２Ｈ６）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、三塩化シラン（ＳｉＨＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四フッ化珪素（ＳｉＦ４）などであってもよい。
【0062】
次に、図３Ｃに示されるように、シリコン化合物に暴露した後の下部電極１１上に、ＡＬＤ法を用いて、誘電体層１２を形成する。このときの基板温度は、例えば２５０℃以上３００℃以下である。例えば、ハフニウムの酸化物（ＨｆＯｘ）を下部電極１１上に成膜することで、誘電体層１２を形成する。
【0063】
ＡＬＤ法に使用した原料は、ＴＥＭＡＨ（Ｈｆ［ＮＣＨ３Ｃ２Ｈ５］４、テトラキス（エチルメチルアミノ）ハフニウム）である。原料ガスとＯ３ガスとを交互にチャンバー内へ導入することにより、シラン暴露後の下部電極１１上にＨｆＯｘ膜を成長させる。なお、原料は、ＴＤＭＡＨ（Ｈｆ［Ｎ（ＣＨ３）２］４、テトラキス（ジメチルアミノ）ハフニウム）であってもよい。
【0064】
なお、ハフニウムの酸化物の代わりに、ジルコニウムの酸化物（ＺｒＯｘ）を成膜してもよい。ＨｆＯｘの膜厚は、例えば２１ｎｍであるが、これに限らない。なお、ＨｆＯｘ及びＺｒＯｘの添字ｘは、正の値である。例えばｘ＝２であるが、これに限らない。
【0065】
次に、図３Ｄに示すように、誘電体層１２上に上部電極１３を形成する。例えば、ＭＯＣＶＤ法を用いて、ＴｉＮ膜を誘電体層１２上に成膜することで、上部電極１３を形成する。ＴｉＮ膜の膜厚は、例えば７０ｎｍであるが、これに限らない。
【0066】
最後に、上部電極１３を形成した後、窒素（Ｎ２）雰囲気下の熱処理を行う。窒素雰囲気下の熱処理は、窒素アニールともいう。窒素アニールは、例えば４００℃で３０分行われる。
【0067】
本実施の形態では、容量素子１０に対して、高温での熱処理を行わない。ここで、高温とは、誘電体層１２が常誘電性を維持できない範囲の温度であり、例えば１０００℃以上の温度である。仮に１０００℃の熱処理を行った場合、誘電体層１２の結晶状態は単斜晶（Ｍｏｎｏｃｌｉｎｉｃ）から斜方晶（Ｏｒｔｈｏｒｈｏｍｂｉｃ）に変化する。結晶状態の変化により、誘電体層１２は強誘電体になる。強誘電体となった誘電体層１２は、ヒステリシス特性を有する。このため、容量素子１０に対して、窒素アニールなどの熱処理を行う場合、当該熱処理の温度は、例えば、４００℃以下の温度である。
【0068】
なお、トレンチ構造を有する容量素子２０の製造方法は、図３Ａから図３Ｄに示す容量素子１０の製造方法と同様である。例えば、下部電極２１を形成する前に、基板の上方に絶縁膜を形成し、当該絶縁膜の一部を除去することで、凹部を形成する。当該凹部に沿って下部電極２１を形成することで、トレンチ構造を有する下部電極２１を形成する。下部電極２１の形成後は、図３Ｂから図３Ｄに示される製造方法と同様に、シリコン化合物への暴露、誘電体層２２の形成、上部電極２３の形成、窒素アニールをこの順で行う。これにより、トレンチ構造の容量素子２０が製造される。
【0069】
以下、本開示の実施例を説明する。以下に示す実施例は、本開示を説明するための例示であり、本開示を限定するものではない。
【0070】
本発明者らは、以下に示す実施例に係る容量素子１０のサンプルと、比較例に係る容量素子のサンプルとを作製し、作製した各サンプルの特性を評価した。まず、各サンプルの具体的な製造条件について説明する。
【0071】
［実施例］
まず、Ｓｉウエハからなる基板上に、下部電極１１としてＴｉＮ膜を膜厚１５ｎｍで成膜した。次に、３５０℃、９０Ｔｏｒｒの高温減圧雰囲気にした炉内で、ＳｉＨ４ガスに１８０ｓｅｃの暴露処理を行った。次に、誘電体層１２として、ＨｆＯｘを膜厚２１ｎｍで成膜した。次に、上部電極１３としてＴｉＮ膜を膜厚７０ｎｍで成膜した。その後、窒素雰囲気で４００℃、３０ｍｉｎの熱処理を行った。これにより、実施例に係る容量素子１０を作製した。
まず、Ｓｉウエハからなる基板上に、下部電極１１としてＴｉＮ膜を膜厚１５ｎｍで成膜した。次に、３５０℃、９０Ｔｏｒｒの高温減圧雰囲気にした炉内で、ＳｉＨ４ガスに１８０ｓｅｃの暴露処理を行った。次に、誘電体層１２として、ＨｆＯｘを膜厚２１ｎｍで成膜した。次に、上部電極１３としてＴｉＮ膜を膜厚７０ｎｍで成膜した。その後、窒素雰囲気で４００℃、３０ｍｉｎの熱処理を行った。これにより、実施例に係る容量素子１０を作製した。
【0072】
なお、誘電体層を構成するＨｆＯｘは、ＡＬＤ法で成膜した。ＡＬＤ法に使用した原料は、ＴＥＭＡＨ（Ｈｆ［ＮＣＨ３Ｃ２Ｈ５］４、テトラキス（エチルメチルアミノ）ハフニウム）である。原料ガスとＯ３ガスとを交互にチャンバー内へ導入することにより、下部電極１１上にＨｆＯｘ膜を成長させた。
【0073】
また、下部電極１１及び上部電極１３の各々を構成するＴｉＮ膜は、ＭＯＣＶＤ法で成膜した。ＭＯＣＶＤ法に使用した原料は、例えば、ＴＤＭＡＴ（Ｔｉ［Ｎ（ＣＨ３）２］４、テトラキス（ジメチルアミド）チタニウム）などである。
【0074】
また、上部電極１３を形成しない点以外は、実施例に係る容量素子１０と同様の製造条件に従って、膜分析用のサンプルを作製した。
【0075】
［比較例］
本発明者らは、比較例として、シリコン化合物に下部電極１１を暴露させていない容量素子も作製した。比較例に係る容量素子は、下部電極１１をＳｉＨ４に暴露させない点を除いて、実施例と同様の条件に従って作製した。
本発明者らは、比較例として、シリコン化合物に下部電極１１を暴露させていない容量素子も作製した。比較例に係る容量素子は、下部電極１１をＳｉＨ４に暴露させない点を除いて、実施例と同様の条件に従って作製した。
【0076】
また、上部電極を形成しない点以外は、比較例に係る容量素子と同様の製造条件に従って、膜分析用サンプルを作製した。
【0077】
［特性の比較］
以下では、作製した実施例及び比較例に係る容量素子及び膜分析用サンプルの特性を分析した結果について説明する。
以下では、作製した実施例及び比較例に係る容量素子及び膜分析用サンプルの特性を分析した結果について説明する。
【0078】
【0079】
【0080】
図４及び図５はそれぞれ、実施例及び比較例で作製した膜分析用サンプルを二次イオン質量分析（ＳＩＭＳ）法で評価した結果を示している。図４及び図５において、横軸は、誘電体層１２の上面からの深さを示している。図４の縦軸は、Ｔｉイオンの強度を示しており、図５の縦軸は、Ｈｆイオンの強度を示している。なお、イオンの強度は、対応する深さにおける分析対象の膜に含まれる原子の量（具体的には、濃度）に相当する。
【0081】
図４に示されるように、深さが約１７ｎｍを超えると、Ｔｉイオンの強度が大きくなり始め、深さが約２６ｎｍ近傍で強度が飽和している。深さが約３２ｎｍを超えると、Ｔｉイオンの強度が減少を始め、約５８ｎｍ近傍でＴｉイオンがほとんど検知されなくなっている。
【0082】
一方で、図５に示されるように、深さ方向に見ると、Ｈｆイオンの強度は略一定の状態を保ちながら、深さが約２０ｎｍでわずかに上昇している。Ｈｆイオンの強度は、深さが約２２ｎｍで最大に達した後、約３０ｎｍ近傍にかけて減少している。
【0083】
本実施の形態では、下部電極１１と誘電体層１２との界面の位置は、Ｈｆイオンの強度の最大値、すなわち、Ｈｆイオンの強度が減少を始めるときの深さの位置であるとみなす。具体的には、図５に示されるように、界面の位置は、深さが約２２ｎｍの位置になる。実施例及び比較例では、成膜条件として２１ｎｍの厚さとなるようにＨｆＯ膜を成膜しているので、成膜条件に略合致した位置に界面が存在していることが分かる。
【0084】
また、本実施の形態では、界面を含む所定の領域（以下では、界面領域と記載）の上端の位置は、Ｔｉイオンの強度が大きくなり始める位置であるとみなす。具体的には、界面領域の上端の位置は、図４に示されるように、深さが約１７ｎｍの位置になる。
【0085】
また、界面領域の下端の位置は、Ｈｆイオンの強度が下げ止まる位置であるとみなす。具体的には、界面領域の下端の位置は、図５に示されるように、深さが約３１ｎｍの位置になる。
【0086】
なお、図４及び図５では、実施例及び比較例のグラフを区別して図示していないが、略同じグラフとなった。すなわち、シリコン化合物による暴露処理の有無によっては、ＨｆＯ及びＴｉＮの結晶構造にほとんど影響を与えていない。このため、シリコン化合物による暴露処理を行ったとしても、誘電体層１２の高誘電性、及び、下部電極１１の導電性などは、シリコン化合物による暴露処理を行わない場合と同等である。
【0087】
次に、図６を用いて、深さ方向における珪素（Ｓｉ）の濃度分布について説明する。
【0088】
【0089】
図６に示されるように、実施例と比較例とでは、特に界面領域における珪素の濃度が異なっている。具体的には、実施例に係るサンプルにおける珪素の濃度は、界面領域において、比較例に係るサンプルにおける珪素の濃度より高い。
【0090】
実施例に係るサンプルにおける、珪素の濃度分布は、下部電極１１と誘電体層１２との界面の両側に亘る凸部９０を有している。凸部９０は、上端９２から頂点９１を通って下端９３に至る滑らかな山型の部分である。なお、凸部９０は、上端９２から下端９３までの間に複数の極大値を有する場合もある。
【0091】
凸部９０の頂点９１は、界面近傍で珪素の濃度が最も高くなる部分である。すなわち、頂点９１は、凸部９０における珪素の濃度の最大値である。図６に示されるように、凸部９０の頂点９１は、下部電極１１内に位置している。つまり、凸部９０の頂点９１は、界面より下部電極１１側に位置している。頂点９１は、深さが約２５ｎｍの位置である。
【0092】
頂点９１における珪素の含有率は、例えば１ａｔ％以上２５ａｔ％以下である。頂点９１における含有率は、頂点９１の深さにおける全元素に対する珪素が占める割合に相当する。図６に示されるように、頂点９１における濃度は約２×１０２１ａｔｏｍｓ／ｃｍ３であり、含有率に換算すると４ａｔ％となる。珪素の濃度は、深さ方向において、頂点９１を基準に両側に徐々に減少している。例えば、深さの浅い方向、すなわち、ＨｆＯｘ側に５ｎｍ離れた位置では、頂点９１の濃度の半分以下になっている。
【0093】
凸部９０の上端９２は、頂点９１から深さの浅い方向に見た場合に、珪素の濃度の減少の程度が緩やかになる部分である。例えば、深さの浅い方向に対して、頂点９１から１ｎｍ刻みに珪素の濃度の減少の傾きを算出した場合、減少の傾きが半分以下になる位置が上端９２である。
【0094】
図６に示されるように、凸部９０の上端９２は、誘電体層１２内に位置している。具体的には、上端９２は、界面領域外の誘電体層１２内に位置している。なお、上端９２は、界面領域内に位置していてもよい。上端９２は、深さが約１５ｎｍの位置である。図６に示されるように、上端９２における珪素の濃度は、約３×１０１９ａｔｏｍｓ／ｃｍ３である。
【0095】
凸部９０の下端９３は、頂点９１から深さ方向に見た場合に、珪素の濃度の減少の程度が緩やかになる部分である。例えば、深さ方向に対して、頂点９１から１ｎｍ刻みに珪素の濃度の減少の傾きを算出した場合、減少の傾きが半分以下になる位置が下端９３である。図６に示されるように、凸部９０の下端９３は、下部電極１１内に位置している。具体的には、下端９３は、界面領域の下端に略一致する位置に位置している。なお、下端９３は、界面領域内に位置していてもよく、界面領域外の下部電極１１内に位置していてもよい。下端９３は、深さが約３１ｎｍの位置である。図６に示されるように、下端９３における珪素の濃度は、約７×１０１９ａｔｏｍｓ／ｃｍ３である。
【0096】
なお、凸部９０の上端９２及び下端９３はそれぞれ、上述した例に限らない。例えば、上端９２及び下端９３はそれぞれ、減少の傾きが０になる位置であってもよい。あるいは、上端９２及び下端９３は、珪素の濃度が頂点９１の濃度に比べて一桁小さくなる位置であってもよい。
【0097】
本実施の形態では、凸部９０の頂点９１は、深さ方向において界面を基準に±１０ｎｍの範囲内に位置している。なお、「－（マイナス）」は深さが浅いことを意味し、「＋（プラス）」は深さが深いことを意味している。つまり、頂点９１は、界面より１０ｎｍ浅い位置から、界面より１０ｎｍ深い位置までの範囲内に位置している。
【0098】
図６に示されるように、頂点９１は、深さ方向において界面を基準に＋１０ｎｍの範囲内に位置している。頂点９１は、界面を基準に－１０ｎｍの範囲内に位置していてもよい。また、上端９２及び下端９３も、界面から±１０ｎｍの範囲内に位置している。
【0099】
以上のように、シリコン化合物に下部電極１１を暴露させた後に誘電体層１２を形成することで、珪素は、界面を基準に下部電極１１側だけでなく、誘電体層１２側にも拡散していることが分かる。珪素は、誘電体層１２中の酸素欠損を補間するだけでなく、下部電極１１及び誘電体層１２中に含まれていた炭素に置き換わったものと推定される。なお、炭素は、下部電極１１及び誘電体層１２の成膜に用いる原料に含まれていた成分である。
【0100】
ここで、図７を用いて、深さ方向における炭素（Ｃ）の濃度分布について説明する。
【0101】
【0102】
図７に示されるように、実施例と比較例とでは、特に界面領域における炭素の濃度が異なっている。具体的には、実施例に係るサンプルにおける炭素の濃度は、界面領域において、比較例に係るサンプルにおける炭素の濃度より低い。より具体的には、界面より誘電体層１２側において、実施例に係るサンプルにおける炭素の濃度は、比較例に係るサンプルにおける炭素の濃度より低い。
【0103】
このように、シリコン化合物に下部電極１１を暴露させた後、誘電体層１２を積層することで、誘電体層１２内で不純物として含有される炭素の量が減少する。したがって、キャリアトラップとなりうる炭素の量が減少するので、電流パスの発生を抑制することができる。これにより、容量素子１０の耐圧が向上する。
【0104】
【0105】
［電圧－電流特性］
ここで、実施例及び比較例に係る容量素子の電圧－電流特性について、図８を用いて説明する。
ここで、実施例及び比較例に係る容量素子の電圧－電流特性について、図８を用いて説明する。
【0106】
図８は、本実施の形態に係る容量素子の電圧－電流特性の一例を示す図である。具体的には、図８は、上述した実施例及び比較例の電圧－電流特性を示している。電流値の測定はＫｅｙｓｉｇｈｔ社製の半導体パラメータアナライザ４１５６Ｃを用いた。具体的には、下部電極１１に０Ｖを印加し、上部電極１３に印加する電圧を０Ｖから７Ｖの範囲でスイープさせながら、下部電極１１と上部電極１３との間に流れるリーク電流の電流値を測定した。電流値が１×１０９Ａ／ｃｍ２を超えたときに、容量素子１０が破壊したとみなし、そのときの電圧を絶縁破壊電圧とした。
【0107】
比較例に係る容量素子では、絶縁破壊電圧が４．１８Ｖであった。これに対して、実施例に係る容量素子１０では、絶縁破壊電圧は４．８０Ｖであった。
【0108】
以上の結果から、ＴｉＮなどからなる下部電極１１に対してＳｉＨ４などのシリコン化合物を暴露した後、ＨｆＯｘなどの誘電体層１２を積層することで、容量素子１０の耐圧が向上することが確認された。
【0109】
なお、ＨｆＯｘの破壊モデルとして、パーコレーションモデル（Ｐｅｒｃｏｌａｔｉｏｎ ｍｏｄｅｌ）が提唱されている。パーコレーションモデルは、長時間のストレスにより発生した欠陥が電流パスを形成することで絶縁破壊を起こすというモデルである。本実施の形態に係る容量素子においても、パーコレーションモデルが適用できる。
【0110】
したがって、珪素の誘電体層１２への添加による耐圧の向上効果は、誘電体層１２中に添加されたイオンが欠陥を補い、電流パスの形成を抑制したこと、及び、誘電体層１２中に含有する不純物である炭素の量を低減し、電流パスの形成を抑制したことによると考えられる。
【0111】
なお、ここでは、下部電極１１としてＴｉＮ膜を利用したが、ＴａＮ膜、ＨｆＮ膜などの他の窒化金属膜でも同様の結果が得られる。また、下部電極１１として、ＩＴＯなどの導電性酸化物、又は、金属膜などを利用した場合でも同様の結果が得られる。誘電体層１２としても、ＨｆＯｘ膜の代わりに、ＺｒＯｘ膜などの他のｈｉｇｈ－ｋ材料を用いた場合でも同様の結果が得られる。また、シリコン化合物として、シラン以外のシリコンを含む材料を用いた場合も同様の結果が得られる。
【0112】
【0113】
イメージセンサ１００は、行列状に配列された複数の画素を備える。複数の画素の各々は、受光した光を光電変換することで電気信号を生成する光電変換素子と、当該光電変換素子によって生成された電気信号を処理する画素回路とを備える。図９は、イメージセンサ１００の１つの画素の断面構成を示している。
【0114】
図９に示されるように、本実施の形態に係るイメージセンサ１００は、光電変換膜１３２を画素回路の上方に積層させた積層構造を有するイメージセンサである。具体的には、イメージセンサ１００は、基板１１０と、多層配線構造１２０と、光電変換素子１３０とを備える。
【0115】
基板１１０は、半導体基板であり、例えばＳｉ基板である。
【0116】
多層配線構造１２０は、光電変換素子１３０によって生成された電気信号を処理する画素回路を含んでいる。具体的には、図９に示されるように、多層配線構造１２０には、複数のトランジスタＴｒ１、Ｔｒ２及びＴｒ３と、複数の容量素子Ｃｓ及びＣｃと、複数の配線とが含まれる。
【0117】
複数のトランジスタＴｒ１、Ｔｒ２及びＴｒ３はそれぞれ、リセットトランジスタ、及び、電荷の読み出し用のトランジスタなどである。トランジスタＴｒ１、Ｔｒ２及びＴｒ３は、例えばＭＯＳＦＥＴである。各トランジスタのソース領域及びドレイン領域などは、基板１１０の表面領域に形成されている。
【0118】
容量素子Ｃｃは、光電変換素子１３０から取り出される信号電荷を蓄積する容量素子である。容量素子Ｃｓは、ｋＴＣノイズを除去するための容量素子である。各トランジスタ、各容量素子及び各配線は、シリコン酸化膜などの絶縁性材料から形成される層間絶縁膜などによって分離されている。
【0119】
光電変換素子１３０は、画素電極１３１と、光電変換膜１３２と、透明電極１３３とを備える。画素電極１３１と透明電極１３３とは、光電変換膜１３２を間に挟んで、互いに対向して配置されている。光電変換膜１３２は、画素電極１３１と透明電極１３３との各々に面で接触している。
【0120】
画素電極１３１は、画素毎に互いに分離して設けられている。画素電極１３１は、例えば、アルミニウム又は銅などの金属などの導電性材料を用いて形成されている。
【0121】
光電変換膜１３２は、有機材料又はアモルファスシリコンなどの無機材料を用いて形成されている。光電変換膜１３２は、透明電極１３３を介して光が入射した場合に、入射した光の量に応じた信号電荷を生成する。信号電荷は、画素電極１３１を介して取り出され、容量素子Ｃｃに蓄積される。
【0122】
透明電極１３３は、ＩＴＯなどの透明導電性材料を用いて形成されている。透明電極１３３及び光電変換膜１３２は、例えば、各画素に共通して設けられている。
【0123】
本実施の形態に係る容量素子１０は、例えば、容量素子Ｃｓとして利用される。具体的には、図９に示されるように、イメージセンサ１００は、ｋＴＣノイズの除去用の容量素子Ｃｓとして、容量素子１０を備える。基板１１０の上方で、かつ、多層配線構造１２０の内部に、下部電極１１、誘電体層１２及び上部電極１３がこの順に積層されることで、容量素子１０が設けられている。
【0124】
なお、容量素子１０は、信号電荷を蓄積するための容量素子Ｃｃとして利用されてもよい。これにより、高照度の入射光に対しても白飛びせずに露光できるようになり、飽和電子数の多い画素を実現することができる。
【0125】
本実施の形態に係るイメージセンサ１００は、耐圧が高い容量素子１０を備えるので、信頼性を高めることができる。なお、イメージセンサ１００は、容量素子１０の代わりに、容量素子２０を備えてもよい。
【0126】
【0127】
メモリデバイス２００は、例えば、ｅＤＲＡＭ（ｅｍｂｅｄｄｅｄ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの記憶装置である。なお、メモリデバイス２００は、キャパシタベースの記憶装置であれば、ｅＤＲＡＭに限定されない。
【0128】
図１０に示されるように、本実施の形態に係るメモリデバイス２００は、基板２１０上に、ＤＲＡＭ形成領域２０１と、ロジック回路形成領域２０２とを備える。ＤＲＡＭ形成領域２０１には、メモリセル２２０と、トランジスタＴｒと、配線層２３０とが設けられている。
【0129】
メモリデバイス２００では、例えば、ＤＲＡＭ形成領域２０１とロジック回路形成領域２０２とが行列状に複数配列されている。ＤＲＡＭ形成領域２０１に含まれるメモリセル２２０に電荷を書き込むことで、値を保持させることができる。図１０は、メモリデバイス２００の１つの単位領域の断面構成を示している。
【0130】
基板２１０は、半導体基板であり、例えばＳｉ基板である。基板２１０上には、複数の絶縁膜２４０、２４１及び２４２が順に積層されている。
【0131】
メモリセル２２０は、例えば、図２に示される容量素子２０である。メモリセル２２０は、基板２１０上に形成された絶縁膜２４１上に設けられている。具体的には、絶縁膜２４１には、絶縁膜２４０の上面を露出させる貫通孔が設けられており、メモリセル２２０は、当該貫通孔を利用したトレンチ構造を有する。
【0132】
メモリセル２２０の下部電極２１は、絶縁膜２４０を貫通するコンタクトプラグ２３１を介してトランジスタＴｒのソース及びドレインの一方に接続されている。メモリセル２２０は、トランジスタＴｒを介して供給された電荷を蓄積する。
【0133】
トランジスタＴｒは、メモリセル２２０に対する電荷の書き込み又は読み出しを行う。トラジスタＴｒは、例えばＭＯＳＦＥＴである。トランジスタＴｒのソース及びドレインなどは、基板２１０の表面領域に形成されている。トランジスタＴｒのソース及びドレインの他方は、絶縁膜２４０を貫通するコンタクトプラグ２３１、並びに、絶縁膜２４１及び２４２を貫通するコンタクトプラグ２３２を介して配線層２３０に接続されている。
【0134】
配線層２３０は、メモリセル２２０に対して書き込む電荷を供給するため、かつ、メモリセル２２０に蓄積された電荷を読み出すための配線である。
【0135】
ロジック回路形成領域２０２には、メモリセル２２０は設けられていない。ロジック回路形成領域２０２には、図示しないトランジスタなどが設けられており、ロジック回路が形成されている。ロジック回路は、例えば、ＤＲＡＭ形成領域２０１のトランジスタＴｒの制御などを行う。
【0136】
以上のように、本実施の形態に係るメモリデバイス２００は、耐圧が高い容量素子２０を備えるので、信頼性を高めることができる。なお、メモリデバイス２００は、容量素子２０の代わりに、容量素子１０を備えてもよい。
【0137】
（他の実施の形態）
以上、１つ又は複数の態様に係る容量素子及びその製造方法、並びに、イメージセンサ及びメモリデバイスについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
以上、１つ又は複数の態様に係る容量素子及びその製造方法、並びに、イメージセンサ及びメモリデバイスについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
【0138】
例えば、凸部９０の頂点９１における珪素の含有率は、１ａｔ％より小さくてもよく、２５ａｔ％より大きくてもよい。また、頂点９１は、珪素の濃度分布において、深さ方向における一点でなくてもよく、深さ方向において幅を有してもよい。
【0139】
また、例えば、凸部９０の頂点９１は、誘電体層１２内に位置していてもよい。
【0140】
また、例えば、珪素の濃度分布には、上部電極１３と誘電体層１２との界面の両側に亘る凸部が含まれてもよい。つまり、上部電極１３が第１電極の一例であり、下部電極１１が第２電極の一例であってもよい。
【0141】
また、上記の各実施の形態は、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【0142】
本開示は、耐圧特性に優れた容量素子、及び、当該容量素子を備えるＣＭＯＳイメージセンサなどの撮像素子、又は、ＤＲＡＭなどのメモリ素子などに適用可能である。本開示に係る容量素子は、特に、高感度の撮影、又は、ＨＤＲ（Ｈｉｇｈ Ｄｙｎａｍｉｃ Ｒａｎｇｅ）の撮影が求められる場合において有用である。光検出装置又はイメージセンサは、例えば、デジタルカメラ、車両搭載用カメラなどに適用される。デジタルカメラは、例えば、人、動植物、風景、建造物などを被写体とし、日中の屋外での撮影、又は、照明の少ない屋外若しくは夜間での撮影に利用され得る。また、車両搭載用カメラは、例えば、車両が安全に走行するための、制御装置に対する入力装置として利用され得る。あるいは、車両が安全に走行するための、オペレータの支援に利用され得る。
【符号の説明】
【0143】
１０、２０ 容量素子
１１、２１ 下部電極
１２、２２ 誘電体層
１３、２３ 上部電極
９０ 凸部
９１ 頂点
９２ 上端
９３ 下端
１００ イメージセンサ
１１０、２１０ 基板
１２０ 多層配線構造
１３０ 光電変換素子
１３１ 画素電極
１３２ 光電変換膜
１３３ 透明電極
２００ メモリデバイス
２０１ ＤＲＡＭ形成領域
２０２ ロジック回路形成領域
２２０ メモリセル
２３０ 配線層
２３１、２３２ コンタクトプラグ
２４０、２４１、２４２ 絶縁膜
１１、２１ 下部電極
１２、２２ 誘電体層
１３、２３ 上部電極
９０ 凸部
９１ 頂点
９２ 上端
９３ 下端
１００ イメージセンサ
１１０、２１０ 基板
１２０ 多層配線構造
１３０ 光電変換素子
１３１ 画素電極
１３２ 光電変換膜
１３３ 透明電極
２００ メモリデバイス
２０１ ＤＲＡＭ形成領域
２０２ ロジック回路形成領域
２２０ メモリセル
２３０ 配線層
２３１、２３２ コンタクトプラグ
２４０、２４１、２４２ 絶縁膜
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】